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JP2024038870A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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JP2024038870A JP2022143201A JP2022143201A JP2024038870A JP 2024038870 A JP2024038870 A JP 2024038870A JP 2022143201 A JP2022143201 A JP 2022143201A JP 2022143201 A JP2022143201 A JP 2022143201A JP 2024038870 A JP2024038870 A JP 2024038870A
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雄介 森川
Yusuke Morikawa
亮二 増田
Ryoji Masuda
弘康 佐藤
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Abstract

【課題】メモリセルアレイの特性の劣化を抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による半導体記憶装置は、第1絶縁層と第1導電層とが第1方向に交互に積層された積層体を備える。柱状体は、積層体内を第1方向に延伸する第1絶縁体部、第1絶縁体部と積層体との間に設けられた第1半導体部、および、第1半導体部と積層体との間に設けられた第2絶縁体部と、第2絶縁体部と積層体との間に設けられた第3絶縁体部とを含み、第1端部と該第1端部の反対側にある第2端部とを有する。第2導電層は、積層体上に設けられ、柱状体の第1端部において第1半導体部に電気的に接続されている。第1絶縁体部は、柱状体の第1端部において第1半導体部の内側を閉塞しており、第1端部よりも第2端部に近い位置において第1半導体部の内側に空間を有する。【選択図】図7

Description

本実施形態は、半導体記憶装置およびその製造方法に関する。
NAND型フラッシュメモリ等の半導体記憶装置は、メモリセルを3次元的に配列した立体型メモリセルアレイを備える場合がある。このようなメモリセルアレイのメモリホール内にボイドまたはシーム等の空間が残ると、その後に形成されるソース層の金属材料がメモリホール内の空間に進入し、メモリセルアレイの特性を劣化させる。
米国特許公開第2020/0258904号公報 米国特許公開第2020/0258817号公報
メモリセルアレイの特性の劣化を抑制することができる半導体記憶装置およびその製造方法を提供する。
本実施形態による半導体記憶装置は、第1絶縁層と第1導電層とが第1方向に交互に積層された積層体を備える。柱状体は、積層体内を第1方向に延伸する第1絶縁体部、第1絶縁体部と積層体との間に設けられた第1半導体部、および、第1半導体部と積層体との間に設けられた第2絶縁体部と、第2絶縁体部と積層体との間に設けられた第3絶縁体部とを含み、第1端部と該第1端部の反対側にある第2端部とを有する。第2導電層は、積層体上に設けられ、柱状体の第1端部において第1半導体部に電気的に接続されている。第1絶縁体部は、柱状体の第1端部において第1半導体部の内側を閉塞しており、第1端部よりも第2端部に近い位置において第1半導体部の内側に空間を有する。
半導体記憶装置およびメモリコントローラを示すブロック図。 メモリセルアレイの一部の等価回路を示す図。 第1実施形態の半導体記憶装置の一部を示す平面図。 第1実施形態の半導体記憶装置の一部を示す断面図。 第1実施形態の半導体記憶装置の柱状体を示す断面図。 第1実施形態の半導体記憶装置の一部を示す断面図。 柱状体の構成例を示す断面図。 第2実施形態による柱状体の構成例を示す断面図。 第3実施形態による柱状体の構成例を示す断面図。 第4実施形態による柱状体の構成例を示す断面図。 第5実施形態による柱状体の構成例を示す断面図。 第4実施形態の製造方法の一例を示す断面図。 図12に続く、製造方法を示す断面図。 図13に続く、製造方法を示す断面図。 図14に続く、製造方法を示す断面図。 図15に続く、製造方法を示す断面図。 図16に続く、製造方法を示す断面図。 図17に続く、製造方法を示す断面図。 図18に続く、製造方法を示す断面図。 図19に続く、製造方法を示す断面図。 図20に続く、製造方法を示す断面図。 図21に続く、製造方法を示す断面図。 図22に続く、製造方法を示す断面図。 図23に続く、製造方法を示す断面図。 図24に続く、製造方法を示す断面図。 第5実施形態の製造方法の一例を示す断面図。 第1実施形態の製造方法の一例を示す断面図。 図27に続く、製造方法を示す断面図。 図28に続く、製造方法を示す断面図。 図29に続く、製造方法を示す断面図。 第2実施形態の製造方法の一例を示す断面図。 図31に続く、製造方法を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1は、半導体記憶装置1およびメモリコントローラ2を示すブロック図である。半導体記憶装置1は、不揮発性の半導体記憶装置であり、例えばNAND型フラッシュメモリである。半導体記憶装置1は、例えば、メモリセルアレイ10、ロウデコーダ11、センスアンプ12、及びシーケンサ13を備える。
メモリセルアレイ10は、複数のブロックBLK0~BLKn(nは1以上の整数)を含む。各ブロックBLKは、不揮発性のメモリセルトランジスタMT(図2参照)の集合である。メモリセルアレイ10には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタMTは、1本のビットラインと1本のワードラインとに接続されている。メモリセルアレイ10の詳細な構成については後述する。
ロウデコーダ11は、外部のメモリコントローラ2から受信したアドレス情報ADDに基づいて、1つのブロックBLKを選択する。ロウデコーダ11は、複数のワードラインのそれぞれに、所望の電圧を印可することで、メモリセルアレイ10に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ12は、メモリコントローラ2から受信した書き込みデータDATに応じて、各ビットラインに所望の電圧を印加する。センスアンプ12は、ビットラインの電圧に基づいてメモリセルトランジスタMTに記憶されたデータを判定し、判定した読み出しデータDATをメモリコントローラ2に送信する。
シーケンサ13は、メモリコントローラ2から受信したコマンドCMDに基づいて、半導体記憶装置1全体の動作を制御する。
以上で説明した半導体記憶装置1及びメモリコントローラ2は、これらの組み合わせにより1つの半導体装置を構成してもよい。半導体装置は、例えばSD(登録商標)カードのようなメモリカードや、SSD(Solid State Drive)等が挙げられる。
次に、メモリセルアレイ10の電気的な構成について説明する。
図2は、メモリセルアレイ10の一部の等価回路を示す図である。図2は、メモリセルアレイ10に含まれた一つのブロックBLKを抽出して示している。ブロックBLKは、複数(例えば4つ)のストリングSTR0~STR3を含む。
各ストリングSTR0~STR3は、複数のNANDストリングNSの集合体である。各NANDストリングNSの一端は、ビットラインBL0~BLm(mは1以上の整数)のいずれかに接続されている。NANDストリングNSの他端は、ソースラインSLに接続されている。各NANDストリングNSは、複数のメモリセルトランジスタMT0~MTn(nは1以上の整数)、第1選択トランジスタS1、及び第2選択トランジスタS2を含む。
複数のメモリセルトランジスタMT0~MTnは、電気的に互いに直列に接続されている。メモリセルトランジスタMTは、制御ゲート及びメモリ膜(例えば電荷蓄積膜)を含み、データを不揮発に記憶する。メモリセルトランジスタMTは、制御ゲートに印加された電圧に応じて、メモリ膜の状態を変化させる(例えば電荷蓄積膜に電荷を蓄積する)。メモリセルトランジスタMTの制御ゲートは、対応するワードラインWL0~WLnのいずれかに接続されている。メモリセルトランジスタMTは、ワードラインWLを介して、ロウデコーダ11と電気的に接続されている。
各NANDストリングNSにおける第1選択トランジスタS1は、複数のメモリセルトランジスタMT0~MTnと、いずれかのビットラインBL0~BLmとの間に接続されている。第1選択トランジスタS1のドレインは、いずれかのビットラインBL0~BLmに接続されている。第1選択トランジスタS1のソースは、メモリセルトランジスタMTnに接続されている。各NANDストリングNSにおける第1選択トランジスタS1の制御ゲートは、いずれかの選択ゲートラインSGD0~SGD3に接続されている。第1選択トランジスタS1は、選択ゲートラインSGDを介して、ロウデコーダ11と電気的に接続されている。第1選択トランジスタS1は、所定の電圧が選択ゲートラインSGD0~SGD3のいずれかに印加された場合に、NANDストリングNSとビットラインBLとを接続する。
各NANDストリングNSにおける第2選択トランジスタS2は、複数のメモリセルトランジスタMT0~MTnと、ソース層SLとの間に接続されている。第2選択トランジスタS2のドレインは、メモリセルトランジスタMT0に接続されている。第2選択トランジスタS2のソースは、ソース層SLに接続されている。第2選択トランジスタS2の制御ゲートは、選択ゲートラインSGSに接続されている。第2選択トランジスタS2は、選択ゲートラインSGSを介して、ロウデコーダ11と電気的に接続されている。第2選択トランジスタS2は、所定の電圧が選択ゲートラインSGSに印加された場合に、NANDストリングNSとソース層SLとを接続する。
なお、メモリセルアレイ10は、上記で説明した以外のその他の回路構成であってもよい。例えば、各ブロックBLKが含む各ストリングSTRの個数、各NANDストリングNSが含むメモリセルトランジスタMT、ならびに選択トランジスタSTD及びSTSの個数は、変更されてもよい。また、NANDストリングNSが1つ以上のダミートランジスタを含んでいてもよい。
次に、半導体記憶装置1の構造の一例について説明する。図3は、第1実施形態の半導体記憶装置1の一部を示す平面図である。図4は、第1実施形態の半導体記憶装置1の一部を示す断面図である。
図4に示すように、半導体記憶装置1は、メモリチップMCと回路チップCCとが貼り合わされた3次元メモリである。メモリチップMCと回路チップCCとは、界面Sを挟んで貼り合わされている。すなわち、メモリチップMCの下面と回路チップCCの上面とが貼り合わされている。
メモリチップMCの領域は、例えばメモリ領域MR、引出領域HR(不図示)、およびパッド領域PR(不図示)に分けられる。メモリ領域MRは、データを記憶する複数のメモリセルトランジスタMT(図2参照)が3次元的に配列された領域である。メモリ領域MRは、メモリチップMCの大部分を占めており、データの記憶に使用される。
図3に示すように、半導体記憶装置1は、メモリ領域MRにおいて、積層体20と、複数のスリットSLT、複数の柱状体CL、及び複数のビットラインBL(図4参照)を有する。メモリ領域MRにおける複数の柱状体CLのそれぞれは、上述のNANDストリングNS(図2参照)に対応する。
メモリ領域MRは、スリットSLTによって複数のブロックBLKに区分されている。すなわち、スリットSLTによって区切られた領域が、1つのブロックBLKに対応している。柱状体CLは、メモリ領域MR内において、Z方向からの平面視で点在する。複数の柱状体CLは、例えば、Z方向からの平面視でY方向にジグザグ状(千鳥状)に配列されいる。柱状体CLは、Z方向からの平面視で、例えば、円状又は楕円状である。
尚、半導体記憶装置1のメモリ領域MRにおける平面レイアウトは、図3の示すレイアウトに限らず、その他のレイアウトであってもよい。例えば、隣り合うスリットSLT間における柱状体CLの個数及び配置は、適宜変更され得る。
図4に示すように、半導体記憶装置1のメモリチップMCは、メモリセルアレイ10に対応する構造を含む。つまり半導体記憶装置1は、メモリチップMCのメモリ領域MR内において、積層体20と、柱状体CLと、第2導電層30とを有する。積層体20の下方には、回路チップCCと電気的に接続するための、第1パッド36及びコンタクトV1、V2が設けられ、第1パッド36により、後述する回路チップCCと貼合されている。
第2導電層30は、積層体20の上方に設けられるとともに、複数の柱状体CLに接続されている。第2導電層30は、例えばX方向およびY方向に沿って広がった板状に形成され、ソースラインSLとして機能する。第2導電層30の材料としては、金属材料などが使用され、例えば、チタン、窒化チタン、ニッケル、ニッケルシリサイド(NiSi)、PドープシリコンSiからなる群から選択される1種もしくは2種以上が使用され得る。なお、第2導電層30の材料としては、シリサイドが使用されてもよい。この場合、第2導電層30としては、ニッケルシリサイドや、チタンシリサイド等が使用される。また、第2導電層30の上方に、さらに導電体層(不図示)を設けてもよい。この場合の導電体層としては、アルミニウム、チタン、窒化チタン、タングステン、窒化チタン及びアルミニウム等が使用され得る。
積層体20は、複数の絶縁層21と複数の第1導電層31とを有する。複数の絶縁層21と複数の第1導電層31は、Z方向に1層ずつ交互に積層されている。
複数の絶縁層21は、それぞれX方向及びY方向に広がる。絶縁層21は、例えば、シリコン酸化物を含む。絶縁層21は、第1導電層31と第2導電層30との間、及びZ方向に隣り合う第1導電層31の間にある。絶縁層21は、Z方向で隣り合う2つの第1導電層31の間を絶縁する。絶縁層21の数は、第1導電層31の数によって決まる。
複数の第1導電層31は、それぞれX方向及びY方向に広がる。すなわち、各第1導電層31は、X方向およびY方向に沿って広がった板状に形成される。第1導電層31は、例えば、タングステン、不純物がドープされたポリシリコンである。第1導電層31の層数は、任意である。
第1導電層31は、例えば、機能的に3つに分けられる。第1導電層31は、ソース側の選択ゲートラインSGS、ワードラインWL、ドレイン側の選択ゲートラインSGDのいずれかとして機能する。
第1導電層31のうち、積層体20の上から少なくとも1層の第1導電層31は、ソース側の選択ゲートラインSGSとして機能する。選択ゲートラインSGSとして機能する第1導電層31は、単層でも複数層でもよい。すなわち、選択ゲートラインSGSは、1層の第1導電層31によって構成されてもよいし、複数の第1導電層31によって構成されてもよい。また、選択ゲートラインSGSが複数層で構成される場合、第1導電層31のそれぞれが、互いに異なる導電体によって構成されてもよい。
第1導電層31のうち、積層体20の下から少なくとも1層の第1導電層31は、ドレイン側の選択ゲートラインSGDとして機能する。選択ゲートラインSGDとして機能する第1導電層31は、単層でも複数層でもよい。すなわち、ドレイン側選択ゲートラインSGDは、1層の第1導電層31によって構成されてもよいし、複数の第1導電層31によって構成されてもよい。また、ドレイン側選択ゲートラインSGDが複数層で構成される場合、第1導電層31のそれぞれが、互いに異なる導電体によって構成されてもよい。
第1導電層31のうち選択ゲートラインSGS、SGD以外の第1導電層31は、ワードラインWLとして機能する。ワードラインWLとして機能する第1導電層31は、例えば、柱状体CLの外周を囲む。
最下層の第1導電層31の下には、絶縁層22が設けられる。絶縁層22の内部には、導電層32が設けられる。導電層32は、例えばY方向に延伸したライン状に形成され、ビットラインBLとして機能する。つまり、図示せぬ領域において、複数の導電層32が、X方向に配列されている。
複数の柱状体CLは、積層体20内に設けられている。複数の柱状体CLは、それぞれZ方向に延びている。複数の柱状体CLは、例えば、それぞれ積層体20をZ方向に貫通する。各柱状体CLは、例えば絶縁コア40、半導体チャネル41、及びメモリ積層膜42を含んでいる。
柱状体CLの下部は、絶縁層22に接している。柱状体CLの上部は、第2導電層30に接している。柱状体CLの上部の詳細な構造については後述する。
各柱状体CLの下方には、柱状のコンタクトCVが設けられる。図示された領域には、1つの柱状体CLに対応するコンタクトCVが示されている。当該領域においてコンタクトCVが接続されていない柱状体CLには、図示されない領域においてコンタクトCVが接続される。コンタクトCVの下には、1つの導電層32(ビットラインBL)が接触している。
導電層32の下には、柱状のコンタクトV1が設けられる。コンタクトV1の下には、導電層35が設けられる。導電層32及び導電層35の間は、コンタクトV1を介して電気的に接続される。導電層35は、半導体記憶装置1内の回路の接続に使用される配線である。
導電層35の下には、柱状のコンタクトV2が設けられる。コンタクトV2の下には、第1パッド36が設けられる。導電層35及び第1パッド36の間は、コンタクトV2を介して電気的に接続される。第1パッド36は、メモリチップMCと回路チップCCとの界面Sに接し、回路チップCCに対する貼合パッドとして機能する。第1パッド36は、例えば銅を含んでいる。
絶縁コア40内には、ボイドまたはシーム等の空間60がある。絶縁コア40の構成については、後で説明する。
図5は、第1実施形態の半導体記憶装置1の柱状体CLを示す断面図である。メモリ領域MR内における、複数の柱状体CLの各々は、絶縁コア40、半導体チャネル41、及びメモリ積層膜42を有する。柱状体CLは、メモリホールMH内に形成され、内側から順に、絶縁コア40、半導体チャネル41、メモリ積層膜42で構成される。
絶縁コア40は、Z方向に延び、柱状である。絶縁コア40は、例えば、シリコン酸化物を含む。絶縁コア40は、Z方向から見てメモリホールMHの中心軸を含む中央部に設けられる。尚、図4に示すように、絶縁コア40内には、空間60があるが、図5に示す柱状体CLの先端部においては、空間60は無く、絶縁コア40で埋め込まれている。
半導体チャネル41は、Z方向に延びる。半導体チャネル41は、例えば少なくとも一部が環状に形成され、絶縁コア40の外側面(外周面)を被覆する。半導体チャネル41は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体チャネル41は、第1選択トランジスタS1、複数のメモリセルトランジスタMT及び第2選択トランジスタS2のそれぞれのチャネルとして機能する。ここでいう「チャネル」とは、ソース側とドレイン側との間におけるキャリアの流路である。
メモリ積層膜42は、Z方向に延びる。メモリ積層膜42は、半導体チャネル41の外側面(外周面)を被覆する。メモリ積層膜42は、メモリホールMHの内側面(内周面)と半導体チャネル41の外側面(外周面)との間にある。メモリ積層膜42は、例えば、トンネル絶縁膜43、電荷蓄積膜44、及びブロック絶縁膜45を含む。これら複数の膜は、半導体チャネル41側から、トンネル絶縁膜43、電荷蓄積膜44、ブロック絶縁膜45の順で設けられる。
トンネル絶縁膜43は、半導体チャネル41の外側面を被覆する。すなわち、トンネル絶縁膜43は、電荷蓄積膜44と半導体チャネル41との間に位置する。トンネル絶縁膜43は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含むシリコン酸窒化膜である。トンネル絶縁膜43は、半導体チャネル41と電荷蓄積膜44との間の電位障壁である。
電荷蓄積膜44は、トンネル絶縁膜43の外側面を被覆する。すなわち、電荷蓄積膜44は、それぞれの絶縁層21及び第1導電層31とトンネル絶縁膜43との間に位置する。電荷蓄積膜44は、例えばシリコン窒化物を含む。電荷蓄積膜44と複数の第1導電層31のそれぞれとが交差する部分は、それぞれトランジスタとして機能する。電荷蓄積膜44が複数の第1導電層31のそれぞれと交差する部分(電荷蓄積部)内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタMTはデータを保持する。電荷蓄積部は、それぞれの第1導電層31と半導体チャネル41との間にあり、周りを絶縁材料で囲まれている。電荷蓄積膜44は、「メモリ膜」の一例である。
ブロック絶縁膜45は、バックトンネリングを抑制する。バックトンネリングは、第1導電層31からメモリ積層膜42へ電荷が戻る現象である。ブロック絶縁膜45は、絶縁層21と第1導電層31との間、及び、第1導電層31と電荷蓄積膜44との間にあればよい。ブロック絶縁膜45は、例えば、シリコン酸化膜、金属酸化物膜、複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。
ブロック絶縁膜45と第1導電層31との間には、バリア膜(不図示)が設けられてもよい。バリア膜は、第1導電層31とブロック絶縁膜45との間の密着性を向上させる。バリア膜は、例えば、窒化チタン、窒化チタンとチタンとの積層構造膜である。
柱状体CLと、選択ゲートラインSGSとして機能する第1導電層31とが交差した部分は、第2選択トランジスタS2として機能する。柱状体CLと、ワードラインWLとして機能する第1導電層31とが交差した部分は、メモリセルトランジスタMTとして機能する。柱状体CLと選択ゲートラインSGDとして機能する第1導電層31とが交差した部分は、第1選択トランジスタS1として機能する。
図4に示すように、柱状体CLの下方に設けられた第1パッド36と、トランジスタTrよりも上方に設けられた第2パッド54とにより、メモリチップMCと回路チップCCとが貼合されている。
回路チップCCは、基板50と、トランジスタTrと、トランジスタTrよりも上方に設けられた第2パッド54と、を含む。回路チップCCは、メモリチップMCの動作を制御する制御回路(論理回路)として機能し、例えば、ロウデコーダ11、センスアンプ12、及びシーケンサ13に対応する構造を含む。
基板50は、回路チップCCの形成に使用される。基板50は、例えばP型不純物を含む半導体基板である。基板50の上に、トランジスタTrが設けられる。トランジスタTrのソース及びドレインに対応し、基板50の上に複数のコンタクトおよび複数の導電体層が設けられる。複数の導電体層は、コンタクトを介して電気的に接続される。複数の導電体層のうち、回路チップCCの最上部に位置する導電体層は第2パッド54である。第2パッド54は、回路チップCCとメモリチップMCとの界面Sに接し、メモリチップMCに対する貼合パッドとして機能する。第2パッド54は、例えば銅を含んでいる。
回路チップCC内の各導電体層(第2パッド54含む)は、1本のビットラインBLと電気的に接続される。図示が省略されているが、回路チップCC内には、トランジスタTrと同様の構造を有する複数のトランジスタが設けられる。
尚、半導体記憶装置1のメモリチップMC及び回路チップCCの断面構造は、その他の構造であってもよい。回路チップCCに設けられる配線層の数は、任意の数に設計され得る。また、回路チップCC内における導電体層のそれぞれに接続されるコンタクトは、回路の設計に応じて適宜省略され得る。メモリチップMC内の回路と回路チップCC内の回路とを接続する為の配線のレイアウトは、適宜変更され得る。
次に、半導体記憶装置1の柱状体CLと第2導電層30(ソースラインSL)との接続部の構造について説明する。図6は、第1実施形態の半導体記憶装置1の一部を示す断面図である。中間層70が第1導電層31と積層体20との間に設けられている。尚、ソース層としての第2導電層30は、導電層30A、30Bの積層膜となっている。導電層30Aは、バリアメタルとして設けられ、例えば、チタンと窒化チタンの積層膜(Ti/TiN)等の導電体で構成されている。導電層30Bは、第2導電層30の主構成膜であり、例えば、タングステン等の導電体で構成されている。
図6に示すように、柱状体CLの上部は、第2導電層30(ソース層SL)に接している。柱状体CLのうち、絶縁コア40、半導体チャネル41およびメモリ積層膜42の上面は、柱状体CLの上端に位置する。すなわち絶縁コア40、半導体チャネル41およびメモリ積層膜42の上面は、積層体20と第2導電層30との間の中間層70の上面20Aの高さ位置にある。絶縁コア40、半導体チャネル41およびメモリ積層膜42の上面は、第2導電層30に接している。また、絶縁コア40の上面は、半導体チャネル41およびメモリ積層膜42の上面よりも-Z方向へ幾分、窪んでいてもよい。この場合、第2導電層30がその窪みの分だけメモリホールMH内に入り込む。柱状体CLの上端部は、Z方向から見た平面視で、略円形状に形成されている。
第2導電層30の下面(底面)と半導体チャネル41の上面とは面で接する。すなわち、第2導電層30と半導体チャネル41との界面は、絶縁コア40および積層体20の上面20Aとほぼ同じ高さに位置する。半導体チャネル41と第2導電層30との接触部分は、オーミック接触を形成している。従って、半導体チャネル41と第2導電層30とは、電気的に接続されている。
柱状体CLの上部において、メモリ積層膜42の一部が、中間層70の上面20Aより上方に突出していてもよい。すなわち、トンネル絶縁膜43、電荷蓄積膜44、及びブロック絶縁膜45のうち、少なくとも一つが中間層70の上面20Aより上方に突出していてもよい。
図6に示すように、第2導電層30と積層体20との間に、中間層70があってもよい。中間層70は、基板SUB上に設けられ、メモリホールMH作成時のエッチングストッパ膜として機能する。製造過程の中で、中間層70の全てが除去されてもよいし、一部が残されてもよい。中間層70の一部が残される場合、中間層70は、第2導電層30と積層体20との間に設けられる。中間層70が除去される場合、上面20Aは、積層体20の上面となる。中間層70は、例えば、ポリシリコン、シリコン炭窒化物、シリコン炭化物、High-k材料(高誘電率材料)、酸化アルミニウムである。
中間層70がポリシリコンの場合、中間層70は、第2導電層30の一部として機能してよい。中間層70がシリコン炭窒化物、シリコン炭化物、またはHigh-k材料(高誘電率材料)の場合、中間層70は、第2導電層30と、第1導電層31(選択ゲートラインSGS)との間の絶縁膜として機能してよい。
図7は、柱状体CLの構成例を示す断面図である。柱状体CLは、メモリホールMHの内壁に設けられたメモリ積層膜42と、メモリホールMH内においてメモリ積層膜42の内側に設けられた半導体チャネル41と、メモリホールMH内において半導体チャネル41の内側に設けられた絶縁コア40とを備える。絶縁コア40は、積層体20内をZ方向に延伸している。半導体チャネル41は、積層体20と絶縁コア40との間に設けられている。メモリ積層膜42は、半導体チャネル41と積層体20との間に設けられている。
第2導電層30は、積層体20上に設けられ、柱状体CLの端部E1において半導体チャネル41に電気的に接続されている。本実施形態では、半導体チャネル41は、絶縁コア40、メモリ積層膜42とほぼ同じ高さ位置にあり、第2導電層30が端部E1において半導体チャネル41にオーミック接触している。
ボイドまたはシーム等の空間60は、絶縁コア40の内側にある。絶縁コア40は、柱状体CLの端部E1およびその近傍において半導体チャネル41の内側を埋め込んでおり、閉塞している。よって、端部E1には、空間60は設けられておらず、第2導電層30はメモリホールMH内へほとんど入り込んでいない。一方、柱状体CLの端部E1に対して反対側の端部E2の近傍に、空間60が設けられている。即ち、空間60は、柱状体CLの端部E1よりも端部E2に近い位置において絶縁コア40の内部にある。しかし、柱状体CLの端部E1において、絶縁コア40が半導体チャネル41の内側を閉塞しているので、空間60には、第2導電層30の金属材料(例えば、Ti/TiNまたはタングステン)は進入しない。従って、第2導電層30がメモリセルアレイの特性を劣化させることを抑制できる。
柱状体CLの形成工程において、メモリホールMHは、柱状体CLの端部E2から端部E1へ向かって形成される。従って、Z方向の断面における柱状体CLの幅(メモリホールMHの幅)は、第2端部E2から第1端部E1に近づくに従って、即ち、第2導電層30に近づく従って小さくなる。例えば、Z方向の断面において、柱状体CLの第1端部E1の幅W1は、第2端部E2の幅W2よりも小さい。このように、メモリホールMHは、その径が第2導電層30に近づく従って小さくなるように側壁にテーパーを有する。
また、端部E1における絶縁コア40のZ方向の厚みT1は、空間60の部分における半導体チャネル41の内壁にある絶縁コア40の膜厚T2よりも厚い。
ここで、第2導電層30は、積層体20内に柱状体CLを形成した後、柱状体CLの第1端部E1側の積層体20の表面上に形成される。このとき、端部E1のメモリホールMHが絶縁コア40、半導体チャネル41およびメモリ積層膜42によって閉塞し、かつ、端部E1における絶縁コア40の厚みT1が空間60の部分の絶縁コア40の厚みT2よりも厚い。よって、第2導電層30の形成工程で、端部E1が露出された際に、空間60が端部E1において外部と連通しない。これにより、第2導電層30の金属材料(例えば、Ti/TiNまたはタングステン)は、端部E1からメモリホールMH内の空間60に進入しない。
このように、本実施形態によれば、ボイドまたはシーム等の空間60は、絶縁コア40の内側にあるものの、絶縁コア40は、柱状体CLの端部E1およびその近傍において半導体チャネル41の内側を閉塞している。よって、柱状体CLの端部E1において、空間60には、第2導電層30の金属材料(例えば、Ti/TiNまたはタングステン)は進入しない。従って、メモリセルアレイの電気的な特性の変動を抑制することができる。
(第2実施形態)
図8は、第2実施形態による柱状体CLの構成例を示す断面図である。第2実施形態では、積層体20が複数の積層体20_1、20_2を含む。積層体20_1は、端部E1側に設けられており、第2導電層30の比較的近くに位置する。積層体20_2は、端部E2側に設けられており、積層体20_1よりも第2導電層30から遠くに離間している。
積層体20_1内に設けられた柱状体CL1は、第2導電層30に接続している。柱状体CL1は、第1実施形態の柱状体CLと同様に、メモリホールMH1の内壁に形成されたメモリ積層膜42、半導体チャネル41および絶縁コア40を有する。メモリ積層膜42は、例えば、トンネル絶縁膜43、電荷蓄積膜44、及びブロック絶縁膜45を含む。
絶縁コア40は、柱状体CL1の端部E1およびその近傍において半導体チャネル41の内側を埋め込んでおり、閉塞している。よって、端部E1には、空間60は設けられておらず、第2導電層30はメモリホールMH1内に入り込んでいない。一方、端部E2に近づくと、空間60が設けられている。即ち、空間60は、柱状体CL1の端部E1よりも端部E2に近い位置において絶縁コア40の内側に設けられる。しかし、柱状体CL1の端部E1は、絶縁コア40が半導体チャネル41の内側を閉塞しているので、空間60には、第2導電層30の金属材料(例えば、Ti/TiNまたはタングステン)は入り込まない。従って、第2導電層30によるメモリセルアレイの電気的特性の劣化を抑制することができる。
柱状体CL1の形成工程において、メモリホールMH1は、柱状体CL1の端部E2側から端部E1へ向かって形成される。従って、Z方向の断面における柱状体CL1の幅(メモリホールMH1の幅)は、第2端部E2から第1端部E1に近づくに従って、即ち、第2導電層30に近づく従って小さくなる。このように、メモリホールMH1は、その径が第2導電層30に近づく従って小さくなるように側壁にテーパーを有する。
また、端部E1における絶縁コア40のZ方向の厚みT1は、空間60の部分における半導体チャネル41の内壁にある絶縁コア40の膜厚T2、T3よりも厚い。さらに、空間60がある領域において、第2導電層30に比較的近い絶縁コア40の膜厚T2は、第2導電層30から比較的遠い絶縁コア40の膜厚T3より厚くなっている。これにより、絶縁コア40が、柱状体CLの端部E1およびその近傍において半導体チャネル41の内側を埋め込み易く(閉塞し易く)している。
積層体20_1と積層体20_2との間には、絶縁層23が設けられている。絶縁層23には、例えば、シリコン酸化膜が用いられている。柱状体CL1と柱状体CL2との間には、柱状体CL1、CL2よりもX方向の幅の広い接続部24が設けられている。接続部24は、柱状体CL1、CL2を接続するために設けられており、基本的に、柱状体CL1、CL2の構成と同じ構成を有し、メモリ積層膜42、半導体チャネル41および絶縁コア40で構成されている。
積層体20_2内に設けられた柱状体CL2は、柱状体CL1よりも第2導電層30から遠く、第2導電層30には直接接触していないが、柱状体CL1に接触している。
柱状体CL2は、第1実施形態の柱状体CLと同様に、メモリホールMH2の内壁に形成されたメモリ積層膜42、半導体チャネル41および絶縁コア40を有する。メモリ積層膜42、半導体チャネル41および絶縁コア40は、メモリホールMH1、MH2の内壁にそれぞれ同じ工程で同時に形成されている。従って、メモリ積層膜42、半導体チャネル41および絶縁コア40は、柱状体CL1、CL2において連続している。
絶縁コア40は、柱状体CL2において半導体チャネル41の内側を埋め込んでいてもよいが、絶縁コア40内に空間60が残っていてもよい。柱状体CL1の端部E1が絶縁コア40で閉塞しているので、柱状体CL2の絶縁コア40内に空間60が残っていても、第2導電層30はメモリホールMH1、MH2内に入り込まないからである。
柱状体CL2の形成工程において、メモリホールMH2は、柱状体CL2の端部E2から端部E1側へ向かって形成される。従って、Z方向の断面における柱状体CL2の幅(メモリホールMH2の幅)は、第2端部E2から第1端部E1に近づくに従って、即ち、柱状体CL1または第2導電層30に近づく従って小さくなる。このように、メモリホールMH2は、その径が柱状体CL1または第2導電層30に近づく従って小さくなるように側壁にテーパーを有する。
このように、第2実施形態によれば、ボイドまたはシーム等の空間60は、絶縁コア40の内側にあるものの、絶縁コア40は、柱状体CL1の端部E1およびその近傍において半導体チャネル41の内側を閉塞している。よって、柱状体CL1の端部E1において、絶縁コア40が半導体チャネル41の内側を閉塞しているので、空間60には、第2導電層30の金属材料(例えば、Ti/TiNまたはタングステン)は入り込まない。従って、第2実施形態も第1実施形態と同様の効果を得ることができる。
(第3実施形態)
図9は、第3実施形態による柱状体CLの構成例を示す断面図である。第3実施形態では、積層体20が複数の積層体20_1、20_2を含む点で第2実施形態と同様である。しかし、第3実施形態では、柱状体CL1には、空間60が設けられていない。即ち、柱状体CL1において、半導体チャネル41の内側には、絶縁コア40が充填されている。一方、柱状体CL2において、絶縁コア40の内側には、空間60が設けられている。
第3実施形態によれば、空間60は、柱状体CL2の絶縁コア40の内側にあるものの、柱状体CL1の絶縁コア40内にはない。よって、絶縁コア40は、柱状体CL1の半導体チャネル41の内側を閉塞している。柱状体CL2の空間60には、第2導電層30の金属材料(例えば、Ti/TiNまたはタングステン)は入り込まない。従って、第3実施形態も第1実施形態と同様の効果を得ることができる。
(第4実施形態)
図10は、第4実施形態による柱状体CLの構成例を示す断面図である。第4実施形態では、積層体20が複数の積層体20_1、20_2、20_3を含む。積層体20_1は、積層体20_1~20_3のうち、端部E1および第2導電層30の最も近くに位置する。積層体20_2は、積層体20_1よりも第2導電層30から離間しており、積層体20_1と積層体20_3との間に位置する。積層体20_3は、積層体20_1~20_3のうち、第2導電層30から最も遠く離間しており、端部E2の最も近くに位置する。
積層体20_1内に設けられた柱状体CL1は、第2導電層30に接続している。柱状体CL1は、第1実施形態の柱状体CLと同様に、メモリホールMH1の内壁に形成されたメモリ積層膜42、半導体チャネル41および絶縁コア40を有する。メモリ積層膜42は、例えば、トンネル絶縁膜43、電荷蓄積膜44、及びブロック絶縁膜45を含む。
絶縁コア40は、柱状体CL1の端部E1だけでなく半導体チャネル41の内側全体を埋め込んでおり、閉塞している。よって、柱状体CL1の半導体チャネル41の内部には、空間60は設けられておらず、第2導電層30の金属材料(例えば、Ti/TiNまたはタングステン)はメモリホールMH1内に入り込んでいない。従って、第2導電層30がメモリセルアレイの特性を劣化させることを抑制できる。
柱状体CL1の形成工程において、メモリホールMH1は、柱状体CL1の端部E2側から端部E1へ向かって形成される。従って、Z方向の断面における柱状体CL1の幅(メモリホールMH1の幅)は、第2端部E2から第1端部E1に近づくに従って、即ち、第2導電層30に近づく従って小さくなる。このように、メモリホールMH1は、その径が第2導電層30に近づく従って小さくなるように側壁にテーパーを有する。
積層体20_1と積層体20_2との間には、絶縁層23が設けられている。絶縁層23には、例えば、シリコン酸化膜が用いられている。尚、図10では、接続部24の図示は省略している。
柱状体CL1は、柱状体CL2、CL3と基本的に同じ構成を有し、メモリ積層膜42、半導体チャネル41および絶縁コア40で構成されている。一方、第4実施形態では、柱状体CL1は、柱状体CL2、CL3とは別工程で形成されている。従って、柱状体CL1と柱状体CL2との間に接続部24は設けられておらず、柱状体CL1のメモリ積層膜42、半導体チャネル41および絶縁コア40は、柱状体CL2、CL3のそれらと連続していない。
柱状体CL1と柱状体CL2との間には、導電体46が設けられている。導電体46は、柱状体CL1の半導体チャネル41と柱状体CL2の半導体チャネル41との間を電気的に接続するために設けられている。導電体46には、例えば、ドープドポリシリコン等の導電性材料が用いられている。導電体46は、柱状体CL1の絶縁コア40と柱状体CL2の絶縁コア40との間に設けられており、柱状体CL1の絶縁コア40と柱状体CL2の絶縁コア40とを互いに分離している。
積層体20_2内に設けられた柱状体CL2は、柱状体CL1よりも第2導電層30から遠く離間しており、第2導電層30には直接接触していない。しかし、柱状体CL2は、柱状体CL1には接触している。
柱状体CL2は、第1実施形態の柱状体CLと同様に、メモリホールMH2の内壁に形成されたメモリ積層膜42、半導体チャネル41および絶縁コア40を有する。メモリ積層膜42、半導体チャネル41および絶縁コア40は、メモリホールMH1とメモリホールMH2、MH3とでそれぞれ別工程で形成される。従って、メモリ積層膜42、半導体チャネル41および絶縁コア40は、柱状体CL1と柱状体CL2、CL3とにおいて分離されている。尚、柱状体CL1と柱状体CL2、CL3とにおいて半導体チャネル41は、導電体46を介して電気的に接続されている。
絶縁コア40は、柱状体CL2において半導体チャネル41の内側を埋め込んでいてもよいが、図10に示すように、絶縁コア40内に空間60が残っていてもよい。柱状体CL1が絶縁コア40で閉塞しているので、柱状体CL2の絶縁コア40内に空間60が残っていても、第2導電層30はメモリホールMH内に入り込まないからである。
柱状体CL2の形成工程において、メモリホールMH2は、柱状体CL3側から柱状体CL1へ向かって形成される。従って、Z方向の断面における柱状体CL2の幅(メモリホールMH2の幅)は、第2端部E2から第1端部E1に近づくに従って、即ち、柱状体CL1または第2導電層30に近づく従って小さくなる。このように、メモリホールMH2は、その径が柱状体CL1または第2導電層30に近づく従って小さくなるように側壁にテーパーを有する。
積層体20_2と積層体20_3との間にも、絶縁層23が設けられている。尚、図10では、接続部24の図示は省略している。
積層体20_3内に設けられた柱状体CL3は、柱状体CL1、CL2よりも第2導電層30から遠く離間しており、第2導電層30および柱状体CL1には直接接触していない。しかし、柱状体CL3は、柱状体CL2には接触している。
柱状体CL3は、第1実施形態の柱状体CLと同様に、メモリホールMH3の内壁に形成されたメモリ積層膜42、半導体チャネル41および絶縁コア40を有する。メモリ積層膜42、半導体チャネル41および絶縁コア40は、メモリホールMH2、MH3の内壁にそれぞれ同じ工程で形成されている。従って、メモリ積層膜42、半導体チャネル41および絶縁コア40は、柱状体CL2、CL3において連続している。
絶縁コア40は、柱状体CL3において、図10に示すように、半導体チャネル41の内側を埋め込んでいてもよい。逆に、絶縁コア40内に空間60が残っていてもよい。柱状体CL1が絶縁コア40で閉塞しているので、柱状体CL3の絶縁コア40内に空間60が残っていても、第2導電層30はメモリホールMH1~MH3内に入り込まないからである。
柱状体CL3の形成工程において、メモリホールMH3は、端部E2側から柱状体CL2へ向かって形成される。従って、Z方向の断面における柱状体CL3の幅(メモリホールMH3の幅)は、第2端部E2から柱状体CL2に近づくに従って、即ち、柱状体CL1、CL2または第2導電層30に近づく従って小さくなる。このように、メモリホールMH3は、その径が柱状体CL1、CL2または第2導電層30に近づく従って小さくなるように側壁にテーパーを有する。
柱状体CL3の端部E2には、半導体チャネル41に電気的に接続される導電体46が設けられている。
このように、第4実施形態によれば、空間60は、柱状体CL2の絶縁コア40の内側にあるものの、絶縁コア40は、柱状体CL1において半導体チャネル41の内側を閉塞している。よって、柱状体CL2の空間60には、第2導電層30の金属材料(例えば、Ti/TiNまたはタングステン)は進入しない。従って、第4実施形態も第1実施形態と同様の効果を得ることができる。
(第5実施形態)
図11は、第5実施形態による柱状体CLの構成例を示す断面図である。第5実施形態では、柱状体CL2は、端部E1において窪み部80を有する。窪み部80において、絶縁コア40は、半導体チャネル41よりも端部E2側へ窪んでおり、その内部には、第2導電層30が埋め込まれている。第2導電層30の導電層30A、30Bは、窪み部80に埋め込まれて、半導体チャネル41の内側面に接続している。第2導電層30と半導体チャネル41との接続は、ショットキー接合となっている。第2導電層30と半導体チャネル41をオーミック接触にするためには、第2導電層30付近の半導体チャネル41に高濃度の不純物ドープを行う必要があり、そのための製造工程数が増える。ショットキー接合の場合はそれが不要となり工程数を削減することができる。
半導体チャネル41と第2導電層30との接触面積が、端部E1のみで接触している場合よりも広くなる。これにより、半導体チャネル41と第2導電層30との接触抵抗を低減させることができる。
尚、第5実施形態は、第1~第4実施形態のいずれに組み合わせてもよい。これにより、第1~第4実施形態は、第5実施形態と同様の効果を得ることができる。
また、積層体20は、4つ以上の積層体20_1~20_n(nは4以上の整数)に分かれていてもよい。この場合でも、第2導電層30が接触する端部E1の絶縁コア40が半導体チャネル41内部を充分に閉塞していれば本実施形態の効果を得ることができる。
(半導体記憶装置1の製造方法1)
図12~図25は、第4実施形態の製造方法の一例を示す断面図である。尚、積層体20_1~20_3は、20_1、20_2、20_3の順番に形成されるので、図12~図23では、図10および図11に対して構造体の上下方向(Z方向)を逆に表示している。
まず、図12に示すように、支持基板SUB上に、絶縁層21と犠牲膜25とをZ方向に交互に積層し積層体20_1を形成する。支持基板SUBは、例えば、シリコン基板等の半導体基板でよい。絶縁層21には、例えば、シリコン酸化膜等の絶縁膜が用いられる。犠牲膜25には、例えば、シリコン窒化膜等の絶縁膜が用いられる。犠牲膜25は、後の工程において第1導電層31と置換されるために、絶縁層21に対して選択的にエッチング可能な材料である。また、積層体20_1の高さ(絶縁層21と犠牲膜25の積層数)は、後に形成される絶縁コア40内に空間60が形成されない程度の高さとする。
次に、リソグラフィ技術およびエッチング技術を用いて、積層体20_1にメモリホールMH1を形成する。メモリホールMH1は、図10に示す端部E2側から端部E1へZ方向に形成され、支持基板SUBに達するように形成される。よって、メモリホールMH1のX方向またはY方向の幅(径)は、端部E2側の上端部において比較的広く、端部E1へ近づくに従って小さくなっている。尚、図12~図23では図示しないが、中間層70がメモリホールMH1のエッチングストッパとして支持基板SUBと積層体20_1との間に設けられていてもよい。
次に、メモリホールMH1の内壁に、ブロック絶縁膜45、電荷蓄積膜44、トンネル絶縁膜43および半導体チャネル41を成膜する。さらに、メモリホールMH1内の半導体チャネル41の内側に絶縁コア40を埋め込む。ブロック絶縁膜45には、例えば、シリコン酸化膜、酸化アルミニウム等の絶縁材料が用いられる。電荷蓄積膜44には、例えば、シリコン窒化膜等の絶縁材料が用いられる。トンネル絶縁膜43には、例えば、シリコン酸化物、シリコン酸窒化膜等の絶縁材料が用いられる。半導体チャネル41には、例えば、ドープドポリシリコン等の導電材料が用いられる。絶縁コア40には、例えば、シリコン酸化膜等の絶縁材料が用いられる。絶縁コア40は、メモリホールMH1の底部まで埋め込み、絶縁コア40内には空間60が形成されない。
次に、CMP(Chemical Mechanical Polishing)法を用いて積層体20_1の表面が露出されるまで、ブロック絶縁膜45、電荷蓄積膜44、トンネル絶縁膜43、半導体チャネル41および絶縁コア40を研磨する。次に、絶縁コア40をエッチバックして窪み47を絶縁コア40上に形成する。これにより、図13に示す構造が得られる。
次に、図14に示すように、窪み47に導電体46を埋め込む。導電体46には、例えば、ドープドポリシリコン等の導電材料が用いられる。導電体46は、半導体チャネル41と電気的に接続される。このように、積層体20_1内に、Z方向に延伸する柱状体CL1が形成される。
次に、図15に示すように、積層体20_1上に、絶縁層21と犠牲膜25とをZ方向に交互に積層し積層体20_2を形成する。
次に、リソグラフィ技術およびエッチング技術を用いて、積層体20_2にメモリホールMH2を形成する。メモリホールMH2は、端部E2側から端部E1側へZ方向に形成され、柱状体CL1の導電体46に達するように形成される。メモリホールMH2のX方向またはY方向の幅(径)は、端部E2側の上端部において比較的広く、端部E1へ近づくに従って小さくなっている。
次に、図16に示すように、メモリホールMH2内に犠牲膜26を埋め込む。犠牲膜26には、例えば、ポリシリコン等の絶縁層21および犠牲膜25に対して選択的にエッチング可能な材料である。
次に、図17に示すように、積層体20_2上に、絶縁層21と犠牲膜25とをZ方向に交互に積層し積層体20_3を形成する。
次に、リソグラフィ技術およびエッチング技術を用いて、積層体20_3にメモリホールMH3を形成する。メモリホールMH3は、端部E2側から端部E1側へZ方向に形成され、積層体20_2に達するように形成される。メモリホールMH3のX方向またはY方向の幅(径)は、端部E2側の上端部において比較的広く、端部E1へ近づくに従って小さくなっている。
次に、図18に示すように、メモリホールMH3を介してメモリホールMH2内の犠牲膜26を選択的に除去する。これにより、メモリホールMH2、MH3は、互いに連通し、かつ、柱状体CL1の導電体46に連通する。
次に、図19に示すように、メモリホールMH2、MH3の内壁に、ブロック絶縁膜45、電荷蓄積膜44、トンネル絶縁膜43および半導体チャネル41を成膜する。
次に、図20に示すように、積層体20_3上にハードマスクHMを形成する。ハードマスクHMには、例えば、シリコン酸化膜等の絶縁材料が用いられる。リソグラフィ技術およびエッチング技術を用いて、メモリホールMH3に連通する開口をハードマスクHMに形成する。
次に、ハードマスクHMをマスクとして用いて、メモリホールMH2の底部にある半導体チャネル41、トンネル絶縁膜43、電荷蓄積膜44およびブロック絶縁膜45を選択的にエッチングする。これにより、図20に示すように、メモリホールMH2を柱状体CL1の導電体46に貫通させる。
次に、図21に示すように、半導体チャネル41の材料をメモリホールMH2、MH3の内壁に薄く堆積して、メモリホールMH2の底部において、柱状体CL1の導電体46とメモリホールMH2内の半導体チャネル41との間に半導体チャネル41を形成する。これにより、柱状体CL1の導電体46とメモリホールMH2、MH3内の半導体チャネル41との間を電気的に接続する。
次に、メモリホールMH2、MH3の半導体チャネル41の内側に絶縁コア40の材料を埋め込む。このとき、メモリホールMH2、MH3は連通しており、メモリホールMH1よりもアスペクト比において高い。従って、図21に示すように、メモリホールMH2内の絶縁コア40には空間60が残ったまま、メモリホールMH3は、絶縁コア40によって閉塞される。深い位置にあるメモリホールMH2には空間60が残置されるが、浅い位置にあるメモリホールMH3には、空間60は残らない。
次に、CMP法を用いて積層体20_3の表面が露出されるまで、ブロック絶縁膜45、電荷蓄積膜44、トンネル絶縁膜43、半導体チャネル41および絶縁コア40を研磨する。次に、絶縁コア40をエッチバックして窪み48を絶縁コア40上に形成する。これにより、図22に示す構造が得られる。
次に、図23に示すように、窪み48に導電体46を埋め込む。導電体46は、半導体チャネル41と電気的に接続される。このように、積層体20_2、20_3内に、Z方向に延伸する柱状体CL2、CL3がそれぞれ形成される。
次に、図3のスリットSLTを形成し、スリットSLTを介して、犠牲膜25を除去する。さらに、犠牲膜25が除去された後の空間に第1導電層31の材料(例えば、タングステン)を埋め込む。これにより、積層体20_1~20_3の犠牲膜25が第1導電層31に置換される。
次に、柱状体CL3上に図示しない多層配線層等を形成する。
次に、図23に示す構造体の位置関係を上下逆にして、図4に示す回路チップCCに貼合する。
次に、支持基板SUBを除去する。これにより、図24に示すように中間層70が露出される。
次に、図25に示すように、さらにCMP法を用いて、半導体チャネル41が露出されるまで中間層70等を研磨する。
その後、導電層30Aを中間層70および柱状体CL1上に形成し、導電層30Bを導電層30A上に形成する。導電層30Aは、バリアメタルとして機能し、例えば、TiとTiNとの積層膜で構成される。導電層30Bは、導電層30Aとともにソース層(第2導電層30)として機能し、例えば、タングステン等の低抵抗金属材料で構成される。これにより、図10に示す半導体記憶装置1が完成する。
また、図25に示す工程の後、図26に示すように、端部E1から絶縁コア40の上部をエッチングし、半導体チャネル41の上端および内側面の一部を露出させる。その後、導電層30Aを中間層70および柱状体CL1上に形成し、導電層30Bを導電層30A上に形成する。これにより、図11に示す半導体記憶装置1が完成する。
本実施形態によれば、積層体20_1のメモリホールMH1および柱状体CL1は、積層体20_2、20_3のメモリホールMH2、MH3および柱状体CL2、CL3よりも前に、別工程で形成される。よって、絶縁コア40は、メモリホールMH1内の半導体チャネル41内に充填されており、その内部に空間60を有しない。従って、図25および図26に示すように、柱状体CL1の端部E1において半導体チャネル41を露出させても、絶縁コア40が半導体チャネル41の内側を空間60無しに充填しているので、導電層30A、30Bの材料が空間60に意図せず進入してしまうことを抑制することができる。これにより、半導体記憶装置1のメモリセルアレイの特性の劣化を抑制することができる。
(半導体記憶装置1の製造方法2)
図27~図30は、第1実施形態の製造方法の一例を示す断面図である。尚、図27~図30でも、図7に対して構造体の上下方向(Z方向)を逆に示している。
図12を参照して説明した工程を経た後、図27に示すように、メモリホールMHの内壁に、ブロック絶縁膜45、電荷蓄積膜44、トンネル絶縁膜43および半導体チャネル41を成膜する。
次に、図28に示すように、メモリホールMH内の半導体チャネル41の上部内壁にプラズマ処理を行い、半導体チャネル41の上部内壁にパシベーション49を形成する。プラズマ処理のガス種や比率、流量を制御することによって、半導体チャネル41の下部内壁にはパシベーションが形成されない。プラズマ処理には、N、Ar、He、H、NH、またはFからなる群から選択される少なくとも1種のガスを用いることが好ましい。
次に、絶縁コア40をメモリホールMH内の半導体チャネル41の内壁に堆積する。絶縁コア40には、例えば、シリコン酸化膜等の絶縁材料が用いられる。このとき、半導体チャネル41の上部内壁にパシベーション49が形成されているので、絶縁コア40の材料の核形成が抑制される。よって、図29に示すように、絶縁コア40は、半導体チャネル41の上部内壁には形成されず、半導体チャネル41の下部内壁のみに選択的に形成される。
パシベーション49の除去後、絶縁コア40をメモリホールMH内の半導体チャネル41の内壁にさらに堆積する。これにより、図30に示すように、絶縁コア40の材料は、半導体チャネル41内に全体に堆積され、半導体チャネル41の下部内壁だけでなく、その上部内壁にも形成される。このときの絶縁コア40の材料の堆積工程では、カバレッジの悪い堆積方法を用いてよい。よって、絶縁コア40は、柱状体CLの端部E1において半導体チャネル41の内部を充填しつつ、端部E2側において内部に空間60を有している。即ち、絶縁コア40は、メモリホールMHの底部において半導体チャネル41の内側を閉塞しており、メモリホールMHの上部において絶縁コア40の内側に空間60を有する。柱状体CLの端部E1において絶縁コア40が半導体チャネル41の内部を充填していれば、メモリホールMH1の上部には、絶縁コア40の内側に空間60が残置されてもよい。その後、図13および図14を参照して説明した工程を得て柱状体CLが形成される。
図4に示す回路チップCCを端部E2側に貼合した後、支持基板SUBを除去する。これにより、端部E1側の柱状体CLが露出される。次に、図24および図25(または図26)を参照して説明したように、半導体チャネル41が露出されるまで中間層70等を研磨する。導電層30Aを中間層70および柱状体CL1上に形成し、導電層30Bを導電層30A上に形成する。これにより、図4に示す半導体記憶装置1が完成する。
この製造方法2でも、絶縁コア40が端部E1において半導体チャネル41の内側を充填しているので、導電層30A、30Bの材料が空間60に進入してしまうことを抑制することができる。これにより、半導体記憶装置1のメモリセルアレイの特性の劣化を抑制することができる。
(半導体記憶装置1の製造方法3)
図31および図32は、第2実施形態の製造方法の一例を示す断面図である。第2実施形態による柱状体CL1、CL2も、図27~図30を参照して説明した製造工程を経る。例えば、積層体20_1にメモリホールMH1を形成した後、絶縁層21と犠牲膜とをZ方向に交互に積層体20_1上に積層して積層体20_2を形成する。次に、積層体20_2内をZ方向に延伸し、メモリホールMH1と連通するメモリホールMH2を形成する。その後、図31に示すように、メモリホールMH1、MH2の内壁に、ブロック絶縁膜45、電荷蓄積膜44、トンネル絶縁膜43および半導体チャネル41を成膜する。
次に、図31に示すように、メモリホールMH1の上部における半導体チャネル41の内壁およびメモリホールMH2の半導体チャネル41の内壁全体にプラズマ処理を行い、メモリホールMH1の上部における半導体チャネル41の内壁およびメモリホールMH2の半導体チャネル41の内壁全体にパシベーション49を形成する。プラズマ処理のガス種や比率、流量を制御することによって、メモリホールMH1の下部における半導体チャネル41の内壁にはパシベーションが形成されない。プラズマ処理には、N、Ar、He、H、NH、またはFからなる群から選択される少なくとも1種のガスを用いることが好ましい。
次に、絶縁コア40をメモリホールMH内の半導体チャネル41の内壁に堆積する。このとき、半導体チャネル41の上部内壁にパシベーション49が形成されているので、絶縁コア40の材料の核形成が抑制される。よって、図31に示すように、絶縁コア40は、半導体チャネル41の上部内壁には形成されず、メモリホールMH1の下部の半導体チャネル41の内壁のみに形成される。
パシベーション49の除去後、絶縁コア40をメモリホールMH1、MH2内の半導体チャネル41の内壁全体にさらに堆積する。これにより、図32に示すように、絶縁コア40の材料は、半導体チャネル41の下部内壁および上部内壁の全体に形成される。これにより、絶縁コア40は、柱状体CL1の端部E1において半導体チャネル41の内部を充填しつつ、絶縁コア40の内部には空間60を有する。絶縁コア40は、端部E2側においてメモリホールMH2を閉塞している。絶縁コア40は、端部E1側の半導体チャネル41の内壁に予め形成されているので、柱状体CL1の端部E1において比較的厚く(例えば、図8のT1、T2)形成され、柱状体CL2の端部E2において比較的薄く(例えば、図8のT3)形成される。これにより、絶縁コア40は、端部E1の半導体チャネル41の内部を充填しつつ、絶縁コア40の内部には、空間60を有する。柱状体CL1の端部E1において絶縁コア40が半導体チャネル41の内部を充填していれば、絶縁コア40の内側に空間60が残置されてもよい。その後、図13および図14を参照して説明した工程を得て柱状体CL1、CL2が形成される。
図4に示す回路チップCCを端部E2側に貼合した後、支持基板SUBを除去する。これにより、端部E1側の柱状体CL1が露出される。次に、図24および図25(または図26)を参照して説明したように、半導体チャネル41が露出されるまで中間層70等を研磨する。導電層30Aを中間層70および柱状体CL1上に形成し、導電層30Bを導電層30A上に形成する。これにより、図8に示す半導体記憶装置1が完成する。
この製造方法3でも、絶縁コア40が端部E1において半導体チャネル41の内側を充填しているので、導電層30A,30Bの材料が空間60に意図せず進入してしまうことを抑制することができる。これにより、半導体記憶装置1のメモリセルアレイの特性の劣化を抑制することができる。
尚、第3実施形態の製造方法は、図32に示す工程において、メモリホールMH1の半導体チャネル41の内部を絶縁コア40の材料で埋め込めばよい。第3実施形態のその他の製造工程は、第2実施形態の対応する製造工程と同様でよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 半導体記憶装置、MC メモリチップ、CC 回路チップ、20 積層体、CL 柱状体、20 積層体、30 第2導電層、40 絶縁コア、41 半導体チャネル、42 メモリ積層膜、44 電荷蓄積膜、45 ブロック絶縁膜、MH メモリホール、60 空間

Claims (9)

  1. 第1絶縁層と第1導電層とが第1方向に交互に積層された積層体と、
    前記積層体内を前記第1方向に延伸する第1絶縁体部、前記第1絶縁体部と前記積層体との間に設けられた第1半導体部、および、前記第1半導体部と前記積層体との間に設けられた第2絶縁体部と、前記第2絶縁体部と前記積層体との間に設けられた第3絶縁体部とを含み、第1端部と該第1端部の反対側にある第2端部とを有する柱状体と、
    前記積層体上に設けられ、前記柱状体の前記第1端部において前記第1半導体部に電気的に接続された第2導電層とを備え、
    前記第1絶縁体部は、前記柱状体の前記第1端部において前記第1半導体部の内側を閉塞しており、前記第1端部よりも前記第2端部に近い位置において前記第1半導体部の内側に空間を有する、半導体記憶装置。
  2. 前記積層体は、前記第2導電層に近い第1積層体と、前記第1積層体よりも前記第2導電層から離間した第2積層体とを含み、
    前記柱状体は、前記第1積層体内を前記第1方向に延伸する第1柱状体と、前記第2積層体内を前記第1方向に延伸する第2柱状体とを含み、
    前記第1積層体において前記第1柱状体内の前記第1絶縁体部は、前記第1柱状体の前記第1端部において前記第1半導体部の内側を閉塞しており、前記第1端部よりも前記第2端部に近い位置において前記第1および第2柱状体の前記第1絶縁体部は、その内部に空間を有する、請求項1に記載の半導体記憶装置。
  3. 前記積層体は、前記第2導電層に近い第1積層体と、前記第1積層体よりも前記第2導電層から離間した第2積層体とを含み、
    前記柱状体は、前記第1積層体内を前記第1方向に延伸する第1柱状体と、前記第2積層体内を前記第1方向に延伸する第2柱状体とを含み、
    前記第1積層体において前記第1柱状体内の前記第1絶縁体部は、前記第1半導体部の内部を充填しており、
    前記第2積層体において前記第2柱状体の前記第1絶縁体部は、その内側に空間を有する、請求項1に記載の半導体記憶装置。
  4. 前記第1方向の断面における前記柱状体の幅は、前記第2導電層に近づく従って小さくなる、請求項1に記載の半導体記憶装置。
  5. 前記第1端部における前記第1絶縁体部の厚みは、前記空間の部分における前記第1半導体部の内壁にある前記第1絶縁体部の膜厚よりも厚い、請求項1に記載の半導体記憶装置。
  6. 前記積層体は、前記第2導電層に近い第1積層体と、前記第1積層体よりも前記第2導電層から離間した第2積層体と、前記第2積層体よりも前記第2導電層から離間した第3積層体とを含み、
    前記柱状体は、前記第1積層体内を前記第1方向に延伸する第1柱状体と、前記第2積層体内を前記第1方向に延伸する第2柱状体と、前記第3積層体内を前記第1方向に延伸する第3柱状体とを含み、
    前記第1積層体において前記第1柱状体内の前記第1絶縁体部は、前記第1半導体部の内部を充填しており、
    前記第2積層体において前記第2柱状体内の前記第1絶縁体部は、その内側において空間があり、
    前記第3積層体において前記第3柱状体内の前記第1絶縁体部は、前記第1半導体部の内部を充填している、請求項1に記載の半導体記憶装置。
  7. 前記第1絶縁体部は、前記第1端部において前記第1半導体部よりも前記第2端部側へ窪んで窪み部を形成し、
    前記第2導電層は、前記窪み部に埋め込まれて前記第1半導体部の内側面に接続している、請求項1から請求項6のいずれか一項に記載の半導体記憶装置。
  8. 前記第1積層体の前記第1絶縁体部は、前記第2積層体の前記第1絶縁体部と分離されている、請求項2または請求項6に記載の半導体記憶装置。
  9. 材料膜上に第1絶縁層と第1犠牲膜とを第1方向に交互に積層して第1積層体を形成し、
    前記第1積層体内を第1方向に延伸し、前記材料膜に達する第1ホールを形成し、
    前記第1ホールの内壁に第2絶縁体部、第3絶縁体部および第1半導体部を形成し、
    前記第1ホール内の前記第1半導体部の上部内壁にプラズマ処理を行うことでパシベーションを形成し、
    前記パシベーションの無い前記第1半導体部の下部内壁に第1絶縁体部を形成し、
    第1絶縁体部を前記第1ホール内の前記第1半導体部内全体に堆積することを具備する、半導体記憶装置の製造方法。
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