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JP6524006B2 - 半導体記憶装置 - Google Patents

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Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。
近年、半導体記憶装置の高集積化に伴い、これを構成するＬＳＩ素子は益々微細化されている。このＬＳＩ素子として、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。ＲｅＲＡＭは、基板表面に対して沿った方向に延在し、基板表面と交差する方向に積層されるワード線と、基板表面と交差する方向に延在するビット線との交差部に可変抵抗素子が設けられたメモリセルアレイを有する。
ＲｅＲＡＭにおいては、ビット線を駆動するビット線選択トランジスタが、ビット線の下端と基板との間に設けられる。また、従来のＲｅＲＡＭにおいては、ワード線を駆動するワード線選択トランジスタは、メモリセルアレイの上方に設けられていた。そのため、ビット線選択トランジスタの形成とワード線選択トランジスタの形成とが別工程になってしまっていた。
また、ビット線の下端と接続されるビット線選択トランジスタと異なり、ワード線と、ワード線選択トランジスタとを接続させる引き出し配線を設ける必要があった。
さらに、引き出し配線とワード線とを接続させるために、ワード線端部にテラス状のコンタクト部を設ける必要があり、基板表面と交差する方向に積層されるワード線の層数の増加に伴ってコンタクト部の面積が増加し、デバイスの大型化を招くという問題があった。
特許第５１０００８０号 特許第４７０９８６８号 米国特許第８４３１９６９号 特開２０１５−５６４５２号公報
以下に記載の実施の形態は、小型化、及び製造工程の簡略化を達成できる半導体記憶装置を提供するものである。
以下に説明する実施の形態の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有する。メモリセルアレイは、第１方向に延在する第１導電層と、第１導電層の第１方向と交差する第２方向の側面と対向し、第１方向に積層され、第１方向及び第２方向と交差する第３方向の端部に設けられる突出部を備える複数の第２導電層と、第１導電層と第２導電層との交差部に設けられる可変抵抗膜と、第１導電層の第１方向の一端側に設けられ、第２方向に延伸する第３導電層と、第１導電層の第１方向の一端及び第３導電層の間に設けられ、第１導電層の一端及び第３導電層に接続される第１半導体層と、第１半導体層の第２方向の側面と対向する第４導電層と、第１方向に延在するコンタクトプラグであって、複数の突出部のコンタクト部と接続され、第２方向における位置及び第３方向における位置がお互いに異なる複数のコンタクトプラグと、複数のコンタクトプラグの第１方向の一端側に設けられる第５導電層と、複数のコンタクトプラグの第１方向の一端及び第５導電層の間に設けられ、複数のコンタクトプラグの一端及び第５導電層に接続される複数の第２半導体層と、第３方向に配列され、第２方向に延伸し、複数の第２半導体層の第３方向の側面と対向する複数の第６導電層と、を備える。
第１の実施の形態に係る半導体記憶装置のブロック図の一例である。 第１の実施の形態に係るメモリセルアレイ１１の等価回路図の一例である。 第１の実施の形態に係る半導体記憶装置に含まれるメモリセルアレイ１１の一部の構造を示す斜視図の一例である。 図３のＡ−Ａ線における、第１の実施の形態に係るメモリセルアレイ１１の一部の構成を示すＹ−Ｚ断面図である。 図３のＢ−Ｂ線における、同メモリセルアレイ１１の一部の構成を示すＸ―Ｙ断面図である。 第１の実施の形態に係る半導体記憶装置の、ワード線ＷＬの端部の構成を示す概略斜視図の一例である。 第１の実施の形態に係るメモリセルアレイ１１の一部の構成を示す概念図である。 図６Ａで示したワード線ＷＬの端部の上面図である。 第１の実施の形態に係る各ワード線ＷＬの構成を示す平面図である。 第２の実施の形態に係る半導体記憶装置の構成の一部を示す平面図である。 第１の変形例を示す。 第２の変形例を示す。
以下、実施の形態に係る半導体記憶装置を、添付の図面を参照して詳細に説明する。また、以下の実施の形態で用いられる半導体記憶装置の各図面は模式的なものであり、層の厚み、幅、比率などは現実のものとは必ずしも同一ではない。
［第１の実施の形態］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示すように、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、及び電源１５、及び制御回路１６を有する。
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時に、ワード線ＷＬを選択する。列デコーダ１３は、アクセス時に、ビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなど制御を行い、また、電源１５の制御を行う。
次に、図２及び図３を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。図３はメモリセルアレイ１１の積層構造を示す斜視図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図２及び図３に示すように、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。各種動作においてワード線ＷＬ１〜ＷＬ４中の選択ワード線ＷＬは、そのＺ方向の位置にかかわらず同じ電圧を印加することができる。また、ワード線ＷＬ１〜ＷＬ４中の非選択ワード線ＷＬは、そのＺ方向の位置にかかわらず同じ電圧を印加することができる。
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化し、ある一定以上の電圧をその両端に印加するリセット動作によって低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させない状態にあり且つ高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極は共通接続されている。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。
次に、図３、図４及び図５を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図４は図３のＡ−Ａ平面をＸ方向からみた図（Ｚ−Ｙ平面図）であり、図５は図３の上面図である。なお、図３及び図５において層間絶縁層は省略している。
メモリセルアレイ１１は、図３及び図４に示すように、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒを含み、メモリ層４０は複数のメモリセルＭＣを含む。
選択トランジスタ層３０は、図３及び図４に示すように、導電層３１、層間絶縁層３２、及び導電層３３を有する。これら導電層３１、層間絶縁層３２、導電層３３、及び層間絶縁層３２は、基板２０表面と交差するＺ方向に積層されている。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。
導電層３１は、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延在する（図５参照）。一方の層間絶縁層３２は、導電層３１の上面を覆う。導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる（図５参照）。他方の層間絶縁層３２は、導電層３３の側面及び上面を覆う。例えば、導電層３１、３３はポリシリコンにより構成される。層間絶縁層３２は酸化シリコン（ＳｉＯ２）により構成される。
また、選択トランジスタ層３０は、図３及び図４に示すように、柱状半導体層３４、及びゲート絶縁層３５を有する。柱状半導体層３４は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３５は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
柱状半導体層３４は、Ｚ方向に柱状に延在しており、Ｘ及びＹ方向に沿ってマトリクス状に配置される。また、柱状半導体層３４は、導電層３１の上面に接し、ゲート絶縁層３５を介して導電層３３のＹ方向の側面に接する。そして、柱状半導体層３４は、図４に示すように、積層されたＮ＋型半導体層３４ａ、Ｐ＋型半導体層３４ｂ、及びＮ＋型半導体層３４ｃを有する。
Ｎ＋型半導体層３４ａは、そのＹ方向の側面にて層間絶縁層３２に接する。Ｐ＋型半導体層３４ｂは、そのＹ方向の側面にて導電層３３の側面に接する。Ｎ＋型半導体層３４ｃは、そのＹ方向の側面にて層間絶縁層３２に接する。Ｎ＋型半導体層３４ａ、３４ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３４ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３５は例えば酸化シリコン（ＳｉＯ２）により構成される。
メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁層４１ａ〜４１ｘ、及び導電層４２ａ〜４２ｘを有する。導電層４２ａ〜４２ｘは、それぞれワード線ＷＬ１〜ＷＬｘとして機能する。導電層４２ａ〜４２ｘは、Ｘ方向に延在し、Ｙ方向に沿って配設される（図５参照）。層間絶縁層４１ａ〜４１ｘは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｘは例えばポリシリコンにて構成される。
また、メモリ層４０は、図３及び図４に示すように、柱状導電層４３、及び可変抵抗層４４を有する。柱状導電層４３はビット線ＢＬとして機能する。可変抵抗層４４は可変抵抗素子ＶＲとして機能する。
柱状導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層３４の上面に接すると共にＺ方向に柱状に延びる。可変抵抗層４４は、柱状導電層４３のＹ方向の側面と層間絶縁層４１ａ〜４１ｄのＹ方向の側面との間に設けられる。また、可変抵抗層４４は、柱状導電層４３のＹ方向の側面と導電層４２ａ〜４２ｄのＹ方向の側面との間に設けられる。柱状導電層４３は例えばポリシリコンにより構成され、可変抵抗層４４は例えば金属酸化物（例えば、ＨｆＯＸ、Ａｌ２ＯＸ、ＴｉＯＸ、ＮｉＯＸ、ＷＯＸ、Ｔａ２ＯＸ等）により構成される。
続いて、図６Ａ乃至図８を参照して、本実施の形態に係るメモリセルアレイ１１の、ワード線ＷＬの端部に設けられる突出部の構成について説明する。図６Ａは、メモリセルアレイ１１の、導電層４２ａ〜ｘ（ワード線ＷＬ）のＸ方向側の端部に設けられる突出部４５ａ〜ｘを含む一部の構成を示す概略斜視図である。図６Ｂは、メモリセルアレイ１１の一部の構成を示す概念図であり、特に、選択トランジスタ層３０と選択トランジスタ層３０’、及びメモリ層４０とコンタクト層４０’との位置関係について示している。図７は、同構成を示す上面図である。図８は、導電層４２ａ〜ｘ（ワード線ＷＬ）それぞれの構成を示す平面図である。
図６Ａに示すように、本実施の形態におけるメモリセルアレイ１１は、導電層４２ａ〜ｘの端部において、選択トランジスタ層３０’及びコンタクト層４０’を有する。図６Ｂに示すように、選択トランジスタ層３０’は、基板２０上において、選択トランジスタ層３０と同じ層に設けられる。コンタクト層４０’は、メモリ層４０と同じ層に構成される。
選択トランジスタ層３０’は、図６Ａに示すように、配線層３６及び導電層３７ａ、３７ｂ・・・３７ｘを有する。配線層３６は、基板２０上において、Ｘ−Ｙ平面に沿って設けられたグローバルワード線ＧＷＬであり、導電層４２（ワード線ＷＬ）を駆動するドライバの一部として機能する。導電層３７ａ〜ｘは、後述するコンタクトプラグ（導電部）４６ａ〜ｘと交差する。導電層３７ａ〜ｘとコンタクトプラグ４６ａ〜ｘとの交差部には、不図示の選択ゲートトランジスタが設けられる。すなわち、導電層３７ａ〜ｘとコンタクトプラグ４６ａ〜ｘの交差部には、不図示のゲート絶縁膜が配置される。このゲート絶縁膜、コンタクトプラグ４６ａ〜ｘ及び導電層３７ａ〜ｘが、導電層４２ａ〜ｘ（ワード線ＷＬ）を選択的に駆動する選択ゲートトランジスタとして機能する。そして、導電層３７ａ〜ｘは選択ゲート線として機能する。
なお、各導電層４２ａ〜ｘは、図７に示すように、基部４７ａ〜ｘ及び、基部４７ａ〜ｘから突出する複数の枝部４８ａ〜ｘから構成される櫛歯形状を有する。換言すれば、各導電層４２ａ〜ｘは、Ｘ方向に延在し、Ｙ方向に沿って所定のピッチで配設される複数の第１部分（枝部４８ａ〜ｘ）と、Ｙ方向に延在し、枝部４８ａ〜ｘの端部に共通に接続される第２部分（基部４７ａ〜ｘ）とから構成される。そして、基部４７ａ〜ｘは、突出部４５ａ〜ｘの一部を構成する。
導電層３７ａ〜ｘは、Ｘ方向に延在し、Ｙ方向に沿って複数配設される。導電層３７ａ〜ｘは、例えばポリシリコン等により構成される。コンタクトプラグ４６ａ〜ｘは、Ｚ方向に延在する。コンタクトプラグ４６ａ〜ｘは、例えばポリシリコン等により構成される。導電層３７ａ〜ｘとコンタクトプラグ４６ａ〜ｘとの間に配置される不図示のゲート絶縁層は、例えば酸化シリコンから構成される。
以上のように、本実施の形態においては、ワード線ＷＬを駆動させるドライバの一部を構成するグローバルワード線ＧＷＬを含む選択トランジスタ層３０’と、ビット線ＢＬを駆動させるグローバルビット線ＧＢＬを含む選択トランジスタ層３０とが、同じ層に設けられる。従って、グローバルワード線ＧＷＬとグローバルビット線ＧＢＬとを同じ工程で形成できる。すなわち、選択トランジスタ層３０に含まれる各トランジスタと、選択トランジスタ層３０’に含まれる各トランジスタとを、同一材料を用いて、同一タイミングで形成することが可能になる。このため、製造工程の簡略化が可能になる。
しかも、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬは、導電層４２ａ〜ｘよりも下方に設けられている。従って、導電層４２ａ〜ｘの形成前に配線層３６及びグローバルビット線ＧＢＬは形成される。このため、グローバルワード線ＧＷＬ及びグローバルビット線ＧＢＬを形成する際の熱工程によって導電層４２ａ〜ｘやメモリセルＭＣ等に余計な熱が加えられることを防止できる。
コンタクト層４０’は、突出部４５ａ、４５ｂ、・・・４５ｘ、及びコンタクトプラグ４６ａ、４６ｂ、・・・４６ｘを有する。突出部４５ａ〜ｘは、導電層４２ａ〜ｘのＸ方向の端部（基部４７ａ〜ｘ）から延びている。コンタクトプラグ４６ａ〜ｘは、Ｚ方向を長手方向として導電層３７ａ〜ｘ及び突出部４５ａ〜ｘを貫くと共に、下端が配線層３６に接続される。前述の通り、導電層３７ａ〜ｘとコンタクトプラグ４６ａ〜ｘとの間にはゲート絶縁層が配置される。
本実施の形態においては、図６Ａ及び図７に示すように、各突出部４５ａ〜ｘは、Ｚ方向から見て他の突出部４５ａ〜ｘのいずれとも重ならないよう、Ｘ方向またはＹ方向に突出するコンタクト部４５Ｐａ，４５Ｐｂ・・・４５Ｐｘを有している。
例えば、最下層の突出部４５ａは、他のいずれの突出部４５ｂ〜ｘよりもＸ方向に突出することで、他の突出部４５ｂ〜ｘと重ならないようにされたコンタクト部４５Ｐａを有している。また、最下層から２番目の突出部４５ｂは、最下層の突出部４５ａよりもＹ方向に突出するとともに、突出部４５ｂよりも上層の突出部４５ｃ〜ｘよりもＸ方向に突出することで、他の突出部４５ａ、及び４５ｃ〜ｘと重ならないようにされたコンタクト部４５Ｐｂを有している。
そして、本実施の形態においては、これらのコンタクト部４５Ｐａ〜ｘを貫通するように、コンタクトプラグ４６ａ〜ｘを設けている。そのため、図６Ａに示すように、コンタクトプラグ４６ａ〜ｘは、いずれも、上方から配線層３６へ接続される間で、それぞれが接続されるべき突出部４５ａ〜ｘ以外の突出部４５ａ〜ｘとは接触しない。従って、配線層３６が、導電層４２ａ〜ｘより下方に配置される構造においても、コンタクトプラグ４６ａ〜ｘが、複数の突出部４５ａ〜ｘと接続されることが防止され、導電層４２ａ〜ｘ間のショートを抑制できる。
さらに、導電層４２ａ〜ｘの下方に設けられたグローバルワード線ＧＷＬと導電層４２ａ〜ｘとの間を最短距離の配線で結線することができる。そのため、余計な引き出し配線が不要となる。
各導電層４２ａ〜ｘに設けられる突出部４５ａ〜ｘの形状等は、他の突出部４５ａ〜ｘと重ならないコンタクト部４５Ｐａ〜ｘを有するように設定されていれば特に限定されない。例えば、本実施の形態における突出部４５ａ〜ｘは、図８に示すように、それぞれＸ方向の幅及びＹ方向の幅が異なる矩形状を有している。このように、突出部４５ａ〜ｘのＸ方向及びＹ方向の幅を異ならせることにより、いずれの突出部４５ａ〜ｘにおいても、他の突出部４５ａ〜ｘと重ならない領域、即ちコンタクト部４５Ｐａ〜ｘが設けられることになる。
本実施の形態においては、コンタクトプラグ４６ａ〜ｘが配置されるＸ方向及びＹ方向のピッチはそれぞれｐｘ及びｐｙである。そして、図７に示すように、コンタクト部４５Ｐａ〜ｘが、突出部４５ａ〜ｘから突出するＸ方向及びＹ方向の長さは、それぞれピッチｐｘ及びピッチｐｙと略等しくなっている。
一方、図６Ａに示すように、突出部４５ａ〜ｘは、Ｚ方向の下方から上方に向かって４５ａから４５ｘの順で積層される。従って、図８に示すように、突出部４５ａ〜ｘのＸ方向の長さＬＸａ〜ｘは、上層の突出部４５ａ〜ｘほど小さくなる。そして、１層毎の長さの差はピッチｐｘと略等しくすることができる。
また、突出部４５ａ〜ｘのＹ方向の長さＬＹａ〜ｘは、上層の突出部４５ａ〜ｘほど大きくなる。そして、１層毎の長さの差はピッチｐｙと略等しくすることができる。
以上のことから、ｎをａ〜ｘの自然数とした場合、突出部４５ｎのＸ方向の幅ＬＸｎは、Ｘ方向のピッチｐｘと、（ｘ＋１−ｎ）を掛け合わせたものと略等しくなる。一方、突出部４５ｎのＹ方向の幅ＬＹｎは、Ｙ方向のピッチｐｙと層数ｎを掛け合わせたものと略等しくなる。
コンタクトプラグ４６ａ〜ｘを配置するＸ方向のピッチｐｘは、少なくともコンタクトプラグ４６ａ〜ｘのＸ方向の幅ｗｘと、導電層４２ａ〜ｘの枝部４８ａ〜ｘや導電層３７ａ〜ｘ等が形成・配置される幅Ｆとを合わせた幅と略同一か、これより大きい必要がある。同様に、コンタクトプラグ４６ａ〜ｘを配置するＹ方向のピッチｐｙは、コンタクトプラグ４６ａ〜ｘのＹ方向の幅ｗｙと、導電層４２ａ〜ｘの枝部４８ａ〜ｘや導電層３７ａ〜ｘ等が形成・配置される幅Ｆとを合わせた幅と略同一か、これよりも大きい必要がある。
上記のようにピッチｐｘ及びｐｙを設定する理由は、コンタクトプラグ４６ａ〜ｘと、他のコンタクトプラグ４６ａ〜ｘが接続されている突出部４５ａ〜ｘ（接続されるべきではない突出部４５ａ〜ｘ）との接触を防止するためである。
（効果）
上記のように、本実施の形態におけるメモリセルアレイ１１は、コンタクト部４５Ｐａ〜ｘを貫通するように、コンタクトプラグ４６ａ〜ｘを設けている。そのため、図６Ａに示すように、コンタクトプラグ４６ａ〜ｘは、いずれも、上方から配線層３６へ接続される間で、それぞれが接続されるべき突出部４５ａ〜ｘ以外の突出部４５ａ〜ｘとは接触しない。従って、配線層３６が、導電層ａ〜ｘより下方に配置される構造においても、コンタクトプラグ４６ａ〜ｘが、複数の突出部４５ａ〜ｘと接続されることが防止され、導電層４２ａ〜ｘ間のショートを抑制できる。
なお、上記の実施の形態においては、各突出部４５ａ〜ｘの各々がコンタクト部４５Ｐａ〜ｘを有する場合を説明したが、各突出部４５ａ〜ｘのうち少なくとも１つが、他の突出部４５ａ〜ｘと重ならないようなコンタクト部４５Ｐａ〜ｘを有していればよい。さらに、最上層の突出部４５ｘに関しては、コンタクト部４５Ｐａ〜ｘを設けなくても、他の突出部４５と重ならないような部分を有するため、最上層の突出部４５ｘ以外の突出部４５にコンタクト部４５Ｐを設ける構成でもよい。
［第２の実施の形態］
第２の実施の形態に係る半導体記憶装置について、図９を用いて説明する。第２の実施の形態に係る半導体記憶装置においては、メモリセルアレイ１１の構成については上記の実施の形態と同一である。従って、各構成については上記の実施の形態と同じ符号を付し、説明を省略する。後述の変形例についても同様である。
第２の実施の形態に係る半導体記憶装置は、図９に示すように、導電層４２ａ〜ｘと導電層４２’とが、互いの枝部４８ａ〜ｘ及び４８’ ａ〜ｘとが互い違いに配置されるようにＸ方向に沿って並設されている。このような構成によっても、上記の第１の実施の形態と同様の効果を奏することができる。
［変形例］
変形例に係る半導体記憶装置について、図１０及び図１１を参照して説明する。
［第１の変形例］
第１の変形例に係る半導体記憶装置は、図１０に示すように、一組のメモリセルアレイ１１及び１１’が、その突出部４５ａ〜ｘ及び４５’ａ〜ｘが対向するように、Ｘ方向に沿って並設される。
一組のメモリセルアレイ１１及び１１’をこのように配置することで、メモリセルアレイ１１の突出部４５ａ〜ｘは、メモリセルアレイ１１’の突出部４５’ｘ〜ａとＸ方向において対向することになる。突出部４５ａ〜ｘのＸ方向の長さは、図９の紙面上においてＹ方向上方に向かうに従って短くなり、突出部４５’ａ〜ｘのＸ方向の長さは、Ｙ方向上方に向かうに従って長くなる。換言すると、例えばメモリセルアレイ１１においてＸ方向の長さが一番長い突出部４５ａは、メモリセルアレイ１１’においてＸ方向の長さが一番短い突出部４５ｘ’とＸ方向で対向する。また、メモリセルアレイ１１においてＸ方向の長さが一番短い突出部４５ｘは、メモリセルアレイ１１’においてＸ方向の長さが一番長い突出部４５ａ’とＸ方向で対向する。
従って、突出部４５ａ〜ｘと突出部４５’ａ〜ｘとの、Ｘ方向の合計の長さは、Ｙ方向のいずれの位置においても同一である。また、突出部４５ａ〜ｘと、対向する突出部４５’ｘ〜ａとの距離ＤｘはＹ方向のいずれの位置においても同一であり、無駄な空間が生じることがない。そのため、メモリセルアレイの配置密度を高めることができ、結果としてデバイスの小型化を達成できる。
［第２の変形例］
第２の変形例に係る半導体記憶装置は、図１１に示すように、各突出部４５のＸ方向の長さＬＸａ〜ｘが異なる点は第１の実施の形態と同様である。しかし、第２の変形例においては、各突出部４５ａ〜ｘのＹ方向の長さＬＹａ’〜ＬＹｘ’が、それぞれ実質的に略同一である点が上記の実施の形態と異なっている。
また、それぞれの突出部４５ａ〜ｘが基部４７ａ〜ｘに設けられている箇所は、それぞれＹ方向に異なっており、これにより、各コンタクト部４５Ｐａ〜ｘは、Ｚ方向に見て他の突出部４５ａ〜ｘと重ならない。そのため、上記の実施の形態と同様の効果を奏する。
以上、実施の形態を説明したが、この実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態においては、上層の突出部４５ａ〜ｘほど、Ｘ方向の長さが長くなり、Ｙ方向の長さが短くなっていた。しかし、各突出部４５ａ〜ｘにコンタクト部を設ける場合には、この順序を逆にすることも可能である。すなわち、上層の突出部４５ａ〜ｘほど、Ｘ方向の長さを短くし、Ｙ方向の長さを長くすることも可能である。
１１…メモリセルアレイ １２…行デコーダ １３…列デコーダ １４…上位ブロック
１５…電源 １６…制御回路 ２０…基板 ３０…選択トランジスタ層 ３１…導電層
３２…層間絶縁層 ３３…導電層 ３４ａ、３４ｃ…Ｎ＋型半導体層 ３４ｂ…Ｐ＋型半導体層 ３５…ゲート絶縁層 ３６…配線層 ３７… 導電層 ４０…メモリ層 ４１…層間絶縁層 ４２…導電層 ４３…柱状導電層 ４４…可変抵抗層 ４５…突出部 ４６…コンタクトプラグ ４７…基部 ４８…枝部

Claims (12)

  1. 複数のメモリセルを有するメモリセルアレイを有し、
    前記メモリセルアレイは、
    第１方向に延在する第１導電層と、
    前記第１導電層の前記第１方向と交差する第２方向の側面と対向し、前記第１方向に積層され、前記第１方向及び前記第２方向と交差する第３方向の端部に設けられる突出部を備える複数の第２導電層と、
    前記第１導電層と前記第２導電層との交差部に設けられる可変抵抗膜と、
    前記第１導電層の前記第１方向の一端側に設けられ、前記第２方向に延伸する第３導電層と、
    前記第１導電層の前記第１方向の一端及び前記第３導電層の間に設けられ、前記第１導電層の一端及び前記第３導電層に接続される第１半導体層と、
    前記第１半導体層の前記第２方向の側面と対向する第４導電層と、
    前記第１方向に延在するコンタクトプラグであって、前記複数の突出部のコンタクト部と接続され、前記第２方向における位置及び前記第３方向における位置がお互いに異なる複数のコンタクトプラグと、
    前記複数のコンタクトプラグの前記第１方向の一端側に設けられる第５導電層と、
    前記複数のコンタクトプラグの前記第１方向の一端及び前記第５導電層の間に設けられ、前記複数のコンタクトプラグの一端及び前記第５導電層に接続される複数の第２半導体層と、
    前記第３方向に配列され、前記第２方向に延伸し、前記複数の第２半導体層の前記第３方向の側面と対向する複数の第６導電層と
    を備える半導体記憶装置。
  2. 前記複数の突出部の各々が前記第３方向に突出する
    請求項１記載の半導体記憶装置。
  3. 最上層以外の前記複数の突出部が前記第３方向に突出する
    請求項１記載の半導体記憶装置。
  4. 前記コンタクト部の各々は、前記第１方向から見て、他のいずれの前記コンタクト部とも重ならないように配置される
    請求項１に記載の半導体記憶装置。
  5. 前記突出部を複数有し、
    前記突出部の前記第３方向の長さは、上層の前記突出部ほど小さい
    請求項１乃至４のいずれか１項記載の半導体記憶装置。
  6. 上下に隣り合う前記突出部の前記第３方向の長さの差は、前記コンタクトプラグの前記第３方向の幅より大きい
    請求項５に記載の半導体記憶装置。
  7. 前記突出部を複数有し、
    前記突出部の前記第２方向の長さは、上層の前記突出部ほど大きい
    請求項１乃至６のいずれか１項記載の半導体記憶装置。
  8. 上下に隣り合う前記突出部の前記第２方向の長さの差は、前記コンタクトプラグの前記第２方向の幅より大きい
    請求項７記載の半導体記憶装置。
  9. 前記突出部の、前記第２方向の長さは実質的に同一である
    請求項１乃至６のいずれか１項記載の半導体記憶装置。
  10. 前記第２導電層は、前記第３方向に延在する複数の第１部分と、前記第２方向に延在し、前記複数の第１部分の前記第３方向の端部に共通に接続される第２部分と、を有し、
    前記突出部は、前記第２部分に設けられる
    請求項１乃至９のいずれか１項記載の半導体記憶装置。
  11. 前記メモリセルアレイは、前記突出部が互いに対向するように前記第３方向に沿って複数設けられる
    請求項１乃至１０のいずれか１項記載の半導体記憶装置。
  12. 一組の前記対向する突出部間の前記第３方向における距離は、実質的に同一である
    請求項１１に記載の半導体記憶装置。
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