[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2019169568A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019169568A
JP2019169568A JP2018055371A JP2018055371A JP2019169568A JP 2019169568 A JP2019169568 A JP 2019169568A JP 2018055371 A JP2018055371 A JP 2018055371A JP 2018055371 A JP2018055371 A JP 2018055371A JP 2019169568 A JP2019169568 A JP 2019169568A
Authority
JP
Japan
Prior art keywords
semiconductor
film
diameter
columnar
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018055371A
Other languages
English (en)
Inventor
恵 石月
Megumi Ishizuki
恵 石月
寛 中木
Hiroshi Nakagi
寛 中木
孝政 伊藤
Takamasa Ito
孝政 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018055371A priority Critical patent/JP2019169568A/ja
Priority to US16/130,432 priority patent/US10797144B2/en
Publication of JP2019169568A publication Critical patent/JP2019169568A/ja
Priority to US17/009,373 priority patent/US11380770B2/en
Priority to US17/825,542 priority patent/US11888041B2/en
Priority to US18/537,954 priority patent/US20240120395A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】積層体の崩壊を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、基体部１と、積層体２と、第１柱状部ＣＬと、を含む。前記基体部１は、基板１０、前記基板上に設けられた第１絶縁膜１１、前記第１絶縁膜上に設けられた第１導電膜１２、及び、前記第１導電膜上に設けられた第１半導体部１３を含む。前記積層体２は、前記基体部上に設けられ、交互に積層された複数の導電層２１及び絶縁層２２含む。前記第１柱状部ＣＬは、前記積層体内及び前記第１半導体部内にかけて設けられ、前記積層体２の積層方向に延びて前記第１半導体部１３と電気的に接続された半導体ボディ２１０、及び、前記複数の導電層２１と前記半導体ボディ２１０との間に電荷捕獲部を有したメモリ膜２２０を含み、前記第１半導体部内における前記積層方向と交差した第１方向の第１径４１が、前記積層体内における前記第１方向の第２径４２よりも大きい。【選択図】図８

Description

本発明の実施形態は、半導体装置に関する。
絶縁膜と導電膜とを交互に積層した積層体を有し、積層体の高さ方向に積層された３次元構造の複数のメモリセルを有した不揮発性メモリが知られている。メモリセルは、積層体と、積層体の高さ方向に沿った半導体層を含む柱状部との間に設けられる。メモリセルは、積層体の上部領域に設けられた、例えば、ドレイン側選択トランジスタと、積層体の下部領域に設けられた、例えば、ソース側選択トランジスタとの間に、電気的に直列に接続される。これは、ＮＡＮＤストリング（あるいはメモリストリング）と呼ばれている。積層体の高さ方向に積層された導電膜は、ドレイン側選択トランジスタのゲート（ドレイン側選択ゲート）、メモリセルの制御ゲート（ワード線）、及び、ソース側選択トランジスタのゲート（ソース側選択ゲート）となる。積層体の下には、メモリ周辺回路を構成するトランジスタが設けられる場合がある。近時、ＮＡＮＤストリングのソース領域として、例えば、積層体の下部領域の一部に、犠牲膜を形成しておき、この犠牲膜をソース領域となる半導体層に置換する方式が試みられている。犠牲膜を半導体層に置換する際、積層体の崩壊を抑制することが望まれている。
米国特許第９，５２０，４０７号明細書 特開２０１３−１２０８４５号公報 米国特許出願公開２０１７／００７７１３１号明細書
本発明の実施形態は、積層体の崩壊を抑制することが可能な半導体装置を提供する。
実施形態に係る半導体装置は、基体部と、積層体と、第１柱状部と、を含む。前記基体部は、基板、前記基板上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第１導電膜、及び、前記第１導電膜上に設けられた第１半導体部を含む。前記積層体は、前記基体部上に設けられ、交互に積層された複数の導電層及び複数の絶縁層を含む。前記第１柱状部は、前記積層体内及び前記第１半導体部内にかけて設けられ、前記積層体の積層方向に延びて前記第１半導体部と電気的に接続された半導体ボディ、及び、前記複数の導電層と前記半導体ボディとの間に電荷捕獲部を有したメモリ膜を含み、前記第１半導体部内における前記積層方向と交差した第１方向の第１径が、前記積層体内における前記第１方向の第２径よりも大きい。
図１（ａ）は、第１実施形態に係る半導体装置を例示する模式斜視図である。図１（ｂ）は、積層体２を示す模式平面図である。 図２（ａ）及び図２（ｂ）は、３次元構造のメモリセルを例示する模式断面図である。 図３は、第１実施形態に係る半導体装置を例示する模式平面図である。 図４は、図３中のＩＶ−ＩＶ線に沿う断面図である。 図５は、図３中のＶ−Ｖ線に沿う模式断面図である。 図６は、第１実施形態に係る半導体装置の第１柱状部、第１半導体部及び第２半導体部を拡大して例示する模式断面図である。 図７は、第１実施形態に係る半導体装置の第２柱状部、第１半導体部及び第２半導体部を拡大して例示する模式断面図である。 図８は、第１実施形態の第１変形例に係る半導体装置の第１柱状部及び第１半導体部を拡大して例示する模式断面図である。 図９は、第１実施形態の第１変形例に係る半導体装置の第２柱状部及び第１半導体部を拡大して例示する模式断面図である。 図１０は、第１実施形態に係る半導体装置を例示する模式平面図である。 図１１（ａ）〜図１１（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１２（ａ）〜図１２（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１３（ａ）〜図１３（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１４（ａ）〜図１４（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１５（ａ）〜図１５（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１６（ａ）〜図１６（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１７（ａ）〜図１７（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１８（ａ）〜図１８（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図１９（ａ）〜図１９（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２０（ａ）〜図２０（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２１（ａ）〜図２１（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２２（ａ）〜図２２（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２３（ａ）〜図２３（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２４（ａ）〜図２４（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２５（ａ）〜図２５（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２６（ａ）〜図２６（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２７（ａ）〜図２７（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２８（ａ）〜図２８（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図２９（ａ）〜図２９（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３０（ａ）〜図３０（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３１（ａ）〜図３１（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３２（ａ）〜図３２（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３３は、第２実施形態に係る半導体装置の第１柱状部、第１半導体部及び第２半導体部を拡大して例示する模式断面図である。 図３４は、第２実施形態に係る半導体装置の第２柱状部、第１半導体部及び第２半導体部を拡大して例示する模式断面図である。 図３５（ａ）〜図３５（ｄ）は、第２実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３６（ａ）〜図３６（ｄ）は、第２実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３７（ａ）〜図３７（ｄ）は、第２実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３８（ａ）〜図３８（ｄ）は、第２実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図３９（ａ）〜図３９（ｄ）は、第２実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４０は、第３実施形態に係る半導体装置の第１柱状部、第１半導体部及び第２半導体部を拡大して例示する模式断面図である。 図４１は、第３実施形態に係る半導体装置を例示する模式平面図である。 図４２（ａ）〜図４２（ｄ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４３（ａ）〜図４３（ｄ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４４（ａ）〜図４４（ｄ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４５（ａ）〜図４５（ｄ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４６（ａ）〜図４６（ｄ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４７（ａ）〜図４７（ｄ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４８（ａ）〜図４８（ｄ）は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図４９は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図５０は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図５１は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図５２は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図５３は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図５４は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図５５は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図５６は、第３実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。 図５７（ａ）および図５７（ｂ）は、第３実施形態に係る半導体装置のタップ領域を例示する模式断面図である。 図５８は、第４実施形態に係る半導体装置を例示する模式断面図である。 図５９（ａ）は、図５８中のＬＸ−ＬＸ線に沿う模式断面図であり、図５９（ｂ）は、図５９（ａ）中のＬＸ２−ＬＸ２線に沿う模式断面図である。 図６０（ａ）〜図６０（ｉ）は、第４実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
（半導体装置）
図１（ａ）は、第１実施形態に係る半導体装置１００ａを例示する模式斜視図である。図１（ｂ）は、積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ軸方向とする。Ｚ軸方向と交差、例えば、直交する１つの方向を第１方向とする。本明細書において、第１方向は、例えば、Ｙ軸方向である。Ｚ及びＹ軸方向のそれぞれと交差、例えば、直交する１つの方向を第２方向とする。第２方向は、例えば、Ｘ軸方向である。図２（ａ）及び図２（ｂ）のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。図３は、第１実施形態に係る半導体装置１００ａを例示する模式平面図である。図４は、図３中のＩＶ−ＩＶ線に沿う模式断面図である。図５は、図３中のＶ−Ｖ線に沿う模式断面図である。
図１（ａ）〜図５に示すように、第１実施形態に係る半導体装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。
半導体装置１００ａは、基体部１と、積層体２と、板状部３と、複数の第１柱状部ＣＬと、複数の第２柱状部ＣＬＨＲと、を含む。
基体部１は、基板１０、第１絶縁膜１１、第１導電膜１２及び第１半導体部１３を含む。第１絶縁膜１１は、基板１０上に設けられている。第１導電膜１２は、第１絶縁膜１１上に設けられている。第１半導体部１３は、第１導電膜１２上に設けられている。基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電形は、例えば、ｐ形である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路を構成する。第１絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを絶縁する。第１絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。第１導電膜１２は、導電性金属、例えば、タングステン（Ｗ）を含む。第１半導体部１３は、例えば、シリコンを含む。シリコンの導電形は、例えば、ｎ形である。第１半導体部１３の一部は、アンドープのシリコンを含んでいてもよい。
積層体２は、第１半導体部１３に対してＺ軸方向に位置する。積層体２は、Ｚ軸方向に沿って複数の導電層２１及び複数の絶縁層２２を交互に含む。導電層２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、導電層２１どうしを絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、ギャップであってもよい。積層体２と、第１半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁膜２ｇは、後述するように、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｘ軸方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられている（図１（ｂ））。板状部３は、例えば、少なくとも第１絶縁物を含む。第１絶縁物は、例えば、シリコン酸化物である。板状部３は、第１絶縁物によって積層体２と電気的に絶縁されつつ、第１半導体部１３と電気的に接続された導電物を含んでいてもよい。浅いスリットＳＨＥは、Ｘ軸方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥ内には、例えば、第２絶縁物４が設けられている（図１（ｂ））。第２絶縁物４は、例えば、シリコン酸化物である。
積層体２は、階段部分２ｓと、メモリセルアレイ２ｍとを含む（図１（ｂ））。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。
メモリセルアレイ２ｍは、セル領域（Cell）及びタップ領域（Tap）を含む。階段部分２ｓは、階段領域（Staircase）を含む（図３）。タップ領域は、例えば、セル領域と階段領域との間に設けられている。図３には図示しないが、タップ領域は、セル領域どうしの間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂ及び３７ｃが設けられる領域である。配線３７ａ〜３７ｃのそれぞれは、例えば、Ｚ軸方向に延びる。配線３７ａは、それぞれ、例えば、導電層２１と電気的に接続される。配線３７ｂは、例えば、第１導電膜１２と電気的に接続される。配線３７ｃは、例えば、配線１１ａと電気的に接続される。
２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。第２絶縁物４は、ブロック内に設けられている。板状部３と第２絶縁物４との間の積層体２は、フィンガーと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガー毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガーを選択状態とすることができる。
複数の第１柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び第１半導体部１３内にかけて設けられている（図４）。複数の第１柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。半導体ボディ２１０は、第１半導体部１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。各フィンガーからそれぞれ１つずつ選択された複数の第１柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。第１柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている（図３）。
図２（ａ）及び図２（ｂ）に示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ形シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１と、の間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２（ａ）及び図２（ｂ）に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
複数の第２柱状部ＣＬＨＲのそれぞれは、積層体２内に設けられたホールＨＲ内に設けられている。ホールＨＲは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び第１半導体部１３内にかけて設けられている（図５）。第２柱状部ＣＬＨＲのそれぞれは、少なくとも第３絶縁物５を含む。第３絶縁物５は、例えば、シリコン酸化物である。また、第２柱状部ＣＬＨＲのそれぞれは、第１柱状部ＣＬと同じ構造であっても良い。第２柱状部ＣＬＨＲのそれぞれは、例えば、階段領域（Staircase）及びタップ領域（Tap）に設けられている（図３）。第２柱状部ＣＬＨＲは、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。
第１半導体部１３は、例えば、ｎ形の第１半導体層１３１と、ｎ形の第２半導体層１３２と、ｎ形もしくはアンドープの第３半導体層１３３と、を含む。第１半導体層１３１は、第１導電膜１２と接する。第２半導体層１３２は、第１半導体層１３１及び半導体ボディ２１０のそれぞれと接する。例えば、第２半導体層１３２は、メモリ膜２２０が除去された部分に延在し、半導体ボディ２１０に接する。また、第２半導体層１３２は、Ｘ−Ｙ平面において、半導体ボディ２１０を囲むように設けられる。第３半導体層１３３は、第２半導体層１３２と接する。
半導体装置１００ａは、第２半導体部１４を、さらに含む。第２半導体部１４は、積層体２と第１半導体部１３との間に位置している。第２半導体部１４は、第４半導体層１３４を含む。第４半導体層１３４は、絶縁層２２のうち、第１半導体部１３に最も近い絶縁層２２ｂと、絶縁膜２ｇとの間に設けられている。第４半導体層１３４の導電形は、例えば、ｎ形である。第４半導体層１３４は、例えば、ソース側選択ゲートＳＧＳとして機能する。
図６は、第１実施形態に係る半導体装置１００ａの第１柱状部ＣＬ、第１半導体部１３及び第２半導体部１４を拡大して例示する模式断面図である。図６に示す断面は、図４に示した断面に相当する。
図６に示すように、半導体装置１００ａの第１柱状部ＣＬの第１径ｄ１は、第２径ｄ２よりも大きい。第１径ｄ１は、第１半導体部１３内における第１柱状部ＣＬの径であり、第２径ｄ２は、積層体２内における第１柱状部ＣＬの径である。
第１径ｄ１は、例えば、第１柱状部ＣＬの、第２半導体層１３２と半導体ボディ２１０との接触箇所２１０ｃを除く第１半導体部１３によって囲まれた箇所の径である。第１径ｄ１は、例えば、第１柱状部ＣＬの、第３半導体層１３３によって囲まれた箇所の径でよい。第２径ｄ２は、第１柱状部ＣＬの、１つの絶縁層２２によって囲まれた箇所の径である。１つの絶縁層２２は、例えば、第１半導体部１３に最も近い絶縁層２２ｂである。
さらに、半導体装置１００ａでは、第１柱状部ＣＬの第３径ｄ３が、第２径ｄ２よりも大きい。第３径ｄ３は、例えば、第２半導体部１４内における第１柱状部ＣＬの径である。第３径ｄ３は、例えば、第１柱状部ＣＬの、第４半導体層１３４によって囲まれた箇所の径でよい。
半導体装置１００ａによれば、積層体２の崩壊、例えば、製造中における積層体２の崩壊を抑制することが可能である。第１柱状部ＣＬの一部は、例えば、図２３〜図２７に示す過程において、第１中間膜１３ａ、第１犠牲膜１３ｂおよび第２中間膜１３ｃを第２半導体層１３２にリプレースする際に形成される第１空間Ｓ１を保持する支柱となる。このため、第１柱状部ＣＬの第１半導体部１３内に位置する部分の径を太くすることにより、第１空間Ｓ１の上方に位置する積層体２を安定して支持することが可能となり、その崩壊を回避することができる。
例えば、第１空間Ｓ１の内部において、第２半導体層１３２を半導体ボディ２１０に接触させるためにメモリ膜２２０のエッチングが行われる。このため、第１空間Ｓ１内に露出された第１柱状部ＣＬが細り、積層体２を支えきれなくなる。その結果、積層体２が、セル領域（Cell）において崩壊する可能性が高まる。
このような事情は、第１柱状部ＣＬの微細化が進展するにつれ、より顕著化すると考えられる。例えば、第１柱状部ＣＬの微細化が進展すると、接触箇所２１０ｃにおいて、エッチングが、半導体ボディ２１０からコア層２３０に進行する場合も想定される。この場合、第１柱状部ＣＬは、さらに細くなる。
これに対して、半導体装置１００ａでは、第１柱状部ＣＬの第１半導体部１３内に位置する部分を太くする。例えば、第１半導体部１３内における第１柱状部ＣＬの径（第１径ｄ１）は、積層体２内における第１柱状部ＣＬの径（第２径ｄ２）よりも大きくなる。これにより、接触箇所２１０ｃにおいて、第１柱状部ＣＬに対してエッチングが進行しても、第１半導体部１３内における第１柱状部ＣＬの径（第１径ｄ１）に、崩壊を抑制することが可能な太さを残すことができる。したがって、積層体２の崩壊を抑制できる。積層体２の崩壊を抑制可能な半導体装置１００ａによれば、例えば、製造歩留りの向上、及び、微細化の進展に有利である、という利点を得ることができる。
図７は、第１実施形態に係る半導体装置１００ａの第２柱状部ＣＬＨＲ、第１半導体部１３及び第２半導体部１４を拡大して例示する模式断面図である。図７に示す断面は、図５に示した断面に相当する。
図７に示すように、半導体装置１００ａによれば、さらに、第２柱状部ＣＬＨＲの第４径ｄ４は、第５径ｄ５よりも大きくされている。第４径ｄ４は、第１半導体部１３内における第２柱状部ＣＬＨＲの径であり、第５径ｄ５は、積層体２内における第２柱状部ＣＬＨＲの径である。
第１半導体部１３内において、第２柱状部ＣＬＨＲは、リセス部分５ｒを含む。リセス部分５ｒにおいては、第３絶縁物５が、Ｘ−Ｙ平面方向に沿ってエッチングされている。リセス部分５ｒにおいて、第２柱状部ＣＬＨＲは細くなっている。リセス部分５ｒは、例えば、接触箇所２１０ｃからメモリ膜２２０をエッチングした痕跡である。
第４径ｄ４は、例えば、第２柱状部ＣＬＨＲの、リセス部分５ｒを除く第１半導体部１３によって囲まれた箇所の径である。第４径ｄ４は、例えば、第２柱状部ＣＬＨＲの、第３半導体層１３３によって囲まれた箇所の径でよい。第５径ｄ５は、第２柱状部ＣＬＨＲの、１つの絶縁層２２によって囲まれた箇所の径である。１つの絶縁層２２は、例えば、第１半導体部１３に最も近い絶縁層２２ｂである。
さらに、半導体装置１００ａでは、第２柱状部ＣＬＨＲの第６径ｄ６が、第５径ｄ５よりも大きい。第６径ｄ６は、例えば、第２半導体部１４内における第２柱状部ＣＬＨＲの径である。第６径ｄ６は、例えば、第２柱状部ＣＬＨＲの、第４半導体層１３４によって囲まれた箇所の径でよい。
このように、半導体装置１００ａによれば、第２柱状部ＣＬＨＲにおいて、第１半導体部１３内における第２柱状部ＣＬＨＲの径（第４径ｄ４）を、積層体２内における第２柱状部ＣＬＨＲの径（第５径ｄ５）よりも大きくする。
第２柱状部ＣＬＨＲは、接触箇所２１０ｃにおけるメモリ膜２２０のエッチングの際、第３絶縁物５にエッチングが進行し、リセス部分５ｒを生ずる。このため、第２柱状部ＣＬＨＲの径は、第１半導体部１３内において細る。第１柱状部ＣＬと同様に、第２柱状部ＣＬＨＲも積層体２を支えきれなくなり、積層体２が、タップ領域（Tap）及び階段領域（Staircase）において崩壊する可能性がある。
このような事情についても、半導体装置１００ａでは、第１半導体部１３内における第２柱状部ＣＬＨＲの径（第４径ｄ４）を、積層体２内における第２柱状部ＣＬＨＲの径（第５径ｄ５）よりも大きくすることで、さらに抑制することができる。
なお、第４径ｄ４を第５径ｄ５よりも大きくすること、及び、さらに第６径ｄ６を第５径ｄ５よりも大きくすることについては、第１柱状部ＣＬに関わらず、単独で実施することが可能である。
同様に、第１径ｄ１を第２径ｄ２よりも大きくすること、及び、さらに第３径ｄ３を第２径ｄ２よりも大きくすることについても、第２柱状部ＣＬＨＲに関わらず、単独で実施することが可能である。
また、図６に示すように、半導体装置１００ａでは、第１径ｄ１は、第７径ｄ７よりも大きい。また、第３径ｄ３は、第７径ｄ７よりも大きい。第７径ｄ７は、第１柱状部ＣＬの、絶縁膜２ｇによって囲まれた箇所の径である。
第１径ｄ１及び第３径ｄ３のそれぞれは、第７径ｄ７に対して、ライン状ではなく、ステップ状に大きくなっている。この構造は、例えば、第１径ｄ１及び第３径ｄ３を、第２径ｄ２よりも大きくするために、第１、第２半導体部１３及び１４をメモリホールＭＨからエッチング（リセス）した際に生じる構造である。例えば、第１、第２半導体部１３及び１４のそれぞれがシリコンであり、絶縁膜２ｇがシリコン酸化物、あるいは金属酸化物であった場合、エッチングレートに差が生じる。シリコンをエッチングする際には、シリコン酸化物、あるいは金属酸化物のエッチングレートは、シリコンよりも遅くなる。エッチングレートの差によって、第１径ｄ１及び第３径ｄ３のそれぞれは、第７径ｄ７よりも大きくなる。
したがって、第１柱状部ＣＬは、第１半導体部１３、絶縁膜２ｇ及び第２半導体部１４内において、径がステップ状にくびれた箇所を含む。これにより、例えば、絶縁膜２ｇは、例えば、Ｘ−Ｙ平面方向において、第１柱状部ＣＬ内に食い込む構造となる。あるいは、第１柱状部ＣＬは、Ｚ軸方向において、第１半導体部１３の上に、絶縁膜２ｇが載る段差を含む。
絶縁膜２ｇは、例えば、第２半導体層１３２を形成する際の犠牲膜のエッチング工程において、エッチングされない。絶縁膜２ｇは、例えば、第２半導体層１３２が無い状態において、第１柱状部ＣＬの上、例えば、メモリ膜２２０の上に載る。このため、積層体２が、第２半導体層１３２が除去されて得られた空間に滑り落ち難くなる。絶縁膜２ｇが、第１柱状部ＣＬ内に食い込む構造は、積層体２の崩壊の抑制に有利な構造である。
図７に示すように、第２柱状部ＣＬＨＲも同様である。第４径ｄ４及び第６径ｄ６のそれぞれは、第８径ｄ８よりも大きい。そして、第４径ｄ４及び第６径ｄ６のそれぞれは、第８径ｄ８に対して、ライン状ではなく、ステップ状に大きくなっている。第８径ｄ８は、第２柱状部ＣＬＨＲの、絶縁膜２ｇによって囲まれた箇所の径である。
このように、第２柱状部ＣＬＨＲも、少なくとも絶縁膜２ｇ内において、径がステップ状にくびれた箇所、あるいは、Ｚ軸方向において、第１半導体部１３の上に、絶縁膜２ｇが載る段差を含む。この構造もまた、積層体２の崩壊の抑制に有利な構造である。
（第１実施形態：第１変形例）
図８は、第１実施形態の第１変形例に係る半導体装置１００ａａの第１柱状部ＣＬ及び第１半導体部１３を拡大して例示する模式断面図である。図９は、第１実施形態の第１変形例に係る半導体装置１００ａａの第２柱状部ＣＬＨＲ及び第１半導体部１３を拡大して例示する模式断面図である。図８に示す断面は図６に示した断面に相当し、図９に示す断面は図７に示した断面に相当する。
図８及び図９に示すように、第１変形例に係る半導体装置１００ａａが、半導体装置１００ａと異なるところは、例えば、第２半導体部１４が無いことである。この場合、絶縁膜２ｇは、積層体２に含まれる、と考えてもよく、積層体２における第１半導体部１３に最も近い絶縁物は、絶縁膜２ｇとなる。半導体装置１００ａａのように、第２半導体部１４は、省略することも可能である。
（第１実施形態：製造方法）
以下、半導体装置１００ａの製造方法の典型的な１例を説明する。本製造方法では、便宜上、配線３７ａ〜３７ｃそれぞれの周囲の構造から、配線３７ａ〜３７ｃの形成までを説明する。
図１０は、第１実施形態に係る半導体装置１００ａを例示する模式平面図である。
図１１（ａ）〜図３２（ｄ）は、第１実施形態に係る半導体装置１００ａの製造方法を例示する工程順模式断面図である。図１０に示す平面は、図３に示した平面に対応する。図１１（ａ）〜図３２（ａ）に示す断面は、図１０に示すＡ−Ａ線に沿う。図１１（ｂ）〜図３２（ｂ）に示す断面は、図１０中に示すＢ−Ｂ線に沿う。図１１（ｃ）〜図３２（ｃ）に示す断面は、図１０中に示すＣ−Ｃ線に沿う。図１１（ｄ）〜図３２（ｄ）に示す断面は、図１０中に示すＤ−Ｄ線に沿う。
図１１（ａ）〜図１１（ｄ）に示すように、素子分離領域１０ｉを基板１０内に形成し、トランジスタＴｒを、アクティブエリアＡＡ内に形成する。次いで、第１絶縁膜１１を、基板１０上に形成する。第１絶縁膜１１は、例えば、層間絶縁膜であり、配線１１ａを含む。なお、配線１１ａは、例えば、多層配線であり、図１１（ａ）〜図１１（ｄ）においては、配線１１ａａと、配線１１ａａの上方に設けられた配線１１ａｂとを、例示する。次いで、配線１１ａｂ上に、絶縁膜１１ｄを形成する。絶縁膜１１ｄは、例えば、シリコン酸化物を含む。次いで、第１導電膜１２を、絶縁膜１１ｄ上に形成する。
次に、図１２（ａ）〜図１２（ｄ）に示すように、第１導電膜１２をエッチングし、第１導電膜１２を設計されたパターンにパターニングする。第１導電膜１２は、メモリセルアレイ２ｍ内に残ればよく、階段部分２ｓにおいては、例えば、除去される。さらに、第１導電膜１２は、メモリセルアレイ２ｍ内のタップ領域（Tap）において、配線３７ｃが形成される部分からも除去される。配線３７ｃは、配線１１ａｂと電気的に接続される。次いで、第１導電膜１２をパターニングすることによって生じたクリアランスを、絶縁物によって埋め込み、絶縁膜３１を形成する。絶縁膜３１は、例えば、シリコン酸化物を含む。
次に、図１３（ａ）〜図１３（ｄ）に示すように、第１半導体層１３１を、第１導電膜１２及び絶縁膜３１上に形成する。第１半導体層１３１は、例えば、ｎ形のドープトシリコンを含む。次いで、第１中間膜１３ａを、第１半導体層１３１上に形成する。第１中間膜１３ａは、例えば、シリコン酸化物を含む。次いで、第１犠牲膜１３ｂを、第１中間膜１３ａ上に形成する。第１犠牲膜１３ｂは、例えば、ｎ形のドープトシリコン、あるいはアンドープシリコンを含む。次いで、第２中間膜１３ｃを、第１犠牲膜１３ｂ上に形成する。第２中間膜１３ｃは、例えば、シリコン酸化物を含む。次いで、第３半導体層１３３を、第２中間膜１３ｃ上に形成する。第３半導体層１３３は、例えば、ｎ形のドープトシリコン、あるいはアンドープシリコンを含む。これにより、例えば、製造中における基体部１の基礎構造が得られる。
次に、図１４（ａ）〜図１４（ｄ）に示すように、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１をエッチングし、これらの膜を設計されたパターンにパターニングする。次いで、これらの膜をパターニングすることによって生じた開口部を絶縁物によって埋め込み、絶縁膜３２を形成する。絶縁膜３２は、例えば、シリコン酸化物を含む。
次に、図１５（ａ）〜図１５（ｄ）に示すように、絶縁膜２ｇを、第３半導体層１３３及び絶縁膜３２上に形成する。絶縁膜２ｇは、例えば、シリコン酸化物、あるいは金属酸化物を含む。次いで、第４半導体層１３４を、絶縁膜２ｇ上に形成する。第４半導体層１３４は、例えば、ｎ形のドープトシリコンを含む。これにより、第２半導体部１４が形成される。次いで、第４半導体層１３４上に、絶縁層２２ｂを形成する。引き続き、絶縁層２２ｂ上に、第２犠牲膜２３と絶縁層２２とを交互に積層する。絶縁層２２及び２２ｂのそれぞれは、例えば、シリコン酸化物を含む。第２犠牲膜２３は、例えば、シリコン窒化物を含む。これにより、第１半導体部１３に対してＺ軸方向に位置した、製造中における積層体２の基礎構造が得られる。
次に、図１６（ａ）〜図１６（ｄ）に示すように、階段部分２ｓにおいて、絶縁層２２及び第２犠牲膜２３を階段状に加工する。これにより、階段部分２ｓには、階段領域（Staircase）が得られる。次いで、階段領域に生じた窪みを絶縁物によって埋め込み、絶縁膜２４を形成する。絶縁膜２４は、例えば、シリコン酸化物を含む。
次に、図１７（ａ）〜図１７（ｄ）に示すように、タップ領域（Tap）及び階段領域（Staircase）において、積層体２、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１を異方性エッチングし、ホールＨＲを形成する。ホールＨＲは、積層体２の上端から第１半導体層１３１の途中まで形成される。本明細書において、異方性エッチングの具体例は、反応性イオンエッチング（ＲＩＥ）とする。以後、実施される異方性エッチングについても、例えば、ＲＩＥを採用することができる。
次に、図１８（ａ）〜図１８（ｄ）に示すように、ホールＨＲを介して、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１を等方性エッチングし、第１半導体部１３に対応した部分（例えば、第１半導体層１３１、第１犠牲膜１３ｂ及び第３半導体層１３３）と、第２半導体部１４に対応した部分（例えば、第４半導体層１３４）とにおいて、ホールＨＲの径を拡張する。この等方性エッチング工程においては、例えば、シリコン酸化物や金属酸化物と比較して、シリコンをより速くエッチングすることが可能なエッチャントが選択される。このため、図６に示したように、例えば、絶縁膜２ｇにおいては、第１、第２半導体部１３及び１４に対応した部分のそれぞれに比較して、エッチング量は少なくなる。なお、図１８（ａ）〜図１８（ｄ）以降の図面においては、図面の煩雑化を防ぐため、絶縁膜２ｇ、第１、第２半導体部１３及び１４に対応した部分のそれぞれのエッチング量は等しく示す。後述する図面についても同様とする。本明細書において、等方性エッチングの具体例は、化学的気相エッチング（ＣＤＥ）又はウェットエッチングである。
次に、図１９（ａ）〜図１９（ｄ）に示すように、ホールＨＲ内を絶縁物によって埋め込み、第３絶縁物５を形成する。第３絶縁物５は、例えば、シリコン酸化物を含む。これにより、第２柱状部ＣＬＨＲが形成される。
次に、図２０（ａ）〜図２０（ｄ）に示すように、セル領域（Cell）において、積層体２、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１を異方性エッチングし、メモリホールＭＨを形成する。メモリホールＭＨは、積層体２の上端から第１半導体層１３１の途中まで形成される。
次に、図２１（ａ）〜図２１（ｄ）に示すように、メモリホールＭＨを介して、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１を等方性エッチングし、第１半導体部１３に対応した部分（例えば、第１半導体層１３１、第１犠牲膜１３ｂ及び第３半導体層１３３）と、第２半導体部１４に対応した部分（例えば、第４半導体層１３４）とにおいて、メモリホールＭＨの径を拡張する。この等方性エッチング工程においては、例えば、シリコン酸化物（金属酸化物）やシリコン窒化物と比較して、シリコンをより速くエッチングすることが可能なエッチャントが選択される。
なお、図２１（ａ）では省略しているが、第１中間膜１３ａおよび第２中間膜１３ｃの一部がメモリホールＭＨの拡張された部分に突出することがある。このような場合には、メモリホールＭＨ内に形成される半導体ボディ２１０の、第１中間膜１３ａおよび第２中間膜１３ｃのそれぞれのレベルに対応する部分に凹部１３ｄ（図６および図８参照）が形成され得る。
次に、図２２（ａ）〜図２２（ｄ）に示すように、メモリ膜２２０を、メモリホールＭＨ内に形成する。メモリ膜２２０は、シリコン窒化物及びシリコン酸化物を含む。次いで、半導体ボディ２１０を、メモリ膜２２０上に形成する。半導体ボディ２１０は、例えば、アンドープシリコン、あるいはｐ形のドープトシリコンを含む。次いで、コア層２３０を、半導体ボディ２１０上に形成する。コア層２３０は、例えば、シリコン酸化物を含む。これにより、メモリホールＭＨは、半導体ボディ２１０、メモリ膜２２０及びコア層２３０によって埋め込まれる。
次に、図２３（ａ）〜図２３（ｄ）に示すように、積層体２、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ及び第１犠牲膜１３ｂを異方性エッチングし、深いスリットＳＴを形成する。深いスリットＳＴは、積層体２の上端から第１犠牲膜１３ｂの途中まで形成される。
次に、図２４（ａ）〜図２４（ｄ）に示すように、第１ストッパ膜３ｓを、深いスリットＳＴの側壁上に形成する。第１ストッパ膜３ｓは、例えば、シリコン窒化物を含む。
次に、図２５（ａ）〜図２５（ｄ）に示すように、深いスリットＳＴを介して、第１犠牲膜１３ｂを等方性エッチングし、第１犠牲膜１３ｂを除去する。この等方性エッチング工程においては、例えば、シリコン酸化物及びシリコン窒化物と比較して、ｎ形のドープトシリコン、あるいはアンドープシリコンをより速くエッチングすることが可能なエッチャントが選択される。これにより、第１中間膜１３ａと第２中間膜１３ｃとの間には、第１空間Ｓ１が形成される。
次に、図２６（ａ）〜図２６（ｄ）に示すように、深いスリットＳＴを介して、メモリ膜２２０のカバー絶縁膜２２１（図２（ａ）及び図２（ｂ））を等方性エッチングし、カバー絶縁膜２２１を除去する。この等方性エッチング工程においては、例えば、シリコン窒化物と比較して、シリコン酸化物をより速くエッチングすることが可能なエッチャントが選択される。次いで、深いスリットＳＴを介して、メモリ膜２２０の電荷捕獲膜２２２（図２（ａ）及び図２（ｂ））を等方性エッチングし、電荷捕獲膜２２２を除去する。この等方性エッチング工程においては、例えば、シリコン酸化物と比較して、シリコン窒化物をより速くエッチングすることが可能なエッチャントが選択される。次いで、深いスリットＳＴを介して、メモリ膜２２０のトンネル絶縁膜２２３（図２（ａ）及び図２（ｂ））を除去する。この過程において、第１中間膜１３ａ及び第２中間膜１３ｃも除去される。この等方性エッチング工程においては、例えば、シリコン窒化物と比較して、シリコン酸化物をより速くエッチングすることが可能なエッチャントが選択される。これにより、第１空間Ｓ１は、第１半導体層１３１と第３半導体層１３３との間に拡張され、第１柱状部ＣＬにおいては、半導体ボディ２１０が第１空間Ｓ１に露出する。半導体ボディ２１０が露出した箇所は、接触箇所２１０ｃとなる。第２柱状部ＣＬＨＲには、リセス部分５ｒが生じる。
次に、図２７（ａ）〜図２７（ｄ）に示すように、深いスリットＳＴを介して、第１空間Ｓ１内を半導体で埋め込み、第２半導体層１３２を形成する。第２半導体層１３２は、例えば、ｎ形のドープトシリコンである。
次に、図２８（ａ）〜図２８（ｄ）に示すように、深いスリットＳＴを介して、第１ストッパ膜３ｓ及び第２犠牲膜２３を等方性エッチングし、第１ストッパ膜３ｓ及び第２犠牲膜２３を除去する。これにより、絶縁層２２間には、第２空間Ｓ２が形成される。この等方性エッチング工程においては、例えば、シリコン酸化物およびポリシリコンと比較して、シリコン窒化物をより速くエッチングすることが可能なエッチャントが選択される。
次に、図２９（ａ）〜図２９（ｄ）に示すように、深いスリットＳＴを介して、第２空間Ｓ２内を導電物で埋め込み、導電層２１を形成する。導電層２１は、例えば、タングステンを含む。
次に、図３０（ａ）〜図３０（ｄ）に示すように、深いスリットＳＴを絶縁物で埋め込み、板状部３を形成する。板状部３は、例えば、シリコン酸化物を含む。
次に、図３１（ａ）〜図３１（ｄ）に示すように、積層体２の途中まで、導電層２１及び絶縁層２２を異方性エッチングし、浅いスリットＳＨＥを形成する。次いで、浅いスリットＳＨＥを絶縁物で埋め込み、第２絶縁物４を形成する。第２絶縁物４は、例えば、シリコン酸化物を含む。
次に、図３２（ａ）〜図３２（ｄ）に示すように、複数の第３柱状部ＣＬＣＣを、積層体２の階段領域（Staircase）内に形成する。第３柱状部ＣＬＣＣのそれぞれは、配線３７ａを含む。配線３７ａは、絶縁物３６ａによって積層体２から電気的に絶縁されている。配線３７ａは、それぞれ、導電層２１の１つと電気的に接続されている。次いで、複数の第４柱状部ＣＬＣＰを、積層体２のタップ領域（Tap）及び絶縁膜３２内に形成する。第４柱状部ＣＬＣＰのそれぞれは、配線３７ｂを含む。配線３７ｂは、絶縁物３６ｂによって積層体２から電気的に絶縁されている。配線３７ｂのそれぞれは、第１導電膜１２と電気的に接続されている。次いで、複数の第５柱状部ＣＬＣ４を、積層体２のタップ領域（Tap）、絶縁膜３２及び絶縁膜３１内に形成する。第５柱状部ＣＬＣ４のそれぞれは、配線３７ｃを含む。配線３７ｃは、絶縁物３６ｃによって積層体２から電気的に絶縁されている。配線３７ｃは、それぞれ、配線１１ａｂの１つと電気的に接続されている。
この後、特に図示しないが、周知の方法に従って、積層体２の上方にビット線ＢＬ等を形成すればよい。例えば、このようにして、第１実施形態に係る半導体装置１００ａを製造することができる。
（第２実施形態）
（半導体装置）
図３３は、第２実施形態に係る半導体装置１００ｂの第１柱状部ＣＬ、第１半導体部１３及び第２半導体部１４を拡大して例示する模式断面図である。図３３に示す断面は、図６に示した断面に相当する。図３４は、第２実施形態に係る半導体装置１００ｂの第２柱状部ＣＬＨＲ、第１半導体部１３及び第２半導体部１４を拡大して例示する模式断面図である。図３４に示す断面は、図７に示した断面に相当する。
図３３に示すように、第２実施形態に係る半導体装置１００ｂは、第３径ｄ３が第２径ｄ２と略等しく、第１径ｄ１以下である。この点で、半導体装置１００ｂは、第１実施形態に係る半導体装置１００ａと異なる。第３径ｄ３は、第２半導体部１４内で第４半導体層１３４によって囲まれた箇所の第１柱状部ＣＬの径である。第２径ｄ２は、絶縁層２２（例えば、第１半導体部１３に最も近い絶縁層２２ｂ）によって囲まれた箇所の第１柱状部ＣＬの径である。第１径ｄ１は、第２半導体層１３２と半導体ボディ２１０との接触箇所を除く第１半導体部１３（例えば、第３半導体層１３３）によって囲まれた箇所の第１柱状部ＣＬの径である。
さらに、図３４に示すように、半導体装置１００ｂは、第６径ｄ６が第５径ｄ５と略等しく、第４径ｄ４以下である。この点でも、半導体装置１００ｂは、半導体装置１００ａと異なる。第６径ｄ６は、第２半導体部１４内で第４半導体層１３４によって囲まれた箇所の第２柱状部ＣＬＨＲの径である。第５径ｄ５は、絶縁層２２（例えば、第１半導体部１３に最も近い絶縁層２２ｂ）によって囲まれた箇所の第１柱状部ＣＬの径である。第４径ｄ４は、リセス部分を除く第１半導体部１３（例えば、第３半導体層１３３）によって囲まれた箇所の第２柱状部ＣＬＨＲの径である。
半導体装置１００ｂのように、第３径ｄ３は第１径ｄ１以下としてもよく、第６径ｄ６は第４径ｄ４以下としてもよい。
なお、第３径ｄ３を第２径ｄ２と同等、あるいは、第１径ｄ１以下とすること、及び、第６径ｄ６を第５径ｄ５と同等、あるいは、第４径ｄ４以下とすることは、それぞれ、第１実施形態と同様に、いずれか１つを単独で実施することも可能である。
（第２実施形態：製造方法）
以下、半導体装置１００ｂの製造方法の典型的な１例を説明する。
図３５（ａ）〜図３９（ｄ）は、第２実施形態に係る半導体装置１００ｂの製造方法を例示する工程順模式断面図である。図３５（ａ）〜図３９（ａ）に示す断面は、図１７（ａ）等に示した断面に相当する。図３５（ｂ）〜図３９（ｂ）に示す断面は、図１７（ｂ）等に示した断面に相当する。図３５（ｃ）〜図３９（ｃ）に示す断面は、図１７（ｃ）等に示した断面に相当する。図３５（ｄ）〜図３９（ｄ）に示す断面は、図１７（ｄ）等に示した断面に相当する。
図３５（ａ）〜図３５（ｄ）に示すように、第１実施形態と同様に、例えば、図１１（ａ）〜図１６（ｄ）を参照して説明した製造方法に従って、階段領域（Staircase）を、階段部分２ｓに形成し、階段領域に生じた窪みを絶縁物によって埋め込み、絶縁膜２４を形成する。
第２実施形態に係る半導体装置１００ｂにおいては、第１半導体層１３１、第１犠牲膜１３ｂ、第３半導体層１３３及び第４半導体層１３４の成分を、例えば、以下の通りとされる。
第１半導体層１３１： ドープトシリコン（例えば、ｎ形）
第１犠牲膜１３ｂ ： アンドープシリコン
第３半導体層１３３： アンドープシリコン
第４半導体層１３４： ドープトシリコン（例えば、ｎ形）
次いで、タップ領域（Tap）及び階段領域（Staircase）において、積層体２、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１を異方性エッチングし、ホールＨＲを形成する。
次に、図３６（ａ）〜図３６（ｄ）に示すように、ホールＨＲを介して、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１を等方性エッチングし、第１犠牲膜１３ｂと、第３半導体層１３３とにおいて、ホールＨＲの径を拡張する。この等方性エッチング工程においては、例えば、シリコン酸化物やシリコン窒化物と比較して、シリコンをより速くエッチングすることが可能、かつ、ドープトシリコンと比較して、アンドープシリコンをより速くエッチングすることが可能なエッチャントが選択される。このようなエッチャントとしては、有機アルカリ、例えば、コリン（Choline: 2-Hydroxyethyltrimethylammonium Hydroxide)を含むエッチャントを挙げることができる。エッチャントとしてコリンを用いる場合は、等方性エッチングは、例えば、ウェットエッチングとなる。コリンを含むエッチャントは、例えば、ｎ形ドープトシリコン及びｐ形ドープトシリコンに比較して、アンドープシリコンをより速くエッチングすることが可能である。
次に、図３７（ａ）〜図３７（ｄ）に示すように、ホールＨＲ内を絶縁物によって埋め込み、第３絶縁物５を形成する。次いで、セル領域（Cell）において、積層体２、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１を異方性エッチングし、メモリホールＭＨを形成する。
次に、図３８（ａ）〜図３８（ｄ）に示すように、メモリホールＭＨを介して、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１を等方性エッチングし、第１半導体部１３に対応した部分（例えば、第１犠牲膜１３ｂ及び第３半導体層１３３）において、メモリホールＭＨの径を拡張する。この等方性エッチング工程においても、エッチャントとして、例えば、コリンを含むエッチャントを用いればよい。
次に、図３９（ａ）〜図３９（ｄ）に示すように、メモリ膜２２０を、メモリホールＭＨ内に形成する。メモリ膜２２０は、シリコン窒化物及びシリコン酸化物を含む。次いで、半導体ボディ２１０を、メモリ膜２２０上に形成する。半導体ボディ２１０は、例えば、アンドープシリコン、あるいはｐ形のドープトシリコンを含む。次いで、コア層２３０を、半導体ボディ２１０上に形成する。コア層２３０は、例えば、シリコン酸化物を含む。これにより、メモリホールＭＨは、半導体ボディ２１０、メモリ膜２２０及びコア層２３０によって埋め込まれる。
この後の工程については、説明を省略するが、第１実施形態と同様の製造方法、例えば、図２３（ａ）〜図３２（ｄ）を参照して説明した製造方法に従って、製造すればよい。このようにして、半導体装置１００ｂは、製造することができる。
（第３実施形態）
（半導体装置）
図４０は、第３実施形態に係る半導体装置１００ｃの第１柱状部ＣＬ、第１半導体部１３及び第２半導体部１４を拡大して例示する模式断面図である。図４０に示す断面は、図６に示した断面に相当する。
図４０に示すように、第３実施形態に係る半導体装置１００ｃでは、第１半導体部１３が、第１半導体領域（例えば、第１〜第３半導体層１３１〜１３３）を有する。第１半導体領域は、導電形が、例えば、ｎ形の部分を含む。例えば、第１、第２半導体層１３１及び１３２のそれぞれがｎ形のシリコン、第３半導体層１３３がアンドープのシリコンを含む。あるいは、第１〜第３半導体層１３１〜１３３のそれぞれが、ｎ形のシリコンを含む。
第１柱状部ＣＬは、第１半導体部１３の内部に設けられた底部を有する。第１柱状部ＣＬの底部と、第１半導体部１３との間には、絶縁膜１４４が設けられる。絶縁膜１４４は、第１柱状部ＣＬの底部を囲むように設けられる。さらに、絶縁膜１４４およびメモリ膜２２０の一部を選択的に除去し、半導体ボディ２１０の一部を露出させたコンタクト部ＣＬＣが設けられる。第２半導体層１３２は、コンタクト部ＣＬＣにおいて、半導体ボディ２１０に接する。
また、第１柱状部ＣＬは、第１半導体部１３と半導体ボディ２１０との間に位置する絶縁体ＣＬＢを含む。絶縁体ＣＬＢは、絶縁部ＣＬＩ１および絶縁部ＣＬＩ２を有する。絶縁部ＣＬＩ１は、絶縁膜２ｇとコンタクト部ＣＬＣとの間に位置する。絶縁部ＣＬＩ２は、導電膜１２とコンタクト部ＣＬＣとの間に位置する。絶縁体ＣＬＢは、絶縁膜１４４およびメモリ膜２２０の一部を含む。第２半導体層１３２は、絶縁部ＣＬＩ１と絶縁部ＣＬＩ２との間において半導体ボディ２１０を囲むように設けられ、半導体ボディ２１０の外周に接触する。例えば、絶縁部ＣＬＩ１において、Ｘ軸方向およびＹ軸方向における絶縁体ＣＬＢの厚さは、積層体２中のメモリ膜２２０のＸ軸方向およびＹ軸方向の膜厚よりも厚い。
半導体装置１００ｃにおいて、積層体２内における第１柱状部ＣＬの径は、第１半導体部１３内における第１柱状部ＣＬの径よりも小さい。具体的には、積層体２における絶縁層２２によって囲まれた箇所の第１柱状部ＣＬの第２径ｄ２は、第１柱状部ＣＬの、コンタクト部ＣＬＣを除く第１半導体部１３によって囲まれた箇所の第９径ｄ９よりも小さい。第２径ｄ２は、例えば、第１、第２実施形態と同様に、第１柱状部ＣＬの、第１半導体部１３に最も近い絶縁層２２ｂによって囲まれた箇所の径である。第９径ｄ９は、第１半導体部１３内に位置する第１柱状部ＣＬの底部の、積層体２に最も近い箇所の径である。例えば、第９径ｄ９は、第１柱状部ＣＬの、第３半導体層１３３によって囲まれた箇所の径である。
また、図４０に示すように、例えば、積層体２と第１半導体部１３との間に、第２半導体部１４が設けられている場合には、第１柱状部ＣＬの第７径ｄ７は、第９径ｄ９よりも小さい。第７径ｄ７は、第１、第２実施形態と同様に、第１柱状部ＣＬの、絶縁膜２ｇによって囲まれた箇所の径である。
半導体装置１００ｃでは、第１柱状部ＣＬの第９径ｄ９は、第２径ｄ２、あるいは第７径ｄ７よりも大きい。このため、第１、第２実施形態と同様に、第２半導体層１３２を、犠牲膜のリプレースによって形成する際、第２半導体層１３２と半導体ボディ２１０との接触箇所（コンタクト部ＣＬＣ）において、第１柱状部ＣＬの径に積層体２の崩壊を抑制することが可能な太さを残すことができる。したがって、半導体装置１００ｃによれば、第１、第２実施形態と同様に、積層体２の崩壊、例えば、製造中における積層体２の崩壊を抑制できる。
（第３実施形態：製造方法）
以下、半導体装置１００ｃの製造方法の典型的な１例を説明する。
図４１は、第３実施形態に係る半導体装置１００ｃを例示する模式平面図である。図４２（ａ）〜図４８（ｄ）および図４９〜図５６は、第３実施形態に係る半導体装置１００ｃの製造方法を例示する工程順模式断面図である。図４１に示す平面は、図３に示した平面に対応する。図４２（ａ）〜図４８（ａ）および図４９〜図５６に示す断面は、図４１に示すＡ−Ａ線に沿う。図４２（ｂ）〜図４８（ｂ）に示す断面は、図４１に示すＢ−Ｂ線に沿う。図４２（ｃ）〜図４８（ｃ）に示す断面は、図４１に示すＣ−Ｃ線に沿う。図４２（ｄ）〜図４８（ｄ）に示す断面は、図４１に示すＤ−Ｄ線に沿う。
図４２（ａ）〜図４２（ｄ）に示すように、第１実施形態と同様に、例えば、図１１（ａ）〜図１３（ｄ）を参照して説明した製造方法に従って、第３半導体層１３３を、第２中間膜１３ｃ上に形成し、例えば、製造中における基体部１の基礎構造を得る。
次に、図４３（ａ）〜図４３（ｄ）に示すように、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１をエッチングし、これらの膜を設計されたパターンにパターニングする。このパターニングにより、本実施形態では、開口部ＣＰＨｔ及びＣＰＨが形成される。開口部ＣＰＨｔは、Ｘ軸方向及びＹ軸方向に沿ったラインパターンである。開口部ＣＰＨｔは、図４１中では、１つを示しているが、実際には複数存在する。ラインパターンの開口部ＣＰＨｔは、例えば、複数のアイランド部分ＣＰＨｉをタップ領域（Tap）に有する。アイランド部分ＣＰＨｉは、Ｙ軸方向に沿って列状に並ぶ（図４１参照）。アイランド部分ＣＰＨｉは、例えば、深いスリットＳＴと深いスリットＳＴとの間毎に形成される。開口部ＣＰＨは、孤立したホールパターンであり、複数ある。開口部ＣＰＨのそれぞれは、アイランド部分ＣＰＨｉ内に形成される。
次に、図４４（ａ）〜図４４（ｄ）に示すように、セル領域（Cell）において、第３半導体層１３３、第２中間膜１３ｃ、第１犠牲膜１３ｂ、第１中間膜１３ａ及び第１半導体層１３１をエッチングし、ベース開口部ＣＰＨｍｂを形成する。各ベース開口部ＣＰＨｍｂは、孤立したホールパターンであり、第１半導体層１３１の途中まで形成される。ベース開口部ＣＰＨｍｂは、例えば、ホールの開口径Ｄ１が、開口部ＣＰＨｔの、例えば、アイランド部分ＣＰＨｉに面してＹ軸方向に沿った開孔幅Ｗ１、及び、開口部ＣＰＨの、例えば、ホールの開口径Ｄ２のそれぞれよりも狭くなるように形成される。なお、特に図示しないが、開口径Ｄ１は、アイランド部分ＣＰＨｉに面してＸ軸方向に沿った開孔幅よりも狭くされる。さらに、絶縁膜１４４を、ベース開口部ＣＰＨｍｂ、開口部ＣＰＨｔおよび開口部ＣＰＨの内面を覆うように形成する。絶縁膜１４４は、例えば、シリコン酸化膜である。
次に、図４５（ａ）〜図４５（ｄ）に示すように、各ベース開口部ＣＰＨｍｂを埋め込むように、犠牲膜１４５を形成する。犠牲膜１４５として、例えば、アモルファスシリコン膜を、図４４（ａ）〜図４４（ｄ）に示した構造体上に形成する。犠牲膜１４５は、ベース開口部ＣＰＨｍｂを閉塞させ、開口部ＣＰＨ及びＣＰＨｔ内にスペースを残す厚さに形成される。
次に、図４６（ａ）〜図４６（ｄ）に示すように、犠牲膜１４５を、例えば、等方性エッチングよって除去する。これにより、犠牲膜１４５は、開口部ＣＰＨ及びＣＰＨｔ内から除去されつつ、ベース開口部ＣＰＨｍｂ内に残る。さらに、犠牲膜１４５を除去することにより露出された絶縁膜１４４を除去する。
次に、図４７（ａ）〜図４７（ｄ）に示すように、図４６（ａ）〜図４６（ｄ）に示した構造体上に、絶縁物、例えば、シリコン酸化物を堆積し、シリコン酸化物膜を形成する。次いで、シリコン酸化物膜を、例えば、化学的機械研磨法等を用いて平坦化し、シリコン酸化物を、開口部ＣＰＨ及びＣＰＨｔ内にそれぞれに残す。これにより、絶縁膜３２が、開口部ＣＰＨ及びＣＰＨｔ内のそれぞれに形成される。タップ領域（Tap）に形成された絶縁膜３２は、アイランド部分ＣＰＨｉを囲む。これにより、第１犠牲膜１３ｂを除去する際に、タップ領域（Tap）内に第１犠牲膜１３ｂを残すことができる。このため、例えば、第２柱状部ＣＬＨＲを、第２半導体部１４の途中で止めたとしても、積層体２の崩落を抑制することができる。
次に、図４８（ａ）〜図４８（ｄ）に示すように、絶縁膜２ｇを、第３半導体層１３３、絶縁膜３２及び犠牲膜１４５上に形成する。続いて、絶縁膜２ｇ上に第４半導体層１３４を形成した後、絶縁層２２と第２犠牲膜２３とを交互に積層する。これにより、例えば、図１５（ａ）〜図１５（ｄ）を参照して説明した製造方法と同様に、第１半導体部１３に対してＺ軸方向に位置した、製造中における積層体２の基礎構造が得られる。
階段部分２ｓにおいて、絶縁層２２及び第２犠牲膜２３を階段状に加工する。これにより、階段部分２ｓには、階段領域（Staircase）が得られる。次いで、階段領域に生じた窪みを絶縁物によって埋め込み、絶縁膜２４を形成する。
次いで、タップ領域（Tap）及び階段領域（Staircase）において、積層体２及び第４半導体層１３４を異方性エッチングし、ホールＨＲを形成する。本実施形態では、ホールＨＲは、積層体２の上端から第４半導体層１３４の途中まで形成される。次いで、ホールＨＲ内を絶縁物によって埋め込み、第３絶縁物５を形成する。これにより、第２柱状部ＣＬＨＲが形成される（図１７〜図１９参照）。
次に、図４９に示すように、セル領域（Cell）において、積層体２、第４半導体層１３４及び絶縁膜２ｇを異方性エッチングし、メモリホールＭＨを形成する。メモリホールＭＨは、犠牲膜１４５に達するように形成される。
図５０に示すように、メモリホールＭＨを介して犠牲膜１４５を選択的に除去する。例えば、積層体２、第４半導体層１３４および絶縁膜２ｇに対して選択性を有するエッチング液をメモリホールＭＨを介して供給することにより、犠牲膜１４５を除去する。
図５１に示すように、メモリ膜２２０を、メモリホールＭＨ内および犠牲膜１４５を除去したスペース内に形成する。メモリ膜２２０は、シリコン窒化物及びシリコン酸化物を含む。次いで、半導体ボディ２１０を、メモリ膜２２０上に形成する。半導体ボディ２１０は、例えば、アンドープシリコン、あるいはｐ形のドープトシリコンを含む。次いで、コア層２３０を、半導体ボディ２１０上に形成する。これにより、メモリホールＭＨおよび犠牲膜１４５を除去したスペースは、半導体ボディ２１０、メモリ膜２２０及びコア層２３０によって埋め込まれる。
次に、図５２に示すように、積層体２、第４半導体層１３４、絶縁膜２ｇ、第３半導体層１３３、第２中間膜１３ｃ及び第１犠牲膜１３ｂを異方性エッチングし、深いスリットＳＴを形成する。深いスリットＳＴは、積層体２の上端から第１犠牲膜１３ｂの途中まで形成される。次いで、第１ストッパ膜３ｓを、深いスリットＳＴの側壁上に形成する。第１ストッパ膜３ｓは、例えば、シリコン窒化物を含む。
次に、図５３に示すように、深いスリットＳＴを介して、第１犠牲膜１３ｂを等方性エッチングし、第１犠牲膜１３ｂを除去する。この等方性エッチング工程においては、例えば、シリコン酸化物及びシリコン窒化物と比較して、ｎ形のドープトシリコン、あるいはアンドープシリコンをより速くエッチングすることが可能なエッチャントが選択される。これにより、第１中間膜１３ａと第２中間膜１３ｃとの間には、第１空間Ｓ１が形成される。
次に、図５４に示すように、深いスリットＳＴを介して、第１、第２中間膜１３ａ及び１３ｃを除去する。さらに、絶縁膜１４４の一部およびメモリ膜２２０の一部を除去することにより、半導体ボディ２１０を第１空間Ｓ１に露出させる。
次に、図５５に示すように、深いスリットＳＴを介して、第１空間Ｓ１内を半導体で埋め込み、第２半導体層１３２を形成する。第２半導体層１３２は、例えば、ｎ形のドープトシリコンである。これにより、半導体ボディ２１０の側壁と第２半導体層１３２との間に、例えば、コンタクト部が得られる。
次に、図５６に示すように、第２犠牲膜２３を導電層２１にリプレースする。例えば、深いスリットＳＴを介して、第１ストッパ膜３ｓ及び第２犠牲膜２３を等方性エッチングし、第１ストッパ膜３ｓ及び第２犠牲膜２３を除去する。これにより、絶縁層２２間には、第２空間Ｓ２が形成される。続いて、深いスリットＳＴを介して、第２空間Ｓ２内を導電物で埋め込み、導電層２１を形成した後、深いスリットＳＴを絶縁物で埋め込み、板状部３を形成する（図２８〜図３０参照）。
図５７（ａ）および（ｂ）は、タップ領域ＴａｐにおけるＢ−Ｂ線およびＣ−Ｃ線に沿った断面を示す模式図である。タップ領域Ｔａｐには、例えば、第２柱状部ＣＬＨＲ、第４柱状部ＣＬＣＰおよび第５柱状部ＣＬＣ４が形成される。この例では、第２柱状部ＣＬＨＲは、積層体２の上面から第４半導体層１３４に至る長さを有するように形成される。
図５７（ａ）に示すように、第４柱状部ＣＬＣＰは、積層体２の上面から第１導電膜１２に至る長さを有するように形成される。第４柱状部ＣＬＣＰは、絶縁物３６ｂと配線３７ｂとを含む。配線３７ｂは、Ｚ方向に延在し、第１導電膜１２を図示しない上層の配線に電気的に接続する。絶縁物３６ｂは、配線３７ｂを囲むように設けられ、配線３７ｂを導電層２１から電気的に絶縁する。
図５７（ｂ）に示すように、第５柱状部ＣＬＣ４は、積層体２の上面から配線１１ａｂに至る長さを有する。第５柱状部ＣＬＣ４は、絶縁物３６ｃと配線３７ｃとを含む。配線３７ｃは、第１導電膜１２よりも下のレベルに位置する配線１１ａｂと、図示しない上層の配線を電気的に接続する。絶縁物３６ｃは、配線３７ｃを囲むように設けられ、配線３７ｃを導電層２１から電気的に絶縁する。
本実施形態では、絶縁膜３２に囲まれたタップ領域Ｔａｐには、第１中間膜１３ａ、第１犠牲膜１３ｂおよび第２中間膜１３ｃが残される。すなわち、第１犠牲膜１３ｂを除去する過程（図５３参照）、および、第１中間膜１３ａ、第２中間膜１３ｃを除去する過程（図５４参照）において、タップ領域Ｔａｐは、積層体２を支持し、その崩壊を防ぐ役割を果たす。
この後の工程については、説明を省略するが、第１実施形態に係る半導体装置１００ａと同様の製造方法、例えば、図３１（ａ）〜図３２（ｄ）を参照して説明した製造方法に従って、製造すればよい。このようにして、半導体装置１００ｃは、製造することができる。
（第４実施形態）
（半導体装置）
図５８は、第４実施形態に係る半導体装置１００ｄを例示する模式断面図である。図５９（ａ）は、図５８中のＬＸ−ＬＸ線に沿う断面を示す模式図である。図５８は、図５９（ａ）中のＬＸ１−ＬＸ１線に沿う断面を示す模式図である。また、図５９（ｂ）は、図５９（ａ）中のＬＸ２−ＬＸ２線に沿う模式断面図である。図５９（ａ）に示す模式平面図は、セル領域（Cell）の一部を示している。
図５８および図５９（ｂ）に示すように、第４実施形態に係る半導体装置１００ｄは、半導体装置１００ａと同様に、基体部１と、積層体２と、板状部３と、複数の第１柱状部ＣＬと、を含む。半導体装置１００の基体部１は、基板１０、第１絶縁膜１１、第１導電膜１２及び第１半導体部１３を含むが、図５８及び図５９（ｂ）では、基板１０及び第１絶縁膜１１の図示は省略している。また、半導体装置１００ｄも、複数の第２柱状部ＣＬＨＲを含むが、図５８および図５９（ｂ）においては、図示されない。
図５８に示すように、半導体装置１００ｄの第１半導体部１３は、第１半導体層１３１と第２半導体層１３２とを含む。第１半導体層１３１および第２半導体層１３２は、例えば、ｎ形のドープトシリコン層である。第１半導体層１３１は、第１導電膜１２の上に設けられ、第２半導体層１３２は、第１半導体層１３１の上に設けられる。
複数の第１柱状部ＣＬは、それぞれＺ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び第１半導体部１３内にかけて設けられている。また、複数の第１柱状部ＣＬは、それらの下で基板面（Ｘ−Ｙ平面）内方向に広がり、第２半導体層１３２中に位置する底部ＬＣと一体的に形成されている。第２半導体層１３２中に位置する底部ＬＣと第１半導体層１３１の間には、さらに絶縁性の中間膜１３６が設けられている。
複数の第１柱状部ＣＬは、半導体ボディ２１０とメモリ膜２２０とコア層２３０とを含む。半導体ボディ２１０は、それぞれ複数の第１柱状部ＣＬ中をＺ軸方向に沿って延び、メモリストリングのチャネルとなるチャネル部２１０Ａと、底部ＬＣ中に設けられ、複数の第１柱状部ＣＬの下で基板面内方向に広がる延在部２１０Ｂとを含む。そして、複数の第１柱状部ＣＬ内の半導体ボディ２１０において、複数のチャネル部２１０Ａ間が延在部２１０Ｂを共有するように連続的に形成されて、相互に電気的に接続されている。メモリ膜２２０およびコア層２３０も、複数の第１柱状部ＣＬ内の部分が、底部ＬＣに設けられた部分を共有するように連続的に形成されている。また、メモリ膜２２０は、底部ＬＣ内に位置する半導体ボディ２１０の底面と、中間膜１３６との間に位置する部分を含む。
さらに、半導体装置１００ｄでは、複数の第１柱状部ＣＬにおける半導体ボディ２１０は、複数の第１柱状部ＣＬの下の底部ＬＣ中に設けられた延在部２１０Ｂを介して、第２半導体層１３２と電気的に接続される。底部ＬＣ中に設けられた半導体ボディ２１０の延在部２１０Ｂは、Ｘ−Ｙ平面方向に広がった外周部でメモリ膜２２０に覆われない側面部分２１０ｓを有する。半導体ボディ２１０の延在部２１０Ｂは、Ｘ−Ｙ平面方向に隣接する第２半導体層１３２と、この側面部分２１０ｓにおいて接触している。半導体ボディ２１０の延在部２１０Ｂの導電形は、例えば、ｐ形である。側面部分２１０ｓで接触した半導体ボディ２１０の延在部２１０Ｂ及び第２半導体層１３２は、例えば、ｐｎ接合を形成して相互に電気的に接続される。
図５９（ａ）に示すように、複数の第１柱状部ＣＬの下に広がる底部ＬＣは、Ｘ−Ｙ平面において半導体ボディ２１０底部の略円形断面が複数相互に接続された形状を有する。すなわち、半導体ボディ２１０の延在部２１０Ｂは、上方から見て略円形のパターンが相互に接続された形状を有し、外周部の略全周において、その側面部分２１０ｓが第２半導体層１３２に接続されている。また、略円形パターンの間には、第１犠牲膜１３ｂの一部が残されている。
図５９（ｂ）に示す断面では、半導体ボディ２１０の延在部２１０Ｂは、相互に離間しているように見えるが、図示しない部分においてつながっている。また、延在部２１０Ｂの間に、第１犠牲膜１３ｂの一部が残る。この断面においても、延在部２１０Ｂの側面部分２１０ｓは、第２半導体層１３２に接続される。
半導体装置１００ｄによれば、複数の第１柱状部ＣＬの下の底部ＬＣ中に設けられる半導体ボディ２１０の共通部分に第２半導体層１３２を接続する。これにより、半導体装置１００ｄの動作を安定させることができる。例えば、第２半導体層１３２に接触する半導体ボディ２１０の側面部分２１０ｓには、ｐｎ接合が形成され、メモリセルＭＣに記憶されたデータを消去する際に、ＧＩＤＬ電流（Gate Induced Drain Leakage current）を発生させることができる。
例えば、複数の第１柱状部ＣＬの底部にそれぞれ第２半導体層１３２が接続される構造では、各第１柱状部ＣＬにおける第２半導体層１３２と半導体ボディ２１０の接続部が均一に形成されないと、第１柱状部ＣＬに供給されるＧＩＤＬ電流の値が区々となり、データ消去を同時に実施できない場合が生じる。
これに対し、半導体装置１００ｄでは、半導体ボディ２１０の延在部２１０Ｂの側面部分２１０ｓにおいて発生したＧＩＤＬ電流は、延在部２１０Ｂを共有する各第１柱状部ＣＬの半導体ボディ２１０に略均一に供給される。このため、第１柱状部ＣＬのそれぞれに沿って配置されたメモリセルＭＣに対し、データ消去のためのホールを略均一に供給することが可能となる。これにより、半導体装置１００ｄでは、例えば、データ消去特性のばらつきを抑制し、消去動作の高速化を図ることが可能となる。
（第４実施形態：製造方法）
以下、半導体装置１００ｄの製造方法の典型的な１例を説明する。
図６０（ａ）〜図６０（ｉ）は、半導体装置１００ｄの製造過程を順に例示する模式断面図である。図６０（ａ）〜図６０（ｉ）は、図５９（ａ）中のＬＸ１−ＬＸ１線に沿う断面を示す部分断面図である。
図６０（ａ）に示すように、第１半導体層１３１の上に中間膜１３６を介して第１犠牲膜１３ｂを形成する。さらに、第１犠牲膜１３ｂの上に絶縁膜２ｇを形成した後、絶縁膜２ｇ上に絶縁層２２と第２犠牲膜２３とを交互に積層する。中間膜１３６には、例えば、シリコン酸化物が選ばれる。第１犠牲膜１３ｂには、例えば、アンドープシリコンが選ばれる。絶縁膜２ｇには、後述する図６０（ｃ）、図６０（ｆ）、図６０（ｇ）および図６０（ｉ）のそれぞれの過程におけるエッチング条件に耐性を有する材料を用いる。そのような材料として、例えば、酸化亜鉛（ＺｎＯ）などの金属酸化物が挙げられる。
図６０（ｂ）に示すように、第２犠牲膜２３、絶縁層２２、および絶縁膜２ｇを異方性エッチングし、メモリホールＭＨを形成する。メモリホールＭＨは、例えば、第１犠牲膜１３ｂに至る深さを有する。
図６０（ｃ）に示すように、メモリホールＭＨを介して、第１犠牲膜１３ｂを等方性エッチングし、メモリホールＭＨの底部を相互に連通させる。この等方性エッチング工程において、エッチャントには、例えば、コリンを含むエッチャントが用いられる。
図６０（ｄ）に示すように、メモリ膜２２０を、メモリホールＭＨ内に形成する。メモリ膜２２０は、シリコン窒化物及びシリコン酸化物を含む。次いで、半導体ボディ２１０を、メモリ膜２２０上に形成する。半導体ボディは、例えば、ｐ形のドープトシリコンを含む。次いで、コア層２３０を、半導体ボディ２１０上に形成する。コア層２３０は、例えば、シリコン酸化物を含む。これにより、メモリホールＭＨは、半導体ボディ２１０、メモリ膜２２０及びコア層２３０によって埋め込まれる。半導体ボディ２１０、メモリ膜２２０及びコア層２３０は、第１犠牲膜１３ｂのレベルにおいて、メモリホールＭＨの底部の連通した部分を埋め込む。
図６０（ｅ）に示すように、第２犠牲膜２３、絶縁層２２、および絶縁膜２ｇを異方性エッチングし、深いスリットＳＴを形成する。
図６０（ｆ）に示すように、深いスリットＳＴを介して、第１犠牲膜１３ｂを除去する。
図６０（ｇ）に示すように、深いスリットＳＴを介して、メモリ膜２２０を除去する。これにより、半導体ボディ２１０の側面部分２１０ｓが露出する。また、中間膜１３６も、メモリ膜２２０の除去時にエッチングされ、第１半導体層１３１の上面部分１３１ｕが露出する。
図６０（ｈ）に示すように、深いスリットＳＴを介して、第２半導体層１３２を形成する。第２半導体層１３２は、例えば、ｎ形のシリコンである。第２半導体層１３２は、半導体ボディ２１０の側面部分２１０ｓ、及び、第１半導体層１３１の上面部分１３１ｕを覆うように形成される。
図６０（ｉ）に示すように、深いスリットＳＴを介して、第２犠牲膜２３を導電層２１にリプレースした後、深いスリットＳＴを絶縁物で埋め込み、板状部３を形成する。
この後の工程については、説明を省略するが、第１実施形態と同様の製造方法、例えば、図３１（ａ）〜図３２（ｄ）を参照して説明した製造方法に従って、製造すればよい。このようにして、半導体装置１００ｄは、製造することができる。
本実施形態に係る半導体装置１００ｄでは、複数の第１柱状部ＣＬが底部ＬＣを共有する。これにより、例えば、図６０（ｆ）および図６０（ｇ）に示す過程において、第１犠牲膜１３ｂを除去した後の積層体２を支持する部分の強度を高くすることができる。その結果、半導体装置１００ｄの製造過程における積層体２の崩壊を回避することができる。
本発明の実施形態について、具体例といくつかの変形例とを参照しつつ説明した。しかし、本発明の実施形態は、これらの具体例及び変形例に限定されるものではない。
さらに、基体部１、積層体２、第１柱状部ＣＬ、第２柱状部ＣＬＨＲなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り、本発明の範囲に含まれる。
本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても、本発明の範囲に属するものと了解される。
上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…基体部、 １０…基板、 １０ｉ…素子分離領域、 １１…第１絶縁膜、 １１ａ、１１ａａ、１１ａｂ…配線、 １１ｄ…絶縁膜、 １２…第１導電膜、 １３…第１半導体部、 １３１…第１半導体層、 １３１ｕ…上面部分、 １３２…第２半導体層、 １３３…第３半導体層、 １３４…第４半導体層、 １３６…中間膜、 １３ａ…第１中間膜、 １３ｂ…第１犠牲膜、 １３ｃ…第２中間膜、１３ｄ…凹部、１４４…絶縁膜、１４５…犠牲膜、 １４…第２半導体部、 ２…積層体、 ２ｓ…階段部分、 ２ｍ…メモリセルアレイ、 ２ｇ…絶縁膜、 ２１…導電層、 ２１ａ…ブロック絶縁膜、 ２１ｂ…バリア膜、 ２２、２２ｂ…絶縁層、 ２３…第２犠牲膜、 ２４…絶縁膜、 ２１０…半導体ボディ、 ２１０ｃ…接触箇所、 ２１０ｓ…側面部分、 ２１０Ａ…チャネル部、 ２１０Ｂ…延在部、 ２２０…メモリ膜、 ２２１…カバー絶縁膜、 ２２２…電荷捕獲膜、 ２２３…トンネル絶縁膜、 ２３０…コア層、 ３…板状部（第１絶縁物）、 ３ｓ…第１ストッパ膜、 ３１、３２…絶縁膜、 ３６ａ〜３６ｃ…絶縁物、 ３７ａ〜３７ｃ…配線、 ４…第２絶縁物、 ５…第３絶縁物、 ５ｒ…リセス部分、 １００ａ、１００ａａ、１００ｂ、１００ｃ、 １００ｄ…半導体装置、 ＡＡ…アクティブエリア、 ＢＬ…ビット線、 Ｃｂ…コンタクト、 ＣＬ…第１柱状部、 ＣＬＢ…絶縁体、 ＣＬＣ…コンタクト部、 ＣＬＨＲ…第２柱状部、 ＣＬＣＣ…第３柱状部、 ＣＬＣＰ…第４柱状部、 ＣＬＣ４…第５柱状部、 ＣＰＨ、ＣＰＨｔ…開口部、 ＣＰＨｉ…アイランド部分、 ＣＰＨｍｂ…ベース開口、 ＣＬＩ１、ＣＬＩ２…絶縁部、 ＬＣ…底部、 Ｄ１、Ｄ２…開孔径、 ＨＲ…ホール、 ＬＣ…底部、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＳＴ、ＳＨＥ…スリット、 Ｓ１…第１空間、 Ｓ２…第２空間、 ＳＧＳ…ソース側選択ゲート、 ＳＴＳ…ソース側選択トランジスタ、 ＳＧＤ…ドレイン側選択ゲート、 ＳＴＤ…ドレイン側選択トランジスタ、 Ｔｒ…トランジスタ、 ＷＬ…ワード線、 Cell…セル領域、 Tap…タップ領域、 Staircase…階段領域、 ｄ１〜ｄ９…第１径〜第９径

Claims (5)

  1. 基板、前記基板上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第１導電膜、及び、前記第１導電膜上に設けられた第１半導体部を含む基体部と、
    前記基体部上に設けられ、交互に積層された複数の導電層及び複数の絶縁層を含む積層体と、
    前記積層体内及び前記第１半導体部内にかけて設けられ、前記積層体の積層方向に延びて前記第１半導体部と電気的に接続された半導体ボディ、及び、前記複数の導電層と前記半導体ボディとの間に電荷捕獲部を有したメモリ膜を含み、前記第１半導体部内における前記積層方向と交差した第１方向の第１径が、前記積層体内における前記第１方向の第２径よりも大きい第１柱状部と、
    を、備えた半導体装置。
  2. 前記半導体ボディは、前記積層方向における前記第１半導体部の一部と接触し、
    前記複数の絶縁層は、前記第１半導体部に最も近いレベルに位置する第１絶縁層を含み、
    前記第１径は、前記第１柱状部の、前記第１半導体部の一部と前記半導体ボディとの接触箇所を除く前記第１半導体部によって囲まれた箇所の径であり、
    前記第２径は、前記第１柱状部の、前記第１絶縁層によって囲まれた箇所の径である、請求項１記載の半導体装置。
  3. 前記積層体と前記第１半導体部との間に位置した第２半導体部、
    を、さらに備え、
    前記第１柱状部は、前記第２半導体部中を前記積層方向に延び、前記第２半導体部内における前記第１方向の第３径が、前記第２径よりも大きい、請求項１または２に記載の半導体装置。
  4. 前記積層体と前記第１半導体部との間に位置した第２半導体部、
    を、さらに備え、
    前記第１柱状部は、前記第２半導体部中を前記積層方向に延び、前記第２半導体部内における前記第１方向の第３径が、前記第１径以下である、請求項１または２に記載の半導体装置。
  5. 基板、前記基板上に設けられた第１絶縁膜、前記第１絶縁膜上に設けられた第１導電膜、及び、前記第１導電膜上に設けられ、第１導電形の第１領域を有する第１半導体部を含む基体部と、
    前記基体部上に設けられ、交互に積層された複数の導電層及び複数の絶縁層を含む積層体と、
    前記積層体内及び前記第１半導体部内にかけて設けられ、前記積層体の積層方向に延びて前記第１半導体部と電気的に接続された半導体ボディ、及び、前記複数の導電層と前記半導体ボディとの間に電荷捕獲部を有したメモリ膜を含む複数の第１柱状部と、
    を備え、
    前記複数の第１柱状部の半導体ボディは、前記複数の第１柱状部下で基板面内方向に広がり、前記積層方向と交差した第１方向で前記第１領域と隣接する第２導電形の第２領域を介して、前記第１半導体部の前記第１領域に電気的に接続されている半導体装置。
JP2018055371A 2018-03-22 2018-03-22 半導体装置 Pending JP2019169568A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018055371A JP2019169568A (ja) 2018-03-22 2018-03-22 半導体装置
US16/130,432 US10797144B2 (en) 2018-03-22 2018-09-13 Semiconductor device
US17/009,373 US11380770B2 (en) 2018-03-22 2020-09-01 Semiconductor device
US17/825,542 US11888041B2 (en) 2018-03-22 2022-05-26 Nonvolatile semiconductor memory device including a memory cell
US18/537,954 US20240120395A1 (en) 2018-03-22 2023-12-13 Nonvolatile semiconductor memory device including a memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018055371A JP2019169568A (ja) 2018-03-22 2018-03-22 半導体装置

Publications (1)

Publication Number Publication Date
JP2019169568A true JP2019169568A (ja) 2019-10-03

Family

ID=67985487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018055371A Pending JP2019169568A (ja) 2018-03-22 2018-03-22 半導体装置

Country Status (2)

Country Link
US (4) US10797144B2 (ja)
JP (1) JP2019169568A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022035390A (ja) * 2020-08-20 2022-03-04 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019169568A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2021136412A (ja) * 2020-02-28 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
CN111403399B (zh) * 2020-03-30 2023-02-03 长江存储科技有限责任公司 一种三维存储器件及其制造方法
JP7532127B2 (ja) 2020-07-20 2024-08-13 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US11521898B2 (en) 2020-11-12 2022-12-06 Macronix Iniernational Co., Ltd. Three-dimensional NAND flash memory device and method of fabricating the same
TWI753644B (zh) * 2020-11-12 2022-01-21 旺宏電子股份有限公司 記憶體元件及其製造方法
US11968833B2 (en) * 2021-01-15 2024-04-23 Macronix International Co., Ltd. Memory device with vertically separated channels
US20220254799A1 (en) * 2021-02-05 2022-08-11 Macronix International Co., Ltd. Semiconductor device and operation method thereof
JP2022120425A (ja) * 2021-02-05 2022-08-18 キオクシア株式会社 半導体記憶装置
JP2022143037A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2022147716A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2010135672A (ja) * 2008-12-08 2010-06-17 Toshiba Corp 半導体記憶装置の製造方法
KR20120068392A (ko) 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
JP2012204592A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置の製造方法
JP2013012553A (ja) * 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
JP2013120845A (ja) 2011-12-07 2013-06-17 Toshiba Corp メタルブリッジ型記憶装置
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
US20160260736A1 (en) * 2015-03-03 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP6489951B2 (ja) * 2015-06-12 2019-03-27 東芝メモリ株式会社 半導体装置の製造方法
US9935121B2 (en) 2015-09-10 2018-04-03 Toshiba Memory Corporation Three dimensional vertical channel semiconductor memory device
JP2019169568A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022035390A (ja) * 2020-08-20 2022-03-04 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11917824B2 (en) 2020-08-20 2024-02-27 Kioxia Corporation Semiconductor storage device and method for manufacturing semiconductor storage device
JP7543028B2 (ja) 2020-08-20 2024-09-02 キオクシア株式会社 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
US10797144B2 (en) 2020-10-06
US20200403074A1 (en) 2020-12-24
US11380770B2 (en) 2022-07-05
US11888041B2 (en) 2024-01-30
US20190296117A1 (en) 2019-09-26
US20240120395A1 (en) 2024-04-11
US20220285509A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
JP2019169568A (ja) 半導体装置
US10510770B2 (en) Three-dimensional memory device
JP6901972B2 (ja) 半導体装置及びその製造方法
US20170047341A1 (en) Semiconductor device and method for manufacturing same
JP2020145387A (ja) 半導体記憶装置
JP2013065636A (ja) 不揮発性半導体記憶装置およびその製造方法
CN113270416B (zh) 半导体存储装置及其制造方法
CN112820734A (zh) 半导体器件
JP2019161012A (ja) 記憶装置
US9960046B2 (en) Methods of manufacturing semiconductor device having a blocking insulation layer
US11665902B2 (en) Semiconductor storage device and manufacturing method thereof
TW201941404A (zh) 半導體記憶裝置
JP2017107938A (ja) 半導体装置およびその製造方法
JP2016058552A (ja) 半導体装置の製造方法
JP2019161080A (ja) 半導体記憶装置
KR20170043979A (ko) 3차원 반도체 메모리 장치
JP2019079853A (ja) 半導体記憶装置及びその製造方法
US11839078B2 (en) Semiconductor memory device
JP2022143319A (ja) 半導体装置およびその製造方法
CN113380818A (zh) 半导体存储装置以及其制造方法
KR20210044497A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US20230413567A1 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
US20240203495A1 (en) Semiconductor memory device
US20240324207A1 (en) Semiconductor storage device and manufacturing method thereof
US20240096418A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905