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JP2018049879A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】 ラッチに保存されたデータが消滅することを抑制できる不揮発性半導体記憶装置を提供すること。【解決手段】 実施形態の不揮発性半導体記憶装置は、半導体基板Ba上に設けられ、電気的書き換え可能な複数のメモリトランジスタを3次元状に配列してなるメモリセルアレイMAとを含む。半導体基板Baの上方にはメモリセルアレイに書き込むデータを保持するラッチ11が設けられている。ラッチ11は、キャパシタCと、前記キャパシタに接続され、酸化物半導体層を含む第1電界効果トランジスタTr1とを含む。【選択図】 図8

Description

本発明の実施形態は不揮発性半導体記憶装置に関する。
NANDフラッシュメモリはプログラム時間を短縮するためのバッファメモリとしてインバーターラッチ回路で構成されるページバッファを実装している。
特許第5631938号公報
本発明の目的は、ラッチに保存されたデータが消滅することを抑制できる不揮発性半導体記憶装置を提供することにある。
実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に設けられ、電気的書き換え可能な複数のメモリトランジスタを3次元状に配列してなるメモリセルアレイとを含む。前記半導体基板の上方には前記メモリセルアレイに書き込むデータを保持するラッチが設けられている。前記ラッチは、キャパシタと、前記キャパシタに接続され、酸化物半導体層を含む第1電界効果トランジスタとを含む。
図1は、実施形態のNAND型フラッシュメモリの概略構成を示すブロック図である。 図2Aは、実施形態のメモリセルアレイおよび階段状段差部を含む積層体の概略構成を示す斜視図である。 図2Bは、実施形態のメモリセルアレイおよび階段状段差部を含む積層体の平面図である。 図2Cは、図2Bの矢視2C−2C断面図である。 図2Dは、図2Bの矢視2D−2D断面図である。 図3は、実施形態のラッチの構成を示す断面図である。 図4は、メモリセルアレイの回路構成を示す回路図である。 図5は、メモリセルアレイの概略斜視図である。 図6は、実施形態のNAND型フラッシュメモリの周辺回路領域、メモリセルアレイおよび階段状段差部を示す平面図である。 図7は、図6の矢視7−7断面図である。 図8は、図6の矢視8−8断面図である。 図9は、実施形態のメモリトランジスタ層の構造を示す断面図である。 図10は、実施形態のNAND型フラッシュメモリの製造方法を説明するための断面図である。 図11は、図10に続く実施形態のNAND型フラッシュメモリの製造方法を説明するための断面図である。 図12は、図11に続く実施形態のNAND型フラッシュメモリの製造方法を説明するための断面図である。 図13は、図12に続く実施形態のNAND型フラッシュメモリの製造方法を説明するための断面図である。 図14は、図13に続く実施形態のNAND型フラッシュメモリの製造方法を説明するための断面図である。 図15は、図14に続く実施形態のNAND型フラッシュメモリの製造方法を説明するための断面図である。 図16は、他の実施形態のNAND型フラッシュメモリを説明するための断面図である。
以下、図面を参照しながら本発明の実施形態を説明する。図面は、模式的または概念的なものであり、各図面の寸法および比率等は、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号(添字等が異なるものを含む)は同一または相当部分を付してあり、重複した説明は必要に応じて行う。
図1は、一実施形態のNAND型フラッシュメモリ10の概略構成を示すブロック図である。以下、本願明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、X軸はロウ方向に平行な軸であり、Y軸はカラム方向に平行な軸であり、そして、Z軸はX軸およびY軸に対して直交する軸である。
図1に示すように、NAND型フラッシュメモリ10はメモリセルアレイMAを備えている。NAND型フラッシュメモリ10は、メモリセルアレイMAの周辺に設けられた、ロウデコーダRD、ワード線接続回路SW、ビット線接続回路BLHUおよびページバッファPG等を含む周辺回路を備えている。周辺回路はメモリセルアレイMAを制御する。
メモリセルアレイMAは、後述するように、3次元的に配置された複数の電気的書き換え可能な複数のメモリトランジスタ(不図示)を備えている。また、メモリセルアレイMAは、図1のX軸に沿って延びる複数のワード線WL、Y軸に沿って延びる複数のビット線BL、および、ソース線SLを備えている。
メモリセルアレイMAは、複数の導電層および複数の絶縁層を備え、当該導電層と当該絶縁層とは交互に積層されている。メモリセルアレイMAの周辺には階段状段差部が設けられている。階段状段差部は複数の階段状の段差を含む。
図2Aに、メモリセルアレイMAおよび階段状段差部SRを含む積層体STBの概略構成を示す斜視図を示す。また、図2Bに積層体STBの平面図、図2Cに図2Bの矢視2C−2C断面図、図2Dに図2Bの矢視2D−2D断面図を示す。
図2Aに示すように、積層体STBは、導電層CLおよびその上に設けられた絶縁層ILとの対PARが複数積層されてなる積層構造を備えている。
図2Cおよび図2Dに示すように、積層体STBの中央部の直方体の部分およびその周囲の部分は、それぞれ、メモリセルアレイMAおよび階段状段差部SR(SR1,SR1',SR2,SR2')を構成する。階段状段差部SR1,SR1',SR2,SR2'にはメモリセルアレイMAのメモリトランジスタは形成されない。
階段状段差部(第1階段状段差部)SR1の複数の階段状の段差は、図2Cに示すように、Y軸のマイナス側(ビット線の長手方向)に沿って配置されている。階段状段差部SR1'の複数の階段状の段差は、図2Cに示すように、Y軸のプラス側に沿って配置されている。
階段状段差部SR2の複数の階段状の段差は、図2Dに示すように、X軸のマイナス側に沿って配置されている。階段状段差部(第2階段状段差部)SR2'の複数の階段状の段差は、図2Dに示すように、X軸のプラス側(ビット線の長手方向と直交する方向)に沿って配置されている。
階段状段差部SR(SR1,SR1',SR2,SR2')は、周知の方法により、レジストを等方的にスリミング処理しつつ、積層された導電層CLおよび絶縁層ILをエッチングすることにより形成される。このため、階段状段差部SR(SR1,SR1',SR2,SR2')は、メモリセルアレイMAの四方を取り囲むように形成されるのが通常である(図2A)。
図1に戻ると、ロウデコーダRDは、複数のワード線WLを選択し、動作に必要な電圧を供給する。
ワード線接続回路SWは、ワード線WLとロウデコーダRDとを接続するためのスイッチング回路である。
階段状段差部SRのY軸に平行な方向には、ビット線接続回路BLHUおよびページバッファPGが配置されている。
ページバッファPGはラッチ11およびセンスアンプ12を含む。例えば、ビット線BL毎に1つのセンスアンプ12および1つのラッチ11が設けられている。なお、ビット線BL毎に1つのセンスアンプ12および1つのラッチ11が設けられていない場合もある。
ページバッファPGは、データの書き込み時には、外部から与えられる書き込みデータをラッチ11で一時的に保持し、これをビット線BLに転送して、ページ単位で一括してデータを書き込む。また、ページバッファPGは、データの読み出し時には、ページ単位でビット線BLに読み出されたデータをセンスアンプ12によりセンスおよび増幅し、これをラッチ11で一時的に保持し、そして、外部へ出力する。ビット線接続回路BLHUはラッチ11とビット線BLとを接続・遮断するための回路である。データの書き込み時および読み出し時には、ラッチ11とビット線BLとは接続される。
ラッチ11は階段状段差部SR上に設けられ、センスアンプ12はシリコン基板等の半導体基板の表面上に設けられている。
ここで、半導体基板の表面上にラッチを形成する場合、センスアンプを形成する領域とは別の領域にラッチを形成する必要がある。そのため、ラッチの分だけチップ面積は増大する。本実施形態の場合、階段状段差部SR上にラッチ11が設けられているので、ラッチ11に起因するチップ面積の増大(エリアペナルティ)は抑制されている。したがって、ページバッファPGの容量が増大しても、ページバッファPGのチップ面積の増大を抑制できる。
ページバッファPGの容量は、NAND型メモリの3次元積層化、多値化による大容量化と高バンド幅化に対応するために増大している。そのため、本実施形態のようにチップ面積の増大を抑制できるNAND型フラッシュメモリ10は、ビットコストの低減に有利である。
図3は、ラッチ11の構成を示す断面図である。ラッチ11は、2つの電界効果トランジスタ(以下、単にトランジスタという)Tr1,Tr2および1つのキャパシタCを含む、2T1Cセルの構成を有する。
電界効果トランジスタTr1は、酸化物半導体を材料とする半導体層(以下、酸化物半導体層という)1、ゲート絶縁膜2およびゲート電極3を備えている。トランジスタTr1と同様に、トランジスタTr2は、酸化物半導体層1、ゲート絶縁膜2およびゲート電極3を備えている。
酸化物半導体層は、例えば、InGaZnO、InSnZnO、InGaSnZnO、InGaSnO、AlInGaZnO、AlInSnZnO、In2 3 、Ga2 3 、TiO2 、ZnOまたはSnO2 等の酸化物半導体を含む。酸化物半導体は例えばn型にドープされる。InGaZnO、ZnO、TiO2 、Ga2 3 、SnO2 はワイドバンドギャップ半導体である。ゲート絶縁膜2は、例えば、シリコン酸化膜を含む。ゲート電極3は、例えば、タンタルナイトライド、チタンナイトライド、タングステンナイトライド、タンタル、チタン、タングステン、アルミニウムもしくはモリブデン、または、タンタル、チタン、タングステン、アルミニウムもしくはモリブデンの合金を含む金属膜(導電膜)である。
トランジスタTr1,Tr2は酸化物半導体層1を用いているため、トランジスタTr1,Tr2をいわゆるpn接合が不要なジャンクションレス電界効果トランジスタとすることができる。ジャンクションレス電界効果トランジスタは、ソース/ドレイン領域およびチャネル領域の導電型が同一であるため、トランジスタの駆動時においてゲート電極直下のチャネル領域内に空乏層が形成されることによって、トランジスタがオフされる。
トランジスタTr1,Tr2はpn接合が不要であることから、トランジスタTr1,Tr2の製造プロセスは簡略化される。また、トランジスタTr1,Tr2は酸化物半導体1を有するため、トランジスタTr1,Tr2の微細化が進展した場合にも、その伝導度を高く維持することができる。
キャパシタCは、第1キャパシタ電極4と、第1キャパシタ電極4の側面および底面を覆うキャパシタ絶縁膜5と、キャパシタ絶縁膜5の側面および底面を覆う第2キャパシタ電極6とを含む。キャパシタCは、絶縁膜7中に形成されたトレンチキャパシタである。
トランジスタTr1の酸化物半導体層1の一方のソース/ドレイン領域はキャパシタCの第2キャパシタ電極6の上端に接続される。トランジスタTr1の酸化物半導体層1の他方のソース/ドレイン領域はセンスアンプ(不図示)に接続される。
トランジスタTr2の酸化物半導体層1の一方のソース/ドレイン領域はキャパシタCの第2キャパシタ電極6の上端に接続される。トランジスタTr2の酸化物半導体層1の他方のソース/ドレイン領域はビット線(不図示)に接続される。
酸化物半導体によってチャネルが形成されるトランジスタTr1,Tr2は1×10-22(A/μm)以下という非常に低いオフリーク電流特性が期待される。このため、キャパシタ5を含むラッチ11のリテンションタイムは10日以上という非常に長い期間となる。すなわち、実施形態のラッチ11はほぼ不揮発性メモリとして利用できることが明らかになった。そのため、ページバッファPGに供給される電源が遮断されても、ラッチ11により保持されたデータが消滅することは抑制される。
一方、周知のページバッファのラッチ、例えば、インバーターで構成されたインバーターラッチ(揮発性メモリ)は、電源の遮断によって保持されているデータは消滅する可能性がある。そのため、ページバッファの容量の増大に伴って、消失するデータサイズも増大する可能性がある。実施形態のラッチ11はこのような問題はない。
また、周知のページバッファの一つとして、データの消失を防止するために、電源遮断時にインバーターラッチからFe−RAM(不揮発性メモリ)へのデータを退避するタイプのものが知られている。しかし、このタイプのページバッファは、Fe−RAMが必要であることから、チップ面積が増大する。また、電源遮断時のデータ退避動作および電源復帰時のデータ書き戻しが必要であるため、動作が複雑になる。実施形態のページバッファPGはこのような問題はない。
次に、メモリセルアレイMAについて説明する。図4は、メモリセルアレイMAの回路構成の一例を示す回路図である。
メモリセルアレイMAは、複数のメモリブロックMBを有する。メモリブロックMBは半導体基板(図示略)上に形成され、Y軸に平行な方向に配列されている。
メモリブロックMBは、複数のメモリストリングMS、ソース側選択トランジスタSSTrおよびドレイン側選択トランジスタSDTrを備えている。メモリストリングMSは、直列接続されたメモリトランジスタ(メモリセル)MTr1〜MTr4を備えている。図4の例では、説明の簡単化のため、1つのメモリストリングMSが4つのメモリトランジスタMTrを含む例を説明しているが、これに限られず、1つのメモリストリングMSは、より多数のメモリトランジスタを含んでいても構わない。
ドレイン側選択トランジスタSDTrは、メモリストリングMSの一端(メモリトランジスタMTr4)に接続されている。ソース側選択トランジスタSSTrは、メモリストリングMSの他端(メモリトランジスタMTr1)に接続されている。メモリストリングMSは、例えば、1つのメモリブロックMB毎に、複数行、複数列に亘りXY平面においてマトリクス状に設けられている。
メモリブロックMBにおいて、マトリクス状に配列されたメモリトランジスタMTr1の制御ゲートはワード線WL1に共通接続されている。同様に、メモリトランジスタMTr2の制御ゲートはワード線WL2に共通接続され、メモリトランジスタMTr3の制御ゲートはワード線WL3に共通接続され、そして、メモリトランジスタMTr4の制御ゲートはワード線WL4に共通接続されている。
メモリブロックMBにおいて、X軸に平行な方向に一列に配列された各ドレイン側選択トランジスタSDTrの制御ゲートは、ドレイン側選択ゲート線SGDに共通接続されている。ドレイン側選択ゲート線SGDは、1つのメモリブロックMBの中においてY軸に沿って所定ピッチで複数本設けられている。また、Y軸に沿って一列に配列されたドレイン側選択トランジスタSDTrの他端は、ビット線BLに共通に接続されている。ビット線BLは、メモリブロックMBを跨いでY軸に沿って延びるように形成されている。ビット線BLは、X軸に沿って所定ピッチで複数本設けられている。
1つのメモリブロックMBにおいて、すべてのソース側選択トランジスタSSTrの制御ゲートは、ソース側選択ゲート線SGSに共通接続されている。また、Y軸に沿って配列されたソース側選択トランジスタSSTrの他端は、ソース線SLに共通に接続されている。
図5はメモリセルアレイの概略斜視図である。図6はNAND型フラッシュメモリ10の周辺回路領域、メモリセルアレイおよび階段状段差部を示す平面図である。図7は図6の矢視7−7断面図である。図8は図6の矢視8−8断面図である。図8は図3に対応する断面図である。また、図8の絶縁膜70,71は図3の絶縁膜7に対応する。
上述したメモリセルアレイMAは、図5および図7に示すように、メモリブロックMB毎に、半導体基板Ba上に順次積層されたソース側選択トランジスタ層20、メモリトランジスタ層30、ドレイン側選択トランジスタ層40および配線層50を含む。
ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrとして機能する層である。メモリトランジスタ層30は、メモリストリングMS(メモリトランジスタMTr1〜MTr4)として機能する層である。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrとして機能する層である。配線層50は、各種配線として機能する層である。
図5のソース側選択トランジスタ層20は、図7に示すように、半導体基板Ba上に順次設けられたソース側第1絶縁層21、ソース側導電層22およびソース側第2絶縁層23を含む。ソース側導電層22は、メモリブロックMBに亘って、X軸およびY軸に沿って2次元的に広がる形状(板状の形状)を有する。
ソース側第1絶縁層21およびソース側第2絶縁層23は、例えば、SiO2 膜等のシリコン酸化膜を含む。ソース側導電層22は、例えば、ポリシリコン膜を含む。また、ソース側選択トランジスタ層20は、図7に示すように、ソース側第1絶縁層21、ソース側導電層22およびソース側第2絶縁層23を貫通するソース側ホール24を有する。ソース側ホール24は、上から見て、X軸およびY軸で規定される面内においてマトリクス状には配置されている。
さらに、ソース側選択トランジスタ層20は、図7に示すように、ソース側ホール24に面する側壁に順次設けられたソース側ゲート絶縁層25およびソース側柱状半導体層26を含む。ソース側ホール24はソース側ゲート絶縁層25およびソース側柱状半導体層26によって埋めている。
ソース側柱状半導体層26はZ軸に沿って(積層方向に)延びる柱状の形状を有する。ソース側柱状半導体層26の上面は後述する柱状半導体層35の下面に接する。ソース側柱状半導体層26の下面は半導体基板Baの表面に拡散層Ba1に接する。拡散層Ba1はソース線SLとして機能する。ソース側ゲート絶縁層25は、例えば、SiO2 膜等のシリコン酸化膜を含む。ソース側柱状半導体層26は、例えば、ポリシリコン膜を含む。
ソース側選択トランジスタ層20中のソース側導電層22は、ソース側選択トランジスタSSTrの制御ゲートおよびソース側選択ゲート線SGSとして機能する。
また、メモリトランジスタ層30は、図5および図7に示すように、ソース側選択トランジスタ層20上に順次設けられた、第1ワード線導電層31a、第1ワード線間絶縁層32a、第2ワード線導電層31b、第2ワード線間絶縁層32b、第3ワード線導電層31c、第3ワード線間絶縁層32c、第4ワード線導電層31d、第4ワード線間絶縁層32dを含む。
第1〜第4ワード線導電層31a〜31dおよび第1〜第4ワード線間絶縁層32a〜32dは、X軸およびY軸で規定される面内において2次元的に広がる形状(板状の形状)を有する。第1〜第4ワード線導電層31a〜31d、および、第1〜第4ワード線間絶縁層32a〜32dは、メモリブロックMB毎に分断されている。
また、メモリトランジスタ層30は、図7に示すように、第1〜第4ワード線導電層31a〜31dおよび第1〜第4ワード線間絶縁層32a〜32dを貫通するメモリホール33を有する。メモリホール33は、X軸およびY軸で規定される面内においてマトリクス状に配置されている。メモリホール33はソース側ホール24と整合する位置に配置されている。
さらに、メモリトランジスタ層30は、図9に示すように、メモリホール33に面する側壁に順次設けられたブロック絶縁層34a、電荷蓄積層34b、トンネル絶縁層34cおよび柱状半導体層35を含む。
ブロック絶縁層34aは、メモリホール33に面する側壁に所定の厚みをもって設けられている。電荷蓄積層34bは、ブロック絶縁層34aの側壁に所定の厚みをもって設けられている。トンネル絶縁層34cは、電荷蓄積層34bの側壁に所定の厚みをもって設けられている。柱状半導体層35は、ブロック絶縁層34a、電荷蓄積層34bおよびトンネル絶縁層34cを介してメモリホール33を埋めるように設けられている。
柱状半導体層35は、Z軸に沿って(積層方向に)延びる柱状の形状を有する。柱状半導体層35の下面はソース側柱状半導体層26の上面に接する。一方、柱状半導体層35の上面は、後述するドレイン側柱状半導体層44の下面に接する。
ブロック絶縁層34aおよびトンネル絶縁層34cは、例えば、SiO2 膜等のシリコン酸化膜を含む。電荷蓄積層34bは、例えば、Si3 4 膜等のシリコン窒化膜を含む。柱状半導体層35は、例えば、ポリシリコン膜を含む。
メモリトランジスタ層30中の第1〜第4ワード線導電層31a〜31dは、メモリトランジスタMTr1〜MTr4の制御ゲートおよびワード線WL1〜WL4として機能する。
ドレイン側選択トランジスタ層40は、図5および図7に示すように、メモリトランジスタ層30上に設けられたドレイン側導電層41を含む。ドレイン側導電層41の下面は柱状半導体層35の上面に接する。ドレイン側導電層41はX軸に沿って延びるストライプ状の形状を有する。また、複数のドレイン側導電層41は、図5に示すように、Y軸に沿って所定ピッチで配置される。ドレイン側導電層41は、例えば、ポリシリコン膜を含む。
また、ドレイン側選択トランジスタ層40は、図7に示すように、ドレイン側導電層41を貫通するドレイン側ホール42を有する。ドレイン側ホール42は、上から見て、X軸およびY軸で規定される面内においてマトリクス状には配置されている。ドレイン側ホール42は、メモリホール33に整合する位置に配置されている。
さらに、ドレイン側選択トランジスタ層40は、図7に示すように、ドレイン側ホール42に面する側壁に順次設けられたドレイン側ゲート絶縁層43およびドレイン側柱状半導体層44を含む。ドレイン側ゲート絶縁層43は、ドレイン側ホール42に面する側壁に所定の厚みをもって設けられている。ドレイン側柱状半導体層44は、ドレイン側ホール42を埋めるように設けられている。ドレイン側柱状半導体層44は、Z軸に沿って(積層方向に)延び柱状の形状を有する。ドレイン側柱状半導体層44の下面は、柱状半導体層35の上面に接する。
ドレイン側ゲート絶縁層43は、例えば、SiO2 膜等のシリコン酸化膜を含む。ドレイン側柱状半導体層44は、例えば、ポリシリコン膜を含む。ドレイン側導電層41は、ドレイン側選択トランジスタSDTrの制御ゲートおよびドレイン側選択ゲート線SGDとして機能する。
メモリセルアレイMAの配線層50は、図7に示すように、コンタクトプラグ51および第1配線層52を含む。コンタクトプラグ51の下面は、ドレイン側柱状半導体層44の上面に接する。第1配線層52の下面は、コンタクトプラグ51の上面に接する。第1配線層52はビット線BLとして機能する。
階段状段差部SRは、図7に示すように、第1〜第4ワード線導電層31a〜31dを延長して形成される配線層31a’〜31d’を有する。配線層31a’〜31d’は、それぞれ、第1〜第4ワード線導電層31a〜31dと同一層に設けられ、電気的および物理的に接続されている。言い換えれば、配線層31a’〜31d’は、それぞれ、第1〜第4ワード線導電層31a〜31dと一体的に形成されている。
配線層31a’〜31d’、および、その間に挟まれる層間絶縁層32a’〜32d’は、X軸に沿ったところの端部の位置が異なるように階段状になっており、階段部STを構成している。具体的には、図6に示す階段部STは、X軸に沿って段差部ST1〜ST4を含む。段差部ST1〜ST4のそれぞれからZ軸に沿ってコンタクトプラグC1が延びる。
図7の層31a〜31d,31a’〜31d’で構成される四つの導電層は図2Aの4つの導電層CLに対応する。図7の層32a〜32d,32a’〜32d’で構成される4つの絶縁層は図2Aの4つの絶縁層ILに対応する。図7の段差部ST1〜ST4は、例えば、図2Cの階段状段差部SR2’に対応する。
段差部ST1〜ST4の配線層50は、図7に示すように、コンタクトプラグC2および第2配線層53を含む。コンタクトプラグC2の下面は、コンタクトプラグC1の上面に接する。第2配線層53の下面は、コンタクトプラグC2の上面に接する。第2配線層53はワード線WLとして機能する。
図10−図15は、一実施形態に係るNAND型フラッシュメモリの製造方法を説明するための断面図であり、特にページバッファを構成するラッチの製造方法を説明するための断面図である。図10−図15は、図6の平面図の矢視8−8断面図に相当する。
[図10]
周知の方法を用いて、半導体基板Ba上に、拡散層Ba1、センスアンプを構成するMOSトランジスタTr3、ソース側選択トランジスタ層20、メモリトランジスタ層30、ドレイン側選択トランジスタ層40、絶縁膜71を形成する。
[図11]
図7のコンタクトプラグC1が埋め込まれるホールを形成する工程において、ラッチを構成するキャパシタが形成されるトレンチ81も同時に形成する。トレンチ81は、フォトリソグラフィプロセスおよびエッチングプロセスを用いて形成する。
本実施形態では、トレンチ81は導電層31aの上面に達するように形成しているが、導電層31b、導電層31cまたは導電層31dの上面に達するように形成しても構わない。すなわち、トレンチ81は、必要なキャパシタ容量が確保できる深さに対応する導電層の上面に達するように形成する。トレンチ81の深さは、例えば、3μmである。
[図12]
絶縁膜71を含む領域上に、トレンチ81の側面および底面を覆うように絶縁膜70を形成し、続いて絶縁膜70上に第2キャパシタ電極となる導電膜6、キャパシタ絶縁膜となる絶縁膜5、第1キャパシタ電極となる導電膜4を順次形成する。導電膜4はトレンチ81を埋め込むように形成する。
[図13]
CMP(Chemical Mechanical Polishing)プロセスを用いて、トレンチ81外部の導電膜4、絶縁膜5、導電膜6および絶縁膜70を除去するとともに、これらの膜4,5,6,70を除去して現れる表面を平坦化する。本工程でラッチを構成するキャパシタCは完成する。また、本工程以降の導電膜4、絶縁膜5、導電膜6をそれぞれ第1キャパシタ電極4、キャパシタ絶縁膜5および第2キャパシタ電極6という。
[図14]
絶縁膜71を含む領域上に酸化物半導体層1を形成し、続いて酸化物半導体層1上にゲート絶縁膜となる絶縁膜2、ゲート電極となる導電膜3を順次形成する。酸化物半導体層1は、第1キャパシタ電極4、キャパシタ絶縁膜5および第2キャパシタ電極6の上面に接触するように形成する
[図15]
導電膜3、絶縁膜2を順次パターニングすることにより、2つのゲート電極3、2つのゲート絶縁膜2を形成する。より詳細には、図14の導電膜3上にレジストパターン(不図示)を形成し、当該レジストパターンをマスクにして導電膜3をエッチングすることにより、2つのゲート電極3を形成し、続いて上記レジストパターンをマスクにして絶縁膜2をエッチングすることにより2つのゲート絶縁膜2を形成する。
その後、酸化物半導体層1をパターニングすることにより、2つのトランジスタTr1,Tr2が得られる。より詳細には、酸化物半導体層1およびゲート電極3の上にレジストパターン(不図示)を形成し、当該レジストパターンをマスクにして酸化物半導体層1をエッチングすることにより、2つのトランジスタTr1,Tr2が得られる。
その後、周知の方法により、層間絶縁膜72、コンタクトプラグ8a,8b,51,74、層間絶縁膜73、第1配線層(ビット線)52、第2配線層(不図示)、第3配線層54を形成することにより、図8に示された構造が得られる。
図8に示すように、トランジスタTr1の一方のソース/ドレイン領域はプラグ8a、第3配線層54およびプラグ74を介して、センスアンプを構成するMOSトランジスタTr3の一方のソース/ドレイン領域9に接続される。トランジスタTr2の一方のソース/ドレイン領域はプラグ8bを介して第1配線層(BL線)52に接続される。
図8のソース側選択トランジスタ層20、メモリトランジスタ層30およびドレイン側選択トランジスタ層40は階段状段差部(第1階段状段差部)を構成している。当該第1階段状段差部は、図7の段差部ST1〜ST4が図2Cの階段状段差部(第1階段状段差部)SR2’に対応する場合、図2Bの階段状段差部(第1階段状段差部)SR1に対応する。
本実施形態ではラッチ11はビット線と階段状段差部との間に設けられているが、図16に示すように、第1配線層(ビット線)52の上方の領域に設けても構わない。当該領域は、配線や素子等が配置されていない空きスペースである。
なお、図16において、75はコンタクトプラグを示しており、76は配線層、90および91は層間絶縁膜を示している。コンタクトプラグ75は層間絶縁膜90,91を貫通する。配線層76は層間絶縁膜91上に設けられている。トランジスタTr2はコンタクトプラグ8b、配線層76およびコンタクトプラグ75を介して第1配線層(ビット線)52に接続されている。
また、トランジスタTr1,Tr2およびキャパシタCは、図16に示すように、周辺回路領域の上方の配線や素子等が形成されていない空きスペースとなっている領域92に形成しても構わない。
また、本実施形態では、直線型のメモリストリングMSを備えるNAND型フラッシュメモリ10の場合について説明したが、パイプ型のメモリストリングを備えるNAND型フラッシュメモリを用いても構わない。
以上述べた実施形態の不揮発性半導体記憶装置の上位概念、中位概念および下位概念の一部または全ては、例えば、以下のような付記1−18またはその組合せで表現できる。
[付記1]
半導体基板と、
前記半導体基板上に設けられ、電気的書き換え可能な複数のメモリトランジスタを3次元状に配列してなるメモリセルアレイと、
前記半導体基板の上方に設けられ、前記メモリセルアレイに書き込むデータを保持するラッチであって、キャパシタと、前記キャパシタに接続され、酸化物半導体層を含む第1電界効果トランジスタとを備える前記ラッチと
を具備してなることを特徴とする不揮発性半導体記憶装置。
[付記2]
前記第1電界効果トランジスタは、酸化物半導体層内に設けられた一対のソース/ドレイン領域と、前記一対のソース/ドレイン領域との間に設けられ、前記一対のソース/ドレイン領域と同じ導電型のチャネル領域とを具備してなることを特徴とする付記1に記載の不揮発性半導体記憶装置。
[付記3]
前記ラッチは、前記キャパシタに接続され、酸化物半導体層を含む第2電界効果トランジスタをさらに具備してなることを特徴とする付記1に記載の不揮発性半導体記憶装置。
[付記4]
前記第2電界効果トランジスタは、前記酸化物半導体層内に設けられた一対のソース/ドレイン領域と、前記一対のソース/ドレイン領域との間に設けられ、前記一対のソース/ドレイン領域と同じ導電型のチャネル領域とを具備してなることを特徴とする付記3に記載の不揮発性半導体記憶装置。
[付記5]
前記第1電界効果トランジスタと前記第2電界効果トランジスタとは直列接続されており、前記第1電界効果トランジスタと前記第2電界効果トランジスタとの接続ノードには前記キャパシタが接続されていることを特徴とする付記3または4に記載の不揮発性半導体記憶装置。
[付記6]
前記第1電界効果トランジスタおよび前記第2電界効果トランジスタはそれぞれゲート電極をさらに具備してなり、前記ゲート電極は銅、タンタルナイトライド、チタンナイトライド、タングステンナイトライド、タンタル、チタン、タングステン、アルミニウムもしくはモリブデン、または、タンタル、チタン、タングステン、アルミニウムもしくはモリブデンの合金を含むことを特徴とする付記3ないし5のいずれか1項に記載の不揮発性半導体記憶装置。
[付記7]
前記酸化物半導体層は、InGaZnO、InSnZnO、InGaSnZnO、InGaSnO、AlInGaZnO、AlInSnZnO、In2 3 、Ga2 3 、TiO2 、ZnOまたはSnO2 を含むことを特徴とする付記1ないし6のいずれか1項に記載の不揮発性半導体記憶装置。
[付記8]
前記ラッチはページバッファを構成することを特徴とする付記1ないし7のいずれか1項に記載の不揮発性半導体記憶装置。
[付記9]
センスアンプおよびビット線をさらに具備してなり、前記ラッチの前記第1電界効果トランジスタは前記センスアンプに接続され、前記ラッチの前記第2電界効果トランジスタは前記ビット線に接続されていることを特徴とする付記5ないし8のいずれか1項に記載の不揮発性半導体記憶装置。
[付記10]
前記メモリセルアレイの周辺に設けられ、複数の階段状の段差を含む第1階段状段差部をさらに具備してなり、前記ラッチは前記第1階段状段差部上に配置されていることを特徴とする付記9に記載の不揮発性半導体記憶装置。
[付記11]
前記第1階段状段差部の前記複数の階段状の段差は、前記ビット線の長手方向に沿って配置されていることを特徴とする付記10に記載の不揮発性半導体記憶装置。
[付記12]
前記ラッチは前記ビット線よりも低い位置に配置されていることを特徴とする付記9ないし11のいずれか1項に記載の不揮発性半導体記憶装置。
[付記13]
前記ラッチは前記ビット線よりも高い位置に配置されていることを特徴とする付記9ないし11のいずれか1項に記載の不揮発性半導体記憶装置。
[付記14]
前記メモリセルアレイの周辺に設けられ、複数の階段状の段差を含む第2階段状段差部をさらに具備してなることを特徴とする付記10ないし13のいずれか1項に記載の不揮発性半導体記憶装置。
[付記15]
前記第2階段状段差部の前記複数の階段状の段差は、前記ビット線の長手方向と直交する方向に沿って配置されていることを特徴とする付記14に記載の不揮発性半導体記憶装置。
[付記16]
前記第2階段状段差部の階段状の段差を構成する導電層に接続されるプラグをさらに具備してなることを特徴とする付記14または15に記載の不揮発性半導体記憶装置。
[付記17]
前記ラッチは、前記メモリセルアレイの外側の前記半導体基板の表面の上方に配置されていることを特徴とする1ないし8のいずれか1項に記載の不揮発性半導体記憶装置。
[付記18]
前記メモリセルアレイは、前記複数のメモリトランジスタは直列に接続されていることを特徴とする付記1ないし17のいずれか1項に記載の不揮発性半導体記憶装置。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ba…半導体基板、Ba1…拡散層、BL…ビット線、BLHU…ビット線接続回路、C…キャパシタ、C1,C2…コンタクトプラグ、MA…モリセルアレイ、MB…メモリブロック、MTr1〜MTr4…メモリトランジスタ、RD…ロウデコーダ、PG…ページバッファ、PSR…板状部材、SDTr…ドレイン側選択トランジスタ、SGD…ドレイン側選択ゲート線、SGS…ソース側選択ゲート線、SL…ソース線、SR…階段状段差部、SR1…第1階段状段差部、SR2'…第2階段状段差部、SSTr…ソース側選択トランジスタ、ST,ST1〜ST4…階段部、SW…ワード線接続回路、Tr1,Tr2…トランジスタ、WL1〜WL4…ワード線、1…酸化物半導体層、2…ゲート絶縁膜、3…ゲート電極、4…第1キャパシタ電極、5…キャパシタ絶縁膜、6…第2キャパシタ電極、7…絶縁膜、10…NAND型フラッシュメモリ、11…ラッチ、12…センスアンプ、20…ソース側選択トランジスタ層、21…ソース側導電層、22…ソース側導電層、23…ソース側第2絶縁層、24…ソース側ホール、25…ソース側ゲート絶縁層、26…ソース側柱状半導体層、30…メモリトランジスタ層、31…導電層、31a〜31d…ワード線導電層、31a’〜31d’…配線層、32a〜32d…ワード線間絶縁層、32a’〜32d’…層間絶縁層、32…絶縁膜、33…メモリホール、34a…ブロック絶縁層、34b…電荷蓄積層、34c…トンネル絶縁層、35…柱状半導体層、40…ドレイン側選択トランジスタ層、41…ドレイン側導電層、42…ドレイン側ホール、43…ドレイン側ゲート絶縁層、44…ドレイン側柱状半導体層、50…配線層、51…コンタクトプラグ、52…第1配線層、53…第2配線層、70,71…絶縁膜、81…トレンチ。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に設けられ、電気的書き換え可能な複数のメモリトランジスタを3次元状に配列してなるメモリセルアレイと、
    前記半導体基板の上方に設けられ、前記メモリセルアレイに書き込むデータを保持するラッチであって、キャパシタと、前記キャパシタに接続され、酸化物半導体層を含む第1電界効果トランジスタとを備える前記ラッチと
    を具備してなることを特徴とする不揮発性半導体記憶装置。
  2. 前記第1電界効果トランジスタは、酸化物半導体層内に設けられた一対のソース/ドレイン領域と、前記一対のソース/ドレイン領域との間に設けられ、前記一対のソース/ドレイン領域と同じ導電型のチャネル領域とを具備してなることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  3. 前記ラッチは、前記キャパシタに接続され、酸化物半導体層を含む第2電界効果トランジスタをさらに具備してなることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  4. 前記第2電界効果トランジスタは、前記酸化物半導体層内に設けられた一対のソース/ドレイン領域と、前記一対のソース/ドレイン領域との間に設けられ、前記一対のソース/ドレイン領域と同じ導電型のチャネル領域とを具備してなることを特徴とする請求項3に記載の不揮発性半導体記憶装置。
  5. 前記第1電界効果トランジスタと前記第2電界効果トランジスタとは直列接続されており、前記第1電界効果トランジスタと前記第2電界効果トランジスタとの接続ノードには前記キャパシタが接続されていることを特徴とする請求項3または4に記載の不揮発性半導体記憶装置。
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