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JP2023057995A - 階段状接点構成を備えた3次元回路構造 - Google Patents

階段状接点構成を備えた3次元回路構造 Download PDF

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Abstract

【課題】積層回路構造のエッチングとレイアウトマージンを改善して製造歩留まりを向上させる。【解決手段】ワードラインとして構成された導体のスタックを含む回路構造において、導体のスタックは、内部にメモリピラー200がスタックを通して配置されるメモリ領域を含む。メモリピラーは、データ記憶構造208、チャネル層209、ソース/ドレインラインである第1、第2の垂直導体204、5及び2の垂直導体を分離する誘電体フィルを含むコアを有し、交互絶縁層106とワードライン層104を含む回路構造内に実装される。交互絶縁層とワードライン層は、メモリアレイをサポートする各機能に使用する複数の追加の導体層191a~c上に形成される。垂直導体の少なくとも上部セクションは、交互絶縁層とワードライン層の上に配置される複数の誘電体層120の少なくとも一部を通って延在する。パターン化された導体110は、その他の回路に使用される。【選択図】図2A

Description

3次元メモリ内のワードラインなどの積層された導体を、階段状の接点構成を有する他の回路と相互接続するための回路構造に関連する技術が提示される。
集積回路は、より高い密度と相互接続性を実現するために、導体のスタックを使用して製造されている。例えば、3次元メモリでは、数十の層、場合によっては100を超える層を含むワードラインのスタックを有する回路構造が開発されている。
積層された回路構造は、特に製造の特定の段階では、細心の注意を要する可能性がある。例えば、3次元構造を製造するための1つのアプローチでは、絶縁層と犠牲層のスタックを形成し、その後、当該スタックをエッチングして回路構造を成形し、犠牲層を残したまま回路構造に有効成分を添加する。製造のある段階で、犠牲層が除去され、導電性材料に置き換えられる。一部のタイプの3次元メモリでは、犠牲層を置き換えるために使用される導電性材料は、形成される3次元メモリアレイ内のメモリセルのゲートとして機能するワードラインとして構成することができる。したがって、この手順は、ゲートリプレースメント技術と呼ばれることもある。犠牲層が除去されて置換される段階では、回路構造は非常に壊れやすく、製造歩留まりに影響を与える可能性がある。
また、これらのタイプの積層回路構造のクリティカルディメンジョンは縮小し続け、構築中の構造のエッチングとレイアウトマージンに影響を与える。
積層回路構造のエッチングとレイアウトマージンを改善できる技術を提供することが望ましい。また、積層回路構造における製造歩留まりを向上させる技術を提供することが望ましい。
積層回路構造のエッチングとレイアウトマージンを改善し、積層回路構造の製造歩留まりを向上させるための技術が提供される。
複雑な3次元回路の製造歩留まりを向上させることができる回路構造を含む技術が提示される。記載された回路構造は、動作領域および接点領域を有する導体の第1のスタックであって、第1のスタックの導体は、導体上にそれぞれのランディング領域を提供するために接点領域内に階段状配置を有する、導体の第1のスタックと、第1のスタックから分離された導体の第2のスタックであって、当該第2のスタックは、動作領域および第1のスタックの接点領域に隣接する接点領域を有する、導体の第2のスタックと、第1のスタック内の導電層のランディング領域を、第2のスタックの接点領域内のビア内のスタック貫通導体に接続する接続回路であって、スタック貫通導体は、スタックの下の回路に接続する、接続回路とを含む。
第1のスタックの動作領域(例えば、メモリセルを含むメモリ領域)を通る垂直ピラーの第1のアレイと、第2のスタックの動作領域を通る垂直ピラーの第2のアレイとを含む回路構造を実装することができる。接続回路は、第1のスタックの接点領域内の複数の層間コネクタであって、複数の層間コネクタ内の層間コネクタは、第1のスタック内の導体上のそれぞれのランディング領域に接触し、第1および第2のスタック上のパターン化された導体まで延在する、複数の層間コネクタを含むことができる。また、パターン化された導体は、第1のスタックの接点領域内の複数の層間コネクタ内の層間コネクタから第2のスタックの接点領域内のスタック貫通導体へのリンクを含むことができる。
第1のスタックの接点領域内に複数の構造的垂直ピラーを含む回路構造を実装することができる。
複数の構造的垂直ピラー内の構造的垂直ピラーは、第1のレイアウト領域を有するビア内に配置することができ、複数のスタック貫通導体内のスタック貫通導体は、第2のレイアウト領域を有するビア内に配置することができ、第2のレイアウト領域は第1のレイアウト領域よりも大きい。一例では、回路構造は、第1のスタック内の特定の導体のランディング領域内のスタックを通るそれぞれのビア内に2つの構造的ピラーを含むことができる。
回路構造は、構成の例示的な組合せにおいて、動作領域および接点領域を有する導体の第1のスタックであって、第1のスタックの導体は、導体上にそれぞれのランディング領域を提供するために接点領域内に階段状配置を有する、導体の第1のスタックと、第1のスタックから分離された導体の第2のスタックであって、当該第2のスタックは、動作領域および第1のスタックの接点領域に隣接する接点領域を有する、導体の第2のスタックと、第1のスタックの動作領域を通る垂直ピラーの第1のアレイと、第2のスタックの動作領域を通る垂直ピラーの第2のアレイであって、第1および第2のアレイ内の垂直ピラーは、第1のレイアウト領域を有する第1のビア内にメモリ構造を含む、第1のアレイおよび第2のアレイと、第1のスタックの接点領域内の複数の層間コネクタであって、複数の層間コネクタ内の層間コネクタは、第1のスタック内の導体上のそれぞれのランディング領域に接触し、第1および第2のスタック上のパターン化された導体まで延在する、複数の層間コネクタとを含むことができる。第2のスタックの接点領域内の複数のスタック貫通導体であって、スタック貫通導体は、パターン化された導体から第1および第2のスタックを越えて第2のスタックの下の回路まで延在する、複数のスタック貫通導体とを含むことができる。この例示的な組合せにおけるパターン化された導体は、第1のスタックの接点領域内の複数の層間コネクタ内の層間コネクタから第2のスタックの接点領域内の複数のスタック貫通導体内のスタック貫通導体へのリンクを含む。
2出口構成では、第2のスタックは、第2のスタックの動作領域の第2の側に第2の接点領域を有し、第2のスタックの導体は、導体上にそれぞれのランディング領域を提供するために第2の接点領域内に階段状配置を有し、第1のスタックは、第1のスタックの動作領域の第2の側に第2の接点領域を有し、第1のスタックの第2の接点領域は、第2のスタックの第2の接点領域に隣接しており、回路構造は、第2のスタックの第2の接点領域内の第2の複数の層間コネクタであって、第2の複数の層間コネクタ内の層間コネクタは、第2のスタック内の導体上のそれぞれのランディング領域に接触し、第1および第2のスタック上のパターン化された導体まで延在する、第2の複数の層間コネクタと、第1のスタックの第2の接点領域内の複数のスタック貫通導体であって、スタック貫通導体は、パターン化された導体から第1および第2のスタックを越えて第1のスタックの下の回路まで延在する、複数のスタック貫通導体とを含むように、この例示的な組合せを拡張することができる。パターン化された導体は、第2のスタックの第2の接点領域内の複数の層間コネクタ内の層間コネクタから第1のスタックの第2の接点領域内の複数のスタック貫通導体内のスタック貫通導体へのリンクを含む。
3次元メモリなどの複雑な回路の製造歩留まりを向上させる回路構造を提供する技術が提示される。回路構造は、例えば、ゲートリプレースメント製造プロセス中の安定性を向上させることができる。図4と同様の構造では、製造シーケンスで使用される犠牲材料を除去した後のスタックA~Dの傾斜を防ぐことができる。この技術は、3次元構造の階段状接点領域内のワードラインなどの導体を、スタックの下の回路に接続するためのスタック貫通ビアに接続するためのブリッジを提供する。回路構造には、製造中のエッチングプロセスウィンドウとアライメントウィンドウを改善する拡大されたスタック貫通ビアが含まれる。回路構造には、ランディングパッドに接触する層間コネクタと、隣接する導体スタック内のスタック貫通導体との交互レイアウトが含まれる。このアプローチにより、このタイプの回路に必要な上にある導体のレイアウト配置と密度が向上する。
提示された技術の他の態様および利点は、以下の図面、詳細な説明、および特許請求の範囲をレビューすることで理解することができる。
スタックの下の回路に接続するためのメモリアレイの接点領域内のスタック貫通ビア(TSV)を含む、集積回路メモリデバイスの簡略化されたブロック図である。
図1と同様のメモリデバイスで使用可能な導体のスタックを含む回路構造の図の概略図である。
図2Aと同様の回路構造のメモリピラーおよびセル構造を示している。 図2Aと同様の回路構造のメモリピラーおよびセル構造を示している。
図2Bおよび図2Cと同様のメモリセルの動作を示している。
NORアーキテクチャまたはANDアーキテクチャメモリの場合に図2A~図2Cに示されるように実装されたメモリセルのアレイの概略回路図である。
レイアウト図において、メモリセル領域および階段状領域を含むメモリ構造の一部を示している。
第2の接点領域が第1の接点領域に相補的である、第1および第2の接点領域を有する図3のレイアウトの拡大図を示している。
図4の線5-5で(スタックDの第2の接点領域に沿って)切断された構造の断面図である。
図4の線6-6で(スタックDの第2の接点領域およびスタックCの第2の接点領域を横切って)切断された構造の断面図である。
レイアウト図において、垂直NANDストリングを含むメモリセル領域と、階段状領域とを含むメモリ構造の一部を示している。
提示された技術の実施形態の詳細な説明は、図1~図7を参照して提供される。
図1は、3次元メモリアレイ160を含む集積回路メモリデバイス100の簡略化されたブロック図である。この技術は様々なタイプのメモリアレイに適用できるが、本明細書で説明する例には、NORまたはANDアーキテクチャで構成された3次元フラッシュメモリが含まれる。メモリデバイス100は、3次元メモリアレイ160をサポートする周辺回路を含む。周辺回路は、いくつかの例では、コマンドデコード、読み取り、消去およびプログラム操作、入出力操作、アドレス生成、メモリ管理などを含む、デバイスに必要な操作の実行に使用される、例えばステートマシンなどの論理回路を含むコントローラ110を含む。周辺回路は、メモリ操作などで使用するために、集積回路全体にバイアス電圧および供給電圧を生成および分配するバイアス装置供給電圧回路111を含む。また、入出力I/Oインターフェース119は、オフチップから入力データを受信し、ライン115で入力データをオンチップリソースに送信し、ライン116上のオンチップリソースから出力データを受信し、出力データをオフチップに送信する。
この例では、アドレスは、3次元メモリアレイ160からのデータライン165に結合されたカラムデコーダ170、およびこの例では、ワードライン145に結合されている3次元メモリアレイ160の行のデコーダ/ドライバ140に分配されたライン130上のコントローラ110によって提供される。カラムデコーダ170は、ライン175によってセンスアンプおよびページバッファ180に結合されている。この例では、センスアンプおよびページバッファ180は、ライン185によってキャッシュ190に結合されている。キャッシュ190は、データ出力ライン116に結合されている。
本明細書に記載の技術では、周辺回路の少なくとも一部は、3次元メモリアレイ160の下に実装されている。これは、例えば、アレイ回路構造の下でCMOSを使用して実現できる。このブロック図では、デコーダ/ドライバ140がアレイの下に実装されている。3次元メモリアレイ160は、以下にワードラインとして説明される例で構成される導体の複数のスタックを含むメモリ構造を含む。3次元メモリアレイ160の下の回路に接続するために、複数のスタック貫通ビアTSVが、メモリ構造の接点領域に実装されている。
図2A~図2Dは、図1を参照して上記のように実装できるANDアーキテクチャのフラッシュメモリデバイスに適した3次元メモリ構造を示している。
図2Aは、ワードラインとして構成された導体のスタックを含む回路構造の断面図である。導体のスタックは、内部にメモリピラー(例えば、200)がスタックを通して配置されるメモリ領域を含む。この例では、メモリピラー200は、データ記憶構造208、チャネル層209、およびソース/ドレインラインとして構成された第1の垂直導体204、ソース/ドレインラインとして構成された第2の垂直導体205、および第1および第2の垂直導体を分離する誘電体フィルを含むコアを含む。
導体のスタックは、交互絶縁層106およびワードライン層104を含む回路構造内に実装される。交互絶縁層106およびワードライン層104は、バイアス電圧の供給、トランジスタゲートの選択などを含む、メモリアレイをサポートする様々な機能に使用することができる複数の追加の導体層191a、191b、191c上に形成される導体のスタックを形成する。
複数の誘電体層120が、交互絶縁層106およびワードライン層104のスタック上に配置される。垂直導体204、205の少なくとも上部セクションは、誘電体層120の少なくとも一部を通って延在する。上にあるパターン化された導体は、グローバルビットライン、ソースライン、およびメモリの動作をサポートするその他の回路用に使用される。
誘電体層193は、スタックの下、およびアレイの下の回路の上に配置される。
導体のスタックは、接点領域内に階段状に構成され、スタック内の各々のワードライン層上にランディング領域を形成し、そこで対応する導体のランディング領域からアレイの上にあるパターン化された導体110まで延在する垂直導体(例えば、107)を使用して接触が行われ得る。また、図示のように、垂直導体108は、下にある導体層(例えば、191a)を上にあるパターン化された導体層に接続することができる。パターン化された導体110は、本明細書の例に記載されているように、スタックの下に配置することができる周辺回路まで延在する。
概略的に図示される回路構造は、トランジスタおよびパターン化された1つの導体層または複数の層を含む、基板101上のアンダーアレイ回路103を含み、これは、アレイの周辺回路の少なくともいくつかの部分を提供することができる。
ここで、図2Bおよび図2Cを参照すると、メモリピラー200の構造が説明されている。上記のように、メモリピラー200の形成に使用されるビア内に配置された構造は、ピラー200の垂直開口部の内側および第1の側の第1の垂直導体204と、ピラー200の垂直開口部の内側および第2の側の第2の垂直導体205とを含む。第1および第2の垂直導体204、205は、ピラー200の垂直開口部の上部からピラー200の垂直開口部の下部まで延在し、絶縁充填層211によって互いに分離されている。接触プラグ215および216は、垂直導体204および205を、上にあるビットライン導体217およびソースライン導体218に接続する。
図2Bおよび図2Cに示されるように、ピラー200内の垂直開口部内に配置された構造は、いわゆるSONOS、BE-SONOS、および関連技術を使用して実装される誘電体電荷蓄積構造などのデータ記憶構造208を含む。データ記憶構造208は、ピラー200の垂直開口部内でZ方向に延在する。データ記憶構造208は、トンネリング層、電荷トラップ層、およびブロッキング層を有する多層誘電体を含むことができる。トンネリング層は、酸化ケイ素、または酸化ケイ素/窒化ケイ素の組合せ(例えば、酸化物/窒化物/酸化物またはONO)を含むことができる。電荷トラップ層は、電荷をトラップすることができる窒化ケイ素または他の材料を含むことができる。ブロッキング層は、酸化ケイ素、酸化アルミニウム、および/またはそのような材料の組合せを含むことができる。データ記憶構造208(トンネリング層/電荷トラップ層/ブロッキング層)は、上で論じたように、材料の任意の異なる組合せを有することができる。いくつかの例では、データ記憶構造208は、ポリシリコン電荷トラップ層を有するフローティングゲートを使用して実装され得る。
ANDメモリ構造102のメモリセル220について説明する。メモリセル220は、ピラー200の垂直開口部とワードライン層104との交差点(交点)に配置される。図2Cは、図2Bの線A~Aで切り取られた断面におけるメモリセル220を示している。メモリセル220は、データ記憶構造208を取り囲むワードライン層104、チャネル層209、第1の垂直導体204、および第2の垂直導体205を含む。絶縁充填層211は、チャネル層209によって囲まれ、第1の垂直導体204、第2の垂直導体205によって占有されていないギャップ内に充填される。
図2Bおよび図2Cに示されるように、チャネル層209は、ピラー200内の垂直開口部の周囲の周りのデータ記憶構造208の内面に配置される。チャネル層209は、データ記憶構造208と第1の垂直導体204との間にある。また、チャネル層209は、データ記憶構造208と第2の垂直導体205との間にある。チャネル層209は、第1の垂直導体204と第2の垂直導体205との間の開口部の周囲の周りの領域内の絶縁充填層211とデータ記憶構造208との間にある。一例では、チャネル層209は、少なくともワードライン層104のレベルで存在する。チャネル層209は、メモリセルの動作中の電荷輸送に使用される、ポリシリコン、ゲルマニウム、またはシリコン/ゲルマニウムなどの半導体層を含む。
図2Bおよび図2Cに見られるように、ワードライン層104は、メモリ構造102内でゲートを構成する。チャネル層209は、ピラー200内の垂直開口部の第1の側に第1の垂直導体204との接点S/D 221aを有し、ピラー200内の垂直開口部の第2の側に第2の垂直導体205との接点S/D 221bを有する。図2Cに示されるように、チャネル層209が第1の垂直導体204および第2の垂直導体205と接続するピラー200の反対側の接点は、メモリセル220のソース/ドレイン端子として機能する。
図2Cに示されるように、チャネル領域は、メモリセル220のチャネル層209内にある。チャネル領域は、ピラー200内の垂直開口部の周囲の周りに延在する。矢印203は、接点S/D 221aおよびS/D 221bにおけるソース/ドレイン端子(第1の垂直導体204/第2の垂直導体205)間のチャネル領域内の電流流路を示している。したがって、メモリセル220は、垂直導体204、205の方向に垂直な水平チャネルを有する。この構成では、ピラー200の垂直開口部のz方向に沿って一列にメモリセルが配置されている。ピラー200の同じ垂直開口部内のメモリセルは、第1の垂直導体204と第2の垂直導体205との間に電気的に並列に接続されている。
メモリセルの動作の説明については、図2C1を参照する。例えば、3つの連続するメモリセル220a、220b、220cは、図2C1に示され、ラベルが付けられており、3つの連続するメモリセル220a、220b、220cは、垂直導体204、205間で並列に結合されている。読み取り動作中にメモリセル220bが読み取られると仮定する。図2Cに関して説明したように、メモリセルのチャネル層209のチャネル領域は水平である。選択されたメモリセル220bのワードライン層104に読み取り電圧が印加され、選択されていないメモリセル220a、220cのチャネル領域はオフにされる。メモリセル220bに記憶されたデータに応じて、電流は、垂直導体205から、メモリセル220bのチャネル領域を経由して、垂直導体204(図中太い矢印を使用して示される電流の経路)に流れることができ、その後、読み取り操作中に検出することができる。
図2Dは、図2A~図2C1と同様のメモリ構造からなるメモリアレイの回路図である。複数のビット線(例えば、BLnおよびBL(n+1))が、メモリピラー内のそれぞれの垂直導体上に配置され、接続される。第1のスタック「i」のワードラインは、メモリピラーが貫通する水平導体として実装される。第2のスタック「i+1」のワードラインは、メモリピラーが貫通する水平導体として実装される。複数のビットラインは、図2Dに示される第1のX方向において、スタック(例えば、WL(i)mおよびWL(i)(m+1))内の複数のワードラインに直交する第2の方向(Y方向)に延在する。第1のX方向もまた、垂直導体204、205が延在するZ方向に垂直である。複数のソースラインは、第1の方向(X方向)で複数のワードライン(例えば、WL(i)mおよびWL(i)(m+1))に直交する第2の方向(Y方向)に延在する。
各々のメモリピラー内の垂直導体204、205は、ソースラインSLnおよびビットラインBLn、ソースラインSL(n+1)およびビットラインBL(n+1)のそれぞれのものに結合されている。各々の層において、個々のワードラインWL(例えば、ワードライン層104)が配置され、複数のメモリピラーによって貫通される。メモリセルは、ワードラインとメモリピラーの交点に配置される。
例えば、ワードラインWL(i)mとWL(i)(m+1)のスタックは、交互絶縁層(図示せず)と交互配置される。第1のメモリセルは、ワードラインWL(i)m、ソースラインSLn、およびビットラインBLnの交点で形成される。第2のメモリセルは、ワードラインWL(i)(m+1)、ソースラインSLn、およびビットラインBLnの交点に形成される。第1および第2のメモリセルは並列に結合されている。第3のメモリセルは、ワードラインWL(i)m、ソースラインSL(n+1)、ビットラインBL(n+1)の交点に形成される。第4のメモリセルは、ワードラインWL(i)(m+1)、ソースラインSL(n+1)、ビットラインBL(n+1)の交点に形成される。第3および第4のメモリセルは並列に結合されている。同様に、図2Dに示すように、WL(i+1)mとWL(i+1)(m+1)、およびそれぞれのソースラインとビットラインの交点に4つのメモリセルが形成される。
本明細書で説明されるアンダーアレイ回路およびスタック貫通ビア技術は、図2A~図2Dを参照して説明されるようなメモリ構造に適用可能である。図3~図6は、図2A~図2Dと同様のメモリ構造に適用される実施形態を示している。ただし、本明細書で説明するアンダーアレイ回路およびスタック貫通ビア技術は、いくつかの例として、垂直NAND構造と交点相変化メモリ構造が含まれる他のタイプのメモリ構造、およびメモリとして機能しない非回路にも適用できる。
図3は、メモリセル領域と接点領域を含むメモリ構造の一部をレイアウト図で示している。図示の部分は、スタックA~スタックDとラベル付けされた導体の4つのスタックを含む。スタックは、絶縁トレンチ(例えば、360、361)によって分離される。スタックは、幅が900nmのオーダーであり、幅が150nmのオーダーのトレンチによって分離され得る。
この例では、メモリセル領域は、上記と同様のメモリピラーを含む。スタックのメモリセル領域には、各々のスタック内にメモリピラーの2つの行(例えば、スタックC内の375、376)がある。メモリピラーの行は、上にあるビットラインとソースラインのレイアウトの密度を高めることができるパターンにオフセットされる。
接点領域は階段状の構造を含み、これはこの例ではワードラインとして構成された各々の導電層にランディング領域を提供する。図3では、段1~段4の4つの段が示されているが、構造には、ワードライン層ごとに1つずつ、N個の段を含めることができる。ランディング領域は、それぞれの段での導電層の露出面である。
スタックAおよびスタックCでは、層間コネクタ(例えば、スタックAの301、311)が各々のそれぞれの段に配置され、段で露出した対応する導電層のランディング領域に接触し、上にあるパターン化された導体層(例えば、350、351)まで延在する。交互のスタック、スタックBとスタックDでは、スタック貫通ビア(例えば、303)が各々のそれぞれの段を貫通して配置され、スタックの下方の回路から上にあるパターン化された導体層(例えば、350、351)まで延在するスタック貫通導体(例えば、スタックBの302、312)を含む。
メモリピラー(例えば、370、371)は、第1のレイアウト領域を有するスタックを介して第1のビア内に形成される。スタック貫通ビア303は、第1のレイアウト領域よりも大きい第2のレイアウト領域を有する。スタック貫通ビアにより大きな第2のレイアウト領域を利用することにより、スタック貫通ビア内部にスタック貫通導体302、312を形成するための製造において、より大きなアライメントマージンおよび拡大されたエッチングプロセスウィンドウが提供される。
図示のレイアウトでは、導電層上のランディングパッドに接触する層間コネクタ(例えば、301、311)は、メモリセル領域内のメモリピラーの行とほぼアライメントされた2つの行に配置される。したがって、層間コネクタ301は、同じスタック内のメモリピラーの下行とアライメントされ、層間コネクタ311は、同じスタック内のメモリピラーの上行とアライメントされる。
また、構造的ピラー(例えば、スタックAの305、306)は、各層のランディング領域を介して、メモリセル領域のメモリピラーの行とほぼアライメントされた行内に、層間コネクタ301、311とは反対のパターンに配置される。したがって、スタックAおよびスタックCの各々のランディング領域は、層間コネクタ(例えば、301)および2つの構造的ピラー(例えば、305、306)を含む。構造的ピラー305、306は、メモリピラー370、371と同じレイアウト領域を有することができる。図示の例では、構造的ピラー305、306は、層間コネクタ301の中心からスタックの長軸に垂直に引かれた線の反対側に対称的に配置され、層間コネクタ301は、メモリピラーの下行にアライメントされたランディング領域の第1の側にあり、構造的ピラー315、316は、層間コネクタ311の中心からスタックの長軸に垂直に引かれた線の反対側に対称的に配置され、層間コネクタ311は、メモリピラーの上行にアライメントされたランディング領域の第2の側にある。レイアウトの対称性は、ゲートリプレースメントプロセス中の構造の安定性に寄与する可能性がある。提示された技術は、ここで説明されるように、層間導体を有する階段状接点構造のランディング領域内に構造的ピラーの対称レイアウトを提供し、これは、隣接するスタック内でスタック貫通ビアを使用するレイアウトとは独立して、組み合わせて適用できる。
ゲートリプレースメント製造技術では、スタックが絶縁層を備えた交互犠牲層を含む間に、スタック貫通ビア、構造的ピラー305、306用のビア、およびメモリピラー370、371用のビアを作製することができる。また、マスキング、エッチング、充填の各々のステップを共有するプロセスで作製することもできる。マスキング、エッチング、および充填のステップの後、構造的ピラー305、306、およびスタック貫通ビア303は、材料で充填されて、ゲートリプレースメントプロセスから隔離され、プロセス中に構造的支持を提供するピラーを形成することができる。スタック貫通ビア内の層間コネクタ(例えば、301)およびスタック貫通導体(例えば、302)の形成は、犠牲材料の除去から残されたボイドをワードライン材料で補充した後に行うことができる。
結果として、スタック貫通ビア、構造的ピラー用のビア、およびメモリピラーは、犠牲材料を除去し、構造内のボイドを導電性材料で再充填した後、構造に構造的支持を提供する。したがって、本明細書に記載された構造の構成は、独立しておよび組み合わせて、ゲートリプレースメントプロセス中の構造の脆弱性を低減し、製造歩留まりを向上させることができる。
図示のレイアウトでは、メモリセル領域(または他の実施形態では他の形態の動作領域)および接点領域を有する導体の第1のスタックは、接点領域内において階段状配置を有して、導体にそれぞれのランディング領域を提供するように配置される。導体の第2のスタックは、第1のスタックから分離されており、メモリセル領域(または他の形態の動作領域)と、第1のスタックの接点領域に隣接する接点領域とを有する。第1のスタック内の導電層のランディング領域を、第2のスタックの接点領域内のビア内のスタック貫通導体に接続し、内部でスタック貫通導体が、スタックの下方の回路に接続する、接続回路が提供される。
追加の構造的支持のために、第1のスタックには構造的ピラーが含まれ、この場合、メモリピラーと同じレイアウト領域を有するランディング領域ごとに2つ含まれる。構造的ピラーは回路機能を提供しないが、ゲートリプレースメントプロセスを使用した製造中など、第1のスタックを支持する。
図4は、第2の接点領域が第1の接点領域に相補的である、第1および第2の接点領域を有する図3のレイアウトの拡大図を示している。図4に見られるように、スタックBとスタックDは、スタックAおよびスタックCの接点領域(ワードライン接点領域401Aおよび401C)内の層間コネクタをスタックの下の回路へ接続するのに役立つ、第1の接点領域内(TSV領域401Bと401Dを参照)のランディング領域内の拡大されたスタック貫通ビアとスタック貫通導体を有する。第2の接点領域では、レイアウトは相補的であるため、スタックAおよびスタックCは、スタックBおよびスタックDの接点領域(ワードライン接点領域402Bおよび402D)内の層間コネクタをスタックの下の回路へ接続するのに役立つ、第2の接点領域内(例えば、TSV領域402Aと402C)のランディング領域内の拡大されたスタック貫通ビアとスタック貫通導体を有する。また、図4に見られるように、高密度ビットライン378は、メモリセル領域の上にあり、メモリピラー内の垂直導体に接触する。
図4は、接点領域で使用されるスタック貫通ビアの直径DTSVが、メモリピラービアの直径DMPよりも大きいことを示している。この例では、直径DTSVは直径DMPの約2倍であるため、レイアウト領域がはるかに大きくなり、スタック貫通ビア内部にスタック貫通導体を形成するために前述したように、拡大されたアライメントマージンと拡大されたエッチングプロセスウィンドウが提供される。
図4に示すように、隣接するスタックのワードラインには、アレイの反対側に周辺回路への出口があり、2出口レイアウトになっている。この2出口レイアウトは、隣接するスタック内のスタック貫通導体へのコネクタを含む、接続回路のためのレイアウトの制約を緩和できる。
図5および図6は、線5-5(スタックDの第2の接点領域)および線6-6(スタックDの第2の接点領域とスタックCの第2の接点領域との間)でそれぞれ切り取られた図4の構造の断面図である。
図5は、スタックDの接点領域の一部の断面図である。回路構造は、図4と同様のメモリ構造においてワードラインとして構成された複数の導電層504D-1~504D-Nを含む。導電層591a~591cは、この例ではワードラインとして構成された層504D-1~504D-Nの下に配置される。下にある絶縁層593は、スタックの下にある回路の一部であるパターン化された導体層410の上にある。パターン化された導体層410に加えて、アレイ内の特定のスタックの下にあるトランジスタなどの能動部品が存在する場合と存在しない場合がある。図5では、第1の導電層504D-1上の第1のランディング領域は、接触プラグ521および上にあるパターン化された導体522まで上方に延在する層間コネクタ520によって接触される。第3の導電層504D-3上の第2のランディング領域は、層間コネクタ530によって接触され、これは、接点プラグ531まで上方に延在して、上にあるパターン化された導体532まで延在する。この断面では、構造的ピラー501および502は、第1の導電層504D-1および第3の導電層504D-3上のランディング領域間で、第2の導電層504D-2のランディング領域を貫通して配置される。第2の導電層504D-2の層間導体は、この図の第1の接点領域内において、メモリ領域の反対側に提供することができる。
構造的ピラー501および502は、例えば、メモリピラー内にチャネル層を形成するために使用される半導体材料の層、メモリピラー内にメモリ材料層を形成するために使用されるメモリ材料の層、またはその両方を含む、メモリピラーの製造中に形成されるライナー510を含むことができる。また、構造的ピラー501および502は、スタックの製造に使用されるゲートリプレースメントプロセス中に安定した構造を形成するように、ライナー510の内部に充填することができる。この例では、導電性コア512が、メモリピラーの製造中に形成され得る構造的ピラー501および502の内側に示されている。しかしながら、この導電性コア512は、回路構造の絶縁層593内に延在し、回路機能を実行しない。層511は、スタックの形成前に堆積される、エッチング停止層として使用される材料であり得る。
図6は、スタックの側部に絶縁トレンチ660、661、662を備えた、スタックDおよびスタックCの第2の接点領域を横切る断面図である。導電層504D-1および504D-2は、これらがこの図に埋め込まれていることを表すために薄い境界線で示され、第3の導電層504D-3のランディング領域を通る断面を示している。層間コネクタ530は、第3の導電層504D-3のランディング領域から導電性プラグ531まで上方に、そしてパターン化された導体532まで上方に延在する。
隣接するスタックCは、複数の導電層504C-1~504C-Nを含む。スタック貫通ビア610は、層504C-3のランディング領域を貫通して配置される。スタック貫通導体612は、スタック貫通ビア610内部に配置され、パターン化された導体層650およびトランジスタまたは他の能動部品651を含む、スタックの下方の回路から延在する。スタックの下の回路は、メモリアレイの周辺回路を形成するために使用できる。スタック貫通ビア610は、例えば、メモリピラー内にチャネル層を形成するために使用される半導体材料の層、メモリピラー内にメモリ材料層を形成するために使用されるメモリ材料の層、または両方を含む、メモリピラーの製造中に形成されるライナー611を含む構造で充填することができる。また、スタック貫通ビア610は、ライナー611の内側に充填することができるので、スタックの製造に使用されるゲートリプレースメントプロセス中などの製造中に安定した構造を形成する。導電性コアは、スタック貫通ビア610内部に垂直スタック貫通導体612を提供し、これは、より大きなアライメントおよびエッチングプロセスウィンドウを利用して、拡大されたスタック貫通ビア内部のゲートリプレースメントプロセス後に形成され得る。スタック貫通導体612は、導電性プラグ631によってパターン化された導体532に接続され、第3の導電層504D-3をアンダースタック回路(650、651、652、653)に接続する。
図7は、図3の形式のレイアウト図で、NANDメモリ動作領域を含む代替メモリ構造の一部を示している。したがって、図示のように、構造は、垂直NANDストリングを有するメモリセル領域と、接点領域とを含む。図示の部分は、スタックA~スタックDとラベル付けされた導体の4つのスタックを含む。スタックは、絶縁トレンチ(例えば、760、761)によって分離される。
この例では、メモリセル領域は、NANDストリングとして機能するように構成されたメモリピラーを含み、その一例は、2020年5月5日に発行された、Leeらによる、米国特許10,644,018号である「複数のより低い選択ゲートを有する3次元メモリ(3D MEMORY HAVING PLURAL LOWER SELECT GATES)」で説明されており、参照により本明細書に完全に記載されているかのように組み込まれる。図示のNANDストリング構造では、メモリピラーは垂直チャネルを含み、ビットラインに接続される各々のピラーの垂直チャネルへの接触が行われる。図3の例のように、スタックのメモリセル領域には、各々のスタック内にメモリピラーの2つの行(例えば、スタックCの775、776)がある。メモリピラーの行は、上にあるビットラインとソースラインのレイアウトの密度を高めることができるパターンにオフセットされる。
接点領域は階段状の構造を含み、これはこの例ではワードラインとして構成された各々の導電層にランディング領域を提供する。図7には、段1~段4の4つの段が示されているが、構造には、ワードライン層ごとに1つずつ、N個の段差を含めることができる。ランディング領域は、それぞれの段での導電層の露出面である。
スタックAおよびスタックCでは、層間コネクタ(例えば、スタックAの701、711)は、各々のそれぞれの段に配置され、段で露出された対応する導電層のランディング領域に接触し、上にあるパターン化された導体層(例えば、750、751)まで延在する。交互のスタック、スタックBとスタックDでは、スタック貫通ビア(例えば、703)が各々のそれぞれの段を貫通して配置され、スタックの下方の回路から上にあるパターン化された導体層(例えば、750、751)まで延在するスタック貫通導体(例えば、スタックBの702、712)を含む。図示のNAND構造では、層間導体780、781、782、783、および784は、スタック間のスリット内に配置されたビア内に配置され、NAND回路の下にある共通ソースラインに接続する。
メモリピラー(例えば、770、771)は、第1のレイアウト領域を有するスタックを貫通する第1のビア内に形成される。スタック貫通ビア703は、第1のレイアウト領域よりも大きい第2のレイアウト領域を有する。スタック貫通ビアにより大きな第2のレイアウト領域を利用することにより、スタック貫通ビア内部にスタック貫通導体702、712を形成するための製造において、より大きなアライメントマージンおよび拡大されたエッチングプロセスウィンドウが提供される。
図示のレイアウトでは、導電層上のランディングパッドに接触する層間コネクタ(例えば、701、711)は、メモリセル領域内のメモリピラーの行とほぼアライメントした2行に配置されている。したがって、層間コネクタ701は、同じスタック内のメモリピラーの下行とアライメントされ、層間コネクタ711は、同じスタック内のメモリピラーの上行とアライメントされる。
また、構造的ピラー(例えば、スタックAの705、706)は、各層のランディング領域を介して、メモリセル領域内のメモリピラーの行とほぼアライメントした行内に、層間コネクタ701、711とは反対のパターンで配置される。したがって、スタックAおよびスタックCの各々のランディング領域は、層間コネクタ(例えば、701)および2つの構造的ピラー(例えば、705、706)を含む。構造的ピラー705、706は、メモリピラー770、771と同じレイアウト領域を有することができる。図示の例では、構造的ピラー705、706は、層間コネクタ701の中心からスタックの長軸に垂直に引かれた線の反対側に対称的に配置され、層間コネクタ701は、メモリピラーの下行とアライメントされたランディング領域の第1の側にあり、構造的ピラー715、716は、層間コネクタ711の中心からスタックの長軸に垂直に引かれた線の反対側に対称的に配置され、層間コネクタ711は、メモリピラーの上行にアライメントされたランディング領域の第2の側にある。レイアウトの対称性は、ゲートリプレースメントプロセス中の構造の安定性に寄与する可能性がある。提示された技術は、ここで説明されるように、層間導体を有する階段状接点構造のランディング領域内に構造的ピラーの対称レイアウトを提供し、これは、隣接するスタック内でスタック貫通ビアを使用するレイアウトとは独立して、組み合わせて適用できる。
ゲートリプレースメント製造技術では、スタック貫通ビア、構造的ピラー705、706用のビア、層間導体780~784用のビア、およびメモリピラー770、771用のビアを、スタックが絶縁層を備えた交互犠牲層で構成されている間に作製することができる。また、マスキング、エッチング、充填の各々のステップを共有するプロセスで作製することもできる。マスキング、エッチング、および充填のステップの後、構造的ピラー705、706、およびスタック貫通ビア703は、材料で充填されて、ゲートリプレースメントプロセスから隔離され、プロセス中に構造的支持を提供するピラーを形成することができる。スタック貫通ビア内の層間コネクタ(例えば、701)およびスタック貫通導体(例えば、702)の形成は、犠牲材料の除去から残されたボイドをワードライン材料で補充した後に行うことができる。
結果として、スタック貫通ビア、構造的ピラー用のビア、およびメモリピラーは、犠牲材料を除去し、構造内のボイドを導電性材料で再充填した後、構造に構造的支持を提供する。したがって、本明細書に記載された構造の構成は、独立しておよび組み合わせて、ゲートリプレースメントプロセス中の構造の脆弱性を低減し、製造歩留まりを向上させることができる。
図示のレイアウトでは、メモリセル領域(または他の実施形態では他の形態の動作領域)および接点領域を有する導体の第1のスタックは、接点領域内において階段状配置を有して、導体にそれぞれのランディング領域を提供するように配置される。導体の第2のスタックは、第1のスタックから分離されており、メモリセル領域(または他の形態の動作領域)と、第1のスタックの接点領域に隣接する接点領域とを有する。第1のスタック内の導電層のランディング領域を、第2のスタックの接点領域内のビア内のスタック貫通導体に接続し、内部でスタック貫通導体が、スタックの下方の回路に接続する、接続回路が提供される。
追加の構造的支持のために、第1のスタックには構造的ピラーが含まれ、この場合、メモリピラーと同じレイアウト領域を有するランディング領域ごとに2つ含まれる。構造的ピラーは回路機能を提供しないが、ゲートリプレースメントプロセスを使用した製造中など、第1のスタックを支持する。
3次元メモリなどの複雑な回路の製造歩留まりを向上させる回路構造を提供する技術が提示される。回路構造は、例えば、ゲートリプレースメント製造プロセス中の安定性を向上させることができる。図4と同様の構造では、製造シーケンスで使用される犠牲材料を除去した後のスタックA~Dの傾斜を防ぐことができる。この技術は、3次元構造の階段状接点領域内のワードラインなどの導体を、スタックの下の回路に接続するためのスタック貫通ビアに接続するためのブリッジを提供する。回路構造には、製造中のエッチングプロセスウィンドウとアライメントウィンドウを改善する拡大されたスタック貫通ビアが含まれる。回路構造には、ランディングパッドに接触する層間コネクタと、隣接する導体スタック内のスタック貫通導体との交互レイアウトが含まれる。このアプローチにより、このタイプの回路に必要な上にある導体のレイアウト配置と密度が向上する。
本発明の回路構造は、3次元メモリに適用することができる。
本発明は、上記に詳述された好ましい実施形態および実施例を参照することによって開示されるが、これらの実施例は、限定的な意味ではなく例示的な意味で意図されていることを理解すべきである。当業者は、修正および組合せを容易に行うことができ、その修正および組合せは、本発明の趣旨および以下の特許請求の範囲の範囲内であると考えられる。
100 メモリデバイス
101 基板
102 メモリ構造
103 アレイ回路
104 ワードライン層
106 交互絶縁層
108 垂直導体
110 コントローラ
111 バイアス装置供給電圧回路
115 ライン
116 ライン
119 入出力I/Oインターフェース
120 誘電体層
130 ライン
140 デコーダ/ドライバ
145 ワードライン
160 3次元メモリアレイ
165 データライン
170 カラムデコーダ
175 ライン
180 ページバッファ
185 ライン
190 キャッシュ
191a 追加の導体層
191b 追加の導体層
191c 追加の導体層
193 誘電体層
200 メモリピラー
203 矢印
204 第1の垂直導体
205 第2の垂直導体
208 データ記憶構造
209 チャネル層
211 絶縁充填層
215 コンタクトプラグ
216 コンタクトプラグ
217 上にあるビットラインのライン導体
218 ソースライン導体
220 メモリセル
220a 3つの連続したメモリセル
220b メモリセル
220c 3つの連続したメモリセル
301 層間コネクタ
302 スタック貫通導体
303 スタック貫通ビア
305 構造的ピラー
306 構造的ピラー
311 層間コネクタ
312 スタック貫通導体
315 構造的ピラー
316 構造的ピラー
370 メモリピラー
371 メモリピラー
378 高密度ビットライン
401A ワードライン接点領域
401B TSV領域
401C ワードライン接点領域
401D TSV領域
402A TSV領域
402B ワードライン接点領域
402C TSV領域
402D ワードライン接点領域
410 パターン化された導体層
501 構造的ピラー
502 構造的ピラー
504C 導電層
504C-1 導電層
504C-3 層
504D 層
504D-1 層
504D-2 第2の導電層
504D-3 第3の導電層
510 ライナー
511 層
512 導電性コア
520 層間コネクタ
521 接点プラグ
522 上にあるパターン化された導体
530 層間コネクタ
531 接点プラグ
532 パターン化された導体
591a 導電層
591c 導電層
593 絶縁層
610 スタック貫通ビア
611 ライナー
612 スタック貫通導体
631 導電性プラグ
650 パターン化された導体層
651 能動部品
660 絶縁トレンチ
661 絶縁トレンチ
662 絶縁トレンチ
701 層間コネクタ
702 スタック貫通導体
703 スタック貫通ビア
705 構造的ピラー
706 構造的ピラー
711 層間コネクタ
712 スタック貫通導体
715 構造的ピラー
716 構造的ピラー
770 メモリピラー
771 メモリピラー
780 層間導体
780-784 層間導体
781 層間導体
782 層間導体
783 層間導体
784 層間導体

Claims (19)

  1. 動作領域および接点領域を有する導体の第1のスタックであって、前記第1のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記接点領域内に階段状配置を有する、導体の第1のスタックと、
    前記第1のスタックから分離された導体の第2のスタックであって、前記第2のスタックは、動作領域および前記第1のスタックの前記接点領域に隣接する接点領域を有する、導体の第2のスタックと、
    前記第1のスタック内の導電層の前記ランディング領域を、前記第2のスタックの前記接点領域内のビア内のスタック貫通導体に接続する接続回路であって、前記スタック貫通導体は、前記第1および第2のスタックの下の回路に接続する、接続回路とを含む、回路構造。
  2. 前記第1のスタックの前記動作領域を通る垂直ピラーの第1のアレイと、前記第2のスタックの前記動作領域を通る垂直ピラーの第2のアレイとを含み、前記接続回路は、前記第1のスタックの前記接点領域内の複数の層間コネクタであって、前記複数の層間コネクタ内の層間コネクタは、前記第1のスタック内の導体上のそれぞれのランディング領域に接触し、前記第1および第2のスタック上のパターン化された導体まで延在する、複数の層間コネクタを含み、
    前記パターン化された導体は、前記第1のスタックの前記接点領域内の前記複数の層間コネクタ内の層間コネクタから、前記第2のスタックの前記接点領域内のスタック貫通導体へのリンクを含む、請求項1に記載の回路構造。
  3. 前記第1のスタックの前記接点領域内に複数の構造的ピラーを含む、請求項1に記載の回路構造。
  4. 前記複数の構造的ピラー内の構造的ピラーは、第1のレイアウト領域を有するビア内に配置され、前記スタック貫通導体は、第2のレイアウト領域を有するビア内に配置され、前記第2のレイアウト領域は前記第1のレイアウト領域よりも大きい、請求項3に記載の回路構造。
  5. 前記第1のスタック内の特定の導体の前記ランディング領域内の前記第1のスタックを通るそれぞれのビア内に2つの構造的ピラーを含む、請求項1に記載の回路構造。
  6. 動作領域および接点領域を有する導体の第1のスタックであって、前記第1のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記接点領域内に階段状配置を有する、導体の第1のスタックと、
    前記第1のスタックから分離された導体の第2のスタックであって、前記第2のスタックは、動作領域および前記第1のスタックの前記接点領域に隣接する接点領域を有する、導体の第2のスタックと、
    前記第1のスタックの前記動作領域を通る垂直ピラーの第1のアレイと、前記第2のスタックの前記動作領域を通る垂直ピラーの第2のアレイであって、前記第1および第2のアレイ内の前記垂直ピラーは、第1のレイアウト領域を有する第1のビア内にメモリ構造を含む、第1のアレイおよび第2のアレイと、
    前記第1のスタックの前記接点領域内の複数の層間コネクタであって、前記複数の層間コネクタ内の層間コネクタは、前記第1のスタック内の導体上のそれぞれのランディング領域に接触し、前記第1および第2のスタック上のパターン化された導体まで延在する、複数の層間コネクタと、
    前記第2のスタックの前記接点領域内の複数のスタック貫通導体であって、前記スタック貫通導体は、前記パターン化された導体から前記第1および第2のスタックを越えて前記第2のスタックの下の回路まで延在する、複数のスタック貫通導体とを含み、
    前記パターン化された導体は、前記第1のスタックの前記接点領域内の前記複数の層間コネクタ内の層間コネクタから、前記第2のスタックの前記接点領域内の前記複数のスタック貫通導体内のスタック貫通導体へのリンクを含む、回路構造。
  7. 前記第1のレイアウト領域を有する第2のビア内に配置された前記第1のスタックの前記接点領域内に複数の構造的ピラーを含む、請求項6に記載の回路構造。
  8. 前記複数のスタック貫通導体内の前記スタック貫通導体は、第2のレイアウト領域を有する第3のビア内に配置され、前記第2のレイアウト領域は、前記第1のレイアウト領域よりも大きい、請求項6に記載の回路構造。
  9. 前記第2のスタックは、前記第2のスタックの前記動作領域の第2の側に第2の接点領域を有し、前記第2のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記第2の接点領域内に階段状配置を有し、前記第1のスタックは、前記第1のスタックの前記動作領域の第2の側に第2の接点領域を有し、前記第1のスタックの前記第2の接点領域は、前記第2のスタックの前記第2の接点領域に隣接しており、
    前記回路構造は、
    前記第2のスタックの前記第2の接点領域内の第2の複数の層間コネクタであって、前記第2の複数の層間コネクタ内の層間コネクタは、前記第2のスタック内の導体上のそれぞれのランディング領域に接触し、前記第1および第2のスタック上のパターン化された導体まで延在する、第2の複数の層間コネクタと、
    前記第1のスタックの前記第2の接点領域内の第2の複数のスタック貫通導体であって、前記スタック貫通導体は、前記パターン化された導体から前記第1および第2のスタックを越えて前記第1のスタックの下の回路まで延在する、複数のスタック貫通導体とを含み、
    前記パターン化された導体は、前記第2のスタックの前記第2の接点領域内の前記複数の層間コネクタ内の層間コネクタから、前記第1のスタックの前記第2の接点領域内の前記複数のスタック貫通導体内のスタック貫通導体へのリンクを含む、請求項6に記載の回路構造。
  10. 前記第1のスタック内の特定の導体のランディング領域内の前記第1のスタックを通るそれぞれの第2のビア内に2つの構造的ピラーを含み、前記第2のビアは、前記第1のレイアウト領域を有する、請求項6に記載の回路構造。
  11. 垂直ピラーの前記第1および第2のアレイ内の前記メモリ構造は、それぞれ、第1および第2の垂直導体と、前記第1および第2の垂直導体との間のチャネル構造とを含み、ワードラインとして構成された前記第1および第2のスタック内の前記導体と共にメモリセルを形成する、請求項6に記載の回路構造。
  12. 垂直ピラーの前記第1および第2のアレイ内の前記メモリ構造は、それぞれ、第1および第2の垂直NANDストリングを含み、ワードラインとして構成された前記第1および第2のスタック内の前記導体と共にメモリセルを形成する、請求項6に記載の回路構造。
  13. メモリ領域および第1のワードライン接点領域を有する導体の第1のスタックであって、前記第1のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記第1のワードライン接点領域内に階段状配置を有する、導体の第1のスタックと、
    前記第1のスタックから分離された導体の第2のスタックであって、前記第2のスタックは、前記第1のスタックの前記第1のワードライン接点領域に隣接するメモリ領域および第2のスタック貫通接点領域を有し、前記第2のスタックの導体は、ワードライン導体を含む、導体の第2のスタックと、
    前記第1のスタックの前記メモリ領域を通る垂直ピラーの第1のアレイと、前記第2のスタックの前記メモリ領域を通る垂直ピラーの第2のアレイであって、前記第1および第2のアレイ内の前記垂直ピラーは、第1のレイアウト領域を有する第1のビア内にメモリ構造を含む、第1のアレイおよび第2のアレイと、
    前記第1のスタックの前記第1のワードライン接点領域内の複数の層間コネクタであって、前記複数の層間コネクタ内の層間コネクタは、前記第1のスタック内のワードライン導体上のそれぞれのランディング領域に接触し、前記第1および第2のスタック上のパターン化された導体まで延在する、複数の層間コネクタと、
    前記第2のスタックの前記第2のスタック貫通接点領域内の複数のスタック貫通導体であって、前記スタック貫通導体は、前記パターン化された導体から前記第1および第2のスタックを越えて前記第2のスタックの下の回路まで延在する、複数のスタック貫通導体とを含み、
    前記パターン化された導体は、前記第1のスタックの前記第1のワードライン接点領域内の前記複数の層間コネクタ内の層間コネクタから、前記第2のスタックの前記第2のスタック貫通接点領域内の前記複数のスタック貫通導体内のスタック貫通導体へのリンクを含む、メモリ回路構造。
  14. 前記第1のレイアウト領域を有する第2のビア内に配置された前記第1のスタックの前記第1のワードライン接点領域内に複数の構造的ピラーを含む、請求項13に記載のメモリ回路構造。
  15. 前記第2のスタック貫通接点領域内の前記複数のスタック貫通導体内の前記スタック貫通導体は、第2のレイアウト領域を有する第3のビア内に配置され、前記第2のレイアウト領域は、前記第1のレイアウト領域よりも大きい、請求項13に記載のメモリ回路構造。
  16. 前記第2のスタックは、前記第2のスタックの前記メモリ領域の第2の側に第2のワードライン接点領域を有し、前記第2のスタックの導体は、前記導体上にそれぞれのランディング領域を提供するために前記第2のワードライン接点領域内に階段状配置を有し、前記第1のスタックは、前記第1のスタックの前記メモリ領域の第2の側に第1のスタック貫通接点領域を有し、前記第1のスタックの前記第1のスタック貫通接点領域は、前記第2のスタックの前記第2のワードライン接点領域に隣接しており、
    前記回路構造は、
    前記第2のスタックの前記第2のワードライン接点領域内の第2の複数の層間コネクタであって、前記第2の複数の層間コネクタ内の層間コネクタは、前記第2のスタック内の導体上のそれぞれのランディング領域に接触し、前記第1および第2のスタック上のパターン化された導体まで延在する、第2の複数の層間コネクタと、
    前記第1のスタックの前記第1のスタック貫通接点領域内の第2の複数のスタック貫通導体であって、前記スタック貫通導体は、前記パターン化された導体から前記第1および第2のスタックを越えて前記第1のスタックの下の回路まで延在する、複数のスタック貫通導体とを含み、
    前記パターン化された導体は、前記第2のスタックの前記第2のワードライン接点領域内の前記第2の複数の層間コネクタ内の層間コネクタから、前記第1のスタックの前記第1のスタック貫通接点領域内の前記複数のスタック貫通導体内のスタック貫通導体へのリンクを含む、請求項13に記載のメモリ回路構造。
  17. 前記第1のスタック内の特定の導体のランディング領域内の前記第1のスタックを通るそれぞれの第2のビア内に2つの構造的ピラーを含み、前記第2のビアは、前記第1のレイアウト領域を有する、請求項13に記載のメモリ回路構造。
  18. 垂直ピラーの前記第1および第2のアレイ内の前記メモリ構造は、それぞれ、第1および第2の垂直導体と、前記第1および第2の垂直導体の間のチャネル構造とを含み、ワードラインとして構成された前記第1および第2のスタック内の前記導体と共にメモリセルを形成する、請求項13に記載のメモリ回路構造。
  19. 垂直ピラーの前記第1および第2のアレイ内の前記メモリ構造は、それぞれ、第1および第2の垂直NANDストリングを含み、ワードラインとして構成された前記第1および第2のスタック内の前記導体と共にメモリセルを形成する、請求項13に記載のメモリ回路構造。
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