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JP2009135279A - セラミックチップ部品 - Google Patents

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Abstract

【課題】配線基板、半導体パッケージ、あるいは機能モジュール等に内蔵、封止されるセラミックチップ抵抗またはセラミックチップコンデンサのセラミックチップ部品において、セラミックス材料の表面に応力が集中して絶縁性樹脂との間で剥離を生じる問題がある。
【解決手段】配線基板、半導体パッケージ又は機能モジュールに絶縁性樹脂で封止されて内蔵されるセラミックチップ抵抗またはセラミックチップコンデンサのセラミックチップ部品において、前記セラミックチップ部品の絶縁部であるセラミックス材料の全表面に応力緩和層を有することを特徴とするセラミックチップ部品。応力緩和層として、ポリイミド、ベンゾシクロブテン、フッ素化ポリイミド、多孔質ＰＴＦＥから選択されたポリマーからなることを特徴とする。
【選択図】図１

Description

本発明は、配線基板、半導体パッケージあるいは機能モジュール等に絶縁性樹脂で封止されて内蔵されるセラミックチップ部品に関する。
配線基板へ抵抗体あるいはコンデンサを埋め込む要求は、近年の電子機器の小型化高密度化に伴いますます高まってきている。抵抗体、コンデンサ等の受動部品を基板へ埋め込む技術としては大きく分けて次の２種類がある。ひとつは既存の表面実装用セラミックチップ部品を直接埋め込む方法であり、もうひとつは配線基板等の製造技術を応用して抵抗体等を造りこむ方法である。両者とも長所短所を備えており、現在も活発に開発が進められている。
一方、半導体素子の封止に関しては、ＱＦＰやＳＯＰなどさまざまな形態が実用化されており、例えば特許文献１においては、半導体チップの上面にポリイミド層の応力緩和層を形成している。
以下に公知文献を記す。
特開平５−２１６５３号公報
従来は、配線基板、半導体パッケージ、あるいは機能モジュール等に、埋め込み用のセラミックチップ抵抗またはセラミックチップコンデンサのセラミックチップ部品を絶縁性樹脂で封止して内蔵すると、そのセラミックチップ部品とそれを覆う絶縁性樹脂の密着性が悪く、恒温吸湿等の信頼性試験を行うと、セラミックチップ部品と絶縁性樹脂が剥離する問題を生じた。その原因は、セラミックチップ部品のセラミックス材料の表面に応力が集中して絶縁性樹脂との間で剥離を生じるためと考えられる。この対策として、特許文献１のように半導体素子の上面に応力緩和層を設ける技術をセラミックチップ部品に適用しても有効な効果を生じるかは、セラミックチップ部品は半導体素子とは寸法と形状と材質が違うため、それが有効であるか不明であった。そのため、本発明者は、絶縁性樹脂との密着性を向上させるに、セラミックチップ部品の表面に応力緩和層を設ける技術を研究し本発明を得た。
本発明は、この課題を解決するために、配線基板、半導体パッケージ又は機能モジュールに絶縁性樹脂で封止されて内蔵されるセラミックチップ抵抗またはセラミックチップコンデンサのセラミックチップ部品において、前記セラミックチップ部品の絶縁部であるセラミックス材料の全表面に応力緩和層を有することを特徴とするセラミックチップ部品である。
また、本発明は、上記応力緩和層の厚みが０．５μｍ以上２０μｍ以下であることを特徴とする上記のセラミックチップ部品である。
また、本発明は、上記応力緩和層が、ポリイミド、ベンゾシクロブテン、フッ素化ポリイミド、多孔質ＰＴＦＥから選択されたポリマーからなることを特徴とする上記のセラミックチップ部品である。
本発明は、配線基板、半導体パッケージ、あるいは機能モジュール等に内蔵、封止されるセラミックチップ抵抗またはセラミックチップコンデンサ等のセラミックチップ部品において、絶縁部のセラミックス材料の全表面に厚さが０．５μｍ〜２０μｍの応力緩和層を設けて、そのセラミックチップ部品を半導体パッケージ等に絶縁性樹脂で接着して埋め込むことにより、絶縁性樹脂との剥離を防ぎ信頼性が高い配線基板、半導体パッケージ、あるいは機能モジュールが得られる効果がある。
本発明のセラミックチップ部品１０３を基板に内蔵する製造方法は、図１のように、先ず、導電パターンを形成してある導電箔を用意して、少なくとも回路素子の搭載部を多数個用意してあるパターンを形成した導電箔１０１の上に回路素子を固着する第１の工程と、前記導電箔の前記ブロック周辺の残余部をモールド金型で挟み、前記ブロックの各搭載部分を同一の面内に配置して絶縁性樹脂１０５でトランスファーモールドする第２の工程と、前記ブロックの絶縁性樹脂１０５を各搭載毎にダイシングにより分離する第３の工程とから成る。
この製造方法で用いる、本発明のセラミックチップ部品１０３は、縦横の寸法が０．２ｍｍから１ｍｍで高さが０．２ｍｍから０．５ｍｍのセラミックチップ抵抗またはセラミックチップコンデンサのセラミックチップ部品１０３に、その絶縁部のセラミックス材料の全表面に厚さが０．５μｍ〜２０μｍの応力緩和層１０３ａを設ける。
以下に、本発明に係るセラミックチップ部品１０３を内蔵する基板の一実施例を図面に基づいて詳細に説明する。
（工程１）
図１（ａ）に示すように、回路素子の搭載部のパターンを形成したリードフレームの導電箔１０１を用意した。この導電箔１０１はロウ材の付着性、ボンディング性、めっき性が考慮されてその材料を選択し、材料としては、銅を主体とした導電箔１０１、またはＦｅ−Ｎｉ等の合金からなる導電箔１０１を用いた。
（工程２）
次に、図１（ｂ）に示す如く、所望の導電パターンの各搭載部に回路素子を固着し、各搭載部の電極と所望の導電パターンと電気的に接続する接続手段を形成した。以下に、工程２の内容を詳しく説明する。
工程２で実装する回路素子は、トランジスタ、ダイオード、ＩＣチップ１０２等の半導体素子、セラミックチップコンデンサ、セラミックチップ抵抗等の受動部品である。また、厚みは厚くなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。本実施例では、図２（ａ）の平面図で示すように、ＩＣチップ１０２と、縦横高さが０．６ｍｍ×０．３ｍｍ×０．３ｍｍのセラミックチップコンデンサのセラミックチップ部品１０３を実装した。
（工程２−１）
このセラミックチップ部品１０３は、搭載する以前に、絶縁部のセラミックス材料の側面を含む全表面に、ポリイミド、ベンゾシクロブテン、フッ素化ポリイミド、多孔質ＰＴＦＥ等のポリマーをスピンコート法で設置した応力緩和層１０３ａを形成しておく。応力緩和層１０３ａは、スピンコート法以外に蒸着重合法で形成することも可能である。応力緩和層１０３ａの厚さは、後の絶縁性樹脂１０５との密着性を考慮すると０．５μｍ〜２０μｍであることが好ましく、ここでは厚みが１０μｍの応力緩和層１０３を形成した。
応力緩和層１０３ａが０．５μｍ未満であると応力緩和層１０３ａとして不十分であり、２０μｍを超えると実装時に接続する導電ペースト１０３ｂ等の厚みを確保するのが困難となる。また、後に信頼性試験で比較するために、比較例として、図２（ｂ）に示す配置で、応力緩和層１０３ａが無いセラミックチップコンデンサのセラミックチップ部品２０１を実装した基板も作製した。
（工程２−２）
次に、図１（ｃ）に示すように、ベアのトランジスタチップを導電パターンにダイボンディングし、エミッタ電極と導電パターン、ベース電極と導電パターンを、熱圧着によるボールディングあるいは超音波によるウェッヂボンディング等で固着した金配線１０４を介して接続する。またセラミック部品１０３は、はんだ等のロウ材または導電ペースト１０３ｂで固着した。
（工程３）
次に、図１（ｄ）に示すごとく、導電箔のブロック周辺の残余部をモールド金型で挟み、ブロックの各搭載部を同一のキャビティ内に配置し、絶縁性樹脂１０５でトランスファーモールドした。
（工程４）
次に、図３に示すごとく、絶縁性樹脂１０５を搭載部毎にダイシングにより分離して機能モジュールを得た。
（温度サイクル（ＴＣＴ）による信頼性評価結果）
実施例によって得られた一括モールド基板について、ＪＥＤＥＣ（合同電子デバイス委員会、Joint Electron Device Engineering Council）発行規格、ＪＥＳＤ２２−Ａ１１３Ｄに規定されている手順で前処理を行なった。具体的には、まず−４０℃から６０℃の温度サイクルに５サイクル通し、次に１２５℃のオーブンに２４時間入れ、その後、３０℃―６０％ＲＨの恒温恒湿槽にて１９２時保存し、そこから取り出して直ちに、鉛フリーはんだ使用を想定したリフロープロファイルにて、３サイクルのリフロー過程に通した。
次に、ＴＣＴ試験を行なった。具体的には、気相にて−５５℃の温度条件で３０分曝し、次に１２５℃の温度条件で３０分曝すサイクルを１０００回繰り返した。各温度の切り替え時間については、装置の能力の許す限り速やかに行なった。
その後、超音波探査映像装置(Scanning Acoustic Tomgraph ; ＳＡＴ)にて非破壊で絶縁性樹脂１０５内部の観察をした。観察した結果は、セラミックス材料の表面に応力緩和層１０３ａを形成したセラミックチップ部品１０３では、セラミックス材料と絶縁性樹脂１０５の界面で剥離がなく良好であった。しかし、応力緩和層１０３ａがないセラミックス材料と絶縁性樹脂１０５の界面では絶縁性樹脂１０５との間で剥離がみられた。これは、温度サイクル試験により絶縁性樹脂１０５が収縮することによりその部分のセラミックス材料の表面から絶縁性樹脂１０５が剥離したからである。これにより、従来の半導体素子の技術をそのまま適用し上面にのみ応力緩和層を設けたのでは、セラミックチップ部品側面で絶縁性樹脂１０５が剥離する問題を生じる知見が得られた。そのため、本発明のセラミックチップ部品１０３では、セラミックス材料の側面を含む全表面に応力緩和層１０３ａを形成する。このように、ＴＣＴ試験を行った結果、応力緩和層１０３ａをセラミックス材料の全表面に形成したセラミックチップ部品１０３においては、高い信頼性を維持することができる知見が得られた。
本発明は、配線基板、半導体パッケージ、あるいは機能モジュール等に内蔵、封止され
るセラミックチップ抵抗またはセラミックチップコンデンサ等のセラミックチップ部品１０３に使用できる。
本発明の実施の形態における機能モジュールの製造工程を示す模式断面図である。 本発明の実施例の機能モジュールの製造方法を説明する図である。 本発明の実施例の機能モジュールの製造方法を説明する図である。
符号の説明
１０１・・・導電箔
１０２・・・ＩＣチップ
１０３・・・（応力緩和層を有する）セラミックチップ部品
１０３ａ・・・応力緩和層
１０３ｂ・・・導電ペースト
１０４・・・金配線
１０５・・・絶縁性樹脂
２０１・・・（応力緩和層が無い）セラミックチップ部品

Claims (3)

  1. 配線基板、半導体パッケージ又は機能モジュールに絶縁性樹脂で封止されて内蔵されるセラミックチップ抵抗またはセラミックチップコンデンサのセラミックチップ部品において、前記セラミックチップ部品の絶縁部であるセラミックス材料の全表面に応力緩和層を有することを特徴とするセラミックチップ部品。
  2. 前記応力緩和層の厚みが０．５μｍ以上２０μｍ以下であることを特徴とする請求項１記載のセラミックチップ部品。
  3. 前記応力緩和層が、ポリイミド、ベンゾシクロブテン、フッ素化ポリイミド、多孔質ＰＴＦＥから選択されたポリマーからなることを特徴とする請求項１又は２に記載のセラミックチップ部品。
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2014099487A (ja) * 2012-11-14 2014-05-29 Toyota Motor Corp 半導体装置
JP2017152603A (ja) * 2016-02-26 2017-08-31 三菱電機株式会社 パワー半導体モジュール及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014099487A (ja) * 2012-11-14 2014-05-29 Toyota Motor Corp 半導体装置
US9013047B2 (en) 2012-11-14 2015-04-21 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2017152603A (ja) * 2016-02-26 2017-08-31 三菱電機株式会社 パワー半導体モジュール及びその製造方法

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