JP2001015650A - ボールグリッドアレイパッケージとその製造方法 - Google Patents
ボールグリッドアレイパッケージとその製造方法Info
- Publication number
- JP2001015650A JP2001015650A JP11183977A JP18397799A JP2001015650A JP 2001015650 A JP2001015650 A JP 2001015650A JP 11183977 A JP11183977 A JP 11183977A JP 18397799 A JP18397799 A JP 18397799A JP 2001015650 A JP2001015650 A JP 2001015650A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- chip
- metal
- mounting pad
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
を使用せずにICチップを固定でき、IC側実装用パッ
ドがはんだバンプを用いないで配線導体と接続されるボ
ールグリッドアレイパッケージとその製造方法を提供す
る。 【解決手段】 金属放熱板1にICチップ3のベース面
が金属ペースト2で接合され、金属放熱板1に接合され
たICチップ3の周囲ならびに上部には複数層の絶縁層
樹脂層4a、4b、4cが形成され、ICチップ3の実
装用パッド31は最下層の絶縁層樹脂層4aの貫通孔に
めっきによって形成された配線導体7と接合され、絶縁
層樹脂の表面と貫通孔の内部とにめっきによって形成さ
れた配線導体7を経由して最上層の絶縁層樹脂4cの表
面に形成されたBGA実装パッド8に接続されている。
BGA実装パッド8上にはBGAはんだバンプ9が形成
されている。
Description
ッドアレイパッケージとその製造方法に関する。
イ(BGA)パッケージには、一般に図5にて示す構成
のものが採用されていた。即ち配線導体57が形成され
た絶縁層樹脂層54a、54bと補強用金属スティフナ
62とから構成される既に公知であるボールグリッドア
レイ用インターポーザ基板が用いられ、インターポーザ
基板の基板側実装用パッド64上に形成されたはんだバ
ンプ61が溶融されてICチップ53のIC側実装用パ
ッド531と基板側実装用パッド64とが接合されてい
る。そのはんだバンプ61の間には応力を緩和させるこ
とを目的としてエポキシ樹脂等のアンダーフィル63が
充填され、ICチップ53のベース面に金属ペースト5
2により金属放熱板51が接着されている。
ドアレイ用インターポーザ基板の基板側実装用パッド6
4上に形成されたはんだバンプ61を溶融してICチッ
プ53のIC側実装用パッド531とを接合していたた
め、はんだバンプ61間でブリッジが発生しやすく、I
Cチップ53の実装用パッド531の狭パッドピッチ化
が困難であり、また、はんだバンプ接合部は機械的な応
力が弱くクラックを生じ易いという問題点があった。
が必要であり。さらには金属製のステイフナ62でパッ
ケージを補強する必要があるためパッケージが大きく重
くなり、高価なはんだバンプ61やアンダーフィル63
や金属スティフナ62を使用するためパッケージの製造
コストが高くなるという問題点があった。
く、アンダーフィル樹脂、および金属ステイフナを使用
せずにICチップを固定でき、IC側実装用パッドがは
んだバンプを用いないで配線導体と接続されるボールグ
リッドアレイパッケージとその製造方法を提供すること
にある。
アレイパッケージは、ICチップのベースと接合してそ
のICチップを固定する金属放熱板と、外部にBGA実
装パッドが形成され内部にICチップの実装用パットと
そのBGA実装パッドとを接続する配線導体が形成され
た絶縁層樹脂層と、BGA実装パッドに接合されたBG
Aはんだバンプとを備え、内部にICチップを格納した
ボールグリッドアレイパッケージであって、ICチップ
は絶縁層樹脂層に埋め込まれ、そのICチップの実装用
パッドははんだを介することなく直接配線導体に接合さ
れている。
の内部とその絶縁層樹脂層の上面の所望の領域に形成さ
れた金属めっきであり、ICチップの実装用パッドはそ
の金属めっきにより配線導体に接合されていてもよく、
配線導体が、絶縁層樹脂層に形成された穴の内部に充填
された導電ペーストとその絶縁層樹脂層の上面の所望の
領域に形成された金属めっきであり、ICチップの実装
用パッドはその導電ペーストにより配線導体に接合され
ていてもよい。
絶縁層樹脂層の多層化により形成されていてもよい。
の製造方法は、金属製放熱板上に金属ペーストを用いて
ICチップのベース面を接着する工程と、ICチップの
実装用パッド側から絶縁層樹脂を塗布し、金属ペースト
およびそのICチップを封止する工程と、実装用パッド
上の絶縁層樹脂に穴を形成する工程と、配線導体形成用
のめっきレジストを形成する工程と、金属めっき処理に
より穴の内部と絶縁層樹脂の所望の領域の表面に配線導
体を金属めっきで形成する工程と、めっきレジストを除
去する工程と、必要に応じ、絶縁層樹脂を塗布する工程
と穴を形成する工程とめっきレジストを形成する工程と
金属めっきを形成する工程とめっきレジストを除去する
工程とを必要回数繰り返して、多層化した絶縁層樹脂層
を形成する工程と、最上層にBGA実装パッドを形成
し、そのBGA実装パッド上にBGAはんだバンプを形
成する工程とを有する 他の態様では、金属製放熱板上に金属ペーストを用いて
ICチップのベース面を接着する工程と、ICチップの
実装用パッド側から絶縁層樹脂を塗布し、金属ペースト
およびそのICチップを封止する工程と、実装用パッド
上の絶縁層樹脂に穴を形成する工程と、穴に導電ペース
トを充填する工程と、配線導体形成用のめっきレジスト
を形成する工程と、金属めっき処理により絶縁層樹脂の
所望の領域の表面に配線導体を金属めっきで形成する工
程と、めっきレジストを除去する工程と、必要に応じ、
絶縁層樹脂を塗布する工程と穴を形成する工程と穴に導
電ペーストを充填する工程とめっきレジストを形成する
工程と金属めっきを形成する工程とめっきレジストを除
去する工程とを必要回数繰り返して、多層化した絶縁層
樹脂層を形成する工程と、最上層にBGA実装パッドを
形成し、そのBGA実装パッド上にBGAはんだバンプ
を形成する工程とを有する。
では、ICチップが絶縁層樹脂でビルドアップ基板内に
埋め込まれ、かつICチップの実装用パッドがビルドア
ップ基板内に形成された配線導体と金属めっきや金属ペ
ーストで接続されている。
属スティフナの装着は不要となり、厚みの薄いパッケー
ジの製造が可能となる。また実装用パッドと導体との接
続にははんだバンプは使用せず金属めっきや金属ペース
トで行われるため、電気的な接続信頼性が向上する。
て図面を参照して説明する。図1は本発明の第1の実施
の形態のボールグリッドアレイパッケージの模式的断面
図である。本発明の実施の形態のボールグリッドアレイ
パッケージはビルトアップ基板型となっている。
ドアレイパッケージは金属放熱板1にICチップ3のベ
ース面が金属ペースト2で接合され、金属放熱板1に接
合されたICチップ3の周囲ならびに上部には複数層の
絶縁層樹脂層4a、4b、4cが形成され、ICチップ
3の実装用パッド31は最下層の絶縁層樹脂層4aの貫
通孔にめっきによって形成された配線導体7と接合さ
れ、絶縁層樹脂層4aの表面にめっきによって形成され
た配線導体7、上層の絶縁層樹脂層4b、4cの貫通孔
にめっきによって形成された配線導体7、上層の絶縁層
樹脂層4b、4cの表面にめっきによって形成された配
線導体7を経由して最上層の絶縁層樹脂層4cの表面に
形成されたBGA実装パッド8に接続されている。BG
A実装パッド8上にはBGAはんだバンプ9が形成され
ている。
イパッケージでは、ICチップ3がビルドアップ基板内
の絶縁層樹脂層内に埋め込まれ、かつICチップ3のベ
ース面とビルドアップ基板の導体である金属放熱板1と
が金属ペースト2で接合され、ICチップ3の実装用パ
ッド31と配線導体7とは金属めっきで接合されてい
る。
リッドアレイパッケージの製造方法を図面を参照して説
明する。図2は本発明の第1の実施の形態のボールグリ
ッドアレイパッケージの製造方法を説明するための模式
的断面図であり、(a)は金属放熱板にICチップを接
着する工程、(b)は絶縁層樹脂を充填し配線接続用の
穴を形成する工程、(c)はめっきレジストを形成する
工程、(d)はめっきにより配線導体7を形成する工
程、(e)は(b)〜(d)の工程を繰り返し最上層に
BGA実装パッドとBGAはんだバンプを形成する工程
を示す。
〜1.0mmのCu板にNiめっき処理でCu板の腐食
防止処理を施した金属製放熱板1上に、金属ペースト2
を用いてICチップ3のベース面を接着する。金属ペー
ストとしては導電成分としてAgを用い、そのバインダ
ーとしてエポキシ系樹脂、あるいはシリコンが含有され
たものを使用する。接着条件としては150℃の雰囲気
中で30〜50分乾燥する。
の実装用パッド31側から絶縁層樹脂4を塗布し、金属
ペースト2およびICチップ3を封止後、実装用パッド
31上の絶縁層樹脂4にレーザ、あるいは薬品現像で穴
5を形成する。穴5はICチップ3の実装用パッド31
と接続する金属めっき層形成のための穴である。絶縁層
樹脂4は液状のものをスピンコーター、スクリーン印刷
機、あるいはカーテンコーター等の設備を用いて塗布す
る。また、ドライフィルムタイプを使用する場合はドラ
イフィルムラミネーターを用いる。
用のめっきレジスト6を形成する。めっきレジスト6の
塗布方法としては絶縁層樹脂4の塗布方法と同様であ
る。
理により金属めっきで形成された配線導体7を得る。こ
れによりICチップ3の実装用パッド31は金属めっき
で形成された配線導体7とめっきで接続されることにな
る。その後めっきレジスト6を薬品現像で除去すること
で配線導体7の形成された絶縁層樹脂4の第1層が形成
されたボールグリッドアレイパッケージが得られる。
層樹脂塗布〜穴形成〜めっきレジスト形成〜金属めっき
処理〜めっきレジスト除去の工程を所定回数繰り返すこ
とで必要に応じて基板の多層化が進められる。図2
(e)は符号4a、4b、4cで示す絶縁層樹脂層を3
層形成した一例である。この多層化(ビルドアップ)技
術は印刷配線板業界では広く知られているため、その詳
細の説明は省略する。次に最上層にBGA実装パッド8
を形成し、BGA実装パッド8上にBGAはんだバンプ
9を形成してボールグリッドアレイパッケージが完成す
る。
リッドアレイパッケージを図面を参照して説明する。図
3は本発明の第2の実施の形態のボールグリッドアレイ
パッケージの模式的断面図である。図1と同じ構成につ
いては同じ符号を用いて説明する。
ドアレイパッケージは金属放熱板1にICチップ3のベ
ース面が金属ペースト2で接合され、金属放熱板1に接
合されたICチップ3の周囲ならびに上部には複数層の
絶縁層樹脂層4a、4b、4cが形成され、ICチップ
3の実装用パッド31は最下層の絶縁層樹脂層4aの貫
通孔に充填された導電ペースト10と接合され、絶縁層
樹脂層4aの表面にめっき層で形成された配線導体7、
上層の絶縁層樹脂層4b、4cの貫通孔に充填された導
電ペースト10、上層の絶縁層樹脂層4b、4cの表面
にめっき層で形成された配線導体7を経由して最上層の
絶縁層樹脂層4cの表面に形成されたBGA実装パッド
8に接続されている。BGA実装パッド8上にはBGA
はんだバンプ9が形成されている。
イパッケージでは、ICチップ3がビルドアップ基板内
に埋め込まれ、かつICチップ3のベース面とビルドア
ップ基板の導体である金属放熱板1とが金属ペースト2
で接合され、ICチップ3の実装用パッド31と配線導
体7とは導電ペースト10で接合されている。
a、4b、4cに形成された穴5の内部の導体層も絶縁
層樹脂層4a、4b、4cの上面の配線導体も金属めっ
きで形成されていたが、第2の実施の形態では、絶縁層
樹脂層4a、4b、4cに形成された穴5の内部の導体
層は導体ペースト10で形成され、絶縁層樹脂層4a、
4b、4cの上面の配線導体は金属めっきで形成されて
いる。
グリッドアレイパッケージの製造方法を説明するための
模式的断面図であり、(a)は金属放熱板にICチップ
を接着する工程、(b)は絶縁層樹脂を充填し接続用の
穴を形成する工程、(c)は導電ペーストを穴に充填す
る工程、(d)はめっきレジストを形成する工程、
(e)はめっきにより配線導体を形成する工程、(f)
は(b)〜(e)の工程を繰り返し最上層にBGA実装
パッドとBGAはんだバンプを形成する工程を示す。
〜1.0mmのCu板にNiめっき処理でCu板の腐食
防止処理を施した金属製放熱板1上に金属ペースト2を
用いてICチップ3のベース面を接着する。金属ペース
トとしては導電成分としてAgを用い、そのバインダー
としてエポキシ系樹脂、あるいはシリコンが含有された
ものを使用する。接着条件としては150℃の雰囲気中
で30〜50分乾燥する。
の実装用パッド31側から絶縁層樹脂4を塗布し、金属
ペースト2およびICチップ3を封止後、実装用パッド
31上の絶縁層樹脂4にレーザ、あるいは薬品現像で穴
5を形成する。穴5はICチップ3の実装用パッド31
と接続する導電ペースト層形成のための穴である。絶縁
層樹脂4は液状のものをスピンコーター、スクリーン印
刷機、あるいはカーテンコーター等の設備を用いて塗布
する。また、ドライフィルムタイプを使用する場合はド
ライフィルムラミネーターを用いる。
10を絶縁層樹脂4のレーザあるいは薬品現像で形成さ
れた穴5にスクリーン印刷法により充填後、乾燥させる
ことでICチップ3の実装用パッド31と接続させる。
用のめっきレジスト6を形成する。めっきレジスト6の
塗布方法としては絶縁層樹脂4の塗布方法と同様であ
る。
理により金属めっきで形成された配線導体7を得る。こ
れにより絶縁層樹脂4に形成された穴5に充填された導
電ペースト10と配線導体7とがめっきで接続されるこ
とになる。その後めっきレジスト6を薬品現像で除去す
ることで導電ペースト10と配線導体7の形成された絶
縁層樹脂4の第1層が形成されたボールグリッドアレイ
パッケージが得られる。
層樹脂塗布〜穴形成〜導電ペースト充填〜めっきレジス
ト形成〜金属めっき処理〜めっきレジスト除去の工程を
所定回数繰り返すことで必要に応じて基板の多層化が進
められる。図(f)は符号4a、4b、4cで示す絶縁
層樹脂層を3層形成した一例である。この多層化(ビル
ドアップ)技術は印刷配線板業界では広く知られている
ため、その詳細の説明は省略する。次に最上層にBGA
実装パッド8を形成し、BGA実装パッド8上にBGA
はんだバンプ9を形成してボールグリッドアレイパッケ
ージが完成する。
その基本的構成は同様であるが、ICチップの実装用パ
ッドと導体との接続方法についてさらに工夫が行われて
いる。本構成においては、レーザあるいは薬品現像で形
成された穴5内に導電ペースト10を短時間に確実に充
填させることができるため製造のリードタイムの短縮が
可能である
ルグリッドアレイパッケージはICチップが絶縁層樹脂
に埋め込まれるため厚さの薄いパッケージの製造が可能
となる。
体との接続は直接金属めっきや導電ペーストで行われる
ため、電気的な接続信頼性を向上させることができ、さ
らにレーザ加工あるいは薬品現像処理により加工された
穴を経由して接続が行われるのでICチップの狭ピッチ
な実装用パッドへの接続も可能である。
について多数のパッケージを大型な製造サイズに編集し
一括製造することができるので作業工数の削減が可能で
ある。
アンダーフィル用の樹脂、ステイフナー、およびICチ
ップの実装パッドとインターポーザ基板の接続に使用し
ていたはんだバンプが不要となるため大幅な製造コスト
ダウンが可能である。
レイパッケージの模式的断面図である。
レイパッケージの製造方法を説明するための模式的断面
図である。(a)は金属放熱板にICチップを接着する
工程を示す。(b)は絶縁層樹脂を充填し配線接続用の
穴を形成する工程を示す。(c)はめっきレジストを形
成する工程を示す。(d)はめっきにより配線導体7を
形成する工程を示す。(e)は(b)〜(d)の工程を
繰り返し最上層にBGA実装パッドとBGAはんだバン
プを形成する工程を示す。
レイパッケージの模式的断面図である。
レイパッケージの製造方法を説明するための模式的断面
図である。(a)は金属放熱板にICチップを接着する
工程を示す。(b)は絶縁層樹脂を充填し接続用の穴を
形成する工程を示す。(c)は導電ペーストを穴に充填
する工程を示す。(d)はめっきレジストを形成する工
程を示す。(e)はめっきにより配線導体を形成する工
程を示す。(f)は(b)〜(e)の工程を繰り返し最
上層にBGA実装パッドとBGAはんだバンプを形成す
る工程を示す。
式的断面図である。
Claims (7)
- 【請求項1】 ICチップのベースと接合して該ICチ
ップを固定する金属放熱板と、外部にBGA実装パッド
が形成され内部に前記ICチップの実装用パットと該B
GA実装パッドとを接続する配線導体が形成された絶縁
層樹脂層と、前記BGA実装パッドに接合されたBGA
はんだバンプとを備え、内部にICチップを格納したボ
ールグリッドアレイパッケージであって、 前記ICチップは前記絶縁層樹脂層に埋め込まれ、該I
Cチップの前記実装用パッドははんだを介することなく
直接前記配線導体に接合されていることを特徴とするボ
ールグリッドアレイパッケージ。 - 【請求項2】 前記配線導体が前記絶縁層樹脂層に形成
された穴の内部と該絶縁層樹脂層の上面の所望の領域に
形成された金属めっきであり、前記ICチップの前記実
装用パッドは該金属めっきにより前記配線導体に接合さ
れている請求項1に記載のボールグリッドアレイパッケ
ージ。 - 【請求項3】 前記配線導体が前記絶縁層樹脂層に形成
された穴の内部に充填された導電ペーストと該絶縁層樹
脂層の上面の所望の領域に形成された金属めっきであ
り、前記ICチップの前記実装用パッドは該導電ペース
トにより前記配線導体に接合されている請求項1に記載
のボールグリッドアレイパッケージ。 - 【請求項4】 前記絶縁層樹脂層が単層である請求項1
から請求項3のいずれか1項に記載のボールグリッドア
レイパッケージ。 - 【請求項5】 前記絶縁層樹脂層が複数の絶縁層樹脂層
の多層化により形成されている請求項1から請求項3の
いずれか1項に記載のボールグリッドアレイパッケー
ジ。 - 【請求項6】 金属製放熱板上に金属ペーストを用いて
ICチップのベース面を接着する工程と、 前記ICチップの実装用パッド側から絶縁層樹脂を塗布
し、前記金属ペーストおよび該ICチップを封止する工
程と、 前記実装用パッド上の前記絶縁層樹脂に穴を形成する工
程と、 配線導体形成用のめっきレジストを形成する工程と、 金属めっき処理により前記穴の内部と前記絶縁層樹脂の
所望の領域の表面に配線導体を金属めっきで形成する工
程と、 前記めっきレジストを除去する工程と、 必要に応じ、前記絶縁層樹脂を塗布する工程と、前記穴
を形成する工程と、前記めっきレジストを形成する工程
と、前記金属めっきを形成する工程と、前記めっきレジ
ストを除去する工程とを必要回数繰り返して、多層化し
た絶縁層樹脂層を形成する工程と、 最上層にBGA実装パッドを形成し、該BGA実装パッ
ド上にBGAはんだバンプを形成する工程と、を有する
ことを特徴とするボールグリッドアレイパッケージの製
造方法 - 【請求項7】 金属製放熱板上に金属ペーストを用いて
ICチップのベース面を接着する工程と、 前記ICチップの実装用パッド側から絶縁層樹脂を塗布
し、前記金属ペーストおよび該ICチップを封止する工
程と、 前記実装用パッド上の前記絶縁層樹脂に穴を形成する工
程と、 前記穴に導電ペーストを充填する工程と、 配線導体形成用のめっきレジストを形成する工程と、 金属めっき処理により前記絶縁層樹脂の所望の領域の表
面に配線導体を金属めっきで形成する工程と、 前記めっきレジストを除去する工程と、 必要に応じ、前記絶縁層樹脂を塗布する工程と、前記穴
を形成する工程と、前記穴に導電ペーストを充填する工
程と、前記めっきレジストを形成する工程と、前記金属
めっきを形成する工程と、前記めっきレジストを除去す
る工程とを必要回数繰り返して、多層化した絶縁層樹脂
層を形成する工程と、 最上層にBGA実装パッドを形成し、該BGA実装パッ
ド上にBGAはんだバンプを形成する工程と、を有する
ことを特徴とするボールグリッドアレイパッケージの製
造方法
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18397799A JP3277997B2 (ja) | 1999-06-29 | 1999-06-29 | ボールグリッドアレイパッケージとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18397799A JP3277997B2 (ja) | 1999-06-29 | 1999-06-29 | ボールグリッドアレイパッケージとその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001015650A true JP2001015650A (ja) | 2001-01-19 |
JP3277997B2 JP3277997B2 (ja) | 2002-04-22 |
Family
ID=16145158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18397799A Expired - Fee Related JP3277997B2 (ja) | 1999-06-29 | 1999-06-29 | ボールグリッドアレイパッケージとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3277997B2 (ja) |
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004320059A (ja) * | 2004-08-16 | 2004-11-11 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2005142248A (ja) * | 2003-11-05 | 2005-06-02 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
US6955944B2 (en) | 2002-08-14 | 2005-10-18 | Nec Electronics Corporation | Fabrication method for a semiconductor CSP type package |
JP2007059950A (ja) * | 2006-12-04 | 2007-03-08 | Oki Electric Ind Co Ltd | 半導体装置内蔵基板及びその製造方法 |
KR100810491B1 (ko) | 2007-03-02 | 2008-03-07 | 삼성전기주식회사 | 전자소자 패키지 및 그 제조방법 |
WO2008056499A1 (en) * | 2006-11-06 | 2008-05-15 | Nec Corporation | Semiconductor device and method for manufacturing same |
KR100836642B1 (ko) * | 2007-03-07 | 2008-06-10 | 삼성전기주식회사 | 전자 패키지 및 그 제조방법 |
KR100836645B1 (ko) * | 2007-03-06 | 2008-06-10 | 삼성전기주식회사 | 전자 패키지 및 그 제조방법 |
JP2008205123A (ja) * | 2007-02-19 | 2008-09-04 | Fujikura Ltd | 電子部品内蔵型配線基板及びその実装部品 |
US7498249B2 (en) | 2003-02-06 | 2009-03-03 | Nec Electronics Corp. | Method of forming a connecting conductor and wirings of a semiconductor chip |
US7501696B2 (en) | 2004-07-30 | 2009-03-10 | Shinko Electric Industries Co., Ltd. | Semiconductor chip-embedded substrate and method of manufacturing same |
WO2009054414A1 (ja) * | 2007-10-22 | 2009-04-30 | Nec Corporation | 半導体装置 |
KR20090089267A (ko) * | 2008-02-18 | 2009-08-21 | 신코 덴키 코교 가부시키가이샤 | 반도체 장치의 제조 방법, 반도체 장치 및 배선 기판 |
JP2009246397A (ja) * | 2009-07-27 | 2009-10-22 | Oki Semiconductor Co Ltd | 半導体装置内蔵基板の製造方法 |
KR100948163B1 (ko) | 2007-10-17 | 2010-03-17 | 삼성전기주식회사 | 반도체 패키지 및 그 제조 방법 |
WO2011024939A1 (ja) * | 2009-08-28 | 2011-03-03 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US8766440B2 (en) | 2010-03-04 | 2014-07-01 | Nec Corporation | Wiring board with built-in semiconductor element |
CN106158782A (zh) * | 2015-03-23 | 2016-11-23 | 矽品精密工业股份有限公司 | 电子封装件及其制法 |
JP2018049938A (ja) * | 2016-09-21 | 2018-03-29 | 株式会社東芝 | 半導体装置 |
KR20210022980A (ko) * | 2019-08-21 | 2021-03-04 | 해성디에스 주식회사 | 임베디드 패키지 |
US11316081B2 (en) | 2019-08-30 | 2022-04-26 | Nichia Corporation | Light-emitting module and method for manufacturing same |
CN116721978A (zh) * | 2023-06-29 | 2023-09-08 | 上海纳矽微电子有限公司 | 一种半导体封装结构及其制造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2010041630A1 (ja) | 2008-10-10 | 2012-03-08 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-06-29 JP JP18397799A patent/JP3277997B2/ja not_active Expired - Fee Related
Cited By (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6955944B2 (en) | 2002-08-14 | 2005-10-18 | Nec Electronics Corporation | Fabrication method for a semiconductor CSP type package |
US7498249B2 (en) | 2003-02-06 | 2009-03-03 | Nec Electronics Corp. | Method of forming a connecting conductor and wirings of a semiconductor chip |
JP2005142248A (ja) * | 2003-11-05 | 2005-06-02 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP4561079B2 (ja) * | 2003-11-05 | 2010-10-13 | カシオ計算機株式会社 | 半導体装置の製造方法 |
US7501696B2 (en) | 2004-07-30 | 2009-03-10 | Shinko Electric Industries Co., Ltd. | Semiconductor chip-embedded substrate and method of manufacturing same |
JP2004320059A (ja) * | 2004-08-16 | 2004-11-11 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US8536691B2 (en) | 2006-11-06 | 2013-09-17 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
WO2008056499A1 (en) * | 2006-11-06 | 2008-05-15 | Nec Corporation | Semiconductor device and method for manufacturing same |
JP5267987B2 (ja) * | 2006-11-06 | 2013-08-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP2007059950A (ja) * | 2006-12-04 | 2007-03-08 | Oki Electric Ind Co Ltd | 半導体装置内蔵基板及びその製造方法 |
JP2008205123A (ja) * | 2007-02-19 | 2008-09-04 | Fujikura Ltd | 電子部品内蔵型配線基板及びその実装部品 |
KR100810491B1 (ko) | 2007-03-02 | 2008-03-07 | 삼성전기주식회사 | 전자소자 패키지 및 그 제조방법 |
KR100836645B1 (ko) * | 2007-03-06 | 2008-06-10 | 삼성전기주식회사 | 전자 패키지 및 그 제조방법 |
KR100836642B1 (ko) * | 2007-03-07 | 2008-06-10 | 삼성전기주식회사 | 전자 패키지 및 그 제조방법 |
KR100948163B1 (ko) | 2007-10-17 | 2010-03-17 | 삼성전기주식회사 | 반도체 패키지 및 그 제조 방법 |
JP5644107B2 (ja) * | 2007-10-22 | 2014-12-24 | 日本電気株式会社 | 半導体装置 |
US8344498B2 (en) | 2007-10-22 | 2013-01-01 | Nec Corporation | Semiconductor device |
WO2009054414A1 (ja) * | 2007-10-22 | 2009-04-30 | Nec Corporation | 半導体装置 |
JP2009194322A (ja) * | 2008-02-18 | 2009-08-27 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法、半導体装置及び配線基板 |
US8217509B2 (en) | 2008-02-18 | 2012-07-10 | Shinko Electric Industries Co., Ltd. | Semiconductor device |
KR20090089267A (ko) * | 2008-02-18 | 2009-08-21 | 신코 덴키 코교 가부시키가이샤 | 반도체 장치의 제조 방법, 반도체 장치 및 배선 기판 |
KR101602958B1 (ko) | 2008-02-18 | 2016-03-11 | 신코 덴키 코교 가부시키가이샤 | 반도체 장치의 제조 방법, 반도체 장치 및 배선 기판 |
US9048242B2 (en) | 2008-02-18 | 2015-06-02 | Shinko Electric Industries Co., Ltd. | Semiconductor device manufacturing method, semiconductor device, and wiring board |
JP2009246397A (ja) * | 2009-07-27 | 2009-10-22 | Oki Semiconductor Co Ltd | 半導体装置内蔵基板の製造方法 |
JPWO2011024939A1 (ja) * | 2009-08-28 | 2013-01-31 | 日本電気株式会社 | 半導体装置およびその製造方法 |
WO2011024939A1 (ja) * | 2009-08-28 | 2011-03-03 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US8766440B2 (en) | 2010-03-04 | 2014-07-01 | Nec Corporation | Wiring board with built-in semiconductor element |
TWI562299B (en) * | 2015-03-23 | 2016-12-11 | Siliconware Precision Industries Co Ltd | Electronic package and the manufacture thereof |
CN106158782A (zh) * | 2015-03-23 | 2016-11-23 | 矽品精密工业股份有限公司 | 电子封装件及其制法 |
JP2018049938A (ja) * | 2016-09-21 | 2018-03-29 | 株式会社東芝 | 半導体装置 |
KR20210022980A (ko) * | 2019-08-21 | 2021-03-04 | 해성디에스 주식회사 | 임베디드 패키지 |
KR102565417B1 (ko) | 2019-08-21 | 2023-08-10 | 해성디에스 주식회사 | 임베디드 패키지 |
US11316081B2 (en) | 2019-08-30 | 2022-04-26 | Nichia Corporation | Light-emitting module and method for manufacturing same |
CN116721978A (zh) * | 2023-06-29 | 2023-09-08 | 上海纳矽微电子有限公司 | 一种半导体封装结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3277997B2 (ja) | 2002-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3277997B2 (ja) | ボールグリッドアレイパッケージとその製造方法 | |
US7154189B2 (en) | Semiconductor device and method for fabricating the same | |
JP4830120B2 (ja) | 電子パッケージ及びその製造方法 | |
US7719104B2 (en) | Circuit board structure with embedded semiconductor chip and method for fabricating the same | |
JP2004335641A (ja) | 半導体素子内蔵基板の製造方法 | |
JP3450236B2 (ja) | 半導体装置及びその製造方法 | |
US8994168B2 (en) | Semiconductor package including radiation plate | |
US6887778B2 (en) | Semiconductor device and manufacturing method | |
US6841884B2 (en) | Semiconductor device | |
JPH1167968A (ja) | ボールグリッドアレーパッケージ用印刷回路基板及びボールグリッドアレーパッケージ並びにそれらの製造方法 | |
KR20100009941A (ko) | 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지 | |
US6953709B2 (en) | Semiconductor device and its manufacturing method | |
US10978431B2 (en) | Semiconductor package with connection substrate and method of manufacturing the same | |
JP2009252942A (ja) | 部品内蔵配線板、部品内蔵配線板の製造方法 | |
JP3116926B2 (ja) | パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法 | |
US7276800B2 (en) | Carrying structure of electronic components | |
US20030201544A1 (en) | Flip chip package | |
EP1848029B1 (en) | Carrying structure of electronic components | |
JP5000105B2 (ja) | 半導体装置 | |
KR100836642B1 (ko) | 전자 패키지 및 그 제조방법 | |
JP2001168224A (ja) | 半導体装置、電子回路装置および製造方法 | |
US20240096721A1 (en) | Electronic package and manufacturing method thereof | |
US20240258121A1 (en) | Electronic package, electronic structure and manufacturing method thereof | |
JP4593444B2 (ja) | 電子部品実装構造体の製造方法 | |
JP2003163240A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080215 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090215 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100215 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 9 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120215 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130215 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140215 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |