[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2017152603A - パワー半導体モジュール及びその製造方法 - Google Patents

パワー半導体モジュール及びその製造方法 Download PDF

Info

Publication number
JP2017152603A
JP2017152603A JP2016035305A JP2016035305A JP2017152603A JP 2017152603 A JP2017152603 A JP 2017152603A JP 2016035305 A JP2016035305 A JP 2016035305A JP 2016035305 A JP2016035305 A JP 2016035305A JP 2017152603 A JP2017152603 A JP 2017152603A
Authority
JP
Japan
Prior art keywords
power semiconductor
semiconductor module
metal base
base plate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016035305A
Other languages
English (en)
Other versions
JP6525327B2 (ja
Inventor
柳浦 聡
Satoshi Yanagiura
聡 柳浦
輝彦 熊田
Teruhiko Kumada
輝彦 熊田
茂 内海
Shigeru Uchiumi
茂 内海
山口 義弘
Yoshihiro Yamaguchi
義弘 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2016035305A priority Critical patent/JP6525327B2/ja
Publication of JP2017152603A publication Critical patent/JP2017152603A/ja
Application granted granted Critical
Publication of JP6525327B2 publication Critical patent/JP6525327B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】金属ベース板及びその上に設けられた部材と封止材との間の接着強度を確保しつつ、金属ベース板及びその上に設けられた部材と封止材とが高温環境下で直接接触することによる封止材の劣化を抑制することにより、絶縁信頼性を向上させたパワー半導体モジュールを提供する。
【解決手段】本発明は、金属ベース板2上に設けられた、絶縁層(絶縁板5)、電極パターン6及びパワー半導体素子4を少なくとも含む部材が封止材10によって封止されたパワー半導体モジュール1である。このパワー半導体モジュール1において、金属ベース板2及びその上に設けられた部材と封止材10との間に、フッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜からなる群から選択される少なくとも1種の気相重合膜12が形成されている。
【選択図】図1

Description

本発明は、パワー半導体モジュール及びその製造方法に関する。
パワー半導体モジュールは、一般に、金属ベース板上に設けられた、絶縁層、電極パターン及びパワー半導体素子を少なくとも含む部材が封止材によって封止された構造を有する。この構造は、金属ベース板上に設けられた部材をモールド樹脂としての封止材によって封止したモールド型と、金属ベース板の周囲にケースを設け、ケース内にポッティング材としての封止材を充填することによって部材を封止したケース型とに分類される。
近年、200℃以上の高温でも動作が可能なパワー半導体素子(例えば、SiC、GaNなどのワイドバンドギャップ半導体素子)へのニーズが高まっていることから、高温環境下でも封止材の機能(例えば、絶縁性、密着性など)が低下しないことが要求されている。
また、近年、パワー半導体モジュールの製造において、電極パターンにパワー半導体素子を接合する際に、金属ナノ粒子を用いたダイアタッチ(「ダイボンディング」とも称される)が使用されるようになってきている。これに伴い、電極パターンには、従来のNiめっき銅に代わってめっきレスの銅又は銅合金の使用が多くなっている。
しかしながら、めっきレスの銅又は銅合金は、高温環境下において酸化して酸化銅を生成するため、酸化銅のレドックス作用によって電極パターン近傍の封止材が劣化する。実際、シリコーンゲルを封止材として用いた場合、電極パターンとの界面において剥離、ボイドなどの欠陥が生じ易く、絶縁不良の原因となり得る。またエポキシ樹脂のような硬い封止材を用いた場合は、強度の弱い酸化銅が破壊し、剥離が発生する。
上記のような封止材の劣化、あるいは剥離による絶縁不良を防止するために、従来、各種部材に用いられる金属材料の高温環境下における酸化を防止する対策が有効であると考えられているが、十分とは言えない。
他方、液状のコーティング剤を用いて部材と封止材との間にコーティング膜を形成する方法が提案されている。しかしながら、この方法では、部材の表面(特に、垂直表面)にコーティング膜を均一に形成し難いという問題がある。
また、特許文献1には、モールド型の半導体装置において、封止材の耐熱性を向上させると、封止材の耐湿性が低下する傾向にあるため、パワー半導体素子と封止材との間に耐湿性に優れた有機薄膜を形成することにより、耐熱性の高い封止材を用いることを可能にする方法が提案されている。この方法では、有機薄膜として、パラキシレン系モノマーの気相重合によってポリパラキシレン系ポリマーが形成されている。
特開2012−4282号公報
しかしなら、パラキシレン系モノマーの気相重合では、良好な膜質のポリパラキシレン系ポリマーが得られ難く、ピンホールなどの欠陥が発生し易い。そのため、金属ベース板及びその上に設けられた部材(例えば、電極パターン)と封止材との間に、このポリパラキシレン系ポリマーを形成すると、金属ベース板及びその上に設けられた部材と封止材との間の接着強度が低下し易い。さらに、ポリパラキシレン系ポリマーの膜強度が弱いため、金属ベース板及びその上に設けられた部材と封止材とが直接接触し易くなり、封止材の劣化に伴って絶縁不良が起こるという問題がある。
本発明は、上記のような問題を解決するためになされたものであり、金属ベース板及びその上に設けられた部材と封止材との間の接着強度を確保しつつ、金属ベース板及びその上に設けられた部材と封止材とが高温環境下で直接接触することによる封止材の劣化を抑制することにより、絶縁信頼性を向上させたパワー半導体モジュール及びその製造方法を提供することを目的とする。
本発明者らは、上記のような問題を解決すべく鋭意研究を行った結果、気相重合膜の中でもフッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜の膜質が良好であるという知見に基づき、金属ベース板及びその上に設けられた部材と封止材との間に当該気相重合膜を設けることにより、金属ベース板及びその上に設けられた部材と封止材との間の接着強度を高めることができ、しかも金属ベース板及びその上に設けられた部材と封止材とが直接接触することも防止し得ることを見出し、本発明を完成するに至った。
すなわち、本発明は、金属ベース板上に設けられた、絶縁層、電極パターン及びパワー半導体素子を少なくとも含む部材が封止材によって封止されたパワー半導体モジュールであって、前記金属ベース板及び前記部材と前記封止材との間に、フッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜からなる群から選択される少なくとも1種の気相重合膜が形成されていることを特徴とするパワー半導体モジュールである。
また、本発明は、金属ベース板上に設けられた、絶縁層、電極パターン及びパワー半導体素子を少なくとも含む部材が封止材によって封止されたパワー半導体モジュールの製造方法であって、前記金属ベース板上に設けられた前記部材を前記封止材によって封止する前に、前記金属ベース板上に設けられた前記部材の表面に、気相重合を用いてフッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜からなる群から選択される少なくとも1種の気相重合膜を形成することを特徴とするパワー半導体モジュールの製造方法である。
本発明によれば、金属ベース板及びその上に設けられた部材と封止材との間の接着強度を確保しつつ、金属ベース板及びその上に設けられた部材と封止材とが高温環境下で直接接触することによる封止材の劣化を抑制することにより、絶縁信頼性を向上させたパワー半導体モジュール及びその製造方法を提供することができる。
実施の形態1に係るパワー半導体モジュールの断面図である。 実施の形態2に係るパワー半導体モジュールの断面図である。 実施例1及び比較例1で用いた成膜装置の概略図である。 実施例2及び3で用いた成膜装置の概略図である。
本発明は、金属ベース板上に設けられた、絶縁層、電極パターン及びパワー半導体素子を少なくとも含む部材が封止材によって封止されたパワー半導体モジュール及びその製造方法である。このパワー半導体モジュールにおいて、金属ベース板及び部材と封止材との間には、フッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜からなる群から選択される少なくとも1種の気相重合膜が形成されている。この気相重合膜は、金属ベース板上に設けられた部材を封止材によって封止する前に、金属ベース板上に設けられた部材の表面に気相重合を用いて形成される。
以下、本発明のパワー半導体モジュール及びその製造方法の好適な実施の形態につき図面を用いて説明する。
実施の形態1.
図1は、本実施の形態に係るケース型のパワー半導体モジュールの断面図である。
図1において、パワー半導体モジュール1は、金属ベース板2と、金属ベース板2上に設けられたDBC(Direct Bond Copper)基板3と、DBC基板3上に接合されたパワー半導体素子4とを備えている。ここで、DBC基板3とは、セラミックスなどからなる絶縁板5の両面に、銅又は銅合金から形成された回路層(電極パターン6)直接接合された基板である。金属ベース板2又はパワー半導体素子4とDBC基板3との間の接合方法は、特に限定されないが、半田接合、金属ナノ粒子を用いたダイアタッチ、金属拡散接合、超音波(US)接合などの公知の方法を用いて接合されている。また、パワー半導体素子4の間、及びパワー半導体素子4とDBC基板3の電極パターン6との間は、ワイヤ7を介して接続されており、DBC基板3上には外部との接続を可能にするための外部端子8が設けられている。さらに、金属ベース2上には、DBC基板3及びパワー半導体素子4などの部品を囲うようにケース9が設けられており、ケース9内に封止材10が充填されると共に、ケース9の上部に蓋11が設けられている。
上記の構造については当該技術分野において公知であるが、本実施の形態のパワー半導体モジュール1は、金属ベース板2及び金属ベース板2上に設けられた部材(すなわち、DBC基板3、パワー半導体素子4、ワイヤ7、外部端子8)と封止材10との間に、フッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜からなる群から選択される少なくとも1種の気相重合膜12が形成されていることを特徴とする。
この気相重合膜12は、金属ベース板2及び金属ベース板2上に設けられた部材と封止材10とを直接接触させないようにするために形成されている。この気相重合膜12は、膜質が良好であるため、金属ベース板2及び金属ベース板2上に設けられた部材と封止材10との間の接着強度を高めることができる。また、この気相重合膜12の存在により、金属ベース板2及び金属ベース板2上に設けられた部材と封止材10とが直接接触しないため、封止材10の劣化を抑制することができる。さらに、この気相重合膜12は、酸素透過性が低いことから、封止材10を劣化し難くすることができる。その結果、剥離、ボイドなどの欠陥が封止材10に発生することを抑制することができると共に、封止材10の密着性も低下し難くすることができる。
また、気相重合膜12は、液状のコーティング剤などを用いて形成される膜と異なり、被覆対象物が凹凸構造を有していても均一な膜を表面に形成することができる。特に、金属ベース板2上に設けられる部材は複雑な凹凸構造を有しているため、液状のコーティング剤などを用いて膜を形成することは適切ではない。実際、凹凸構造を有する被覆対象物の表面に液状のコーティング剤を用いて膜を形成すると、被覆対象物の凹部にコーティング剤が溜まり易いため、被覆対象物の凹部では膜が厚くなり、被覆対象物の凸部では膜が薄くなったり、膜が形成されなかったりすることがある。そのため、液状のコーティング剤を用いて形成された膜では、気相重合膜12と同様の効果は得られない。
ここで、本明細書において「気相重合膜12」とは、気相重合によって形成される膜のことを意味する。具体的には、「気相重合膜12」とは、減圧雰囲気下で加熱することによって気化する化合物を原料として用い、気化させた化合物を、金属ベース板2及び金属ベース板2上に設けられた部材に吸着させて重合させることによって形成した膜である。気相重合は、原料の気化炉及び成膜炉を少なくとも有する成膜装置を用いて行うことができる。また、気相重合反応において原料の分解(例えば、ラジカル分解)が要求される場合には、原料の分解炉を成膜装置に設けてもよい。
例えば、フッ素原子含有ポリパラキシレン膜を気相重合によって形成する場合、フッ素原子を含有するパラキシレン系ダイマーを原料として用い、この原料を減圧雰囲気下で加熱して気化させ、さらに加熱してラジカル分解させた後、金属ベース板2及び金属ベース板2上に設けられた部材に吸着させて重合させればよい。なお、この気相重合における減圧条件及び加熱条件などは、使用する原料の種類に応じて適宜設定すればよく、特に限定されない。
フッ素原子を含有するパラキシレンダイマーとしては、特に限定されないが、下記の化合物を挙げることができる。これらは単独又は2種以上を組み合わせて用いることができる。
Figure 2017152603
また、フッ素原子を含有するパラキシレン系ダイマーとして上記の式(1−1)の化合物を原料として用いた気相重合反応の一例を下記に示す。
Figure 2017152603
上記の反応式からわかるように、式(1−1)の化合物は、減圧雰囲気下で加熱することにより、気化(昇華)してラジカル分解(熱分解)した後、重合反応が進行する。
また一般に、原料を気化させてラジカル分解させた状態では、分子同士の距離が離れ過ぎているために重合反応させることができないが、気化させてラジカル分解させた原料を金属ベース板2及び金属ベース板2上に設けられた部材に吸着させることにより、分子同士の距離が短くなり、重合反応が起こり易くなる。
ポリイミド膜を気相重合によって形成する場合、テトラカルボン酸無水物及びジアミン化合物を原料として用い、この原料を減圧雰囲気下で加熱して気化させた後、金属ベース板2及び金属ベース板2上に設けられた部材に吸着させて重合させればよい。なお、この気相重合では、原料のラジカル分解は行わない。また、この気相重合における減圧条件及び加熱条件などは、使用する原料の種類に応じて適宜設定すればよく、特に限定されない。
テトラカルボン酸無水物としては、特に限定されないが、下記の化合物を挙げることができる。これらは単独又は2種以上を組み合わせて用いることができる。
Figure 2017152603
上記の式中、Xは、CH、SO、C=O又はOを表す。
ジアミン化合物としては、特に限定されないが、下記の化合物を挙げることができる。これらは単独又は2種以上を組み合わせて用いることができる。
Figure 2017152603
上記の式中、Xは上記で定義した通りであり、nは、1、2又は3である。
また、テトラカルボン酸無水物及びジアミン化合物を原料として用いた気相重合反応の一例を下記に示す。
Figure 2017152603
上記の反応式からわかるように、テトラカルボン酸無水物及びジアミン化合物を減圧雰囲気下で加熱することにより、気化(昇華)した後、重合反応が進行する。
ポリ尿素膜を気相重合によって形成する場合、ジイソシアネート化合物及びジアミン化合物を原料として用い、この原料を減圧雰囲気下で加熱して気化させた後、金属ベース板2及び金属ベース板2上に設けられた部材に吸着させて重合させればよい。なお、この気相重合では、原料のラジカル分解は行わない。また、この気相重合における減圧条件及び加熱条件などは、使用する原料の種類に応じて適宜設定すればよく、特に限定されない。
ジイソシアネート化合物としては、特に限定されないが、下記の化合物を挙げることができる。これらは単独又は2種以上を組み合わせて用いることができる。
Figure 2017152603
上記の式中、Xは、H、F、Cl、CH又はCFであり、X及びnは上記で定義した通りである。
ジアミン化合物としては、特に限定されないが、ポリイミド膜の原料として上記で例示したものを用いることができる。
また、ジイソシアネート化合物及びジアミン化合物を原料として用いた気相重合反応の一例を下記に示す。
Figure 2017152603
上記の反応式からわかるように、ジイソシアネート化合物は及びジアミン化合物は、減圧雰囲気下で加熱することにより、気化(昇華)した後、重合反応が進行する。なお、気化の際、ジイソシアネート化合物は水酸化物となる。
気相重合膜12の厚さとしては、金属ベース板2及び金属ベース板2上に設けられた部材と封止材10とを直接接触させないようにすることができる範囲であれば特に限定されないが、一般に1μm以上50μm以下、好ましくは1μm以上40μm以下、より好ましくは1μm以上30μm以下、さらに好ましくは1μm以上20μm以下、最も好ましくは1μm以上10μm以下である。気相重合膜12の厚さが1μm未満であると、ピンホールなどが生じることがある。一方、気相重合膜12の厚さが50μmを超えても効果に違いが見られず、コストが高くなるだけである。
本実施の形態のパワー半導体モジュール1は、金属ベース板2及び金属ベース板2上に設けられた部材と封止材10との間に、上記の気相重合膜12が形成されていることを特徴としており、それ以外の部材ついては当該技術分野において公知の材料を用いることができる。
金属ベース板2としては、特に限定されないが、銅、アルミ、それらの合金などの各種金属から形成されるベース板が一般に用いられる。
パワー半導体素子4としては、特に限定されないが、絶縁ゲート型バイポーラトランジスタ(IGBT)、金属−酸化物−半導体接合電界効果トランジスタ(MOSFET)などが一般に用いられる。
ワイヤ7としては、特に限定されないが、アルミニウムワイヤ、銅ワイヤ、金ワイヤ、銀ワイヤなどが一般に用いられる。
外部端子8としては、特に限定されないが、りん青銅、クロム銅、ベリリウム銅、コルソン銅などの銅合金から一般に形成される。
ケース9及び蓋11としては、PPS(ポリフェニレンサルファイド)、PBT(ポリブチレンテレフタレート)などの樹脂から一般に形成される。
封止材10としては、パワー半導体モジュール1の種類に応じて適宜設定すればよく、特に限定されないが、シリコーンゲル、エポキシ樹脂、ウレタン樹脂などを用いることができる。その中でも、図1のようなケース型のパワー半導体モジュール1では、シリコーンゲルを用いることが好ましい。これは、シリコーンゲルが低弾性率を有していることから、発生する熱応力が小さく、絶縁板5の割れ、ワイヤ7の断線、接合部の破壊を発生し難くする効果を有するためである。この効果は、大型のパワー半導体モジュール1に適用する場合に特に大きい。他方、シリコーンゲルは、低弾性率であるため、金属材料から形成される部材周辺にボイドが発生し易く、絶縁破壊に繋がる可能性がある。しかしながら、本実施の形態のパワー半導体モジュール1では、金属ベース板2及び金属ベース板2上に設けられた部材(特に金属材料から形成される部材)とシリコーンゲルとの間に、気相重合膜12が形成されているため、気泡などの欠陥の発生を抑制することができ、絶縁破壊が起こり難い。
封入材10として用いられるシリコーンゲルの種類は、特に限定されないが、針入度が40以上90以下のシリコーンゲルであることが好ましい。針入度が40未満であると、ワイヤ7などが細い場合に断線し易くなり、信頼性を確保し難くなることがある。一方、針入度が90を超えると、クラックなどの欠陥が発生し易くなることがある。
ここで、本明細書において「針入度」とは、JIS K2207に従って測定される針入度の値を意味し、針入度の値は1/10mmが針入度1に相当する。
上記のような構成を有する実施の形態1のパワー半導体モジュール1によれば、金属ベース板2及びその上に設けられた部材と封止材10との間の接着強度を確保しつつ、金属ベース板2及びその上に設けられた部材と封止材10とが高温環境下で直接接触することによる封止材10の劣化を抑制することができるため、パワー半導体モジュール1の絶縁信頼性を向上させることができる。
実施の形態2.
図2は、本実施の形態に係るパワー半導体モジュールの断面図である。なお、本実施の形態に係るパワー半導体モジュールの基本的な構成は、実施の形態1に係るパワー半導体モジュール1と同じであるため、相違点のみ説明する。
図2において、パワー半導体モジュール20は、金属ベース板2と、金属ベース板2上に設けられた絶縁層21と、絶縁層21上に設けられた電極パターン6と、電極パターン6上に接合されたパワー半導体素子4とを備えている。電極パターン6は、銅又は銅合金から形成されている。絶縁層21は、絶縁有機材料などを用いて金属ベース板2上に形成されている。絶縁層21と電極パターン6との間、及び電極パターン6とパワー半導体素子4との間の接合方法は、特に限定されないが、半田接合、金属ナノ粒子を用いたダイアタッチ、金属拡散接合、超音波(US)接合などの公知の方法を用いて接合されている。また、パワー半導体素子4の間、パワー半導体素子4と電極パターン6との間は、ワイヤ7を介して接続されている。また、電極パターン6は、バスバーなどのUS接合部材22を介して外部との接続を可能にするための外部端子8と接続されている。さらに、金属ベース2上には、絶縁層21、電極パターン6、パワー半導体素子4などの部品を囲うようにケース9が設けられており、ケース9内に封止材10が充填されると共に、ケース9の上部に蓋11が設けられている。
上記の構造については当該技術分野において公知であるが、本実施の形態のパワー半導体モジュール20は、絶縁層21上に設けられた部材(すなわち、電極パターン6、パワー半導体素子4、ワイヤ7、外部端子8、US接合部材22)と封止材10との間に、フッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜からなる群から選択される少なくとも1種の気相重合膜12が形成されていることを特徴とする。
上記のような構成を有する本実施の形態のパワー半導体モジュール20は、絶縁層21上に設けられた部材の金属(特に、銅又は銅合金)が高温環境下において酸化することを抑制することができるため、剥離、ボイドなどの欠陥が封止材10に発生することを抑制することができると共に、封止材10の密着性も低下し難くすることができる。
上記のような構成を有する実施の形態2のパワー半導体モジュール20によれば、金属ベース板2及びその上に設けられた部材と封止材10との間の接着強度を確保しつつ、金属ベース板2及びその上に設けられた部材と封止材10とが高温環境下で直接接触することによる封止材10の劣化を抑制することができるため、パワー半導体モジュール20の絶縁信頼性を向上させることができる。
以下、実施例及び比較例によって本発明の詳細を説明するが、これらによって本発明が限定されるものではない。
(実施例1)
実施例1では、気相重合膜12としてフッ素原子含有ポリパラキシレン膜を用いた図1のパワー半導体モジュール1を作製した。
まず、ケース9内に封止材10を充填してケース9の上部に蓋11を設ける前の組立品を作製した。すなわち、金属ベース板2である銅板上に、窒化ケイ素からなる絶縁板5の両面にめっきレスの銅からなる電極パターン6が形成されたDBC基板3を半田接合した後、DBC基板3上に、パワー半導体素子4であるIGBT及びFWDを半田接合すると共に外部端子8をUS接合した。次に、パワー半導体素子4とDBC基板3の電極パターン6との間をワイヤボンディングし、DBC基板3及びパワー半導体素子4などの部品を囲うように金属ベース2上にPPS製のケース9を接着剤によって接着した。
次に、上記で得られた組立品において、ケース9内を封止材10で封止する際に封止材10と接する部分の表面に気相重合膜12を形成した。すなわち、例えば、封止材10と接しない部分(例えば、金属ベース板2の裏側表面、外部端子8の上部表面にテフロン(登録商標)テープを貼付けてマスキングした後、図3に示すような、原料の気化炉及び分解炉、並びに成膜炉を有する成膜装置の成膜炉内に組立品を配置した。次に、気化炉内に原料である10gのテトラフルオロパラキシレン環状ダイマー(4,5,7,8,12,13,15、16オクタフルオロ[2,2]パラシクロフェン)を入れ、気化炉内を1Torr(約133Pa)、100℃に設定して原料を気化させた。次に、分解炉内を0.5Torr(約67Pa)、750℃に設定し、気化炉内で気化させた原料を分解炉内に誘導してラジカル分解させた。ラジカル分解によって開裂して励起状態となった原料を、40mTorr(約5Pa)、室温(25℃)に設定した成膜炉に誘導した。そして、この状態を3時間保持することにより、励起状態となった原料を組立品の表面に吸着させて重合し、厚さが3μmのフッ素原子含有ポリパラキシレン膜を形成した。その後、テフロン(登録商標)テープを組立品から除去した。
次に、ケース9内に封止材10である2液混合型のシリコーンゲルを注入し、80℃で1時間硬化させることにより、針入度が65のシリコーンゲルで封止した。その後、ケース9の上部にPPS製の蓋11を配置することにより、パワー半導体モジュール1を得た。
(実施例2)
実施例2では、気相重合膜12としてポリイミド膜を用いた図1のパワー半導体モジュール1を作製した。
まず、実施例1と同様にして組立品を作製してテフロン(登録商標)テープでマスキングを行った後、図4に示すような、原料の気化炉及び成膜炉を有する成膜装置の成膜炉内に組立品を配置した。成膜装置は、気化炉を2つ有しており、気化炉(1)にピロメリット酸無水物、気化炉(2)に4,4’−オキシジアニリンを入れた。次に、各気化炉内を1mPa、120℃に設定して、これらの原料を気化させた。次に、成膜炉内を1mPa、200℃に設定し、気化炉内で気化させた原料を成膜炉内に誘導した。そして、この状態を2時間保持することにより、気化炉内で気化させた原料を組立品の表面に吸着させて重合し、厚さが2μmのポリイミド膜を形成した。その後、テフロン(登録商標)テープを組立品から除去した。次に、実施例1と同様にして、シリコーンゲルを注入した後、ケース9の上部に蓋11を配置することにより、パワー半導体モジュール1を得た。
(実施例3)
実施例3では、気相重合膜12としてポリ尿素膜を用いた図1のパワー半導体モジュール1を作製した。
まず、実施例1と同様にして組立品を作製してテフロン(登録商標)テープでマスキングを行った後、図4に示すような、原料の気化炉及び成膜炉を有する成膜装置の成膜炉内に組立品を配置した。成膜装置は、気化炉を2つ有しており、気化炉(1)に4,4’−ジフェニルメタンジイソシアネート、気化炉(2)に4,4’−ジアミノジフェニルメタンを入れた。次に、4,4’−ジフェニルメタンジイソシアネートを入れた気化炉内を65mPa、93℃、4,4’−ジアミノジフェニルメタンを入れた気化炉を65mPa、135℃にそれぞれ設定し、これらの原料を気化させた。次に、成膜炉内を65mPa、65℃に設定し、気化炉内で気化させた原料を成膜炉内に誘導した。そして、この状態を3時間保持することにより、気化炉内で気化させた原料を組立品の表面に吸着させて重合し、厚さが2μmのポリ尿素膜を形成した。その後、テフロン(登録商標)テープを組立品から除去した。次に、実施例1と同様にして、シリコーンゲルを注入した後、ケース9の上部に蓋11を配置することにより、パワー半導体モジュール1を得た。
(比較例1)
比較例1では、気相重合膜12がない図1のパワー半導体モジュール1を作製した。
すなわち、気相重合膜12を形成しないこと以外は、実施例1〜3と同様にしてパワー半導体モジュール1を得た。
(比較例2)
比較例2では、気相重合膜12としてポリパラキシレン膜を用いた図1のパワー半導体モジュール1を作製した。
まず、実施例1と同様にして組立品を作製してテフロン(登録商標)テープでマスキングを行った後、図3に示すような、原料の気化炉及び分解炉、並びに成膜炉を有する成膜装置の成膜炉内に組立品を配置した。次に、気化炉内にp−キシレン(モノマー)を入れ、気化炉内を10Torr(約1333Pa)、60℃に設定して原料を気化させた。次に、分解炉内を1Torr(約133Pa)、1100℃に設定し、気化炉内で気化させた原料を分解炉内に誘導してラジカル分解させた。ラジカル分解によって開裂して励起状態となった原料を、0.5Torr(約67Pa)、5℃に設定した成膜炉に誘導した。そして、この状態を15時間保持することにより、励起状態となった原料を組立品の表面に吸着させて重合し、ポリパラキシレン膜を形成した。形成されたポリパラキシレン膜は、厚さが不均一であり、不透明白色であった。その後、テフロン(登録商標)テープを組立品から除去した。次に、実施例1と同様にして、シリコーンゲルを注入した後、ケース9の上部に蓋11を配置することにより、パワー半導体モジュール1を得た。
(比較例3)
比較例3では、気相重合膜12の代わりに、ポリアミドイミドを15質量%含む液状のコーティング剤(溶剤は、N−メチルピドリドン50質量部、キシレン35質量部、メチルエチルケトン15質量部である)を用いてコーティング膜を形成した図1のパワー半導体モジュール1を作製した。
コーティング剤はスプレーを用いて塗布し、80℃で1時間、125℃で1時間、160℃で2時間順次乾燥させることによってコーティング膜を形成した。形成されたコーティング膜は、厚さが不均一であり、コーティング膜が形成されない部分も確認された。その後、実施例1〜3と同様にしてパワー半導体モジュール1を得た。
上記の実施例1〜3及び比較例1〜3で得られたパワー半導体モジュール1について、部分放電試験を行った。
部分放電試験は、作製直後のパワー半導体モジュール1、及び温度40℃、相対湿度90%の雰囲気で2日間放置した後のパワー半導体モジュール1に対して行った。具体的には、これらのパワー半導体モジュール1を室温のホットプレート上に載せ、3℃/分の速度で175℃まで昇温させて48時間保持した後、室温まで冷却し、部分放電を測定した。部分放電の評価については、放電電荷量が10pC以上となった際に放電開始とみなした。その結果を表1に示す。なお、表1では、作製直後のパワー半導体モジュール1の評価結果を「作製直後」、温度40℃、相対湿度90%の雰囲気で2日間放置した後のパワー半導体モジュール1を「2日放置後」と表す。
Figure 2017152603
表1に示されているように、実施例1〜3のパワー半導体モジュール1は、作製直後及び2日放置後のいずれにおいても、部分放電開始電圧が15kVを超え、絶縁性が高いことが確認された。
一方、比較例1のパワー半導体モジュール1は、2日放置後の部分放電開始電圧が低下してしまい、絶縁性が低下することが確認された。そこで、比較例1のパワー半導体モジュール1を分解して内部を調査したところ、封止材10中に気泡が発生しており、特に、電極パターン6の周辺に気泡が多く見られた。作製直後のパワー半導体モジュール1では、このような気泡は見られなかったことから、電極パターン6が酸化し、それにより封止材10の分解が生じ、気泡が発生したと考えられる。
また、比較例2のパワー半導体モジュール1は、作製直後及び2日放置後のいずれにおいても、部分放電開始電圧が小さく、絶縁性が低いことが確認された。これは、ポリパラキシレン膜の膜質が十分でなく、ピンホールなどの欠陥が生じていたためであると考えられる。
また、比較例3のパワー半導体モジュール1も同様に、作製直後及び2日放置後のいずれにおいても、部分放電開始電圧が小さく、絶縁性が低いことが確認された。これは、コーティング膜の膜質が十分でなく、厚さが不均一であると共に、コーティング膜が形成されない部分が生じていたためであると考えられる。
以上の結果からわかるように、本発明によれば、高温環境下における封止材10の機能低下を抑制することにより、信頼性の高いパワー半導体モジュール1,20及びその製造方法を提供することができる。
1、20 パワー半導体モジュール、2 金属ベース板、3 DBC基板、4 パワー半導体素子、5 絶縁板、6 電極パターン、7 ワイヤ、8 外部端子、9 ケース、10 封止材、11 蓋、12 気相重合膜、21 絶縁層、22 US接合部材。

Claims (15)

  1. 金属ベース板上に設けられた、絶縁層、電極パターン及びパワー半導体素子を少なくとも含む部材が封止材によって封止されたパワー半導体モジュールであって、
    前記金属ベース板及び前記部材と前記封止材との間に、フッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜からなる群から選択される少なくとも1種の気相重合膜が形成されていることを特徴とするパワー半導体モジュール。
  2. 前記気相重合膜の厚さが1μm以上50μm以下であることを特徴とする請求項1に記載のパワー半導体モジュール。
  3. 前記電極パターンが、銅又は銅合金から形成されていることを特徴とする請求項1又は2に記載のパワー半導体モジュール。
  4. 前記封止材が、針入度40〜90のシリコーンゲルであることを特徴とする請求項1〜3のいずれか一項に記載のパワー半導体モジュール。
  5. 前記パワー半導体モジュールが、前記金属ベース板の周囲にケースが設けられたケース型のパワー半導体モジュールであることを特徴とする請求項1〜4のいずれか一項に記載のパワー半導体モジュール。
  6. 前記部材が、前記金属ベース板上に設けられた前記絶縁層と、前記絶縁層上に設けられた前記電極パターンと、前記電極パターン上に設けられた前記パワー半導体素子とを含むことを特徴とする請求項1〜5のいずれか一項に記載のパワー半導体モジュール。
  7. 前記部材が、前記金属ベース板上に設けられたDBC基板と、前記DBC基板上に設けられた前記パワー半導体素子とを含むことを特徴とする請求項1〜5のいずれか一項に記載のパワー半導体モジュール。
  8. 金属ベース板上に設けられた、絶縁層、電極パターン及びパワー半導体素子を少なくとも含む部材が封止材によって封止されたパワー半導体モジュールの製造方法であって、
    前記金属ベース板上に設けられた前記部材を前記封止材によって封止する前に、前記金属ベース板上に設けられた前記部材の表面に、気相重合を用いてフッ素原子含有ポリパラキシレン膜、ポリイミド膜及びポリ尿素膜からなる群から選択される少なくとも1種の気相重合膜を形成することを特徴とするパワー半導体モジュールの製造方法。
  9. 前記フッ素原子含有ポリパラキシレン膜が、フッ素原子を含有するパラキシレン系ダイマーを原料とした気相重合により形成され、前記ポリイミド膜が、テトラカルボン酸無水物及びジアミン化合物を原料とした気相重合により形成され、前記ポリ尿素膜が、ジイソシアネート化合物及びジアミン化合物を原料とした気相重合により形成されることを特徴とする請求項8に記載のパワー半導体モジュールの製造方法。
  10. 前記気相重合膜の厚さが1μm以上50μm以下であることを特徴とする請求項8又は9に記載のパワー半導体モジュールの製造方法。
  11. 前記電極パターンが、銅又は銅合金から形成されていることを特徴とする請求項8〜10のいずれか一項に記載のパワー半導体モジュールの製造方法。
  12. 前記封止材が、針入度40〜90のシリコーンゲルであることを特徴とする請求項8〜11のいずれか一項に記載のパワー半導体モジュールの製造方法。
  13. 前記パワー半導体モジュールが、前記金属ベース板の周囲にケースが設けられたケース型のパワー半導体モジュールであることを特徴とする請求項8〜12のいずれか一項に記載のパワー半導体モジュールの製造方法。
  14. 前記部材が、前記金属ベース板上に設けられた前記絶縁層と、前記絶縁層上に設けられた前記電極パターンと、前記電極パターン上に設けられた前記パワー半導体素子とを含むことを特徴とする請求項8〜13のいずれか一項に記載のパワー半導体モジュールの製造方法。
  15. 前記部材が、前記金属ベース板上に設けられたDBC基板と、前記DBC基板上に設けられた前記パワー半導体素子とを含むことを特徴とする請求項8〜13のいずれか一項に記載のパワー半導体モジュールの製造方法。
JP2016035305A 2016-02-26 2016-02-26 パワー半導体モジュール及びその製造方法 Active JP6525327B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016035305A JP6525327B2 (ja) 2016-02-26 2016-02-26 パワー半導体モジュール及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016035305A JP6525327B2 (ja) 2016-02-26 2016-02-26 パワー半導体モジュール及びその製造方法

Publications (2)

Publication Number Publication Date
JP2017152603A true JP2017152603A (ja) 2017-08-31
JP6525327B2 JP6525327B2 (ja) 2019-06-05

Family

ID=59739132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016035305A Active JP6525327B2 (ja) 2016-02-26 2016-02-26 パワー半導体モジュール及びその製造方法

Country Status (1)

Country Link
JP (1) JP6525327B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021501471A (ja) * 2017-10-30 2021-01-14 ベイカー ヒューズ ホールディングス エルエルシー ダウンホールマイクロ電子機器の封入
CN117199009A (zh) * 2023-11-08 2023-12-08 广东芯聚能半导体有限公司 功率模块及其制备方法、半导体器件
CN117334689A (zh) * 2023-10-26 2024-01-02 华中科技大学 一种高温宽禁带功率模块及其制备方法
WO2024004028A1 (ja) * 2022-06-28 2024-01-04 三菱電機株式会社 半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001239556A (ja) * 2000-02-29 2001-09-04 Nippon Zeon Co Ltd 熱可塑性樹脂の成形方法
JP2006032617A (ja) * 2004-07-15 2006-02-02 Hitachi Ltd 半導体パワーモジュール
JP2007134536A (ja) * 2005-11-11 2007-05-31 Soken:Kk プリント基板の製造方法
JP2007180192A (ja) * 2005-12-27 2007-07-12 Soken:Kk プリント基板及びプリント基板の製造方法
JP2009135279A (ja) * 2007-11-30 2009-06-18 Toppan Printing Co Ltd セラミックチップ部品
JP2012195383A (ja) * 2011-03-15 2012-10-11 Ulvac Japan Ltd バリヤー膜の形成方法及びicチップパッケージ
WO2014128899A1 (ja) * 2013-02-22 2014-08-28 株式会社 日立製作所 樹脂封止型電子制御装置
JP2015006800A (ja) * 2014-08-26 2015-01-15 東芝テック株式会社 インクジェットヘッド
JP2015088499A (ja) * 2013-10-28 2015-05-07 富士電機株式会社 パワー半導体モジュール

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001239556A (ja) * 2000-02-29 2001-09-04 Nippon Zeon Co Ltd 熱可塑性樹脂の成形方法
JP2006032617A (ja) * 2004-07-15 2006-02-02 Hitachi Ltd 半導体パワーモジュール
JP2007134536A (ja) * 2005-11-11 2007-05-31 Soken:Kk プリント基板の製造方法
JP2007180192A (ja) * 2005-12-27 2007-07-12 Soken:Kk プリント基板及びプリント基板の製造方法
JP2009135279A (ja) * 2007-11-30 2009-06-18 Toppan Printing Co Ltd セラミックチップ部品
JP2012195383A (ja) * 2011-03-15 2012-10-11 Ulvac Japan Ltd バリヤー膜の形成方法及びicチップパッケージ
WO2014128899A1 (ja) * 2013-02-22 2014-08-28 株式会社 日立製作所 樹脂封止型電子制御装置
JP2015088499A (ja) * 2013-10-28 2015-05-07 富士電機株式会社 パワー半導体モジュール
JP2015006800A (ja) * 2014-08-26 2015-01-15 東芝テック株式会社 インクジェットヘッド

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021501471A (ja) * 2017-10-30 2021-01-14 ベイカー ヒューズ ホールディングス エルエルシー ダウンホールマイクロ電子機器の封入
WO2024004028A1 (ja) * 2022-06-28 2024-01-04 三菱電機株式会社 半導体装置
JP7459395B1 (ja) 2022-06-28 2024-04-01 三菱電機株式会社 半導体装置
CN117334689A (zh) * 2023-10-26 2024-01-02 华中科技大学 一种高温宽禁带功率模块及其制备方法
CN117199009A (zh) * 2023-11-08 2023-12-08 广东芯聚能半导体有限公司 功率模块及其制备方法、半导体器件

Also Published As

Publication number Publication date
JP6525327B2 (ja) 2019-06-05

Similar Documents

Publication Publication Date Title
US20150001700A1 (en) Power Modules with Parylene Coating
TW200839819A (en) Solid electrolytic capacitor and method of manufacturing same
US20120286405A1 (en) Semiconductor device and method for manufacturing the same
JP6525327B2 (ja) パワー半導体モジュール及びその製造方法
US11848213B2 (en) Semiconductor module having a layer that includes inorganic filler and a casting material
JP6540326B2 (ja) 半導体装置およびその製造方法
US8975192B2 (en) Method for manufacturing semiconductor device
JP6057927B2 (ja) 半導体装置
JPH10242333A (ja) 半導体装置及び半導体装置の製造方法
JP2014150203A (ja) パワーモジュール、およびパワーモジュールの製造方法
JP7454129B2 (ja) 半導体装置
JP2010153639A (ja) パワー半導体装置およびその製造方法
JP2014146774A (ja) 半導体装置および半導体装置の製造方法
US20170294395A1 (en) Semiconductor device that includes a molecular bonding layer for bonding elements
JP2013105761A (ja) パワー半導体装置の製造方法
TW540131B (en) Mask sheet for assembly of semiconductor device and assembling method of semiconductor device
JP6916997B2 (ja) 半導体装置
JPH09237869A (ja) 樹脂封止型パワーモジュール装置及びその製造方法
CN109637991B (zh) 半导体管芯附接系统和方法
TW202146608A (zh) 半導體密封成形用臨時保護膜及其製造方法、附有臨時保護膜之引線框、被臨時保護之密封成形體以及製造半導體封裝之方法
JP7476595B2 (ja) 半導体装置
JP7308473B2 (ja) 熱硬化性樹脂組成物及び半導体装置
Rabilloud Adhesives for electronics
JP2024000325A (ja) 半導体装置
JP2022149606A (ja) 半導体素子接合部及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190426

R150 Certificate of patent or registration of utility model

Ref document number: 6525327

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250