JP3141613B2 - 電圧駆動形素子の駆動方法及びその回路 - Google Patents
電圧駆動形素子の駆動方法及びその回路Info
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- JP3141613B2 JP3141613B2 JP05073081A JP7308193A JP3141613B2 JP 3141613 B2 JP3141613 B2 JP 3141613B2 JP 05073081 A JP05073081 A JP 05073081A JP 7308193 A JP7308193 A JP 7308193A JP 3141613 B2 JP3141613 B2 JP 3141613B2
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Description
【０００１】
【産業上の利用分野】本発明は、電圧駆動形素子の駆動
方法及びその回路に係り、特にターンオフ及びターンオ
ン時の電圧変化ｄＶ／ｄｔ，電流変化ｄｉ／ｄｔを緩和
してノイズ並びにサージ電圧を抑制する駆動方法及び回
路に関する。
方法及びその回路に係り、特にターンオフ及びターンオ
ン時の電圧変化ｄＶ／ｄｔ，電流変化ｄｉ／ｄｔを緩和
してノイズ並びにサージ電圧を抑制する駆動方法及び回
路に関する。
【０００２】
【従来の技術】ＭＯＳゲート構造の電界効果形トランジ
スタ（以後、ＭＯＳＦＥＴと呼ぶ）や絶縁ゲート型バイ
ポーラトランジスタ（以後、ＩＧＢＴと呼ぶ）等の電圧
駆動形素子はターンオン、或いはターンオフ時のスイッ
チング速度が速いことが特徴であり、高周波のインバー
タ装置やスイッチング電源に用いられている。近年、こ
れらの素子は大電流化と高速化の進歩が顕著であるが、
反面、高速スイッチングが原因で、サージ電圧による素
子の破壊やノイズによる他の電子機器への妨害という問
題を招いている。こうした問題の対策として、スイッチ
ング時に制御端子（以後、ゲート端子と呼ぶ）への電圧
の印加或いは除去を緩やかに行いスイッチング速度を緩
和することが検討されている。一例として、特開平1−1
83214 号にはターンオフ速度を緩和する方法が述べられ
ており、第１，第２のオフゲート抵抗手段を設け、第１
のオフゲート抵抗手段は低抵抗を、第２のオフゲート抵
抗手段は高抵抗を有している。上記第１，第２のオフゲ
ート抵抗手段はターンオフの開始と同時に働くが、第１
のオフゲート抵抗手段は予め設定された期間のみ働く。
上記構成によって、ターンオフ直後のストレージ期間
（主電流が下降するまでの期間）は第１，第２のオフゲ
ート抵抗手段で大きなゲート電流を流して高速化し、次
に電圧駆動形素子に流れる主電流が下降するフォール期
間は第２のオフゲート抵抗手段のみを働かせて小さなゲ
ート電流を流し、電流の下降時間を長くして電流の変化
ｄｉ／ｄｔを緩和している。
スタ（以後、ＭＯＳＦＥＴと呼ぶ）や絶縁ゲート型バイ
ポーラトランジスタ（以後、ＩＧＢＴと呼ぶ）等の電圧
駆動形素子はターンオン、或いはターンオフ時のスイッ
チング速度が速いことが特徴であり、高周波のインバー
タ装置やスイッチング電源に用いられている。近年、こ
れらの素子は大電流化と高速化の進歩が顕著であるが、
反面、高速スイッチングが原因で、サージ電圧による素
子の破壊やノイズによる他の電子機器への妨害という問
題を招いている。こうした問題の対策として、スイッチ
ング時に制御端子（以後、ゲート端子と呼ぶ）への電圧
の印加或いは除去を緩やかに行いスイッチング速度を緩
和することが検討されている。一例として、特開平1−1
83214 号にはターンオフ速度を緩和する方法が述べられ
ており、第１，第２のオフゲート抵抗手段を設け、第１
のオフゲート抵抗手段は低抵抗を、第２のオフゲート抵
抗手段は高抵抗を有している。上記第１，第２のオフゲ
ート抵抗手段はターンオフの開始と同時に働くが、第１
のオフゲート抵抗手段は予め設定された期間のみ働く。
上記構成によって、ターンオフ直後のストレージ期間
（主電流が下降するまでの期間）は第１，第２のオフゲ
ート抵抗手段で大きなゲート電流を流して高速化し、次
に電圧駆動形素子に流れる主電流が下降するフォール期
間は第２のオフゲート抵抗手段のみを働かせて小さなゲ
ート電流を流し、電流の下降時間を長くして電流の変化
ｄｉ／ｄｔを緩和している。
【０００３】また、ターンオン時のサージ電圧を低減す
る方法の例が特開平3−93457号に述べられている。この
方法は、ターンオン直後はゲート電圧の大きさを時間的
に切り替え、ゲート電圧の印加を制限して電圧駆動形素
子に流れる電流の変化ｄｉ／ｄｔを緩和するものであ
る。本例では、ゲート電圧がツェナーダイオードで決ま
る電圧まで達したら、上記制限を止めてゲート電圧を最
高値まで上昇させる。
る方法の例が特開平3−93457号に述べられている。この
方法は、ターンオン直後はゲート電圧の大きさを時間的
に切り替え、ゲート電圧の印加を制限して電圧駆動形素
子に流れる電流の変化ｄｉ／ｄｔを緩和するものであ
る。本例では、ゲート電圧がツェナーダイオードで決ま
る電圧まで達したら、上記制限を止めてゲート電圧を最
高値まで上昇させる。
【０００４】
【発明が解決しようとする課題】上記２例で、前者は第
１のオフゲート抵抗手段の働く期間を抵抗とコンデンサ
で決まる時定数の時間として予め設定しており、後者は
ゲート電圧の印加を制限する期間をツェナーダイオード
とコンデンサ及び抵抗で設定している。しかしながら、
いずれの方法においても電圧駆動形素子は電流容量に依
存してゲート部の静電容量が増加することから、両方法
では駆動すべき電圧駆動形素子の電流容量に応じて、そ
れぞれ最適な抵抗とコンデンサの値に変更する必要があ
る。また、前者の駆動方法を用いると、電流容量が同じ
素子であってもモータ制御のように素子を流れる電流が
時間的に変化する場合には、第１のオフゲート抵抗手段
の働く期間を電流値に応じて変えることが望ましく、１
つの最適値を選ぶことは容易でない。
１のオフゲート抵抗手段の働く期間を抵抗とコンデンサ
で決まる時定数の時間として予め設定しており、後者は
ゲート電圧の印加を制限する期間をツェナーダイオード
とコンデンサ及び抵抗で設定している。しかしながら、
いずれの方法においても電圧駆動形素子は電流容量に依
存してゲート部の静電容量が増加することから、両方法
では駆動すべき電圧駆動形素子の電流容量に応じて、そ
れぞれ最適な抵抗とコンデンサの値に変更する必要があ
る。また、前者の駆動方法を用いると、電流容量が同じ
素子であってもモータ制御のように素子を流れる電流が
時間的に変化する場合には、第１のオフゲート抵抗手段
の働く期間を電流値に応じて変えることが望ましく、１
つの最適値を選ぶことは容易でない。
【０００５】一方、同一の電圧駆動形素子に対してスイ
ッチング時に発生するサージ電圧やノイズの影響は電流
値に依存して大きくなる。また、上記従来例のような方
法でスイッチング時間を遅くすると、スイッチング損失
の増加が問題となる。そこで、フォール、又はライズ期
間のゲート抵抗条件を電流に応じて変えるか、或いは電
流がノイズ等の問題になる電流値以上でのみｄｉ／ｄｔ
を抑制することが望ましい。上記２例はいずれもこうし
た電流値に応じたスイッチング速度の緩和については考
慮していない。
ッチング時に発生するサージ電圧やノイズの影響は電流
値に依存して大きくなる。また、上記従来例のような方
法でスイッチング時間を遅くすると、スイッチング損失
の増加が問題となる。そこで、フォール、又はライズ期
間のゲート抵抗条件を電流に応じて変えるか、或いは電
流がノイズ等の問題になる電流値以上でのみｄｉ／ｄｔ
を抑制することが望ましい。上記２例はいずれもこうし
た電流値に応じたスイッチング速度の緩和については考
慮していない。
【０００６】本発明の目的は、上記各問題点を除去する
ものであって、その目的は電圧駆動形素子のゲート容
量、或いは電流値に応じてゲート容量の充放電速度を緩
和しスイッチング時に生じるサージ電圧及びノイズを抑
制することにある。
ものであって、その目的は電圧駆動形素子のゲート容
量、或いは電流値に応じてゲート容量の充放電速度を緩
和しスイッチング時に生じるサージ電圧及びノイズを抑
制することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明は、主電流の入出力に係る第１，第２端子と絶縁
ゲート構造を有するゲート端子を備えた電圧駆動形素子
の前記第２端子と前記ゲート端子間に、前記第２端子と
前記ゲート端子間に第１のスイッチ手段及び第１の抵抗
手段を介して前記ゲート電圧を除去する回路と、外部制
御電源より第２のスイッチ手段及び第２の抵抗手段を介
してゲート電圧を印加する回路とからなる電圧駆動形素
子の駆動回路において、前記第１，第２端子間の電圧を
検出する電圧検出手段と、前記第１または第２の抵抗手
段の少なくともいずれかは前記電圧検出手段からの電圧
検出信号に基づいて抵抗値を変化させる抵抗可変手段を
備えることにより、前記ゲート電圧を増加或いは減少さ
せる速度を遅くすることを特徴とする。
本発明は、主電流の入出力に係る第１，第２端子と絶縁
ゲート構造を有するゲート端子を備えた電圧駆動形素子
の前記第２端子と前記ゲート端子間に、前記第２端子と
前記ゲート端子間に第１のスイッチ手段及び第１の抵抗
手段を介して前記ゲート電圧を除去する回路と、外部制
御電源より第２のスイッチ手段及び第２の抵抗手段を介
してゲート電圧を印加する回路とからなる電圧駆動形素
子の駆動回路において、前記第１，第２端子間の電圧を
検出する電圧検出手段と、前記第１または第２の抵抗手
段の少なくともいずれかは前記電圧検出手段からの電圧
検出信号に基づいて抵抗値を変化させる抵抗可変手段を
備えることにより、前記ゲート電圧を増加或いは減少さ
せる速度を遅くすることを特徴とする。
【０００８】さらに、上記回路において、前記第２端子
と前記ゲート端子間のゲート電圧を検出するゲート電圧
検出手段と、該ゲート電圧検出手段からのゲート電圧検
出信号に基づいて前記第１の抵抗手段における抵抗値を
変化させる抵抗可変手段を備えるか、または、前記主電
流の大きさを検出する電流検出手段と、該電流検出手段
からの電流検出信号に基づいて前記第１の抵抗手段にお
ける抵抗値を変化させる抵抗可変手段を備えたことを特
徴とする。
と前記ゲート端子間のゲート電圧を検出するゲート電圧
検出手段と、該ゲート電圧検出手段からのゲート電圧検
出信号に基づいて前記第１の抵抗手段における抵抗値を
変化させる抵抗可変手段を備えるか、または、前記主電
流の大きさを検出する電流検出手段と、該電流検出手段
からの電流検出信号に基づいて前記第１の抵抗手段にお
ける抵抗値を変化させる抵抗可変手段を備えたことを特
徴とする。
【０００９】
【作用】上記によれば、第１，第２端子間の電圧を検出
する手段の出力からターンオン或いはターンオフ時に、
フォール期間の開始或いはライズ期間の終了を判別し、
この期間には抵抗手段を高抵抗化してゲート電圧の減少
或いは増加速度を緩和し、電流の下降或いは上昇に関す
るｄｉ／ｄｔを抑制する。ここで、上記電圧検出手段は
電圧駆動形素子のフォール期間の開始とライズ期間の終
了では、第１，第２端子間の電圧が急激に変化をする特
性を持つことを利用して、ライズ期間の終了とフォール
期間の開始を検出する。
する手段の出力からターンオン或いはターンオフ時に、
フォール期間の開始或いはライズ期間の終了を判別し、
この期間には抵抗手段を高抵抗化してゲート電圧の減少
或いは増加速度を緩和し、電流の下降或いは上昇に関す
るｄｉ／ｄｔを抑制する。ここで、上記電圧検出手段は
電圧駆動形素子のフォール期間の開始とライズ期間の終
了では、第１，第２端子間の電圧が急激に変化をする特
性を持つことを利用して、ライズ期間の終了とフォール
期間の開始を検出する。
【００１０】また、上記構成で高抵抗手段に半導体素子
を使用し、ゲート電圧或いは主電流の一方の値に応じて
上記半導体素子の内部抵抗を変化させる制御信号を出力
する制御信号出力手段を備えることによって、フォール
期間とライズ期間におけるｄｉ／ｄｔの抑制程度を電流
値に応じて調整することが可能である。
を使用し、ゲート電圧或いは主電流の一方の値に応じて
上記半導体素子の内部抵抗を変化させる制御信号を出力
する制御信号出力手段を備えることによって、フォール
期間とライズ期間におけるｄｉ／ｄｔの抑制程度を電流
値に応じて調整することが可能である。
【００１１】更に、上記構成でゲート電圧を検出する手
段を備えたことにより、第１，第２端子間の電圧が所定
の値に達した時点においてゲート電圧が予め設定した値
以上の場合には、前記抵抗手段の抵抗値を低抵抗から高
抵抗に切り替えると共に、前記所定の値に達した時点の
前記ゲート電圧が前記予め設定した値未満の場合には、
前記抵抗手段の抵抗値を低抵抗のまま維持することでノ
イズ等の問題になる電流値以上でのみｄｉ／ｄｔを抑制
することができ、スイッチング損失の不要な増加を押さ
えることが出来る。ここで、上記ゲート電圧の検出によ
る電流値の判断は、電圧駆動形素子のゲート電圧と飽和
電流値の関係を利用している。即ち、第１，第２端子間
の電圧検出手段から素子が飽和領域に入ったことを、ま
た、ゲート電圧の検出手段からゲート電圧が所望する電
流値に対する設定値（言い換えれば、ゲート電圧が前記
予め設定した値における飽和電流は検出すべき電流値に
相当する）であるかを検出し、両電圧検出手段の結果か
ら電流が検出すべき値以上であるかどうかを識別する。
段を備えたことにより、第１，第２端子間の電圧が所定
の値に達した時点においてゲート電圧が予め設定した値
以上の場合には、前記抵抗手段の抵抗値を低抵抗から高
抵抗に切り替えると共に、前記所定の値に達した時点の
前記ゲート電圧が前記予め設定した値未満の場合には、
前記抵抗手段の抵抗値を低抵抗のまま維持することでノ
イズ等の問題になる電流値以上でのみｄｉ／ｄｔを抑制
することができ、スイッチング損失の不要な増加を押さ
えることが出来る。ここで、上記ゲート電圧の検出によ
る電流値の判断は、電圧駆動形素子のゲート電圧と飽和
電流値の関係を利用している。即ち、第１，第２端子間
の電圧検出手段から素子が飽和領域に入ったことを、ま
た、ゲート電圧の検出手段からゲート電圧が所望する電
流値に対する設定値（言い換えれば、ゲート電圧が前記
予め設定した値における飽和電流は検出すべき電流値に
相当する）であるかを検出し、両電圧検出手段の結果か
ら電流が検出すべき値以上であるかどうかを識別する。
【００１２】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は、本発明の第１の実施例を示す電圧駆動形素
子の駆動回路の基本ブロック図である。
る。図１は、本発明の第１の実施例を示す電圧駆動形素
子の駆動回路の基本ブロック図である。
【００１３】図１において、Ｑ１は電圧駆動形素子のＩ
ＧＢＴであり、電流を入力するコレクタ端子（記号
ｃ），電流を出力するエミッタ端子（ｅ）、及び制御電
圧を印加するゲート端子（ｇ）を備える。Ｑ１は負荷２
を介して主電源ＶＥと閉回路を構成する。本実施例では
負荷２は誘導性であるものと仮定し、負荷には逆並列に
フリーホイールダイオードＤを設けている。ここで、イ
ンダクタンスＬｅは負荷２とＱ１を接続する配線のイン
ダクタンス成分を表したものである。次にＳＷ１，ＳＷ
２はそれぞれスイッチ手段であり制御回路１からの入力
信号Ｓｏｆｆ、及びＳｏｎによってオン，オフ動作させ
る。ここで、本実施例ではＳｏｆｆ、及びＳｏｎはいず
れも図に示す制御回路１の出力信号Ｓで共通であり、ハ
イレベル（Ｈ）或いはローレベル（Ｌ）の二値化された
信号とする。Ｑ１のゲート端子とＳＷ１の間に接続した
３は第１の抵抗手段であり、Ｑ１のゲート端子間とＳＷ
２の間に接続した４は第２の抵抗手段である。
ＧＢＴであり、電流を入力するコレクタ端子（記号
ｃ），電流を出力するエミッタ端子（ｅ）、及び制御電
圧を印加するゲート端子（ｇ）を備える。Ｑ１は負荷２
を介して主電源ＶＥと閉回路を構成する。本実施例では
負荷２は誘導性であるものと仮定し、負荷には逆並列に
フリーホイールダイオードＤを設けている。ここで、イ
ンダクタンスＬｅは負荷２とＱ１を接続する配線のイン
ダクタンス成分を表したものである。次にＳＷ１，ＳＷ
２はそれぞれスイッチ手段であり制御回路１からの入力
信号Ｓｏｆｆ、及びＳｏｎによってオン，オフ動作させ
る。ここで、本実施例ではＳｏｆｆ、及びＳｏｎはいず
れも図に示す制御回路１の出力信号Ｓで共通であり、ハ
イレベル（Ｈ）或いはローレベル（Ｌ）の二値化された
信号とする。Ｑ１のゲート端子とＳＷ１の間に接続した
３は第１の抵抗手段であり、Ｑ１のゲート端子間とＳＷ
２の間に接続した４は第２の抵抗手段である。
【００１４】制御回路１からＳＷ１に入力信号Ｓｏｆｆ
が供与されると、ＳＷ１はオンし第１の抵抗手段３を介
してＱ１のゲート端子とエミッタ端子間のゲート容量Ｃ
ｇｅに充電された電荷を放電し、Ｑ１をターンオフす
る。また、制御回路１からSW2に入力信号Ｓｏｎが供与
されると、ＳＷ２はオンし第２の抵抗手段４を介して制
御電源Ｖｃｃからゲート容量Ｃｇｅに電荷を充電し、Ｑ
１をターンオンする。ここで、第１，第２の抵抗手段３
及び４はそれぞれ、Ｑ１のコレクタ端子とエミッタ端子
間の電圧（以下コレクタ電圧と呼ぶ）を検出する電圧検
出手段５の出力に応じて抵抗値を変化させる。即ち、コ
レクタ電圧が所定の値未満では、第１，第２の抵抗手段
３及び４の抵抗値は低抵抗，コレクタ電圧が所定の値以
上では、第１，第２の抵抗手段３及び４の抵抗値は高抵
抗に変化させるものとする。この結果、上記Ｑ１のター
ンオフ，ターンオンの期間中にコレクタ電圧が変化する
ことによって第１，第２の抵抗手段３及び４の抵抗値が
変化し、ゲート容量Ｃｇｅから電荷を放電、或いは充電
する速度が変化する。ターンオフ時においてはコレクタ
電圧は増加することから、第１の抵抗手段が低抵抗から
高抵抗に変化しＣｇｅからの電荷の放電は遅くなる。一
方、ターンオン時においてはコレクタ電圧は減少するこ
とから、第２の抵抗手段が高抵抗から低抵抗に変化しＣ
ｇｅへの電荷の充電は、始めは遅く、コレクタ電圧が所
定値以上の期間からは速くなる。
が供与されると、ＳＷ１はオンし第１の抵抗手段３を介
してＱ１のゲート端子とエミッタ端子間のゲート容量Ｃ
ｇｅに充電された電荷を放電し、Ｑ１をターンオフす
る。また、制御回路１からSW2に入力信号Ｓｏｎが供与
されると、ＳＷ２はオンし第２の抵抗手段４を介して制
御電源Ｖｃｃからゲート容量Ｃｇｅに電荷を充電し、Ｑ
１をターンオンする。ここで、第１，第２の抵抗手段３
及び４はそれぞれ、Ｑ１のコレクタ端子とエミッタ端子
間の電圧（以下コレクタ電圧と呼ぶ）を検出する電圧検
出手段５の出力に応じて抵抗値を変化させる。即ち、コ
レクタ電圧が所定の値未満では、第１，第２の抵抗手段
３及び４の抵抗値は低抵抗，コレクタ電圧が所定の値以
上では、第１，第２の抵抗手段３及び４の抵抗値は高抵
抗に変化させるものとする。この結果、上記Ｑ１のター
ンオフ，ターンオンの期間中にコレクタ電圧が変化する
ことによって第１，第２の抵抗手段３及び４の抵抗値が
変化し、ゲート容量Ｃｇｅから電荷を放電、或いは充電
する速度が変化する。ターンオフ時においてはコレクタ
電圧は増加することから、第１の抵抗手段が低抵抗から
高抵抗に変化しＣｇｅからの電荷の放電は遅くなる。一
方、ターンオン時においてはコレクタ電圧は減少するこ
とから、第２の抵抗手段が高抵抗から低抵抗に変化しＣ
ｇｅへの電荷の充電は、始めは遅く、コレクタ電圧が所
定値以上の期間からは速くなる。
【００１５】次に、本実施例に関する具体的な回路構成
の一例を図２に示す。図２で破線で囲んだ領域３，４，
５はそれぞれ、図１に示した第１の抵抗手段３，第２の
抵抗手段４、及び電圧検出手段５に関する具体的な回路
構成の一例を示している。第１の抵抗手段３としては、
ＳＷ１とＱ１のエミッタ端子の間にＰチャンネルＭＯＳ
ＦＥＴ Ｍ１を備え、Ｍ１に対して並列に抵抗Ｒ１を備
える。第２の抵抗手段４としては、制御電源Ｖｃｃの正
極とＳＷ２の間にＰチャンネルMOSFET M2を備え、Ｍ２
に対して並列に抵抗Ｒ２を備える。ここで、Ｍ１，Ｍ２
は電圧検出手段５の出力に応じて内部抵抗が変化するこ
とから可変抵抗手段として用いている。また、Ｒ１の抵
抗値はＭ１のオン時の内部抵抗に比べて十分大きく、同
様にＲ２の抵抗値はＭ２のオン時の内部抵抗に比べて十
分大きいものを選ぶ。尚、本実施例ではスイッチ手段Ｓ
Ｗ１，ＳＷ２としてｐｎｐ、及びｎｐｎのバイポーラト
ランジスタを用いているが、これらのスイッチ素子はＭ
ＯＳＦＥＴでも良い。同様にＭ１，Ｍ２にはＭＯＳＦＥ
Ｔを用いているがこれらはバイポーラトランジスタを用
いても良い。次に、コレクタ電圧Ｖｃを検出する電圧検
出手段５としては、制御電源Ｖｃｃの正極と負極間に直
列に接続した抵抗Ｒ５とＲ６を備え、Ｒ５とＲ６の接続
部（以後、Ａ点と呼ぶ）にアノード端子を、また、Ｑ１
のコレクタ端子にカソード端子をそれぞれ接続したダイ
オードＤ１を備える。スイッチ手段ＳＷ１，ＳＷ２を入
力信号Ｓに応じてオン，オフする手段として抵抗Ｒ３，
Ｒ４及びｎｐｎトランジスタＱ２を備えており、Ｓがロ
ーレベルの場合にはＱ２がオフして、Ｒ３とＲ４の接続
部の電圧は上昇し、ＳＷ２はベース電流を供給されてオ
ン，ＳＷ１はベースが逆バイアスされてオフ状態とな
る。逆に、Ｓがハイレベルの場合にはＱ２がオンして、
Ｒ３とＲ４の接続部の電圧は減少し、ＳＷ２はベースが
逆バイアスされてオフ，ＳＷ１はベース電流を供給され
てオン状態となる。
の一例を図２に示す。図２で破線で囲んだ領域３，４，
５はそれぞれ、図１に示した第１の抵抗手段３，第２の
抵抗手段４、及び電圧検出手段５に関する具体的な回路
構成の一例を示している。第１の抵抗手段３としては、
ＳＷ１とＱ１のエミッタ端子の間にＰチャンネルＭＯＳ
ＦＥＴ Ｍ１を備え、Ｍ１に対して並列に抵抗Ｒ１を備
える。第２の抵抗手段４としては、制御電源Ｖｃｃの正
極とＳＷ２の間にＰチャンネルMOSFET M2を備え、Ｍ２
に対して並列に抵抗Ｒ２を備える。ここで、Ｍ１，Ｍ２
は電圧検出手段５の出力に応じて内部抵抗が変化するこ
とから可変抵抗手段として用いている。また、Ｒ１の抵
抗値はＭ１のオン時の内部抵抗に比べて十分大きく、同
様にＲ２の抵抗値はＭ２のオン時の内部抵抗に比べて十
分大きいものを選ぶ。尚、本実施例ではスイッチ手段Ｓ
Ｗ１，ＳＷ２としてｐｎｐ、及びｎｐｎのバイポーラト
ランジスタを用いているが、これらのスイッチ素子はＭ
ＯＳＦＥＴでも良い。同様にＭ１，Ｍ２にはＭＯＳＦＥ
Ｔを用いているがこれらはバイポーラトランジスタを用
いても良い。次に、コレクタ電圧Ｖｃを検出する電圧検
出手段５としては、制御電源Ｖｃｃの正極と負極間に直
列に接続した抵抗Ｒ５とＲ６を備え、Ｒ５とＲ６の接続
部（以後、Ａ点と呼ぶ）にアノード端子を、また、Ｑ１
のコレクタ端子にカソード端子をそれぞれ接続したダイ
オードＤ１を備える。スイッチ手段ＳＷ１，ＳＷ２を入
力信号Ｓに応じてオン，オフする手段として抵抗Ｒ３，
Ｒ４及びｎｐｎトランジスタＱ２を備えており、Ｓがロ
ーレベルの場合にはＱ２がオフして、Ｒ３とＲ４の接続
部の電圧は上昇し、ＳＷ２はベース電流を供給されてオ
ン，ＳＷ１はベースが逆バイアスされてオフ状態とな
る。逆に、Ｓがハイレベルの場合にはＱ２がオンして、
Ｒ３とＲ４の接続部の電圧は減少し、ＳＷ２はベースが
逆バイアスされてオフ，ＳＷ１はベース電流を供給され
てオン状態となる。
【００１６】次に、電圧検出手段５で検出する電圧レベ
ル（前述した所定の電圧）について説明する。まず、電
圧検出手段５でＡ点の電圧は、Ｑ１がオン状態にある場
合にはそのオン電圧にＤ１の順方向電圧降下を加えた値
に等しく約３Ｖ程度であり、信号の基準電位をＶｃｃの
負極を基準電位とすると、論理信号としてはローレベル
（Ｌ）に相当する。次に、スイッチングの過渡時でＱ１
の電圧がＶｃｃより高くなると、Ｄ１が逆バイアスされ
オフ状態になるため、Ａ点の電圧はＲ５とＲ６の分圧比
で決まる値となり、Ｒ５に対してＲ６の抵抗値を十分大
きい値に選ぶと、ほぼＶｃｃに等しい電圧となる（論理
信号としてはハイレベルに相当しＨで表す）。この時の
コレクタ電圧の値は上述のようにＶｃｃにほぼ等しい
が、この値をＶｃ１と定義する。Ｖｃ１はコレクタとゲ
ート間の静電容量Ｃｃｇが電圧依存性のため急激に変化
（ＶｃがＶｃ１以上ではＣｃｇは急減する）する際の電
圧にほぼ等しい。また、Ｃｃｇが急激に変化する時刻は
ライズ期間の終了、或いはフォール期間の開始に相当す
る。即ち、電圧検出手段５はＱ１のコレクタ電圧がＶｃ
１以上かどうかを検出し、Ａ点の電圧を出力としてＬ又
はＨの二値化した出力を発生する機能を有する。
ル（前述した所定の電圧）について説明する。まず、電
圧検出手段５でＡ点の電圧は、Ｑ１がオン状態にある場
合にはそのオン電圧にＤ１の順方向電圧降下を加えた値
に等しく約３Ｖ程度であり、信号の基準電位をＶｃｃの
負極を基準電位とすると、論理信号としてはローレベル
（Ｌ）に相当する。次に、スイッチングの過渡時でＱ１
の電圧がＶｃｃより高くなると、Ｄ１が逆バイアスされ
オフ状態になるため、Ａ点の電圧はＲ５とＲ６の分圧比
で決まる値となり、Ｒ５に対してＲ６の抵抗値を十分大
きい値に選ぶと、ほぼＶｃｃに等しい電圧となる（論理
信号としてはハイレベルに相当しＨで表す）。この時の
コレクタ電圧の値は上述のようにＶｃｃにほぼ等しい
が、この値をＶｃ１と定義する。Ｖｃ１はコレクタとゲ
ート間の静電容量Ｃｃｇが電圧依存性のため急激に変化
（ＶｃがＶｃ１以上ではＣｃｇは急減する）する際の電
圧にほぼ等しい。また、Ｃｃｇが急激に変化する時刻は
ライズ期間の終了、或いはフォール期間の開始に相当す
る。即ち、電圧検出手段５はＱ１のコレクタ電圧がＶｃ
１以上かどうかを検出し、Ａ点の電圧を出力としてＬ又
はＨの二値化した出力を発生する機能を有する。
【００１７】上記構成による駆動回路で、本発明の狙い
であるターンオフ及びターンオン時におけるｄＶ／ｄ
ｔ，ｄｉ／ｄｔ及びサージ電圧の抑制の動作を次の図３
を用いて述べる。
であるターンオフ及びターンオン時におけるｄＶ／ｄ
ｔ，ｄｉ／ｄｔ及びサージ電圧の抑制の動作を次の図３
を用いて述べる。
【００１８】図３は、図２に示した駆動回路の動作説明
図である。同図（ａ）はターンオン時、同図（ｂ）はタ
ーンオフ時の動作をそれぞれ表している。同図（ａ)，
(ｂ）はいずれも駆動信号Ｓ，第２或いは第１の抵抗手
段の抵抗値，Ｑ１のゲート電圧Ｖｇ，Ｑ１のコレクタ電
圧Ｖｃ，Ｑ１のコレクタとゲート間の静電容量Ｃｃｇ、
及びＱ１を流れるコレクタ電流Ｉｃに関して時間的な変
化を示している。
図である。同図（ａ）はターンオン時、同図（ｂ）はタ
ーンオフ時の動作をそれぞれ表している。同図（ａ)，
(ｂ）はいずれも駆動信号Ｓ，第２或いは第１の抵抗手
段の抵抗値，Ｑ１のゲート電圧Ｖｇ，Ｑ１のコレクタ電
圧Ｖｃ，Ｑ１のコレクタとゲート間の静電容量Ｃｃｇ、
及びＱ１を流れるコレクタ電流Ｉｃに関して時間的な変
化を示している。
【００１９】図３(ａ)のターンオン時には、駆動信号Ｓ
がローレベルになると図２のＳＷ２がオンする。ここ
で、Ｓが印加された直後にはＶｃの値は前述のＣｃｇが
急減する際の電圧（Ｖｃ１）に比べて十分大きく、Ａ点
の電圧はハイレベル（Ｈ）である。そこで、Ｍ２はオフ
状態であり、第２の抵抗手段の抵抗値はＲ２の値とな
り、ゲート電圧はゲート容量ＣｇｅとＲ２の積で決まる
時定数でゆっくりと増加する。また、コレクタ電流Ｉｃ
は上記ゲート電圧に対する飽和電流が流れ、Ｖｇの増加
に依存して上昇する。このため、コレクタ電流の時間的
変化ｄｉ／ｄｔは上記時定数に応じたゆっくりしたもの
になり、コレクタ電圧がＶｃ１に達するまでの期間ｔ1
では電流上昇の時間変化ｄｉ／ｄｔを抑制することがで
きる。Ｉｃが負荷電流の定常値（Ｉｃ１）に達すると、
それまで飽和の状態にあったＱ１が非飽和の状態に移行
する。この結果、コレクタ電圧Ｖｃが減少してＶｃ１の
レベルに達する。ＶｃがＶｃ１未満になると電圧検出手
段５の働きでＡ点の電圧がハイレベルからローレベル
（Ｌ）に変化する。また、同時にＣｃｇはＶｃに対する
電圧依存性によって急激に増加する。Ａ点の電圧がＬに
変化した以降の期間（ｔ2と定義する）ではＭ２がオン
する。この結果、第２の抵抗手段の抵抗値はＲ２の高抵
抗からＭ２のオン抵抗（Ｒｏｎ（Ｍ２）と表す）の低抵
抗に変わり、Ｃｃｇに蓄積された電荷の放電は急速に行
われる。また、ゲート電圧も急速に増加する。
がローレベルになると図２のＳＷ２がオンする。ここ
で、Ｓが印加された直後にはＶｃの値は前述のＣｃｇが
急減する際の電圧（Ｖｃ１）に比べて十分大きく、Ａ点
の電圧はハイレベル（Ｈ）である。そこで、Ｍ２はオフ
状態であり、第２の抵抗手段の抵抗値はＲ２の値とな
り、ゲート電圧はゲート容量ＣｇｅとＲ２の積で決まる
時定数でゆっくりと増加する。また、コレクタ電流Ｉｃ
は上記ゲート電圧に対する飽和電流が流れ、Ｖｇの増加
に依存して上昇する。このため、コレクタ電流の時間的
変化ｄｉ／ｄｔは上記時定数に応じたゆっくりしたもの
になり、コレクタ電圧がＶｃ１に達するまでの期間ｔ1
では電流上昇の時間変化ｄｉ／ｄｔを抑制することがで
きる。Ｉｃが負荷電流の定常値（Ｉｃ１）に達すると、
それまで飽和の状態にあったＱ１が非飽和の状態に移行
する。この結果、コレクタ電圧Ｖｃが減少してＶｃ１の
レベルに達する。ＶｃがＶｃ１未満になると電圧検出手
段５の働きでＡ点の電圧がハイレベルからローレベル
（Ｌ）に変化する。また、同時にＣｃｇはＶｃに対する
電圧依存性によって急激に増加する。Ａ点の電圧がＬに
変化した以降の期間（ｔ2と定義する）ではＭ２がオン
する。この結果、第２の抵抗手段の抵抗値はＲ２の高抵
抗からＭ２のオン抵抗（Ｒｏｎ（Ｍ２）と表す）の低抵
抗に変わり、Ｃｃｇに蓄積された電荷の放電は急速に行
われる。また、ゲート電圧も急速に増加する。
【００２０】次に、図３（ｂ）のターンオフ時の動作に
ついて述べる。駆動信号ＳがハイレベルになるとＳＷ２
はオフし、変わってＳＷ１がオンする。Ｓのハイレベル
が印加された直後にはＶｃの値はＶｃ１に比べて十分小
さく、Ａ点の電圧はＬである。そこでＶｃがＶｃ１以下
の期間ｔ3 においてはＭ１がオンし、第１の抵抗手段の
抵抗値はＭ１のオン抵抗（Ｒｏｎ（Ｍ１）と表す）の低
抵抗であることから、Ｃｇｅに蓄積された電荷の放電は
急速に行われる。Ｖｇの減少が進むとやがてＱ１は非飽
和から飽和へと移行する。この過程においてＶｃが増加
し、Ｖｃ１に達するとＡ点の電圧がＨレベルに変化す
る。この結果Ｍ１はオフし、第１の抵抗手段の抵抗値は
低抵抗Ｒｏｎ（Ｍ１）からＲ１の高抵抗に変わり、ゲー
ト電圧はゲート容量ＣｇｅとＲ１で決まる時定数でゆっ
くりと減少する。ＶｃがＶｃ１以上の期間ｔ4 において
はＱ１は飽和動作に入り、コレクタ電圧が増加すること
によって飽和電流を流し、定常時の負荷電流を維持す
る。コレクタ電圧が増加する期間ではゲート電圧の減少
を抑制しても、コレクタ電圧がＶｃ１から主電源電圧Ｖ
Ｅに達するまでの電圧変化ｄＶ／ｄｔを緩和する効果は
少ない。ｄＶ／ｄｔを抑制するのはむしろコレクタ電圧
がＶＥに達した以後の期間である。コレクタ電圧がＶＥ
に達すると、もはやコレクタ電流Ｉｃを維持することは
できず、Ｉｃは減少過程にあるＶｇの飽和電流として徐
々に減少する。その時間的変化ｄｉ／ｄｔはＣｇｅとＲ
１の積の時定数に応じたゆっくりしたものになる。この
時、Ｑ１のコレクタ電圧としては主電源電圧ＶＥに加え
て配線インダクタンスＬｅと上記ｄｉ／ｄｔの積で決ま
るサージ電圧が重畳されるが、ゲート電圧の減少を緩和
していることによりｄｉ／ｄｔは小さく押さえることが
でき、サージ電圧（同図（ｂ）中のＶｓｐ）もわずかに
なる。従来の駆動回路ではターンオフの過程において電
流下降期間中のｄＶ／ｄｔが最も大きいが、本実施例に
よればｄｉ／ｄｔの緩和によりｄＶ／ｄｔも抑制するこ
とが出来る。
ついて述べる。駆動信号ＳがハイレベルになるとＳＷ２
はオフし、変わってＳＷ１がオンする。Ｓのハイレベル
が印加された直後にはＶｃの値はＶｃ１に比べて十分小
さく、Ａ点の電圧はＬである。そこでＶｃがＶｃ１以下
の期間ｔ3 においてはＭ１がオンし、第１の抵抗手段の
抵抗値はＭ１のオン抵抗（Ｒｏｎ（Ｍ１）と表す）の低
抵抗であることから、Ｃｇｅに蓄積された電荷の放電は
急速に行われる。Ｖｇの減少が進むとやがてＱ１は非飽
和から飽和へと移行する。この過程においてＶｃが増加
し、Ｖｃ１に達するとＡ点の電圧がＨレベルに変化す
る。この結果Ｍ１はオフし、第１の抵抗手段の抵抗値は
低抵抗Ｒｏｎ（Ｍ１）からＲ１の高抵抗に変わり、ゲー
ト電圧はゲート容量ＣｇｅとＲ１で決まる時定数でゆっ
くりと減少する。ＶｃがＶｃ１以上の期間ｔ4 において
はＱ１は飽和動作に入り、コレクタ電圧が増加すること
によって飽和電流を流し、定常時の負荷電流を維持す
る。コレクタ電圧が増加する期間ではゲート電圧の減少
を抑制しても、コレクタ電圧がＶｃ１から主電源電圧Ｖ
Ｅに達するまでの電圧変化ｄＶ／ｄｔを緩和する効果は
少ない。ｄＶ／ｄｔを抑制するのはむしろコレクタ電圧
がＶＥに達した以後の期間である。コレクタ電圧がＶＥ
に達すると、もはやコレクタ電流Ｉｃを維持することは
できず、Ｉｃは減少過程にあるＶｇの飽和電流として徐
々に減少する。その時間的変化ｄｉ／ｄｔはＣｇｅとＲ
１の積の時定数に応じたゆっくりしたものになる。この
時、Ｑ１のコレクタ電圧としては主電源電圧ＶＥに加え
て配線インダクタンスＬｅと上記ｄｉ／ｄｔの積で決ま
るサージ電圧が重畳されるが、ゲート電圧の減少を緩和
していることによりｄｉ／ｄｔは小さく押さえることが
でき、サージ電圧（同図（ｂ）中のＶｓｐ）もわずかに
なる。従来の駆動回路ではターンオフの過程において電
流下降期間中のｄＶ／ｄｔが最も大きいが、本実施例に
よればｄｉ／ｄｔの緩和によりｄＶ／ｄｔも抑制するこ
とが出来る。
【００２１】以上のように本駆動回路によれば、ターン
オフ過程で電流下降時のｄｉ／ｄｔ，ｄＶ／ｄｔを抑制
できるほか、配線インダクタンスの影響で生じるサージ
電圧も軽減する効果がある。
オフ過程で電流下降時のｄｉ／ｄｔ，ｄＶ／ｄｔを抑制
できるほか、配線インダクタンスの影響で生じるサージ
電圧も軽減する効果がある。
【００２２】尚、上記図２の実施例においては高抵抗Ｒ
１を固定値としたが、この値を可変抵抗化する方法も有
効である。即ち、ｄｉ／ｄｔはＣｇｅとＲ１の積の時定
数に応じた変化を示すことから、電流Ｉｃが大きい場合
にはＲ１の抵抗値をより大きくすることで、電流値に応
じたｄｉ／ｄｔの抑制を行うことが出来る。
１を固定値としたが、この値を可変抵抗化する方法も有
効である。即ち、ｄｉ／ｄｔはＣｇｅとＲ１の積の時定
数に応じた変化を示すことから、電流Ｉｃが大きい場合
にはＲ１の抵抗値をより大きくすることで、電流値に応
じたｄｉ／ｄｔの抑制を行うことが出来る。
【００２３】図４は、本発明の他の実施例を示す駆動回
路の基本ブロック図である。ここで、図４においては、
前述の図１と同じ構成要素には同一の記号を付してお
り、説明は省略する。同図で６はゲート電圧の検出手段
であり、この出力に応じて第１の抵抗手段における高抵
抗を可変抵抗化する。図４の実施例の具体的な回路例を
図５に示す。図５で図２の回路と構成が異なるのは第１
の抵抗手段３とゲート電圧検出手段６であり、他の部分
は図２と同じであることから説明は省略する。図５で第
１の抵抗手段は図２のＭ１及びＲ１に並列にＮチャンネ
ルＭＯＳＦＥＴＭ３を備えている。また、ゲート電圧検
出手段６はＶｃｃの正極と負極間にＰチャンネルＭＯＳ
ＦＥＴ Ｍ４と抵抗Ｒ７の直列接続を備え、Ｍ４のソー
ス端子とゲート端子間には抵抗Ｒ８をまたＭ４のゲート
端子とＱ１のゲート端子間にツェナーダイオードＺＤを
備える。そして、Ｍ４とＲ７の接続部から出力Ｂを取り
出し、この信号をＭ３の制御信号として供与する。上記
構成のゲート電圧検出手段６はＱ１のゲート電圧が減少
し、Ｖｃｃの正極とＱ１のゲート端子間の電圧がＺＤの
降服電圧以上になると、Ｍ４のゲートにバイアス電圧が
与えられ、Ｍ４はオンする。また、Ｍ４のオンによって
出力Ｂの電圧値は，Ｖｃｃの電圧をＭ４のオン抵抗とＲ
７で分圧した値となり、この電圧がＭ３のしきい値電圧
より大きければＭ３もオン状態となる。以後、Ｑ１のゲ
ート電圧の減少に依存してＭ４，Ｍ３のゲートバイアス
電圧は増加して行く。このため、Ｍ３のオン抵抗は時間
的に減少する。ここで、図３（ｂ）に示したように、Ｖ
ｃがＶｃ１の値に達した時点(ｔ3とｔ4の境界)における
ゲート電圧は、以下に述べるように平坦化しており、そ
の値は定常時の電流Ｉｃ１に依存して大きくなる。図３
（ｂ）図において、ｔ3 期間では前述のようにＶｇの減
少が進み、Ｑ１は非飽和から飽和へと移行する。この過
程においてＶｃは増加し、第１の抵抗手段とＳＷ１はＱ
１のゲート容量の放電電流と同時にＣｃｇの充電電流を
流すが、Ｖｃが増加を始めるとＣｃｇが大きいためゲー
ト電流はほとんどがＣｃｇの充電電流に充てられる。こ
のため、Ｖｇの減少は一旦休止し電圧が平坦になる期間
が生じる。
路の基本ブロック図である。ここで、図４においては、
前述の図１と同じ構成要素には同一の記号を付してお
り、説明は省略する。同図で６はゲート電圧の検出手段
であり、この出力に応じて第１の抵抗手段における高抵
抗を可変抵抗化する。図４の実施例の具体的な回路例を
図５に示す。図５で図２の回路と構成が異なるのは第１
の抵抗手段３とゲート電圧検出手段６であり、他の部分
は図２と同じであることから説明は省略する。図５で第
１の抵抗手段は図２のＭ１及びＲ１に並列にＮチャンネ
ルＭＯＳＦＥＴＭ３を備えている。また、ゲート電圧検
出手段６はＶｃｃの正極と負極間にＰチャンネルＭＯＳ
ＦＥＴ Ｍ４と抵抗Ｒ７の直列接続を備え、Ｍ４のソー
ス端子とゲート端子間には抵抗Ｒ８をまたＭ４のゲート
端子とＱ１のゲート端子間にツェナーダイオードＺＤを
備える。そして、Ｍ４とＲ７の接続部から出力Ｂを取り
出し、この信号をＭ３の制御信号として供与する。上記
構成のゲート電圧検出手段６はＱ１のゲート電圧が減少
し、Ｖｃｃの正極とＱ１のゲート端子間の電圧がＺＤの
降服電圧以上になると、Ｍ４のゲートにバイアス電圧が
与えられ、Ｍ４はオンする。また、Ｍ４のオンによって
出力Ｂの電圧値は，Ｖｃｃの電圧をＭ４のオン抵抗とＲ
７で分圧した値となり、この電圧がＭ３のしきい値電圧
より大きければＭ３もオン状態となる。以後、Ｑ１のゲ
ート電圧の減少に依存してＭ４，Ｍ３のゲートバイアス
電圧は増加して行く。このため、Ｍ３のオン抵抗は時間
的に減少する。ここで、図３（ｂ）に示したように、Ｖ
ｃがＶｃ１の値に達した時点(ｔ3とｔ4の境界)における
ゲート電圧は、以下に述べるように平坦化しており、そ
の値は定常時の電流Ｉｃ１に依存して大きくなる。図３
（ｂ）図において、ｔ3 期間では前述のようにＶｇの減
少が進み、Ｑ１は非飽和から飽和へと移行する。この過
程においてＶｃは増加し、第１の抵抗手段とＳＷ１はＱ
１のゲート容量の放電電流と同時にＣｃｇの充電電流を
流すが、Ｖｃが増加を始めるとＣｃｇが大きいためゲー
ト電流はほとんどがＣｃｇの充電電流に充てられる。こ
のため、Ｖｇの減少は一旦休止し電圧が平坦になる期間
が生じる。
【００２４】次に、平坦化した際のゲート電圧とＱ１の
電流値の関係について説明する。図６（ａ）はゲート電
圧をパラメータとした場合のＱ１のコレクタ電圧Ｖｃと
コレクタ電流Ｉｃの関係であり、この図でコレクタ電圧
Ｖｃ１の状態を飽和領域とすれば、印加したゲート電圧
（Ｖｇ１〜Ｖｇ４）に対してコレクタ電流はＩｃ１〜Ｉ
ｃ４の飽和電流として一義的に決まる。Ｑ１がオン時の
電流がＩｃ２の場合を例とすると、ｔ3 の期間では図６
（ａ）の１〜３に示すようにＱ１の動作点が変化してコ
レクタ電圧が増加する。この結果、電圧が平坦化する際
の値はＩｃ２を飽和電流とするゲート電圧Ｖｇ２にな
る。図６（ａ）からコレクタ電流の飽和値とゲート電圧
の関係を表した図が（ｂ）であり、電流値に依存して平
坦化する際のゲート電圧も大きくなることを示す。図５
の構成に用いたツェナーダイオードの降服電圧をＶｚと
すると、ｔ4 の期間開始時におけるＭ３のオン抵抗は、
電流値が大きいほど上記平坦化したゲート電圧が高く、
Ｍ４及びＭ３に印加されるゲートバイアス電圧は小さ
い。このためにＭ３のオン抵抗は高くなる。次に、Ｍ３
のオン抵抗が高いほど、Ｍ３のオン抵抗とＣｇｅとで決
まる時定数が長くなり、Ｖｇの時間的な減少も遅くな
る。そして、Ｖｇの減少が遅いほどＭ３のオン抵抗の減
少も遅くなり、ｄｉ／ｄｔもこれに依存して抑制され
る。図５の実施例によるターンオフ時のゲート電圧，コ
レクタ電流及びコレクタ電流の特性を図７に示す。この
図で、コレクタ電流が大きいほどｔ4 の期間におけるゲ
ート電圧の減少が緩和することを示している。
電流値の関係について説明する。図６（ａ）はゲート電
圧をパラメータとした場合のＱ１のコレクタ電圧Ｖｃと
コレクタ電流Ｉｃの関係であり、この図でコレクタ電圧
Ｖｃ１の状態を飽和領域とすれば、印加したゲート電圧
（Ｖｇ１〜Ｖｇ４）に対してコレクタ電流はＩｃ１〜Ｉ
ｃ４の飽和電流として一義的に決まる。Ｑ１がオン時の
電流がＩｃ２の場合を例とすると、ｔ3 の期間では図６
（ａ）の１〜３に示すようにＱ１の動作点が変化してコ
レクタ電圧が増加する。この結果、電圧が平坦化する際
の値はＩｃ２を飽和電流とするゲート電圧Ｖｇ２にな
る。図６（ａ）からコレクタ電流の飽和値とゲート電圧
の関係を表した図が（ｂ）であり、電流値に依存して平
坦化する際のゲート電圧も大きくなることを示す。図５
の構成に用いたツェナーダイオードの降服電圧をＶｚと
すると、ｔ4 の期間開始時におけるＭ３のオン抵抗は、
電流値が大きいほど上記平坦化したゲート電圧が高く、
Ｍ４及びＭ３に印加されるゲートバイアス電圧は小さ
い。このためにＭ３のオン抵抗は高くなる。次に、Ｍ３
のオン抵抗が高いほど、Ｍ３のオン抵抗とＣｇｅとで決
まる時定数が長くなり、Ｖｇの時間的な減少も遅くな
る。そして、Ｖｇの減少が遅いほどＭ３のオン抵抗の減
少も遅くなり、ｄｉ／ｄｔもこれに依存して抑制され
る。図５の実施例によるターンオフ時のゲート電圧，コ
レクタ電流及びコレクタ電流の特性を図７に示す。この
図で、コレクタ電流が大きいほどｔ4 の期間におけるゲ
ート電圧の減少が緩和することを示している。
【００２５】図５の実施例では電流に応じてＭ３の抵抗
を変化させる手段としてゲート電圧検出６を用いたが、
この機能に関する他の実施例を図８に示す。図８で破線
で囲む領域７は電流を直接検出してＭ３のゲートバイア
ス電圧を変化させる手段であり、電流検出手段と呼ぶこ
とにする。尚、領域７以外は図５と同じであり、説明は
省略する。電流検出手段７はＱ１に電流検出端子を備え
た素子を用い、電流検出端子に流れる電流をＱ３とＱ４
からなるカレントミラー手段で取り出し、Ｑ１のエミッ
タ端子を流れる主電流に応じて変化する微小電流をＱ４
とこれに直列に接続した抵抗Ｒ１０に流す。尚、Ｑ４に
は並列に抵抗Ｒ９を接続し、Ｑ４がオフ時にはＲ９とＲ
１０の比で出力Ｂの電圧が決まるようにしている。上記
構成によると、主電流が大きいほどＲ１０両端の電圧降
下が大きくなり、出力Ｂの電圧（即ち、Ｍ３のゲートバ
イアス電圧）は低下するためＭ３のオン抵抗は高くな
る。このため、図５のゲート電圧検出手段と同様に、電
流に応じたｄｉ／ｄｔの抑制が行える。
を変化させる手段としてゲート電圧検出６を用いたが、
この機能に関する他の実施例を図８に示す。図８で破線
で囲む領域７は電流を直接検出してＭ３のゲートバイア
ス電圧を変化させる手段であり、電流検出手段と呼ぶこ
とにする。尚、領域７以外は図５と同じであり、説明は
省略する。電流検出手段７はＱ１に電流検出端子を備え
た素子を用い、電流検出端子に流れる電流をＱ３とＱ４
からなるカレントミラー手段で取り出し、Ｑ１のエミッ
タ端子を流れる主電流に応じて変化する微小電流をＱ４
とこれに直列に接続した抵抗Ｒ１０に流す。尚、Ｑ４に
は並列に抵抗Ｒ９を接続し、Ｑ４がオフ時にはＲ９とＲ
１０の比で出力Ｂの電圧が決まるようにしている。上記
構成によると、主電流が大きいほどＲ１０両端の電圧降
下が大きくなり、出力Ｂの電圧（即ち、Ｍ３のゲートバ
イアス電圧）は低下するためＭ３のオン抵抗は高くな
る。このため、図５のゲート電圧検出手段と同様に、電
流に応じたｄｉ／ｄｔの抑制が行える。
【００２６】次に、電流値に応じたｄｉ／ｄｔ抑制の選
択機能を備えた実施例について図９を用いて説明する。
図９でｄｉ／ｄｔ抑制の選択手段８を除くと、残りの構
成は図２或いは図５と同じであり説明は省略する。但
し、本実施例ではターンオフ時のｄｉ／ｄｔ抑制につい
てのみ説明するため、第２の抵抗手段４は抵抗Ｒ２で一
定とした。また、図２に示したＭ１と異なり、第１の抵
抗手段内のトランジスタＭ１にはＮチャンネルＭＯＳＦ
ＥＴを用いている。
択機能を備えた実施例について図９を用いて説明する。
図９でｄｉ／ｄｔ抑制の選択手段８を除くと、残りの構
成は図２或いは図５と同じであり説明は省略する。但
し、本実施例ではターンオフ時のｄｉ／ｄｔ抑制につい
てのみ説明するため、第２の抵抗手段４は抵抗Ｒ２で一
定とした。また、図２に示したＭ１と異なり、第１の抵
抗手段内のトランジスタＭ１にはＮチャンネルＭＯＳＦ
ＥＴを用いている。
【００２７】ｄｉ／ｄｔ抑制の選択手段８としては、ゲ
ート電圧検出手段６の出力Ｂをロジックインバータ９−
１を介して２入力ＮＡＮＤ回路１０−１に入力し、ＮＡ
ＮＤ回路１０−１の他の入力端子にはコレクタ電圧検出
手段５の出力Ａを入力する。ＮＡＮＤ回路１０−１の出
力をフリップフロップ手段１１のセット端子に入力す
る。駆動信号Ｓをロジックインバータ９−２に入力し、
その出力をＮＡＮＤ回路１０−２の一方の入力端子に入
力する。また、ロジックインバータ９−２の出力を分岐
してロジックインバータ９−３に入力し、９−３の出力
を抵抗Ｒ１１とコンデンサＣ１からなる遅延手段を介し
た後、ＮＡＮＤ回路１０−２の他方の入力端子に入力す
る。ＮＡＮＤ回路１０−２の出力はフリップフロップ手
段１１のリセット端子に入力する。ここで、フリップフ
ロップ手段１１の論理はセット端子にローレベルの信号
を入力すると出力Ｑがハイレベルになり、リセット端子
にローレベルの信号を入力すると出力Ｑはローレベルに
なる。また、上記フリップフロップ手段１１の出力をＣ
とすると、信号Ｃをロジックインバータ９−４を介して
ＡＮＤ回路１０−３の一方の入力端子に入力し、１０−
３の他方の入力端子には駆動信号Ｓを入力する。ＡＮＤ
回路１０−３の出力信号は第１の抵抗手段３内部のＭ１
に制御信号Ｓｏｆｆ２として出力する。
ート電圧検出手段６の出力Ｂをロジックインバータ９−
１を介して２入力ＮＡＮＤ回路１０−１に入力し、ＮＡ
ＮＤ回路１０−１の他の入力端子にはコレクタ電圧検出
手段５の出力Ａを入力する。ＮＡＮＤ回路１０−１の出
力をフリップフロップ手段１１のセット端子に入力す
る。駆動信号Ｓをロジックインバータ９−２に入力し、
その出力をＮＡＮＤ回路１０−２の一方の入力端子に入
力する。また、ロジックインバータ９−２の出力を分岐
してロジックインバータ９−３に入力し、９−３の出力
を抵抗Ｒ１１とコンデンサＣ１からなる遅延手段を介し
た後、ＮＡＮＤ回路１０−２の他方の入力端子に入力す
る。ＮＡＮＤ回路１０−２の出力はフリップフロップ手
段１１のリセット端子に入力する。ここで、フリップフ
ロップ手段１１の論理はセット端子にローレベルの信号
を入力すると出力Ｑがハイレベルになり、リセット端子
にローレベルの信号を入力すると出力Ｑはローレベルに
なる。また、上記フリップフロップ手段１１の出力をＣ
とすると、信号Ｃをロジックインバータ９−４を介して
ＡＮＤ回路１０−３の一方の入力端子に入力し、１０−
３の他方の入力端子には駆動信号Ｓを入力する。ＡＮＤ
回路１０−３の出力信号は第１の抵抗手段３内部のＭ１
に制御信号Ｓｏｆｆ２として出力する。
【００２８】上記構成による駆動方法はターンオフの期
間中にコレクタ電圧検出手段５及びゲート電圧検出手段
６の結果から、前述の平坦化したゲート電圧を検出し、
このゲート電圧に対応するコレクタ電流が設定値以上で
あればｄｉ／ｄｔを抑制することが特徴である。この動
作を次の図１０を用いて述べる。
間中にコレクタ電圧検出手段５及びゲート電圧検出手段
６の結果から、前述の平坦化したゲート電圧を検出し、
このゲート電圧に対応するコレクタ電流が設定値以上で
あればｄｉ／ｄｔを抑制することが特徴である。この動
作を次の図１０を用いて述べる。
【００２９】図１０は、図９に示した駆動回路でターン
オフ時の動作説明図である。図１０（ａ）はＱ１を流れ
る電流が設定値未満の場合（小電流時と記す）、図１０
は電流が設定値レベル以上の場合（大電流時と記す）で
ある。図１０(ａ）と(ｂ）において、ｔ3(或いは
ｔ3′）の期間とｔ4(或いはｔ4′）の期間の境界では前
述のようにゲート電圧が平坦化し、その値は定常時のコ
レクタ電流に応じて大きくなる。電流値がＩｃ２以上に
おいて抑制を行う場合を例とすると、上記ゲート電圧は
図６（ｂ）からＶｇ２となる。そこで、電流がＩｃ２以
上の場合にｄｉ／ｄｔを抑制するためには、図９のツェ
ナーダイオードＺＤには、(Ｖｃｃ−Ｖｇ２）の値を降
服電圧とする素子を選ぶ。
オフ時の動作説明図である。図１０（ａ）はＱ１を流れ
る電流が設定値未満の場合（小電流時と記す）、図１０
は電流が設定値レベル以上の場合（大電流時と記す）で
ある。図１０(ａ）と(ｂ）において、ｔ3(或いは
ｔ3′）の期間とｔ4(或いはｔ4′）の期間の境界では前
述のようにゲート電圧が平坦化し、その値は定常時のコ
レクタ電流に応じて大きくなる。電流値がＩｃ２以上に
おいて抑制を行う場合を例とすると、上記ゲート電圧は
図６（ｂ）からＶｇ２となる。そこで、電流がＩｃ２以
上の場合にｄｉ／ｄｔを抑制するためには、図９のツェ
ナーダイオードＺＤには、(Ｖｃｃ−Ｖｇ２）の値を降
服電圧とする素子を選ぶ。
【００３０】図１０（ｂ）の場合には駆動信号Ｓに応じ
たｔ3′ 期間の開始直後から第１の抵抗手段内のＭ１が
オンする。Ｓの印加直後にはＱ１のコレクタ電圧はＶｃ
１以下であるため、第１の電圧検出手段の出力ＡはＬで
ある。このためＮＡＮＤ回路１０−１の出力はＨであ
り、フリップフロップ手段の出力ＣはＬとなるためＳｏ
ｆｆ２はＨとなりＭ１をオンさせてＱ１のゲート容量を
急速に放電する。
たｔ3′ 期間の開始直後から第１の抵抗手段内のＭ１が
オンする。Ｓの印加直後にはＱ１のコレクタ電圧はＶｃ
１以下であるため、第１の電圧検出手段の出力ＡはＬで
ある。このためＮＡＮＤ回路１０−１の出力はＨであ
り、フリップフロップ手段の出力ＣはＬとなるためＳｏ
ｆｆ２はＨとなりＭ１をオンさせてＱ１のゲート容量を
急速に放電する。
【００３１】ｔ3′ の期間の最終に達すると、Ｑ１のコ
レクタ電圧はＶｃ１に達し、出力ＡはＨに変化する。こ
の時、平坦化したゲート電圧が検出すべきＶｇ２以上で
あれば、ＺＤ１は降服せず、Ｍ４にはゲートバイアス電
圧が印加されないためオフであり、Ｂ点の電圧はＬであ
る。出力ＡがＨ，出力ＢがＬの条件が揃うとＮＡＮＤ回
路１０−１の出力はＬに変化し、フリップフロップ手段
の出力ＣもＨに変わる。この結果、Ｓｏｆｆ２はＬとな
りＭ１はオフして以後の期間ｔ4′ では、第１の抵抗手
段の抵抗値はＲ１の高抵抗になり、ゲート電圧の減少を
遅くして電流変化ｄｉ／ｄｔは抑制される。図９(ａ）
の場合にはｔ3の期間の最終で出力ＡはＨに変化した
際、平坦化したゲート電圧は検出すべきＶｇ２より小さ
いため、ＺＤ１は降服しＭ４はオン状態となってＢ点の
電圧はＨになる。この結果、フリップフロップ手段の出
力ＣはＬを維持するため、ターンオフの終了までＭ１の
オンも維持され、ｔ4 期間でのｄｉ／ｄｔ抑制は行われ
ない。
レクタ電圧はＶｃ１に達し、出力ＡはＨに変化する。こ
の時、平坦化したゲート電圧が検出すべきＶｇ２以上で
あれば、ＺＤ１は降服せず、Ｍ４にはゲートバイアス電
圧が印加されないためオフであり、Ｂ点の電圧はＬであ
る。出力ＡがＨ，出力ＢがＬの条件が揃うとＮＡＮＤ回
路１０−１の出力はＬに変化し、フリップフロップ手段
の出力ＣもＨに変わる。この結果、Ｓｏｆｆ２はＬとな
りＭ１はオフして以後の期間ｔ4′ では、第１の抵抗手
段の抵抗値はＲ１の高抵抗になり、ゲート電圧の減少を
遅くして電流変化ｄｉ／ｄｔは抑制される。図９(ａ）
の場合にはｔ3の期間の最終で出力ＡはＨに変化した
際、平坦化したゲート電圧は検出すべきＶｇ２より小さ
いため、ＺＤ１は降服しＭ４はオン状態となってＢ点の
電圧はＨになる。この結果、フリップフロップ手段の出
力ＣはＬを維持するため、ターンオフの終了までＭ１の
オンも維持され、ｔ4 期間でのｄｉ／ｄｔ抑制は行われ
ない。
【００３２】
【発明の効果】以上の説明から理解されるように、本発
明によれば電圧駆動形素子に適したサージ電圧及びノイ
ズの抑制が可能となり、素子にサージ電圧防止のスナバ
回路が不要になる他、スイッチング時のノイズが他の電
子機器へ影響を及ぼし誤動作を招く問題を解消すること
ができるという効果がある。
明によれば電圧駆動形素子に適したサージ電圧及びノイ
ズの抑制が可能となり、素子にサージ電圧防止のスナバ
回路が不要になる他、スイッチング時のノイズが他の電
子機器へ影響を及ぼし誤動作を招く問題を解消すること
ができるという効果がある。
【図１】本発明の一実施例を示す電圧駆動形素子の駆動
回路の基本ブロック図である。
回路の基本ブロック図である。
【図２】図１の一実施例の具体的な回路構成図である。
【図３】図２の実施例の動作を説明するための動作波形
である。
である。
【図４】本発明の他の実施例を示す電圧駆動形素子の駆
動回路の基本ブロック図である。
動回路の基本ブロック図である。
【図５】図４の実施例の具体的な回路構成図である。
【図６】図５の実施例の動作を説明するための動作波形
である。
である。
【図７】電圧駆動形素子の素子特性を説明する図であ
る。
る。
【図８】図４の実施例の他の具体的な回路構成図であ
る。
る。
【図９】本発明に係るｄｉ／ｄｔ抑制を選択する駆動方
法の実施例である。
法の実施例である。
【図１０】図９の実施例の動作を説明するための動作波
形である。
形である。
１…制御回路手段、２…負荷、３…第１の抵抗手段、４
…第２の抵抗手段、５…コレクタ電圧検出手段、ＳＷ
１，ＳＷ２…スイッチ手段、Ｑ１…電圧駆動形素子、Ｖ
ｃｃ…制御電源、ＶＥ…主電源、６…ゲート電圧検出手
段、７…電流検出手段。
…第２の抵抗手段、５…コレクタ電圧検出手段、ＳＷ
１，ＳＷ２…スイッチ手段、Ｑ１…電圧駆動形素子、Ｖ
ｃｃ…制御電源、ＶＥ…主電源、６…ゲート電圧検出手
段、７…電流検出手段。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−299990（ＪＰ，Ａ) 特開 平４−141230（ＪＰ，Ａ) 特開 平４−241511（ＪＰ，Ａ) 実開 平２−103927（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H02M 1/00 - 1/30
Claims (7)
- 【請求項１】 主電流の入出力に係わる第１，第２端子と
絶縁ゲート構造を有するゲート端子を具備する電圧駆動
形素子と、駆動信号に応じて前記電圧駆動形素子のゲー
ト電圧を減少させるオフゲート回路と、前記駆動信号に
応じて外部制御電源より前記ゲート端子に電圧を供給す
るオンゲート回路を備えた電圧駆動形素子の駆動回路に
おいて、 前記電圧駆動形素子のオフ時に前記第１，第２端子間の
電圧を検出し、該電圧を前記制御電源の電圧値以下の基
準電圧値と比較する電圧検出手段と、前記第１，第２端
子間の電圧が前記基準電圧値を超えた場合に前記オフゲ
ート回路の抵抗値を増加させて前記第１，第２端子間の
電圧の変化速度を抑制する可変抵抗手段とを備えたこと
を特徴とする電圧駆動形素子の駆動回路。 - 【請求項２】 主電流の入出力に係わる第１，第２端子と
絶縁ゲート構造を有するゲート端子を具備する電圧駆動
形素子と、駆動信号に応じて前記電圧駆動形素子のゲー
ト電圧を減少させるオフゲート回路と、前記駆動信号に
応じて外部制御電源より前記ゲート端子に電圧を供給す
るオンゲート回路を備えた電圧駆動形素子の駆動回路に
おいて、 前記電圧駆動形素子のオン時に前記第１，第２端子間の
電圧を検出し、該電圧を前記制御電源の電圧値以下の基
準電圧値と比較する電圧検出手段と、前記第１，第２端
子間の電圧が前記基準電圧値以下となる場合に前記オフ
ゲート回路の抵抗値を減少させて前記第１，第２端子間
の電圧の変化速度を速くする可変抵抗手段とを備えたこ
とを特徴とする電圧駆動形素子の駆動回路。 - 【請求項３】主電流の入出力に係わる第１，第２端子と
絶縁ゲート構造を有するゲート端子を具備する電圧駆動
形素子における前記第２端子と前記ゲート端子間に接続
され第１のスイッチ手段及び該第１のスイッチ手段に直
列あるいは並列な第１の抵抗手段を備えるオフゲート回
路と、外部制御電源より第２のスイッチ手段及び該第２
のスイッチ手段に直列あるいは並列な第２の抵抗手段を
介して前記ゲート端子にゲート電圧を印加するオンゲー
ト回路を備える電圧駆動形素子の駆動回路において、 前記第１，第２端子間の電圧を検出する電圧検出手段
と、前記電圧駆動形素子のオン時あるいはオフ時に、前
記第１あるいは第２の抵抗手段の少なくともいずれかは
前記電圧検出手段からの電圧検出信号に基づいて抵抗値
を変化させる抵抗可変手段を備えることを特徴とする電
圧駆動形素子の駆動回路。 - 【請求項４】 主電流の入出力に係わる第１，第２端子と
絶縁ゲート構造を有するゲート端子具備する電圧駆動形
素子と、駆動信号に応じて前記電圧駆動形素子のゲート
電圧を減少させるオフゲート回路と、前記駆動信号に応
じて外部制御電源より前記ゲート端子に電圧を供給する
オンゲート回路を備えた電圧駆動形素子の駆動回路にお
いて、 前記電圧駆動形素子のオン時あるいはオフ時に前記ゲー
ト端子と前記第２端子間の電圧を検出し、該電圧を前記
制御電源の電圧値以下の基準電圧値と比較する第１の電
圧検出手段と、前記ゲート電圧を検出する第２の電圧検
出手段と、前記第１，第２の電圧検出手段の出力に応じ
て前記オフゲート回路の抵抗値を変化させ前記第１，第
２端子間電圧の変化速度を抑制する可変抵抗手段とを備
えたことを特徴とする電圧駆動形素子の駆動回路。 - 【請求項５】請求項３において、前記ゲート端子と前記
第２端子間のゲート電圧検出手段と、該ゲート電圧検出
手段からのゲート電圧検出信号に基づいて、前記第１あ
るいは第２の抵抗手段の少なくともいずれかの抵抗値を
変化させる抵抗可変手段を備えたことを特徴とする電圧
駆動形素子の駆動回路。 - 【請求項６】讃求項３または請求項５において、前記主
電流の大きさを検出する電流検出手段と、該電流検出手
段からの電流検出信号に基づいて前記第１の抵抗手段に
おける抵抗値を変化させる抵抗可変手段を備えたことを
特微とする電圧駆動形素子の駆動回路。 - 【請求項７】主電流の入出力に係わる第１，第２端子と
絶縁ゲート構造を有するゲート端子を具備する電圧駆動
形素子と、前記電圧駆動形素子の第１，２端子間に接続
される主電源及び負荷と、前記第２端子と前記ゲート端
子間に接続され第１のスイッチ手段及び該第１のスイッ
チ手段に直列あるいは並列な第１の抵抗手段を備えるオ
フゲート回路と、外部制御電源より第２のスイッチ手段
及び該第２のスイッチ手段に直列あるいは並列な第２の
抵抗手段を介して前記ゲート端子にゲート電圧を印加す
るオンゲート回路と、前記第１および第２のスイッチ手
段をオン・オフする制御回路と、前記第１，第２端子間
の電圧を検出する電圧検出手段と、を備え、 前記電圧駆動形素子のオン時あるいはオフ時に、前記第
１あるいは第２の抵抗手段の少なくともいずれかは前記
電圧検出手段からの電圧検出信号に基づいて抵抗値を変
化させる抵抗可変手段を備えることを特徴とする電圧駆
動形素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05073081A JP3141613B2 (ja) | 1993-03-31 | 1993-03-31 | 電圧駆動形素子の駆動方法及びその回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05073081A JP3141613B2 (ja) | 1993-03-31 | 1993-03-31 | 電圧駆動形素子の駆動方法及びその回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH06291631A JPH06291631A (ja) | 1994-10-18 |
| JP3141613B2 true JP3141613B2 (ja) | 2001-03-05 |
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ID=13508031
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| JP05073081A Expired - Fee Related JP3141613B2 (ja) | 1993-03-31 | 1993-03-31 | 電圧駆動形素子の駆動方法及びその回路 |
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