JP3414859B2 - 半導体デバイスの過電流時のターンオフ回路装置 - Google Patents
半導体デバイスの過電流時のターンオフ回路装置Info
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- JP3414859B2 JP3414859B2 JP23596594A JP23596594A JP3414859B2 JP 3414859 B2 JP3414859 B2 JP 3414859B2 JP 23596594 A JP23596594 A JP 23596594A JP 23596594 A JP23596594 A JP 23596594A JP 3414859 B2 JP3414859 B2 JP 3414859B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
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- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ゲート端子とカソード
端子との間に位置して制御信号によって導通制御される
制御可能なスイッチを備え、電界効果によって制御され
る半導体デバイスを過電流時にターンオフするための回
路装置に関する。
端子との間に位置して制御信号によって導通制御される
制御可能なスイッチを備え、電界効果によって制御され
る半導体デバイスを過電流時にターンオフするための回
路装置に関する。
【０００２】
【従来の技術】このような回路装置は一般的に使われて
おり、例えばドイツ連邦共和国特許出願公開第３０３４
９２７号公報ではＭＯＳＦＥＴ用として記載されてい
る。制御可能なスイッチは、このスイッチが導通制御さ
れると半導体デバイスのゲート・ソース間容量を放電さ
せ、半導体デバイスを遮断する。
おり、例えばドイツ連邦共和国特許出願公開第３０３４
９２７号公報ではＭＯＳＦＥＴ用として記載されてい
る。制御可能なスイッチは、このスイッチが導通制御さ
れると半導体デバイスのゲート・ソース間容量を放電さ
せ、半導体デバイスを遮断する。
【０００３】例えば半導体デバイスに直列接続される負
荷の短絡によって惹き起こされる過電流が半導体デバイ
スに流れると、電流は定格電流よりはるかに大きくな
る。半導体デバイスを破壊から守るため過電流が検出さ
れ、半導体デバイスは内部に作られたターンオフ信号に
よって遮断される。
荷の短絡によって惹き起こされる過電流が半導体デバイ
スに流れると、電流は定格電流よりはるかに大きくな
る。半導体デバイスを破壊から守るため過電流が検出さ
れ、半導体デバイスは内部に作られたターンオフ信号に
よって遮断される。
【０００４】電界効果によって制御される半導体デバイ
ス、即ちパワーＭＯＳＦＥＴ及びＩＧＢＴ（絶縁ゲート
形バイポーラトランジスタ）は、そのターンオフ時間が
ターンオフすべき電流に依存せずにほぼ等しいという特
性を有している。即ち過電流時の電流ターンオフ勾配は
通常動作時より著しく大きい。このことから、過電流時
にターンオフする際に負荷回路内の漏れインダクタンス
に作られる過電圧は定格負荷時にターンオフする際より
著しく大きいことが明らかである。
ス、即ちパワーＭＯＳＦＥＴ及びＩＧＢＴ（絶縁ゲート
形バイポーラトランジスタ）は、そのターンオフ時間が
ターンオフすべき電流に依存せずにほぼ等しいという特
性を有している。即ち過電流時の電流ターンオフ勾配は
通常動作時より著しく大きい。このことから、過電流時
にターンオフする際に負荷回路内の漏れインダクタンス
に作られる過電圧は定格負荷時にターンオフする際より
著しく大きいことが明らかである。
【０００５】
【発明が解決しようとする課題】本発明の課題は、過電
流時のターンオフが大きい過電圧ピークを発生しないよ
うに、冒頭で述べた種類の回路装置を構成することにあ
る。
流時のターンオフが大きい過電圧ピークを発生しないよ
うに、冒頭で述べた種類の回路装置を構成することにあ
る。
【０００６】
【課題を解決するための手段】この課題を解決するため
に、本発明によれば、電界効果によって制御される半導
体デバイスのゲート端子とカソード端子との間に位置す
る負荷区間を有し制御電圧によって導通制御されるトラ
ンジスタと、過電流が発生しかつ同時にターンオフ信号
が印加されるとトランジスタの制御電圧を、トランジス
タの順方向電圧が高くなるように調整する装置とを備え
た、半導体デバイスの過電流時のターンオフ回路装置に
おいて、トランジスタの負荷区間に第１抵抗が直列に接
続され、この第１抵抗のトランジスタに接続されていな
い側の端子が共通端子に接続され、トランジスタの制御
入力端と共通端子との間に、負荷区間が直列に接続され
た２つのバイポーラトランジスタが接続され、その第１
バイポーラトランジスタのベース端子が第１抵抗とトラ
ンジスタとの接続点に接続され、その第２バイポーラト
ランジスタが過電流時にそのベース端子を介して導通制
御され、トランジスタの制御入力端が第２抵抗を介し
て、ターンオフ信号が印加される入力端子に接続され
る。
に、本発明によれば、電界効果によって制御される半導
体デバイスのゲート端子とカソード端子との間に位置す
る負荷区間を有し制御電圧によって導通制御されるトラ
ンジスタと、過電流が発生しかつ同時にターンオフ信号
が印加されるとトランジスタの制御電圧を、トランジス
タの順方向電圧が高くなるように調整する装置とを備え
た、半導体デバイスの過電流時のターンオフ回路装置に
おいて、トランジスタの負荷区間に第１抵抗が直列に接
続され、この第１抵抗のトランジスタに接続されていな
い側の端子が共通端子に接続され、トランジスタの制御
入力端と共通端子との間に、負荷区間が直列に接続され
た２つのバイポーラトランジスタが接続され、その第１
バイポーラトランジスタのベース端子が第１抵抗とトラ
ンジスタとの接続点に接続され、その第２バイポーラト
ランジスタが過電流時にそのベース端子を介して導通制
御され、トランジスタの制御入力端が第２抵抗を介し
て、ターンオフ信号が印加される入力端子に接続され
る。
【０００７】本発明の実施態様は請求項２以降に記載さ
れている。
れている。
【０００８】
【実施例】次に本発明の一実施例を図面に基づいて詳細
に説明する。
に説明する。
【０００９】図１に示された回路装置はＩＧＢＴ１を含
んでいる。このＩＧＢＴはコレクタ端子Ｃが端子２を介
して駆動電圧に接続されている。ＩＧＢＴ１はそのエミ
ッタ端子Ｅが負荷３を介して他の電位、例えばアースに
接続されている。ＩＧＢＴ１のゲート端子Ｇは抵抗７及
びバイポーラトランジスタ６のコレクタ・エミッタ区間
（負荷区間）を介して供給電圧＋ＶDDを有する端子５に
接続されている。バイポーラトランジスタ６は入力端子
４に接続されたベース端子を有している。
んでいる。このＩＧＢＴはコレクタ端子Ｃが端子２を介
して駆動電圧に接続されている。ＩＧＢＴ１はそのエミ
ッタ端子Ｅが負荷３を介して他の電位、例えばアースに
接続されている。ＩＧＢＴ１のゲート端子Ｇは抵抗７及
びバイポーラトランジスタ６のコレクタ・エミッタ区間
（負荷区間）を介して供給電圧＋ＶDDを有する端子５に
接続されている。バイポーラトランジスタ６は入力端子
４に接続されたベース端子を有している。
【００１０】ＩＧＢＴ１のゲート端子は他の抵抗及びト
ランジスタ９のコレクタ・エミッタ区間（負荷区間）を
介して装置１７に接続されている。この装置１７は一方
では過電流が存在するか否かを検出し、他方では抵抗１
４を介して入力端１２に接続された入力端を含んでい
る。
ランジスタ９のコレクタ・エミッタ区間（負荷区間）を
介して装置１７に接続されている。この装置１７は一方
では過電流が存在するか否かを検出し、他方では抵抗１
４を介して入力端１２に接続された入力端を含んでい
る。
【００１１】ＩＧＢＴ１をターンオンするために、入力
端子４には入力信号“ＥＩＮ”が印加される。それによ
ってバイポーラトランジスタ６が導通し、ＩＧＢＴ１の
ゲート・ソース間容量が充電され、ＩＧＢＴ１が導通制
御される。
端子４には入力信号“ＥＩＮ”が印加される。それによ
ってバイポーラトランジスタ６が導通し、ＩＧＢＴ１の
ゲート・ソース間容量が充電され、ＩＧＢＴ１が導通制
御される。
【００１２】ＩＧＢＴ１を定格電流の流れている通常の
駆動状態からターンオフしたい場合、外部“ＡＵＳ”信
号が入力端子１２に印加される。この信号はトランジス
タ９を導通制御し、ＩＧＢＴのゲート・エミッタ間容量
はトランジスタ９の順方向抵抗及び放電電流路に位置す
る抵抗に応じて放電する。
駆動状態からターンオフしたい場合、外部“ＡＵＳ”信
号が入力端子１２に印加される。この信号はトランジス
タ９を導通制御し、ＩＧＢＴのゲート・エミッタ間容量
はトランジスタ９の順方向抵抗及び放電電流路に位置す
る抵抗に応じて放電する。
【００１３】しかしながら、ＩＧＢＴ１を過電流時に入
力端子１２に印加される外部“ＡＵＳ”信号によってタ
ーンオフさせる場合、トランジスタ９が完全には導通制
御されずに、その動作点が高い順方向抵抗の領域へ移さ
れるように、装置１７が機能する。
力端子１２に印加される外部“ＡＵＳ”信号によってタ
ーンオフさせる場合、トランジスタ９が完全には導通制
御されずに、その動作点が高い順方向抵抗の領域へ移さ
れるように、装置１７が機能する。
【００１４】装置１７は第１バイポーラトランジスタ１
５及び第２バイポーラトランジスタ１６を含んでいる。
両バイポーラトランジスタのコレクタ・エミッタ区間は
直列に接続されている。第１バイポーラトランジスタ１
５のコレクタ端子はトランジスタ９のベース端子に接続
され、第２バイポーラトランジスタ１６のエミッタ端子
は共通端子１１に接続されている。さらにトランジスタ
９のベース端子は抵抗１４を介して入力端１２に接続さ
れている。装置１７は、一方では共通端子１１に接続さ
れかつ他方ではトランジスタ９のエミッタ端子に接続さ
れた抵抗１０を含んでいる。トランジスタ９と抵抗１０
との接続点２０は第１バイポーラトランジスタ１５のベ
ース端子に接続され、第２バイポーラトランジスタ１６
のベース端子はＩＧＢＴ１のエミッタ端子Ｅ又はいわゆ
る“センス”端子Ｓに二者択一的に接続される。このよ
うな端子を有するパワーＭＯＳＦＥＴは例えば雑誌「マ
シーン・デザイン（Ｍａｃｈｉｎｅ Ｄｅｓｉｇｎ）」
（第８巻、１９９０年３月、第８９頁〜第９６頁参照）
に記載され、ＩＧＢＴは例えば雑誌「エレクトロニク・
インドウストリー（ｅｌｅｋｔｒｏｎｉｋ ｉｎｄｕｓ
ｔｒｉｅ）」（１９９１年１月、第１４頁〜第１８頁参
照）に記載されている。第２バイポーラトランジスタ１
６のベース端子が端子Ｓに接続される場合のために、端
子Ｓと共通端子１１との間には測定抵抗１８が接続され
ている。上述した二者択一によって、第２バイポーラト
ランジスタ１６のベース端子がエミッタ端子Ｅに接続さ
れる場合には、破線で示されているように、この測定抵
抗はエミッタ端子Ｅと負荷３との間のＩＧＢＴの負荷電
流路に直接設置される。この測定抵抗はこの場合には電
流特性に応じて係数ＩS ／ＩE 倍だけ小さく設計され
る。
５及び第２バイポーラトランジスタ１６を含んでいる。
両バイポーラトランジスタのコレクタ・エミッタ区間は
直列に接続されている。第１バイポーラトランジスタ１
５のコレクタ端子はトランジスタ９のベース端子に接続
され、第２バイポーラトランジスタ１６のエミッタ端子
は共通端子１１に接続されている。さらにトランジスタ
９のベース端子は抵抗１４を介して入力端１２に接続さ
れている。装置１７は、一方では共通端子１１に接続さ
れかつ他方ではトランジスタ９のエミッタ端子に接続さ
れた抵抗１０を含んでいる。トランジスタ９と抵抗１０
との接続点２０は第１バイポーラトランジスタ１５のベ
ース端子に接続され、第２バイポーラトランジスタ１６
のベース端子はＩＧＢＴ１のエミッタ端子Ｅ又はいわゆ
る“センス”端子Ｓに二者択一的に接続される。このよ
うな端子を有するパワーＭＯＳＦＥＴは例えば雑誌「マ
シーン・デザイン（Ｍａｃｈｉｎｅ Ｄｅｓｉｇｎ）」
（第８巻、１９９０年３月、第８９頁〜第９６頁参照）
に記載され、ＩＧＢＴは例えば雑誌「エレクトロニク・
インドウストリー（ｅｌｅｋｔｒｏｎｉｋ ｉｎｄｕｓ
ｔｒｉｅ）」（１９９１年１月、第１４頁〜第１８頁参
照）に記載されている。第２バイポーラトランジスタ１
６のベース端子が端子Ｓに接続される場合のために、端
子Ｓと共通端子１１との間には測定抵抗１８が接続され
ている。上述した二者択一によって、第２バイポーラト
ランジスタ１６のベース端子がエミッタ端子Ｅに接続さ
れる場合には、破線で示されているように、この測定抵
抗はエミッタ端子Ｅと負荷３との間のＩＧＢＴの負荷電
流路に直接設置される。この測定抵抗はこの場合には電
流特性に応じて係数ＩS ／ＩE 倍だけ小さく設計され
る。
【００１５】測定抵抗１８及び装置１７はバイポーラト
ランジスタ１６が過電流時に導通制御されるように設定
される。入力端１２にターンオフ信号を同時に印加する
と、電流はトランジスタ９、第１バイポーラトランジス
タ１５のベース・エミッタ区間及び第２バイポーラトラ
ンジスタ１６のコレクタ・エミッタ区間を通って流れ
る。接続点２０、従ってトランジスタ９のエミッタには
このとき第１バイポーラトランジスタ１５のベース・エ
ミッタ間電圧と第２バイポーラトランジスタ１６の順方
向電圧との和に相当する電圧、例えば１Ｖが印加され
る。トランジスタ１５、１６が両方とも導通制御される
ので、トランジスタ９のベース端子には、一方では抵抗
１４他方ではトランジスタ１５、１６の電圧降下の和の
分圧比によってによって決定される電圧が印加される。
これはトランジスタ９が上述したように完全な導通状態
に比較して高い抵抗を有する領域へ制御されるように調
整される。ＩＧＢＴ１のゲート・ソース間容量の放電は
それによって緩慢に行われ、それに応じてＩＧＢＴを通
る電流が緩慢に減少する。特に装置１７は、バイポーラ
トランジスタ９がそのＩC ／ＵCE特性曲線のほぼ水平部
分で動作するように設計される。この場合電流は主とし
てコレクタ・エミッタ間電圧には無関係であり（電流
源）、それゆえ放電電流は電圧に依存しない。
ランジスタ１６が過電流時に導通制御されるように設定
される。入力端１２にターンオフ信号を同時に印加する
と、電流はトランジスタ９、第１バイポーラトランジス
タ１５のベース・エミッタ区間及び第２バイポーラトラ
ンジスタ１６のコレクタ・エミッタ区間を通って流れ
る。接続点２０、従ってトランジスタ９のエミッタには
このとき第１バイポーラトランジスタ１５のベース・エ
ミッタ間電圧と第２バイポーラトランジスタ１６の順方
向電圧との和に相当する電圧、例えば１Ｖが印加され
る。トランジスタ１５、１６が両方とも導通制御される
ので、トランジスタ９のベース端子には、一方では抵抗
１４他方ではトランジスタ１５、１６の電圧降下の和の
分圧比によってによって決定される電圧が印加される。
これはトランジスタ９が上述したように完全な導通状態
に比較して高い抵抗を有する領域へ制御されるように調
整される。ＩＧＢＴ１のゲート・ソース間容量の放電は
それによって緩慢に行われ、それに応じてＩＧＢＴを通
る電流が緩慢に減少する。特に装置１７は、バイポーラ
トランジスタ９がそのＩC ／ＵCE特性曲線のほぼ水平部
分で動作するように設計される。この場合電流は主とし
てコレクタ・エミッタ間電圧には無関係であり（電流
源）、それゆえ放電電流は電圧に依存しない。
【００１６】図２には時間軸上に電圧ＵCE及び電流ＩC
の変化が記載されている。この図２から明らかなよう
に、２００ｎｓの電流の降下時間の間有害な過電圧は生
じない。通常状態からターンオフする際の時間的な電流
減少（ｄｉ／ｄｔ）は過電流状態からターンオフする際
より小さい。従ってこの場合ＩＧＢＴは、有害な過電圧
が生起することなく、高速でターンオフされる。
の変化が記載されている。この図２から明らかなよう
に、２００ｎｓの電流の降下時間の間有害な過電圧は生
じない。通常状態からターンオフする際の時間的な電流
減少（ｄｉ／ｄｔ）は過電流状態からターンオフする際
より小さい。従ってこの場合ＩＧＢＴは、有害な過電圧
が生起することなく、高速でターンオフされる。
【００１７】上記においては本発明をＩＧＢＴに関連付
けて説明した。しかしながら本発明はパワーＭＯＳＦＥ
Ｔに対しても使用することができる。原理的にはバイポ
ーラトランジスタ９、１５、１６をＭＯＳＦＥＴによっ
て置換することが可能である。その場合接続点２０には
トランジスタ１５のゲート・ソース間電圧とトランジス
タ１６の順方向電圧との和が印加される。適当に設計す
ることによって、トランジスタ９が同様に電流源として
作用するようにすることもできる。
けて説明した。しかしながら本発明はパワーＭＯＳＦＥ
Ｔに対しても使用することができる。原理的にはバイポ
ーラトランジスタ９、１５、１６をＭＯＳＦＥＴによっ
て置換することが可能である。その場合接続点２０には
トランジスタ１５のゲート・ソース間電圧とトランジス
タ１６の順方向電圧との和が印加される。適当に設計す
ることによって、トランジスタ９が同様に電流源として
作用するようにすることもできる。
【図１】本発明による回路装置を示す結線図。
【図２】図１に示された半導体デバイスの時間的な電流
及び電圧の特性曲線図。
及び電圧の特性曲線図。
１ ＩＧＢＴ
２、５ 端子
３ 負荷
４ 入力端
６ バイポーラトランジスタ
７ 抵抗
９ トランジスタ
１０ 抵抗
１１ 共通端子
１２ 入力端
１４ 抵抗
１５、１６ バイポーラトランジスタ
１７ 装置
１８ 測定抵抗
２０ 接続点
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ハンス シユトウート
ドイツ連邦共和国 82194 グローベン
ツエル マイシユトラーセ 18
(56)参考文献 特開 平２−50518（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
Claims (3)
- 【請求項１】 電界効果によって制御される半導体デバ
イス（１）のゲート端子とカソード端子との間に位置す
る負荷区間を有し制御電圧によって導通制御されるトラ
ンジスタ（９）と、過電流が発生しかつ同時にターンオ
フ信号が印加されると前記トランジスタの制御電圧を、
前記トランジスタの順方向電圧が高くなるように調整す
る装置（１７）とを備えた、半導体デバイス（１）の過
電流時のターンオフ回路装置において、 前記トランジスタ（９）の負荷区間に第１抵抗（１０）
が直列に接続され、この第１抵抗の前記トランジスタ
（９）に接続されていない側の端子が共通端子（１１）
に接続され、前記トランジスタ（９）の制御入力端と前
記共通端子（１１）との間に、負荷区間が直列に接続さ
れた２つのバイポーラトランジスタ（１５、１６）が接
続され、その第１バイポーラトランジスタ（１５）のベ
ース端子が前記第１抵抗（１０）と前記トランジスタ
（９）との接続点（２０）に接続され、その第２バイポ
ーラトランジスタ（１６）が過電流時にそのベース端子
を介して導通制御され、前記トランジスタ（９）の制御
入力端が第２抵抗（１４）を介して、ターンオフ信号が
印加される入力端子（１２）に接続されていることを特
徴とする半導体デバイスの過電流時のターンオフ回路装
置。 - 【請求項２】 第２バイポーラトランジスタ（１６）の
ベース端子がカソード端子と電界効果によって制御され
る半導体デバイス（１）の電流路に位置する第３抵抗
（１８）との間に接続されていることを特徴とする請求
項１記載の回路装置。 - 【請求項３】 電界効果によって制御される半導体デバ
イス（１）が“センス”端子（Ｓ）を有し、第３抵抗
（１８）がその“センス”端子に接続されていることを
特徴とする請求項２記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4330624.1 | 1993-09-09 | ||
| DE4330624 | 1993-09-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106934A JPH07106934A (ja) | 1995-04-21 |
| JP3414859B2 true JP3414859B2 (ja) | 2003-06-09 |
Family
ID=6497304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23596594A Expired - Lifetime JP3414859B2 (ja) | 1993-09-09 | 1994-09-05 | 半導体デバイスの過電流時のターンオフ回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5526216A (ja) |
| EP (1) | EP0643485B1 (ja) |
| JP (1) | JP3414859B2 (ja) |
| DE (1) | DE59405773D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2172890C (en) * | 1995-06-06 | 2005-02-22 | Harold R. Schnetzka | Switch driver circuit |
| DE19628131C2 (de) * | 1996-07-12 | 2003-07-17 | Semikron Elektronik Gmbh | Gatespannungsbegrenzung für eine Schaltungsanordnung |
| JP3067687B2 (ja) * | 1997-05-08 | 2000-07-17 | 富士電機株式会社 | Ｉｇｂｔ駆動回路 |
| DE29909206U1 (de) | 1999-05-28 | 2000-10-05 | Ellenberger & Poensgen | Schutzeinrichtung |
| KR200229676Y1 (ko) * | 2000-11-14 | 2001-07-19 | 엘지산전 주식회사 | 아이지비티 인버터의 게이트 구동회로 |
| DE10060553A1 (de) * | 2000-12-06 | 2002-06-13 | Daimlerchrysler Rail Systems | Überstrom-Erfassungseinrichtung |
| DE10120524B4 (de) | 2001-04-26 | 2015-08-20 | Infineon Technologies Ag | Vorrichtung zur Ermittlung des Stromes durch ein Leistungs-Halbleiterbauelement |
| ITMI20021321A1 (it) * | 2002-06-14 | 2003-12-15 | St Microelectronics Srl | Circuito di protezione di un dispositivo di potenza in condizioni di guasto |
| US20050017760A1 (en) * | 2003-07-22 | 2005-01-27 | International Rectifier Corporation | Current sense shunt resistor circuit |
| DE102004019336A1 (de) * | 2004-04-21 | 2005-11-10 | BSH Bosch und Siemens Hausgeräte GmbH | Verfahren und Schaltungsanordnung zur Vermeidung oder zumindest zur Reduzierung von Störsignalen beim Abschalten einer Spannungsabgabeschaltung, insbesondere eines Hausgerätes |
| FI118145B (fi) | 2006-01-09 | 2007-07-13 | Abb Oy | Hilaohjatun kytkimen sammutus |
| JP2011188271A (ja) * | 2010-03-09 | 2011-09-22 | Mitsubishi Electric Corp | ゲート駆動回路 |
| JP5930954B2 (ja) * | 2012-12-14 | 2016-06-08 | 三菱電機株式会社 | パワーモジュール |
| CN107967907B (zh) * | 2018-01-18 | 2021-03-09 | 京东方科技集团股份有限公司 | 反相电路、驱动方法、阵列基板、检测方法及显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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