JP2004228768A - ゲート駆動回路 - Google Patents
ゲート駆動回路 Download PDFInfo
- Publication number
- JP2004228768A JP2004228768A JP2003012409A JP2003012409A JP2004228768A JP 2004228768 A JP2004228768 A JP 2004228768A JP 2003012409 A JP2003012409 A JP 2003012409A JP 2003012409 A JP2003012409 A JP 2003012409A JP 2004228768 A JP2004228768 A JP 2004228768A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- control
- control signal
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
【課題】本発明は、アクティブゲート駆動のための、簡素で調整が容易なゲート駆動回路を提供することを目的とする。
【解決手段】上位制御装置より与えられる制御信号に対して一定の遅れ時間を持った遅延制御信号を作成する遅延制御信号作成手段３と、遅延制御信号を波形整形して電圧基準信号を作成する電圧基準信号作成手段４と、電圧駆動型スイッチング素子９の主電極間の電圧を検出して主電圧検出信号を出力する電圧検出手段７と、主電圧検出信号を電圧基準信号と比較して制御電流源６を制御する比較結果信号を出力する比較手段５とを有することを特徴とする。
【選択図】 図１
【解決手段】上位制御装置より与えられる制御信号に対して一定の遅れ時間を持った遅延制御信号を作成する遅延制御信号作成手段３と、遅延制御信号を波形整形して電圧基準信号を作成する電圧基準信号作成手段４と、電圧駆動型スイッチング素子９の主電極間の電圧を検出して主電圧検出信号を出力する電圧検出手段７と、主電圧検出信号を電圧基準信号と比較して制御電流源６を制御する比較結果信号を出力する比較手段５とを有することを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電力用スイッチング素子を駆動するゲート駆動回路に関する。
【０００２】
【従来の技術】
電力用スイッチング素子を応用した電力変換器は、スイッチング素子の大容量化・高速化に伴い、その応用範囲を着実に広げている。このような電力用スイッチング素子で、特に、最近応用分野を伸ばしてきたのがＭＯＳゲート型のスイッチング素子であるＩＧＢＴやＭＯＳＦＥＴである。
【０００３】
ＩＧＢＴやＭＯＳＦＥＴは、オン・オフ状態を自己継続しないノンラッチング型のスイッチング素子であり、サイリスタ等のラッチング型のスイッチング素子に比べて、ターンオン・ターンオフのスイッチング過渡期において、素子外部からの細かい制御が可能な点が大きな利点である。
【０００４】
近年、ＩＧＢＴなどで高電圧・大電流に耐え得る大容量の素子が製品化されるに至り、電力系統向けの自励式変換器をＩＧＢＴで構成することが行われるようになった。電力系統向けの変換器には、送電時の損失低減のために定格電圧が非常に高くなるのが普通である。例えば、直流電圧５０ｋＶといった、これまでにない高電圧の変換器となる。
【０００５】
こうした高電圧の変換器を構成するためには、多数個のスイッチング素子を直列に接続することが必須である。このような、多数個のスイッチング素子を直列に接続する応用では、ターンオン・オフ過渡期における各スイッチング素子間の電圧ばらつきが問題となる。スイッチング素子は定常オフ状態では容易に電圧分担を平衡させられるが、過渡期にはスイッチングタイミングの僅かなばらつきが大きな電圧分担の不平衡となり、素子の破壊に結び付くためである。
【０００６】
また、スイッチング素子を直列に接続しない場合でも、素子のスイッチング損失がしばしば問題となる。特に周囲の電子機器に対する電磁障害を考慮して、素子のスイッチング速度を落とさざるを得ない場合には、飛躍的にスイッチング損失が増大し、装置の定格を小さくするか素子の冷却に大きな冷却装置を設置する必要が生じる。
【０００７】
これに対し、従来の電圧駆動型素子の駆動回路としては、電圧駆動型素子のゲートに第２のスイッチ手段及び抵抗値可変の第２の抵抗手段を介してゲート電圧を印加する回路と、電圧駆動型素子のゲートから第１のスイッチ手段及び抵抗値可変の第１の抵抗手段を介してゲート電圧を除去する回路と、電圧駆動型素子の主電圧値を検出し、その電圧検出値に応じて上記の第１の抵抗手段、第２の抵抗手段の抵抗値を可変する電圧検出手段と、第１のスイッチ手段及び第２のスイッチ手段のオン・オフを制御する制御回路とを備えている。
【０００８】
そして、電圧検出手段で検出した主電圧が所定値未満では、第１、第２の抵抗手段の抵抗値は低抵抗、主電圧が所定値以上では、高抵抗に変化させる。この結果、電圧駆動型素子のターンオフ、ターンオンの期間中に主電圧が変化することによって第１、第２の抵抗手段の抵抗値が変化し、ゲート容量からの放電あるいは充電速度が変化する。ターンオフ時においては主電圧は増加することから、第１の抵抗手段が低抵抗から高抵抗に変化し、放電速度は遅くなる。一方、ターンオン時においては主電圧は減少することから、第２の抵抗手段が高抵抗から低抵抗に変化し、充電速度は始めは遅く、主電圧が所定値以下の期間から速くなる。このように、ターンオフ、ターンオン期間中の電圧変化ｄＶ／ｄｔ、電流変化ｄｉ／ｄｔを緩和してサージ電圧やノイズを抑制するようにしている（例えば、特許文献１参照）。
【０００９】
従来の電圧駆動型素子の駆動回路として、電圧駆動型素子のゲートに第２の制御手段で制御される第２のスイッチから第２の抵抗手段を経てゲート電圧を印加するように構成し、さらに第２の抵抗手段と並列に第１の制御手段で制御される第１のスイッチに接続された第１の抵抗手段を設けている。また電圧駆動型素子の主電圧値を検出する電圧検出部と、電圧駆動型素子を流れる主電流値を検出する電流検出部とを設けている。第１の制御手段は、主電流値に対応する遅延時間を設定する遅延回路を含むとともに第２の制御手段の第２のスイッチに対するオン・オフ制御信号に基づいて第１のスイッチをオンさせ、電圧検出部で検出した主電圧値が所定値に達したあと、電流検出部で検出した主電流値に応じて遅延回路で設定した遅延時間後に第１のスイッチをオフ制御する。
【００１０】
そして、電圧駆動型素子のターンオン・ターンオフ直後は両抵抗手段の並列接続による低い抵抗値でゲート電圧の変化速度を高く保持してゲート容量に対し急速充放電を行い、その後、端子電圧値と主電流値に応じたタイミングで第１のスイッチをオフし、第２の制御手段のみの高い抵抗値でゲート電圧の変化速度を緩和してサージ電圧の増大を防止するようにしている。即ち、主としてターンオン期間・ターンオフ期間におけるゲート容量に対する充放電速度を変化させてサージ電圧の増大を防止するようにしている（例えば、特許文献２参照）。
【００１１】
また、従来のスイッチング素子の駆動回路として、スイッチング素子を駆動する駆動波形の電圧変化率の最大値が所定値以下となるようにスイッチング素子を電圧駆動する駆動手段と、スイッチング素子に負帰還をかける負帰還手段とを備えている。
【００１２】
スイッチング素子の動作特性は、一般的に駆動波形に対して非直線的に変化し、駆動波形の電圧変化率の最大値が所定値以下であっても、出力波形の電圧変化率は所定値以上になってしまう。したがって、駆動波形のみを鈍らせてもサージ電流やサージ電圧を所定値以下に抑制することはできない。そこで、さらに負帰還をかけ、装置や回路の仕様を満足する範囲でスイッチング速度を遅くすることにより、サージ電流やサージ電圧の発生をスイッチング素子の定格内に抑制するようにしている（例えば、特許文献３参照）。
【００１３】
さらに、最近、アクティブゲート駆動技術が用いられている。ノンラッチング型スイッチング素子の特質である制御性の高さを利用して、スイッチング過渡時に、素子のゲート電圧をコレクタ・エミッタ間電圧などに応じて微妙に加減することで、ターンオフサージ電圧やターンオンサージ電流を抑制したり、直列接続されたスイッチング素子間の電圧分担を揃えたりする技術である。
【００１４】
図６は、アクティブゲート駆動を可能にする従来技術を示している。アクティブゲート駆動技術は、主回路用品を削減し、高い信頼性の変換器を実現するために非常に有効な技術であるが、一方、ゲート駆動回路が複雑になり、調整が困難になるという課題がある。このことを図６に示す従来技術のブロック図によって説明する。
【００１５】
図６において、スイッチング素子９の制御電極は制御電圧源２より抵抗８を介して駆動されている。制御電圧源２は、電圧制御信号作成手段１より供給されるゲート信号によって、方形波状の電圧を発生する。一方、スイッチング素子９の制御電極には制御電流源６も接続されている。スイッチング素子９の主電圧の時間微分値であるｄＶ／ｄｔの大小はｄＶ／ｄｔ検出手段１２が、主電圧のサージ電圧はサージ電圧検出手段１１がそれぞれ検出し、これらの検出手段の出力によりサージ電圧を軽減したり、所望のｄＶ／ｄｔとなるようにスイッチング速度を加減するべく電流制御信号作成手段１０によって作成された電流制御信号に応じて、制御電流源６がスイッチング素子９のゲート電荷を加減する。これによって、スイッチング過渡時においてスイッチング素子９の主電圧は適切なｄＶ／ｄｔで上昇・下降するとともに、素子破壊の原因となるサージ電圧を抑制することができる。
【００１６】
【特許文献１】
特開平６−２９１６３１号公報（第３−４頁、図１）
【００１７】
【特許文献２】
特開２００１−２７４６６５号公報（第４−７頁、図１−図３）
【００１８】
【特許文献３】
特開２０００−１３４０７５号公報（第２−３頁、図１）
【００１９】
【発明が解決しようとする課題】
特許文献１に記載の従来技術は、ターンオフ、ターンオン期間中の電圧変化ｄＶ／ｄｔ、電流変化ｄｉ／ｄｔを緩和してサージ電圧やノイズを抑制するようにしているので、電圧駆動型素子の高速スイッチング性を害してスイッチング損失の増大を招く恐れがある。
【００２０】
特許文献２に記載の従来技術は、主としてターンオン期間・ターンオフ期間におけるゲート容量に対する充放電速度を緩和してサージ電圧の増大を防止するようにしているので、上記と同様に、電圧駆動型素子の高速スイッチング性を害してスイッチング損失の増大を招く恐れがある。
【００２１】
特許文献３に記載の従来技術は、スイッチング素子に負帰還をかけてスイッチング速度を遅くすることにより、サージ電流やサージ電圧の発生を抑制するようにしているので、スイッチング損失の増大を招く恐れがある。
【００２２】
また、アクティブゲート駆動技術を用いた図６に示す従来技術には、なお幾つかの問題点がある。まず、帰還制御のループがサージ電圧とｄＶ／ｄｔの２系統からなり、これらが相互に干渉するために動作が不安定になる場合があることである。これを避けるためには２つのループ間でゲインの調整を行わなければならないが、スイッチング過渡時にしか動作しない制御ループなので調整は容易ではない。
【００２３】
次に、図６に示す従来技術はターンオフ側についてはこれで十分であるが、ターンオン側にも対応するのが容易ではない。ターンオン側についても、対になったＦＷＤの逆回復時のストレスを軽減するためにｄＶ／ｄｔを制御するには、また別に制御ループを設けるしかない。このように、図６に示す従来技術は調整が困難で、柔軟性に欠けるという問題がある。
【００２４】
本発明は、上記に鑑みてなされたもので、アクティブゲート駆動のための、簡素で調整が容易であり、且つスイッチング損失の増大を招くことなく、確実にサージ電流やサージ電圧の発生を抑制することができるゲート駆動回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、駆動対象となる電圧駆動型スイッチング素子の制御電極を駆動する制御電圧源及び制御電流源と、外部の上位制御装置より与えられる制御信号を基に前記制御電圧源を制御する電圧駆動信号を作成する電圧制御信号作成手段と、前記制御信号に対して或る一定の遅れ時間を持った遅延制御信号を作成する遅延制御信号作成手段と、前記遅延制御信号を波形整形して電圧基準信号を作成する電圧基準信号作成手段と、前記電圧駆動型スイッチング素子の主電極間の電圧を検出して主電圧検出信号を出力する電圧検出手段と、前記主電圧検出信号を前記電圧基準信号と比較して前記制御電流源を制御する比較結果信号を出力する比較手段とを有することを要旨とする。
【００２６】
上位制御装置より与えられる制御信号に対し或る一定時間だけ遅延させた遅延制御信号を波形整形することで電圧基準信号が作成され、スイッチング素子の主電圧検出信号が電圧検出手段で検出される。比較手段でその主電圧検出信号と電圧基準信号とを比較し、比較結果信号により制御電流源を制御することでアクティブゲート駆動が行われる。このように、帰還制御のループがスイッチング素子の主電圧を検出する単一のループのみで、アクティブゲート駆動が行われる。また、ターンオン・ターンオフ何れのスイッチング過渡期についてもこの単一のループのみで、アクティブゲート駆動が行われる。
【００２７】
請求項２記載の発明は、駆動対象となる電圧駆動型スイッチング素子の制御電極を駆動する制御電圧源及び制御電流源と、外部の上位制御装置より与えられる制御信号を基に前記制御電圧源を制御する電圧駆動信号を作成する電圧制御信号作成手段と、前記制御信号に対して或る一定の遅れ時間を持った遅延制御信号を作成する遅延制御信号作成手段と、前記遅延制御信号を波形整形して電圧基準信号を作成する電圧基準信号作成手段と、前記電圧駆動型スイッチング素子の主電極間の電圧を検出して主電圧検出信号を出力する電圧検出手段と、前記主電圧検出信号を前記電圧基準信号と比較して前記制御電流源を制御する比較結果信号を出力する比較手段と、前記制御信号よりスイッチング過渡期間を検出する過渡期間検出手段と、前記比較手段の次段に接続され、前記スイッチング過渡期間のみ前記比較結果信号を通過させ、定常期間では前記比較結果信号を減衰させる選択的信号通過手段とを有することを要旨とする。
【００２８】
アクティブゲート駆動は、主としてスイッチング過渡期に有効であり、定常状態では、スイッチング素子の制御電極電位は固定状態とするのが望ましい。選択的信号通過手段により、スイッチング過渡期間のみ比較結果信号を通過させ、定常期間では比較結果信号を減衰させることで、スイッチング過渡期間が終了した後の定常状態では、スイッチング素子の制御電極電位は制御電圧源によって決まる値に固定される。
【００２９】
請求項３記載の発明は、前記制御電圧源の出力端子は抵抗を介して前記電圧駆動型スイッチング素子の制御電極に接続され、前記制御電流源の出力端子は前記電圧駆動型スイッチング素子の制御電極に接続されてなることを要旨とする。
【００３０】
スイッチング素子の制御電極を抵抗を通して電圧駆動したとき、スイッチング素子の応答はミラー期間の時間幅だけ遅れる。この時間幅は抵抗の値とスイッチング素子のゲート（制御電極）特性によって決まる。電圧基準信号作成手段で電圧基準信号を作成する際、抵抗の値に応じた遅延時間を持つ遅延制御信号を用いることで、適切なタイミングでアクティブゲート駆動が行われる。
【００３１】
請求項４記載の発明は、前記遅延制御信号作成手段は、前記抵抗の値に応じて前記遅延制御信号の遅延時間を可変設定するようにしたことを要旨とする。
【００３２】
ゲート（制御電極）抵抗の値は、しばしば状況に応じて変更されることがある。その抵抗の値に応じて遅延制御信号の遅延時間を可変設定することで、常に適切なタイミングでアクティブゲート駆動が行われる。
【００３３】
請求項５記載の発明は、前記電圧基準信号作成手段として、２次型低域通過フィルタを用いてなることを要旨とする。
【００３４】
電圧基準信号は、抵抗、インダクタンス及びキャパシタンスの直列回路からなる２次型低域通過フィルタを用いた電圧基準信号作成手段で作成することが可能である。電圧基準信号作成手段をこのような構成とすることで、ゲート駆動回路を、より簡素な構成とすることが可能となる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３６】
図１は、本発明の第１の実施の形態を示す図である。なお、図１及び後述の各実施の形態を示す図において前記図６における構成要素と同一ないし均等のものは、前記と同一符号を以て示し、重複した説明を省略する。まず、本実施の形態の構成を説明すると、図１において、制御電流源６の制御信号を生成する部分が次のように構成されている。
【００３７】
即ち、図示省略の外部の上位制御装置より信号線１８を介して与えられる制御信号が遅延制御信号作成手段３に入力されている。遅延制御信号作成手段３は、入力された制御信号に対し、後述するミラー期間の時間幅に相当する一定時間だけ遅れた遅延制御信号を作成し、この遅延制御信号が電圧基準信号作成手段４に入力されている。電圧基準信号作成手段４は、入力された遅延制御信号を波形整形して電圧基準信号を作成し、この電圧基準信号が比較手段５の一方の入力端子に入力されている。また、電圧駆動型スイッチング素子９の主電極間（コレクタ・エミッタ間）の電圧を検出する電圧検出手段７の主電圧検出信号出力が比較手段５の他方の入力端子に入力されている。比較手段５は、主電圧検出信号を電圧基準信号と比較して比較結果信号を出力し、その比較結果信号で制御電流源６を制御するようになっている。このような制御を受けた制御電流源６の出力で電圧駆動型スイッチング素子９のゲート電極（制御電極）が電流駆動されている。
【００３８】
次に、上述のように構成された本実施の形態の作用を説明する。電圧駆動型スイッチング素子９のゲート電極は、制御電圧源２から発生する方形波状のゲート電圧により抵抗８を介して電圧駆動されている。また、これと同時に、電圧駆動型スイッチング素子９のゲート電極は、次のような制御電流源６の出力により、スイッチング過渡期におけるターンオフサージ電圧やターンオンサージ電流を抑制するアクティブゲート駆動が行われている。
【００３９】
即ち、電圧駆動型スイッチング素子９の主電圧が電圧検出手段７で検出されて適当な電圧レベルの主電圧検出信号となった後、比較手段５により電圧基準信号作成手段４で作成された電圧基準信号と比較され、その比較結果信号で制御された制御電流源６の出力により電圧駆動型スイッチング素子９のゲート電極を電流駆動することで電圧駆動型スイッチング素子９の主電圧の波形が電圧基準信号に近似するように制御されて、アクティブゲート駆動が行われる。このように、帰還制御のループが電圧駆動型スイッチング素子９の主電圧を検出する単一のループのみで、アクティブゲート駆動が行われ、また、ターンオン・ターンオフ何れのスイッチング過渡期についてもこの単一のループのみで、アクティブゲート駆動が行われる。
【００４０】
上述したように、本実施の形態によれば、スイッチング過渡時に動作する電流駆動の帰還ループが電圧駆動型スイッチング素子９の主電圧を検出する単一のループからなるために、相互干渉による問題が生じない。また、ターンオン・ターンオフ何れのスイッチング過渡期についても、単一の制御ループで単一の電圧基準信号を用いることができるので、構成が簡素で調整も容易となる。
【００４１】
図２には、本発明の第２の実施の形態を示す。制御電流源６による電流駆動は、主としてスイッチング過渡時に有効である。オン状態やオフ状態の定常状態では、電圧駆動型スイッチング素子９のゲート電位を固定してしまうことが望ましいから、むしろ制御電流源６は定常状態には動作しないことが望ましい。こうした要求を満たすのが本実施の形態である。
【００４２】
本実施の形態では、図２において、外部の上位制御装置より与えられる制御信号よりスイッチング過渡期間を検出する過渡期間検出手段１３が設けられ、この過渡期間検出手段１３で検出されたスイッチング過渡期間のみ比較結果信号を通過させ、定常期間では比較結果信号を減衰させる選択的信号通過手段１４が比較手段５の次段に接続されている。このように、新たに過渡期間検出手段１３及び選択的信号通過手段１４が追加されている。
【００４３】
過渡期間検出手段１３によって、制御信号よりスイッチング過渡期間が検出され、過渡期間においてのみ選択的信号通過手段１４の信号通過が許されて比較結果信号が制御電流源６に入力する。このような構成をとることにより、スイッチング過渡期間が終了した後の定常状態においては、制御電流源６に比較結果信号が印加されず、スイッチング素子９のゲート電位は制御電圧源２によって決まる電圧値に固定される。
【００４４】
選択的信号通過手段１４としては、例えば、ＣＭＯＳＩＣによって構成されるアナログスイッチを用いることができ、また増幅度を電気的に変えられる可変増幅器等を用いることもできる。
【００４５】
図１及び図２において、電圧基準信号作成手段４で電圧基準信号を作成するために一定の時間だけ遅延させた遅延制御信号を用いているのは、以下の理由による。ＭＯＳゲート型スイッチング素子の制御電極であるゲートを外部から見たときの等価入力容量はスイッチング素子の主電圧によって大幅に変わる。スイッチング素子内部に存在する帰還容量によって、等価的に出力端子とゲート端子の間に非線形の静電容量が存在するように見えるからである。
【００４６】
そのため、図３（ａ）に示すように、抵抗８を通してゲートを電圧駆動した場合には、ゲート駆動電圧Ｖｇとして方形波の電圧を印加しても、ゲート・エミッタ間電圧Ｖｇｅは直ちに追従するわけではなく、図３（ｂ）に示すように、一旦中間的な電位（ミラー電位）に暫く留まったのちに上昇・下降する。Ｖｇｅがミラー電位に留まる期間をミラー期間と称する。ミラー期間が終わると同時にスイッチング素子９の主電圧Ｖｃｅは上昇・下降し始める。
【００４７】
このように、ゲート駆動信号に対して、概ねミラー期間の時間幅だけスイッチング素子９の応答は遅れる。この時間幅は、抵抗８の値とスイッチング素子９のゲート特性によって決まる。したがって、同一のスイッチング素子９を用いる限りは、抵抗８の値が決まれば、スイッチング素子９の応答遅れも決まる。
【００４８】
スイッチング素子９の主電圧の基準信号を作成する際には、このスイッチング素子の応答遅れ時間を考慮する必要がある。応答遅れを無視して電圧基準信号を作成したのでは、スイッチング素子の応答が追いつかず、適切な制御が行えない。そのために、第１、第２の実施の形態では、電圧基準信号を作成する際に一定の時間だけ遅延させた遅延制御信号を用いている。
【００４９】
図４には、本発明の第３の実施の形態を示す。電圧駆動型スイッチング素子９のゲート電極に接続した抵抗８は、しばしば状況に応じて変更されることがある。こうした場合には、電圧基準信号作成手段４で作成される電圧基準信号の遅延時間幅も、これに応じて変更するのが適当である。このことに対応したのが本実施の形態である。
【００５０】
本実施の形態では、図４において、抵抗８に代えて、制御可変抵抗１５を用いている。制御可変抵抗１５は、ゲート抵抗値設定信号１６によって、その値が変わり、ミラー期間を可変できる。また、ゲート抵抗値設定信号１６は、遅延制御信号作成手段３にも入力され、ミラー期間が変わるのに対応して、遅延制御信号の遅れ時間が変更され、電圧基準信号作成手段４で作成される電圧基準信号の遅延時間幅が変更される。これにより常に適切な遅延時間幅を持った電圧基準信号を比較手段５に入力させることができる。
【００５１】
図５には、本発明の第４の実施の形態を示す。これまで述べてきた通り、本発明では、スイッチング素子９の主電圧の基準波形として望ましい波形の電圧基準信号をゲート駆動回路内の電圧基準信号作成手段４で作成し、これを基に電圧駆動型スイッチング素子９を制御している。この電圧基準信号の作成手段として、簡素で信頼性の高い回路手段が望まれる。
【００５２】
図５に示す本実施の形態は、簡素な電圧基準信号作成手段を提供するものである。まず、主電圧そのものが、通常どのような波形になるかを考える。主回路に含まれるインダクタンス分とスイッチング素子そのものやスナバコンデンサのキャパシタンス分、それに様々な抵抗分との３つの成分が考えられる。
【００５３】
スイッチング波形を規定するのは、スイッチング素子自身の挙動の他に上記３つの成分であり、最も単純化すれば、単に抵抗ＲとインダクタンスＬとキャパシタンスＣの直列回路となる。スイッチング素子自身の電圧は、素子自身がオフ時には概ねキャパシタンスとして近似できることを考えれば、コンデンサの両端電圧となる。以上により、素子の電圧は、図５において、Ｖ１として方形波を加えたときのＶ２の波形で近似できる。
【００５４】
図５の回路は、基本的には２次の低域通過フィルタに他ならない。したがって、最も簡素な電圧基準信号作成手段としては２次型低域通過フィルタが望ましい。図５の回路ではインダクタンスＬ、キャパシタンスＣ、抵抗Ｒを用いた回路となっているが、むろん低域通過フィルタを構成できるならば、演算増幅器を用いた低域通過フィルタを用いることも可能であることはいうまでもない。
【００５５】
【発明の効果】
以上説明したように、請求項１、２、３、５記載の発明によれば、帰還制御のループがスイッチング素子の主電圧を検出する単一のループのみで、ターンオン・ターンオフ何れのスイッチング過渡期についてもアクティブゲート駆動を行うことができて、簡素で調整が容易であり、またサージ電流やサージ電圧の抑制は、ターンオン期間・ターンオフ期間におけるゲート容量に対する充放電速度を緩和しているのではないので、スイッチング損失の増大を招くことがない。
【００５６】
請求項４記載の発明によれば、ゲート抵抗の値に応じて遅延制御信号の遅延時間を可変設定することで、上記効果に加えてさらに、常に適切なタイミングでアクティブゲート駆動を行うことができて、確実にサージ電流やサージ電圧の発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるゲート駆動回路のブロック図である。
【図２】本発明の第２の実施の形態のブロック図である。
【図３】第１、第２の実施の形態において電圧基準信号の作成に遅延制御信号を用いている理由を説明するための図である。
【図４】本発明の第３の実施の形態のブロック図である。
【図５】本発明の第４の実施の形態を示す図である。
【図６】従来のゲート駆動回路のブロック図である。
【符号の説明】
１ 電圧制御信号作成手段
２ 制御電圧源
３ 遅延制御信号作成手段
４ 電圧基準信号作成手段
５ 比較手段
６ 制御電流源
７ 電圧検出手段
８ 抵抗
９ 電圧駆動型スイッチング素子
１３ 過渡期間検出手段
１４ 選択的信号通過手段
１５ 制御可変抵抗
【発明の属する技術分野】
本発明は、電力用スイッチング素子を駆動するゲート駆動回路に関する。
【０００２】
【従来の技術】
電力用スイッチング素子を応用した電力変換器は、スイッチング素子の大容量化・高速化に伴い、その応用範囲を着実に広げている。このような電力用スイッチング素子で、特に、最近応用分野を伸ばしてきたのがＭＯＳゲート型のスイッチング素子であるＩＧＢＴやＭＯＳＦＥＴである。
【０００３】
ＩＧＢＴやＭＯＳＦＥＴは、オン・オフ状態を自己継続しないノンラッチング型のスイッチング素子であり、サイリスタ等のラッチング型のスイッチング素子に比べて、ターンオン・ターンオフのスイッチング過渡期において、素子外部からの細かい制御が可能な点が大きな利点である。
【０００４】
近年、ＩＧＢＴなどで高電圧・大電流に耐え得る大容量の素子が製品化されるに至り、電力系統向けの自励式変換器をＩＧＢＴで構成することが行われるようになった。電力系統向けの変換器には、送電時の損失低減のために定格電圧が非常に高くなるのが普通である。例えば、直流電圧５０ｋＶといった、これまでにない高電圧の変換器となる。
【０００５】
こうした高電圧の変換器を構成するためには、多数個のスイッチング素子を直列に接続することが必須である。このような、多数個のスイッチング素子を直列に接続する応用では、ターンオン・オフ過渡期における各スイッチング素子間の電圧ばらつきが問題となる。スイッチング素子は定常オフ状態では容易に電圧分担を平衡させられるが、過渡期にはスイッチングタイミングの僅かなばらつきが大きな電圧分担の不平衡となり、素子の破壊に結び付くためである。
【０００６】
また、スイッチング素子を直列に接続しない場合でも、素子のスイッチング損失がしばしば問題となる。特に周囲の電子機器に対する電磁障害を考慮して、素子のスイッチング速度を落とさざるを得ない場合には、飛躍的にスイッチング損失が増大し、装置の定格を小さくするか素子の冷却に大きな冷却装置を設置する必要が生じる。
【０００７】
これに対し、従来の電圧駆動型素子の駆動回路としては、電圧駆動型素子のゲートに第２のスイッチ手段及び抵抗値可変の第２の抵抗手段を介してゲート電圧を印加する回路と、電圧駆動型素子のゲートから第１のスイッチ手段及び抵抗値可変の第１の抵抗手段を介してゲート電圧を除去する回路と、電圧駆動型素子の主電圧値を検出し、その電圧検出値に応じて上記の第１の抵抗手段、第２の抵抗手段の抵抗値を可変する電圧検出手段と、第１のスイッチ手段及び第２のスイッチ手段のオン・オフを制御する制御回路とを備えている。
【０００８】
そして、電圧検出手段で検出した主電圧が所定値未満では、第１、第２の抵抗手段の抵抗値は低抵抗、主電圧が所定値以上では、高抵抗に変化させる。この結果、電圧駆動型素子のターンオフ、ターンオンの期間中に主電圧が変化することによって第１、第２の抵抗手段の抵抗値が変化し、ゲート容量からの放電あるいは充電速度が変化する。ターンオフ時においては主電圧は増加することから、第１の抵抗手段が低抵抗から高抵抗に変化し、放電速度は遅くなる。一方、ターンオン時においては主電圧は減少することから、第２の抵抗手段が高抵抗から低抵抗に変化し、充電速度は始めは遅く、主電圧が所定値以下の期間から速くなる。このように、ターンオフ、ターンオン期間中の電圧変化ｄＶ／ｄｔ、電流変化ｄｉ／ｄｔを緩和してサージ電圧やノイズを抑制するようにしている（例えば、特許文献１参照）。
【０００９】
従来の電圧駆動型素子の駆動回路として、電圧駆動型素子のゲートに第２の制御手段で制御される第２のスイッチから第２の抵抗手段を経てゲート電圧を印加するように構成し、さらに第２の抵抗手段と並列に第１の制御手段で制御される第１のスイッチに接続された第１の抵抗手段を設けている。また電圧駆動型素子の主電圧値を検出する電圧検出部と、電圧駆動型素子を流れる主電流値を検出する電流検出部とを設けている。第１の制御手段は、主電流値に対応する遅延時間を設定する遅延回路を含むとともに第２の制御手段の第２のスイッチに対するオン・オフ制御信号に基づいて第１のスイッチをオンさせ、電圧検出部で検出した主電圧値が所定値に達したあと、電流検出部で検出した主電流値に応じて遅延回路で設定した遅延時間後に第１のスイッチをオフ制御する。
【００１０】
そして、電圧駆動型素子のターンオン・ターンオフ直後は両抵抗手段の並列接続による低い抵抗値でゲート電圧の変化速度を高く保持してゲート容量に対し急速充放電を行い、その後、端子電圧値と主電流値に応じたタイミングで第１のスイッチをオフし、第２の制御手段のみの高い抵抗値でゲート電圧の変化速度を緩和してサージ電圧の増大を防止するようにしている。即ち、主としてターンオン期間・ターンオフ期間におけるゲート容量に対する充放電速度を変化させてサージ電圧の増大を防止するようにしている（例えば、特許文献２参照）。
【００１１】
また、従来のスイッチング素子の駆動回路として、スイッチング素子を駆動する駆動波形の電圧変化率の最大値が所定値以下となるようにスイッチング素子を電圧駆動する駆動手段と、スイッチング素子に負帰還をかける負帰還手段とを備えている。
【００１２】
スイッチング素子の動作特性は、一般的に駆動波形に対して非直線的に変化し、駆動波形の電圧変化率の最大値が所定値以下であっても、出力波形の電圧変化率は所定値以上になってしまう。したがって、駆動波形のみを鈍らせてもサージ電流やサージ電圧を所定値以下に抑制することはできない。そこで、さらに負帰還をかけ、装置や回路の仕様を満足する範囲でスイッチング速度を遅くすることにより、サージ電流やサージ電圧の発生をスイッチング素子の定格内に抑制するようにしている（例えば、特許文献３参照）。
【００１３】
さらに、最近、アクティブゲート駆動技術が用いられている。ノンラッチング型スイッチング素子の特質である制御性の高さを利用して、スイッチング過渡時に、素子のゲート電圧をコレクタ・エミッタ間電圧などに応じて微妙に加減することで、ターンオフサージ電圧やターンオンサージ電流を抑制したり、直列接続されたスイッチング素子間の電圧分担を揃えたりする技術である。
【００１４】
図６は、アクティブゲート駆動を可能にする従来技術を示している。アクティブゲート駆動技術は、主回路用品を削減し、高い信頼性の変換器を実現するために非常に有効な技術であるが、一方、ゲート駆動回路が複雑になり、調整が困難になるという課題がある。このことを図６に示す従来技術のブロック図によって説明する。
【００１５】
図６において、スイッチング素子９の制御電極は制御電圧源２より抵抗８を介して駆動されている。制御電圧源２は、電圧制御信号作成手段１より供給されるゲート信号によって、方形波状の電圧を発生する。一方、スイッチング素子９の制御電極には制御電流源６も接続されている。スイッチング素子９の主電圧の時間微分値であるｄＶ／ｄｔの大小はｄＶ／ｄｔ検出手段１２が、主電圧のサージ電圧はサージ電圧検出手段１１がそれぞれ検出し、これらの検出手段の出力によりサージ電圧を軽減したり、所望のｄＶ／ｄｔとなるようにスイッチング速度を加減するべく電流制御信号作成手段１０によって作成された電流制御信号に応じて、制御電流源６がスイッチング素子９のゲート電荷を加減する。これによって、スイッチング過渡時においてスイッチング素子９の主電圧は適切なｄＶ／ｄｔで上昇・下降するとともに、素子破壊の原因となるサージ電圧を抑制することができる。
【００１６】
【特許文献１】
特開平６−２９１６３１号公報（第３−４頁、図１）
【００１７】
【特許文献２】
特開２００１−２７４６６５号公報（第４−７頁、図１−図３）
【００１８】
【特許文献３】
特開２０００−１３４０７５号公報（第２−３頁、図１）
【００１９】
【発明が解決しようとする課題】
特許文献１に記載の従来技術は、ターンオフ、ターンオン期間中の電圧変化ｄＶ／ｄｔ、電流変化ｄｉ／ｄｔを緩和してサージ電圧やノイズを抑制するようにしているので、電圧駆動型素子の高速スイッチング性を害してスイッチング損失の増大を招く恐れがある。
【００２０】
特許文献２に記載の従来技術は、主としてターンオン期間・ターンオフ期間におけるゲート容量に対する充放電速度を緩和してサージ電圧の増大を防止するようにしているので、上記と同様に、電圧駆動型素子の高速スイッチング性を害してスイッチング損失の増大を招く恐れがある。
【００２１】
特許文献３に記載の従来技術は、スイッチング素子に負帰還をかけてスイッチング速度を遅くすることにより、サージ電流やサージ電圧の発生を抑制するようにしているので、スイッチング損失の増大を招く恐れがある。
【００２２】
また、アクティブゲート駆動技術を用いた図６に示す従来技術には、なお幾つかの問題点がある。まず、帰還制御のループがサージ電圧とｄＶ／ｄｔの２系統からなり、これらが相互に干渉するために動作が不安定になる場合があることである。これを避けるためには２つのループ間でゲインの調整を行わなければならないが、スイッチング過渡時にしか動作しない制御ループなので調整は容易ではない。
【００２３】
次に、図６に示す従来技術はターンオフ側についてはこれで十分であるが、ターンオン側にも対応するのが容易ではない。ターンオン側についても、対になったＦＷＤの逆回復時のストレスを軽減するためにｄＶ／ｄｔを制御するには、また別に制御ループを設けるしかない。このように、図６に示す従来技術は調整が困難で、柔軟性に欠けるという問題がある。
【００２４】
本発明は、上記に鑑みてなされたもので、アクティブゲート駆動のための、簡素で調整が容易であり、且つスイッチング損失の増大を招くことなく、確実にサージ電流やサージ電圧の発生を抑制することができるゲート駆動回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、駆動対象となる電圧駆動型スイッチング素子の制御電極を駆動する制御電圧源及び制御電流源と、外部の上位制御装置より与えられる制御信号を基に前記制御電圧源を制御する電圧駆動信号を作成する電圧制御信号作成手段と、前記制御信号に対して或る一定の遅れ時間を持った遅延制御信号を作成する遅延制御信号作成手段と、前記遅延制御信号を波形整形して電圧基準信号を作成する電圧基準信号作成手段と、前記電圧駆動型スイッチング素子の主電極間の電圧を検出して主電圧検出信号を出力する電圧検出手段と、前記主電圧検出信号を前記電圧基準信号と比較して前記制御電流源を制御する比較結果信号を出力する比較手段とを有することを要旨とする。
【００２６】
上位制御装置より与えられる制御信号に対し或る一定時間だけ遅延させた遅延制御信号を波形整形することで電圧基準信号が作成され、スイッチング素子の主電圧検出信号が電圧検出手段で検出される。比較手段でその主電圧検出信号と電圧基準信号とを比較し、比較結果信号により制御電流源を制御することでアクティブゲート駆動が行われる。このように、帰還制御のループがスイッチング素子の主電圧を検出する単一のループのみで、アクティブゲート駆動が行われる。また、ターンオン・ターンオフ何れのスイッチング過渡期についてもこの単一のループのみで、アクティブゲート駆動が行われる。
【００２７】
請求項２記載の発明は、駆動対象となる電圧駆動型スイッチング素子の制御電極を駆動する制御電圧源及び制御電流源と、外部の上位制御装置より与えられる制御信号を基に前記制御電圧源を制御する電圧駆動信号を作成する電圧制御信号作成手段と、前記制御信号に対して或る一定の遅れ時間を持った遅延制御信号を作成する遅延制御信号作成手段と、前記遅延制御信号を波形整形して電圧基準信号を作成する電圧基準信号作成手段と、前記電圧駆動型スイッチング素子の主電極間の電圧を検出して主電圧検出信号を出力する電圧検出手段と、前記主電圧検出信号を前記電圧基準信号と比較して前記制御電流源を制御する比較結果信号を出力する比較手段と、前記制御信号よりスイッチング過渡期間を検出する過渡期間検出手段と、前記比較手段の次段に接続され、前記スイッチング過渡期間のみ前記比較結果信号を通過させ、定常期間では前記比較結果信号を減衰させる選択的信号通過手段とを有することを要旨とする。
【００２８】
アクティブゲート駆動は、主としてスイッチング過渡期に有効であり、定常状態では、スイッチング素子の制御電極電位は固定状態とするのが望ましい。選択的信号通過手段により、スイッチング過渡期間のみ比較結果信号を通過させ、定常期間では比較結果信号を減衰させることで、スイッチング過渡期間が終了した後の定常状態では、スイッチング素子の制御電極電位は制御電圧源によって決まる値に固定される。
【００２９】
請求項３記載の発明は、前記制御電圧源の出力端子は抵抗を介して前記電圧駆動型スイッチング素子の制御電極に接続され、前記制御電流源の出力端子は前記電圧駆動型スイッチング素子の制御電極に接続されてなることを要旨とする。
【００３０】
スイッチング素子の制御電極を抵抗を通して電圧駆動したとき、スイッチング素子の応答はミラー期間の時間幅だけ遅れる。この時間幅は抵抗の値とスイッチング素子のゲート（制御電極）特性によって決まる。電圧基準信号作成手段で電圧基準信号を作成する際、抵抗の値に応じた遅延時間を持つ遅延制御信号を用いることで、適切なタイミングでアクティブゲート駆動が行われる。
【００３１】
請求項４記載の発明は、前記遅延制御信号作成手段は、前記抵抗の値に応じて前記遅延制御信号の遅延時間を可変設定するようにしたことを要旨とする。
【００３２】
ゲート（制御電極）抵抗の値は、しばしば状況に応じて変更されることがある。その抵抗の値に応じて遅延制御信号の遅延時間を可変設定することで、常に適切なタイミングでアクティブゲート駆動が行われる。
【００３３】
請求項５記載の発明は、前記電圧基準信号作成手段として、２次型低域通過フィルタを用いてなることを要旨とする。
【００３４】
電圧基準信号は、抵抗、インダクタンス及びキャパシタンスの直列回路からなる２次型低域通過フィルタを用いた電圧基準信号作成手段で作成することが可能である。電圧基準信号作成手段をこのような構成とすることで、ゲート駆動回路を、より簡素な構成とすることが可能となる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３６】
図１は、本発明の第１の実施の形態を示す図である。なお、図１及び後述の各実施の形態を示す図において前記図６における構成要素と同一ないし均等のものは、前記と同一符号を以て示し、重複した説明を省略する。まず、本実施の形態の構成を説明すると、図１において、制御電流源６の制御信号を生成する部分が次のように構成されている。
【００３７】
即ち、図示省略の外部の上位制御装置より信号線１８を介して与えられる制御信号が遅延制御信号作成手段３に入力されている。遅延制御信号作成手段３は、入力された制御信号に対し、後述するミラー期間の時間幅に相当する一定時間だけ遅れた遅延制御信号を作成し、この遅延制御信号が電圧基準信号作成手段４に入力されている。電圧基準信号作成手段４は、入力された遅延制御信号を波形整形して電圧基準信号を作成し、この電圧基準信号が比較手段５の一方の入力端子に入力されている。また、電圧駆動型スイッチング素子９の主電極間（コレクタ・エミッタ間）の電圧を検出する電圧検出手段７の主電圧検出信号出力が比較手段５の他方の入力端子に入力されている。比較手段５は、主電圧検出信号を電圧基準信号と比較して比較結果信号を出力し、その比較結果信号で制御電流源６を制御するようになっている。このような制御を受けた制御電流源６の出力で電圧駆動型スイッチング素子９のゲート電極（制御電極）が電流駆動されている。
【００３８】
次に、上述のように構成された本実施の形態の作用を説明する。電圧駆動型スイッチング素子９のゲート電極は、制御電圧源２から発生する方形波状のゲート電圧により抵抗８を介して電圧駆動されている。また、これと同時に、電圧駆動型スイッチング素子９のゲート電極は、次のような制御電流源６の出力により、スイッチング過渡期におけるターンオフサージ電圧やターンオンサージ電流を抑制するアクティブゲート駆動が行われている。
【００３９】
即ち、電圧駆動型スイッチング素子９の主電圧が電圧検出手段７で検出されて適当な電圧レベルの主電圧検出信号となった後、比較手段５により電圧基準信号作成手段４で作成された電圧基準信号と比較され、その比較結果信号で制御された制御電流源６の出力により電圧駆動型スイッチング素子９のゲート電極を電流駆動することで電圧駆動型スイッチング素子９の主電圧の波形が電圧基準信号に近似するように制御されて、アクティブゲート駆動が行われる。このように、帰還制御のループが電圧駆動型スイッチング素子９の主電圧を検出する単一のループのみで、アクティブゲート駆動が行われ、また、ターンオン・ターンオフ何れのスイッチング過渡期についてもこの単一のループのみで、アクティブゲート駆動が行われる。
【００４０】
上述したように、本実施の形態によれば、スイッチング過渡時に動作する電流駆動の帰還ループが電圧駆動型スイッチング素子９の主電圧を検出する単一のループからなるために、相互干渉による問題が生じない。また、ターンオン・ターンオフ何れのスイッチング過渡期についても、単一の制御ループで単一の電圧基準信号を用いることができるので、構成が簡素で調整も容易となる。
【００４１】
図２には、本発明の第２の実施の形態を示す。制御電流源６による電流駆動は、主としてスイッチング過渡時に有効である。オン状態やオフ状態の定常状態では、電圧駆動型スイッチング素子９のゲート電位を固定してしまうことが望ましいから、むしろ制御電流源６は定常状態には動作しないことが望ましい。こうした要求を満たすのが本実施の形態である。
【００４２】
本実施の形態では、図２において、外部の上位制御装置より与えられる制御信号よりスイッチング過渡期間を検出する過渡期間検出手段１３が設けられ、この過渡期間検出手段１３で検出されたスイッチング過渡期間のみ比較結果信号を通過させ、定常期間では比較結果信号を減衰させる選択的信号通過手段１４が比較手段５の次段に接続されている。このように、新たに過渡期間検出手段１３及び選択的信号通過手段１４が追加されている。
【００４３】
過渡期間検出手段１３によって、制御信号よりスイッチング過渡期間が検出され、過渡期間においてのみ選択的信号通過手段１４の信号通過が許されて比較結果信号が制御電流源６に入力する。このような構成をとることにより、スイッチング過渡期間が終了した後の定常状態においては、制御電流源６に比較結果信号が印加されず、スイッチング素子９のゲート電位は制御電圧源２によって決まる電圧値に固定される。
【００４４】
選択的信号通過手段１４としては、例えば、ＣＭＯＳＩＣによって構成されるアナログスイッチを用いることができ、また増幅度を電気的に変えられる可変増幅器等を用いることもできる。
【００４５】
図１及び図２において、電圧基準信号作成手段４で電圧基準信号を作成するために一定の時間だけ遅延させた遅延制御信号を用いているのは、以下の理由による。ＭＯＳゲート型スイッチング素子の制御電極であるゲートを外部から見たときの等価入力容量はスイッチング素子の主電圧によって大幅に変わる。スイッチング素子内部に存在する帰還容量によって、等価的に出力端子とゲート端子の間に非線形の静電容量が存在するように見えるからである。
【００４６】
そのため、図３（ａ）に示すように、抵抗８を通してゲートを電圧駆動した場合には、ゲート駆動電圧Ｖｇとして方形波の電圧を印加しても、ゲート・エミッタ間電圧Ｖｇｅは直ちに追従するわけではなく、図３（ｂ）に示すように、一旦中間的な電位（ミラー電位）に暫く留まったのちに上昇・下降する。Ｖｇｅがミラー電位に留まる期間をミラー期間と称する。ミラー期間が終わると同時にスイッチング素子９の主電圧Ｖｃｅは上昇・下降し始める。
【００４７】
このように、ゲート駆動信号に対して、概ねミラー期間の時間幅だけスイッチング素子９の応答は遅れる。この時間幅は、抵抗８の値とスイッチング素子９のゲート特性によって決まる。したがって、同一のスイッチング素子９を用いる限りは、抵抗８の値が決まれば、スイッチング素子９の応答遅れも決まる。
【００４８】
スイッチング素子９の主電圧の基準信号を作成する際には、このスイッチング素子の応答遅れ時間を考慮する必要がある。応答遅れを無視して電圧基準信号を作成したのでは、スイッチング素子の応答が追いつかず、適切な制御が行えない。そのために、第１、第２の実施の形態では、電圧基準信号を作成する際に一定の時間だけ遅延させた遅延制御信号を用いている。
【００４９】
図４には、本発明の第３の実施の形態を示す。電圧駆動型スイッチング素子９のゲート電極に接続した抵抗８は、しばしば状況に応じて変更されることがある。こうした場合には、電圧基準信号作成手段４で作成される電圧基準信号の遅延時間幅も、これに応じて変更するのが適当である。このことに対応したのが本実施の形態である。
【００５０】
本実施の形態では、図４において、抵抗８に代えて、制御可変抵抗１５を用いている。制御可変抵抗１５は、ゲート抵抗値設定信号１６によって、その値が変わり、ミラー期間を可変できる。また、ゲート抵抗値設定信号１６は、遅延制御信号作成手段３にも入力され、ミラー期間が変わるのに対応して、遅延制御信号の遅れ時間が変更され、電圧基準信号作成手段４で作成される電圧基準信号の遅延時間幅が変更される。これにより常に適切な遅延時間幅を持った電圧基準信号を比較手段５に入力させることができる。
【００５１】
図５には、本発明の第４の実施の形態を示す。これまで述べてきた通り、本発明では、スイッチング素子９の主電圧の基準波形として望ましい波形の電圧基準信号をゲート駆動回路内の電圧基準信号作成手段４で作成し、これを基に電圧駆動型スイッチング素子９を制御している。この電圧基準信号の作成手段として、簡素で信頼性の高い回路手段が望まれる。
【００５２】
図５に示す本実施の形態は、簡素な電圧基準信号作成手段を提供するものである。まず、主電圧そのものが、通常どのような波形になるかを考える。主回路に含まれるインダクタンス分とスイッチング素子そのものやスナバコンデンサのキャパシタンス分、それに様々な抵抗分との３つの成分が考えられる。
【００５３】
スイッチング波形を規定するのは、スイッチング素子自身の挙動の他に上記３つの成分であり、最も単純化すれば、単に抵抗ＲとインダクタンスＬとキャパシタンスＣの直列回路となる。スイッチング素子自身の電圧は、素子自身がオフ時には概ねキャパシタンスとして近似できることを考えれば、コンデンサの両端電圧となる。以上により、素子の電圧は、図５において、Ｖ１として方形波を加えたときのＶ２の波形で近似できる。
【００５４】
図５の回路は、基本的には２次の低域通過フィルタに他ならない。したがって、最も簡素な電圧基準信号作成手段としては２次型低域通過フィルタが望ましい。図５の回路ではインダクタンスＬ、キャパシタンスＣ、抵抗Ｒを用いた回路となっているが、むろん低域通過フィルタを構成できるならば、演算増幅器を用いた低域通過フィルタを用いることも可能であることはいうまでもない。
【００５５】
【発明の効果】
以上説明したように、請求項１、２、３、５記載の発明によれば、帰還制御のループがスイッチング素子の主電圧を検出する単一のループのみで、ターンオン・ターンオフ何れのスイッチング過渡期についてもアクティブゲート駆動を行うことができて、簡素で調整が容易であり、またサージ電流やサージ電圧の抑制は、ターンオン期間・ターンオフ期間におけるゲート容量に対する充放電速度を緩和しているのではないので、スイッチング損失の増大を招くことがない。
【００５６】
請求項４記載の発明によれば、ゲート抵抗の値に応じて遅延制御信号の遅延時間を可変設定することで、上記効果に加えてさらに、常に適切なタイミングでアクティブゲート駆動を行うことができて、確実にサージ電流やサージ電圧の発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるゲート駆動回路のブロック図である。
【図２】本発明の第２の実施の形態のブロック図である。
【図３】第１、第２の実施の形態において電圧基準信号の作成に遅延制御信号を用いている理由を説明するための図である。
【図４】本発明の第３の実施の形態のブロック図である。
【図５】本発明の第４の実施の形態を示す図である。
【図６】従来のゲート駆動回路のブロック図である。
【符号の説明】
１ 電圧制御信号作成手段
２ 制御電圧源
３ 遅延制御信号作成手段
４ 電圧基準信号作成手段
５ 比較手段
６ 制御電流源
７ 電圧検出手段
８ 抵抗
９ 電圧駆動型スイッチング素子
１３ 過渡期間検出手段
１４ 選択的信号通過手段
１５ 制御可変抵抗
Claims (5)
- 駆動対象となる電圧駆動型スイッチング素子の制御電極を駆動する制御電圧源及び制御電流源と、外部の上位制御装置より与えられる制御信号を基に前記制御電圧源を制御する電圧駆動信号を作成する電圧制御信号作成手段と、前記制御信号に対して或る一定の遅れ時間を持った遅延制御信号を作成する遅延制御信号作成手段と、前記遅延制御信号を波形整形して電圧基準信号を作成する電圧基準信号作成手段と、前記電圧駆動型スイッチング素子の主電極間の電圧を検出して主電圧検出信号を出力する電圧検出手段と、前記主電圧検出信号を前記電圧基準信号と比較して前記制御電流源を制御する比較結果信号を出力する比較手段とを有することを特徴とするゲート駆動回路。
- 駆動対象となる電圧駆動型スイッチング素子の制御電極を駆動する制御電圧源及び制御電流源と、外部の上位制御装置より与えられる制御信号を基に前記制御電圧源を制御する電圧駆動信号を作成する電圧制御信号作成手段と、前記制御信号に対して或る一定の遅れ時間を持った遅延制御信号を作成する遅延制御信号作成手段と、前記遅延制御信号を波形整形して電圧基準信号を作成する電圧基準信号作成手段と、前記電圧駆動型スイッチング素子の主電極間の電圧を検出して主電圧検出信号を出力する電圧検出手段と、前記主電圧検出信号を前記電圧基準信号と比較して前記制御電流源を制御する比較結果信号を出力する比較手段と、前記制御信号よりスイッチング過渡期間を検出する過渡期間検出手段と、前記比較手段の次段に接続され、前記スイッチング過渡期間のみ前記比較結果信号を通過させ、定常期間では前記比較結果信号を減衰させる選択的信号通過手段とを有することを特徴とするゲート駆動回路。
- 前記制御電圧源の出力端子は抵抗を介して前記電圧駆動型スイッチング素子の制御電極に接続され、前記制御電流源の出力端子は前記電圧駆動型スイッチング素子の制御電極に接続されてなることを特徴とする請求項１又は２記載のゲート駆動回路。
- 前記遅延制御信号作成手段は、前記抵抗の値に応じて前記遅延制御信号の遅延時間を可変設定するようにしてなることを特徴とする請求項３記載のゲート駆動回路。
- 前記電圧基準信号作成手段として、２次型低域通過フィルタを用いてなることを特徴とする請求項１又は２記載のゲート駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003012409A JP2004228768A (ja) | 2003-01-21 | 2003-01-21 | ゲート駆動回路 |
| US10/757,573 US6903597B2 (en) | 2003-01-21 | 2004-01-15 | Gate driving circuit |
| EP04250246.8A EP1441441B1 (en) | 2003-01-21 | 2004-01-19 | Gate driving circuit |
| NO20040259A NO335942B1 (no) | 2003-01-21 | 2004-01-20 | Elektronisk portstyrekrets |
| CN200410005282.0A CN1260887C (zh) | 2003-01-21 | 2004-01-21 | 栅极驱动电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003012409A JP2004228768A (ja) | 2003-01-21 | 2003-01-21 | ゲート駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004228768A true JP2004228768A (ja) | 2004-08-12 |
Family
ID=32588618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003012409A Ceased JP2004228768A (ja) | 2003-01-21 | 2003-01-21 | ゲート駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6903597B2 (ja) |
| EP (1) | EP1441441B1 (ja) |
| JP (1) | JP2004228768A (ja) |
| CN (1) | CN1260887C (ja) |
| NO (1) | NO335942B1 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008029059A (ja) * | 2006-07-18 | 2008-02-07 | Mitsubishi Electric Corp | 半導体装置の駆動回路 |
| JP2008519529A (ja) * | 2004-11-05 | 2008-06-05 | インターナショナル レクティファイアー コーポレイション | ｄＩ／ｄｔを低下させ、遅延補正を施すドライバおよび方法 |
| JP2010211387A (ja) * | 2009-03-09 | 2010-09-24 | Mitsubishi Electric Corp | Ｍｏｓｆｅｔモデル及びそのパラメータ抽出方法 |
| JP2012010566A (ja) * | 2010-06-28 | 2012-01-12 | Toshiba Corp | 電力変換装置 |
| JP2013005231A (ja) * | 2011-06-16 | 2013-01-07 | Toyota Central R&D Labs Inc | 駆動装置 |
| JP2013038843A (ja) * | 2011-08-04 | 2013-02-21 | Mitsubishi Electric Corp | ゲート駆動装置 |
| JP2013219910A (ja) * | 2012-04-09 | 2013-10-24 | Denso Corp | 駆動対象スイッチング素子の駆動装置 |
| JP2020005085A (ja) * | 2018-06-27 | 2020-01-09 | 株式会社デンソー | スイッチング素子の駆動回路 |
| JP2021093741A (ja) * | 2021-02-16 | 2021-06-17 | 株式会社東芝 | 電子回路、半導体装置、電力変換装置、駆動装置、車両、及び、昇降機 |
| CN113098241A (zh) * | 2021-04-13 | 2021-07-09 | 浙江大学 | 一种闭环有源驱动电路、驱动方法及开关电源 |
| WO2022050032A1 (ja) * | 2020-09-04 | 2022-03-10 | 株式会社デンソー | ゲート駆動装置および負荷給電回路 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004013599A1 (de) * | 2004-03-19 | 2005-10-06 | Robert Bosch Gmbh | Ansteuerschaltung zum Ansteuern einer leistungselektronischen Schaltung sowie Verfahren hierzu |
| US7479770B2 (en) * | 2005-04-28 | 2009-01-20 | Texas Instruments Incorporated | System and method for driving a power field-effect transistor (FET) |
| EP1722466A1 (en) * | 2005-05-13 | 2006-11-15 | STMicroelectronics S.r.l. | Method and relative circuit for generating a control voltage of a synchronous rectifier |
| US7535089B2 (en) * | 2005-11-01 | 2009-05-19 | Massachusetts Institute Of Technology | Monolithically integrated light emitting devices |
| JP4987292B2 (ja) * | 2005-12-20 | 2012-07-25 | ティーピーオー、ホンコン、ホールディング、リミテッド | 回路装置 |
| JP4874665B2 (ja) * | 2006-02-14 | 2012-02-15 | 株式会社東芝 | ゲート駆動回路 |
| JP2007288094A (ja) * | 2006-04-20 | 2007-11-01 | Fuji Electric Device Technology Co Ltd | Ｉｇｂｔとそれを駆動するゲート駆動回路 |
| JP5138287B2 (ja) * | 2007-06-27 | 2013-02-06 | 三菱電機株式会社 | ゲート駆動装置 |
| CN101364797B (zh) * | 2007-08-10 | 2011-08-17 | 尼克森微电子股份有限公司 | 一种有源电压箝制栅极驱动电路 |
| EP2204897B1 (en) * | 2007-10-24 | 2019-11-27 | Kabushiki Kaisha Toshiba | Power converter |
| WO2009063274A1 (en) * | 2007-11-13 | 2009-05-22 | Freescale Semiconductor, Inc. | System and method to improve switching in power switching applications |
| JP5124292B2 (ja) * | 2008-01-10 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 電力スイッチ回路 |
| US7920013B2 (en) * | 2008-04-18 | 2011-04-05 | Linear Technology Corporation | Systems and methods for oscillation suppression in switching circuits |
| WO2010029597A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社アドバンテスト | 試験装置および回路システム |
| US7928774B2 (en) * | 2008-09-29 | 2011-04-19 | Infineon Technologies Ag | Adaptive drive signal adjustment for bridge EMI control |
| US8829946B2 (en) | 2008-09-30 | 2014-09-09 | Infineon Technologies Austria Ag | Circuit for driving a transistor dependent on a measurement signal |
| US8299820B2 (en) * | 2008-09-30 | 2012-10-30 | Infineon Technologies Austria Ag | Circuit including a resistor arrangement for actuation of a transistor |
| CN103891115B (zh) * | 2011-11-02 | 2017-02-15 | 三菱电机株式会社 | 电力转换装置的驱动装置及电力转换装置的驱动方法 |
| JP5712986B2 (ja) * | 2012-08-28 | 2015-05-07 | 株式会社デンソー | 駆動対象スイッチング素子の駆動回路 |
| CN103684378B (zh) * | 2012-08-29 | 2017-05-24 | 英飞凌科技奥地利有限公司 | 用于驱动晶体管的电路 |
| US9866018B2 (en) | 2015-10-22 | 2018-01-09 | Dell Products, Lp | System and method for transistor voltage control |
| US9966943B2 (en) * | 2016-03-31 | 2018-05-08 | Infineon Technologies Ag | System and method for a high-side power switch |
| US10071652B2 (en) * | 2016-05-11 | 2018-09-11 | Ford Global Technologies, Llc | Dual mode IGBT gate drive to reduce switching loss |
| JP6750360B2 (ja) * | 2016-07-15 | 2020-09-02 | 富士電機株式会社 | 半導体装置 |
| CN106301308B (zh) * | 2016-07-29 | 2020-04-07 | 南京航空航天大学 | 抑制SiC MOSFET关断过压的有源电压驱动控制电路及其控制方法 |
| US10135432B2 (en) * | 2016-09-07 | 2018-11-20 | Texas Instruments Incorporated | Methods and apparatus for low current control for a power connection |
| KR102578357B1 (ko) * | 2016-12-16 | 2023-09-15 | 현대자동차주식회사 | 회로 소자 보호 회로, 상기 회로 소자 보호 회로가 설치된 차량, 회로 소자 보호 방법 및 차량의 제어 방법 |
| CN107453593B (zh) * | 2017-08-18 | 2023-08-29 | 杰华特微电子股份有限公司 | 一种开关管驱动电路及其驱动方法 |
| US12003230B2 (en) * | 2017-12-20 | 2024-06-04 | Mediatek Inc. | Systems for controlling a slew rate of a switch |
| CN108631554B (zh) * | 2018-03-28 | 2019-11-15 | 成都启臣微电子股份有限公司 | 一种自适应调节输出驱动能力的电路 |
| JP6908010B2 (ja) * | 2018-08-28 | 2021-07-21 | 株式会社デンソー | スイッチの駆動装置 |
| JP6993949B2 (ja) * | 2018-09-13 | 2022-01-14 | 株式会社東芝 | 電子回路及び方法 |
| JP6960898B2 (ja) * | 2018-10-31 | 2021-11-05 | 株式会社豊田中央研究所 | 電源装置 |
| JP6989035B2 (ja) * | 2019-01-10 | 2022-01-05 | 富士電機株式会社 | ゲート駆動装置、スイッチング装置 |
| JP7251351B2 (ja) * | 2019-06-24 | 2023-04-04 | 富士電機株式会社 | ゲート駆動装置及び電力変換装置 |
| JP7268507B2 (ja) * | 2019-07-08 | 2023-05-08 | 富士電機株式会社 | ゲート駆動装置及び電力変換装置 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04154314A (ja) * | 1990-10-18 | 1992-05-27 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH05243957A (ja) * | 1992-02-26 | 1993-09-21 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| JPH06291631A (ja) * | 1993-03-31 | 1994-10-18 | Hitachi Ltd | 電圧駆動形素子の駆動方法及びその回路 |
| JPH07142974A (ja) * | 1993-04-30 | 1995-06-02 | Sgs Thomson Microelettronica Spa | 電流放電制御用温度補償回路，その集積回路，システムおよびその制御方法 |
| JP2000083371A (ja) * | 1998-09-02 | 2000-03-21 | Fuji Electric Co Ltd | 電力変換器におけるゲート駆動回路 |
| JP2000134075A (ja) * | 1998-08-18 | 2000-05-12 | Pop Denshi Kk | スイッチ装置 |
| JP2000138570A (ja) * | 1998-08-28 | 2000-05-16 | Denso Corp | 電気負荷の駆動装置 |
| JP2000323973A (ja) * | 1999-05-06 | 2000-11-24 | Nec Corp | 出力スルーレート制御回路 |
| JP2001274665A (ja) * | 2000-03-27 | 2001-10-05 | Nissan Motor Co Ltd | 電圧駆動型素子の駆動方法および駆動回路 |
| JP2001352748A (ja) * | 2000-06-05 | 2001-12-21 | Denso Corp | 半導体スイッチング素子のゲート駆動回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0814564A1 (en) * | 1996-06-20 | 1997-12-29 | ANSALDO INDUSTRIA S.p.A. | Electronic switching circuit with reduction of switching transients |
| DE19701377C2 (de) * | 1997-01-16 | 1999-07-29 | Sgs Thomson Microelectronics | Treiberschaltung |
| JP3770008B2 (ja) * | 1999-11-05 | 2006-04-26 | 株式会社日立製作所 | 半導体電力変換装置 |
| JP3812353B2 (ja) * | 2001-03-19 | 2006-08-23 | 株式会社日立製作所 | 半導体電力変換装置 |
-
2003
- 2003-01-21 JP JP2003012409A patent/JP2004228768A/ja not_active Ceased
-
2004
- 2004-01-15 US US10/757,573 patent/US6903597B2/en not_active Expired - Lifetime
- 2004-01-19 EP EP04250246.8A patent/EP1441441B1/en not_active Expired - Lifetime
- 2004-01-20 NO NO20040259A patent/NO335942B1/no not_active IP Right Cessation
- 2004-01-21 CN CN200410005282.0A patent/CN1260887C/zh not_active Expired - Lifetime
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04154314A (ja) * | 1990-10-18 | 1992-05-27 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH05243957A (ja) * | 1992-02-26 | 1993-09-21 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| JPH06291631A (ja) * | 1993-03-31 | 1994-10-18 | Hitachi Ltd | 電圧駆動形素子の駆動方法及びその回路 |
| JPH07142974A (ja) * | 1993-04-30 | 1995-06-02 | Sgs Thomson Microelettronica Spa | 電流放電制御用温度補償回路，その集積回路，システムおよびその制御方法 |
| JP2000134075A (ja) * | 1998-08-18 | 2000-05-12 | Pop Denshi Kk | スイッチ装置 |
| JP2000138570A (ja) * | 1998-08-28 | 2000-05-16 | Denso Corp | 電気負荷の駆動装置 |
| JP2000083371A (ja) * | 1998-09-02 | 2000-03-21 | Fuji Electric Co Ltd | 電力変換器におけるゲート駆動回路 |
| JP2000323973A (ja) * | 1999-05-06 | 2000-11-24 | Nec Corp | 出力スルーレート制御回路 |
| JP2001274665A (ja) * | 2000-03-27 | 2001-10-05 | Nissan Motor Co Ltd | 電圧駆動型素子の駆動方法および駆動回路 |
| JP2001352748A (ja) * | 2000-06-05 | 2001-12-21 | Denso Corp | 半導体スイッチング素子のゲート駆動回路 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008519529A (ja) * | 2004-11-05 | 2008-06-05 | インターナショナル レクティファイアー コーポレイション | ｄＩ／ｄｔを低下させ、遅延補正を施すドライバおよび方法 |
| JP2008029059A (ja) * | 2006-07-18 | 2008-02-07 | Mitsubishi Electric Corp | 半導体装置の駆動回路 |
| JP2010211387A (ja) * | 2009-03-09 | 2010-09-24 | Mitsubishi Electric Corp | Ｍｏｓｆｅｔモデル及びそのパラメータ抽出方法 |
| JP2012010566A (ja) * | 2010-06-28 | 2012-01-12 | Toshiba Corp | 電力変換装置 |
| JP2013005231A (ja) * | 2011-06-16 | 2013-01-07 | Toyota Central R&D Labs Inc | 駆動装置 |
| JP2013038843A (ja) * | 2011-08-04 | 2013-02-21 | Mitsubishi Electric Corp | ゲート駆動装置 |
| JP2013219910A (ja) * | 2012-04-09 | 2013-10-24 | Denso Corp | 駆動対象スイッチング素子の駆動装置 |
| JP2020005085A (ja) * | 2018-06-27 | 2020-01-09 | 株式会社デンソー | スイッチング素子の駆動回路 |
| WO2022050032A1 (ja) * | 2020-09-04 | 2022-03-10 | 株式会社デンソー | ゲート駆動装置および負荷給電回路 |
| JP2021093741A (ja) * | 2021-02-16 | 2021-06-17 | 株式会社東芝 | 電子回路、半導体装置、電力変換装置、駆動装置、車両、及び、昇降機 |
| JP7087138B2 (ja) | 2021-02-16 | 2022-06-20 | 株式会社東芝 | 電子回路、半導体装置、電力変換装置、駆動装置、車両、及び、昇降機 |
| CN113098241A (zh) * | 2021-04-13 | 2021-07-09 | 浙江大学 | 一种闭环有源驱动电路、驱动方法及开关电源 |
| CN113098241B (zh) * | 2021-04-13 | 2022-06-17 | 浙江大学 | 一种闭环有源驱动电路、驱动方法及开关电源 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1441441A3 (en) | 2005-12-21 |
| CN1518222A (zh) | 2004-08-04 |
| CN1260887C (zh) | 2006-06-21 |
| NO335942B1 (no) | 2015-03-30 |
| US6903597B2 (en) | 2005-06-07 |
| EP1441441A2 (en) | 2004-07-28 |
| US20040145406A1 (en) | 2004-07-29 |
| EP1441441B1 (en) | 2018-08-01 |
| NO20040259L (no) | 2004-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004228768A (ja) | ゲート駆動回路 | |
| US10622988B2 (en) | Power semiconductor module and drive circuit | |
| US8610485B2 (en) | Gate drive circuit | |
| JP5138287B2 (ja) | ゲート駆動装置 | |
| US7368972B2 (en) | Power transistor control device | |
| EP2816728B1 (en) | Active gate drive circuit | |
| JP2005269446A (ja) | 電圧駆動型半導体素子用駆動回路 | |
| JP4342251B2 (ja) | ゲート駆動回路 | |
| TWI571055B (zh) | 可降低電磁干擾與電源擾動之切換式驅動器 | |
| JP5425292B2 (ja) | ゲート駆動装置 | |
| JP5916908B1 (ja) | ゲート駆動回路 | |
| CN111464007A (zh) | 全控型功率开关器件关断瞬间尖峰电压抑制方法和系统 | |
| JP3409994B2 (ja) | 自己消弧形素子駆動回路 | |
| GB2589296A (en) | Feedback controlled gate driver | |
| JP4350295B2 (ja) | 半導体装置および半導体装置モジュール | |
| JP7038633B2 (ja) | 電力変換装置 | |
| JP2018088728A (ja) | ゲート駆動回路 | |
| JP2017059920A (ja) | スイッチング回路装置 | |
| JP5352708B2 (ja) | ゲート駆動装置 | |
| JP4722341B2 (ja) | ゲートノイズ抑制回路 | |
| KR102279267B1 (ko) | 스위칭 회로 구동 장치 | |
| WO2020035712A1 (ja) | スイッチング回路 | |
| JPH11178318A (ja) | 電圧駆動型電力素子の駆動回路 | |
| US20230053929A1 (en) | Driving apparatus | |
| JP2020027949A (ja) | スイッチング回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050729 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051201 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070702 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080219 |
|
| A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20080624 |