JPH11252896A - Ｉｅｇｔのゲート制御装置 - Google Patents
Ｉｅｇｔのゲート制御装置Info
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- JPH11252896A JPH11252896A JP10043789A JP4378998A JPH11252896A JP H11252896 A JPH11252896 A JP H11252896A JP 10043789 A JP10043789 A JP 10043789A JP 4378998 A JP4378998 A JP 4378998A JP H11252896 A JPH11252896 A JP H11252896A
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Abstract
(57)【要約】
【課題】 スイッチング時にＩＥＧＴのゲート酸化膜が
破壊するのを可及的に防止する。 【解決手段】 複数個のトランジスタが並列に接続され
てなるＩＥＧＴ１にゲートオフ信号が入力されたとき
に、ＩＥＧＴのコレクタ・エミッタ電圧の検出値Ｖ
ceと、ＩＥＧＴの、コレクタ・エミッタ電圧に対する静
電容量特性の変曲点電圧Ｖcep とを比較し、コレクタ・
エミッタ電圧の検出値が変曲点電圧よりも小さい場合に
は、前記複数個のトランジスタ間に電流振動が生じない
ようにＩＥＧＴのゲート電流を制御し、検出値が変曲点
電圧よりも大きい場合にはコレクタ・エミッタ電圧の変
化率が所定値となるようにＩＥＧＴのゲート電流を制御
するゲート電流制御回路５を備えたことを特徴とする。
破壊するのを可及的に防止する。 【解決手段】 複数個のトランジスタが並列に接続され
てなるＩＥＧＴ１にゲートオフ信号が入力されたとき
に、ＩＥＧＴのコレクタ・エミッタ電圧の検出値Ｖ
ceと、ＩＥＧＴの、コレクタ・エミッタ電圧に対する静
電容量特性の変曲点電圧Ｖcep とを比較し、コレクタ・
エミッタ電圧の検出値が変曲点電圧よりも小さい場合に
は、前記複数個のトランジスタ間に電流振動が生じない
ようにＩＥＧＴのゲート電流を制御し、検出値が変曲点
電圧よりも大きい場合にはコレクタ・エミッタ電圧の変
化率が所定値となるようにＩＥＧＴのゲート電流を制御
するゲート電流制御回路５を備えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のバイポーラ
トランジスタが並列に接続されてなるＩＥＧＴ（Ｉｎｊ
ｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎ
ｓｉｓｔｏｒ）のゲート制御装置に関する。
トランジスタが並列に接続されてなるＩＥＧＴ（Ｉｎｊ
ｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎ
ｓｉｓｔｏｒ）のゲート制御装置に関する。
【０００２】
【従来の技術】一般に、電力用半導体素子は、インバー
タやコンバータ等の電力変換や電力制御等の用途に多く
使われており、電力分野では必要不可欠なものとなって
いる。近年の電力の大容量化、高周波スイッチング化に
伴い電力用半導体素子の大容量化、スイッチングの高速
化が求められている。従来、大容量の電力用半導体素子
としてＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒ
ｉｓｔｅｒ）に代表される電流駆動型電力用半導体素子
が使われているが、機器の小型化や高周波スイッチング
等の面で問題があり、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に
代表される電圧駆動型電力用半導体素子の使用が増加し
ている。しかし、ＩＧＢＴはまだＧＴＯ並の容量は達成
できてはいない。そこで、大容量化、高周波スイッチン
グ化を可能とする電圧駆動型電力用半導体素子としてＩ
ＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａ
ｔｅＴｒａｎｓｉｓｔｏｒ）が開発され、ポストＧＴＯ
としての注目を浴びている。
タやコンバータ等の電力変換や電力制御等の用途に多く
使われており、電力分野では必要不可欠なものとなって
いる。近年の電力の大容量化、高周波スイッチング化に
伴い電力用半導体素子の大容量化、スイッチングの高速
化が求められている。従来、大容量の電力用半導体素子
としてＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒ
ｉｓｔｅｒ）に代表される電流駆動型電力用半導体素子
が使われているが、機器の小型化や高周波スイッチング
等の面で問題があり、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に
代表される電圧駆動型電力用半導体素子の使用が増加し
ている。しかし、ＩＧＢＴはまだＧＴＯ並の容量は達成
できてはいない。そこで、大容量化、高周波スイッチン
グ化を可能とする電圧駆動型電力用半導体素子としてＩ
ＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａ
ｔｅＴｒａｎｓｉｓｔｏｒ）が開発され、ポストＧＴＯ
としての注目を浴びている。
【０００３】従来の、ＩＥＧＴのゲート制御装置の構成
を図７に示す。この従来のゲート制御装置は、ゲート回
路２と、ゲート抵抗８とを有している。ゲート回路２は
ゲート駆動回路３とパルス発生回路４とを備えている。
を図７に示す。この従来のゲート制御装置は、ゲート回
路２と、ゲート抵抗８とを有している。ゲート回路２は
ゲート駆動回路３とパルス発生回路４とを備えている。
【０００４】パルス発生回路４によって発生されたＰＷ
Ｍ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）
信号がゲート駆動回路３に送られ、このＰＷＭ信号に基
づいてゲート駆動回路３からゲート駆動信号が出力され
る。このゲート駆動信号はゲート抵抗８を介してＩＥＧ
Ｔ１のゲートに送られ、ＩＥＧＴ１のゲートが駆動され
る。
Ｍ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）
信号がゲート駆動回路３に送られ、このＰＷＭ信号に基
づいてゲート駆動回路３からゲート駆動信号が出力され
る。このゲート駆動信号はゲート抵抗８を介してＩＥＧ
Ｔ１のゲートに送られ、ＩＥＧＴ１のゲートが駆動され
る。
【０００５】
【発明が解決しようとする課題】上述の従来のゲート制
御装置においては、ＩＥＧＴ１のターンオフ時の時間に
関する電圧変化率を抑えるためにゲート抵抗８を比較的
大きな値に設定し、ゲート電流を抑えている。このた
め、ゲート電圧が降下する途中で一定となっている期間
が長くなる。
御装置においては、ＩＥＧＴ１のターンオフ時の時間に
関する電圧変化率を抑えるためにゲート抵抗８を比較的
大きな値に設定し、ゲート電流を抑えている。このた
め、ゲート電圧が降下する途中で一定となっている期間
が長くなる。
【０００６】一般にＩＥＧＴ１は非常に大きな静電容量
を有している。例えば図８に示すようにＣｇc ，
Ｃｇe ，Ｃｃe を、ＩＥＧＴ１のゲート・コレクタ間、
ゲート・エミッタ間、コレクタ・エミッタ間の寄生容量
とすると、ＩＥＧＴ１の入力容量Ｃies 、出力容量Ｃ
ors 、帰還容量Ｃres は、各々次のように与えられる。
を有している。例えば図８に示すようにＣｇc ，
Ｃｇe ，Ｃｃe を、ＩＥＧＴ１のゲート・コレクタ間、
ゲート・エミッタ間、コレクタ・エミッタ間の寄生容量
とすると、ＩＥＧＴ１の入力容量Ｃies 、出力容量Ｃ
ors 、帰還容量Ｃres は、各々次のように与えられる。
【０００７】Ｃies ＝Ｃgc＋Ｃge Ｃoes ＝Ｃce＋Ｃgc Ｃres ＝Ｃgc そしてこれらの入力容量Ｃies 、出力容量Ｃore 、およ
び帰還容量Ｃres は図９に示すように、コレクタ・エミ
ッタ間電圧Ｖceに対する容量の変化が非常に大きい。特
に変曲点電圧Ｖcep 近傍では大きく変化する。したがっ
てゲートオフ信号が入力された後、ＩＥＧＴ１を構成す
るバイポーラトンジスタ間の入力容量に差があると、ゲ
ート電流値が小さいため、ターンオフ直前の、上記バイ
ポーラトランジスタ間の入力容量への逆充電に差が生じ
る。このわずかな差は、ＩＥＧＴ１のコレクタ・エミッ
タ電圧Ｖceが変曲点電圧Ｖcep （図９参照）の近傍領域
の値を取るときには、大きくなる。このバイポーラトラ
ンジスタ間の入力容量の差により、バイポーラトランジ
スタ間のゲート（ベース）間で振動が発生する。このゲ
ートの振動により、ＩＥＧＴ１の電流も大きく振動する
ことになる。このためＩＥＧＴ１のターンオフ時に電流
変化率が非常に大きくなることにより電圧変化率も大き
くなってＩＥＧＴのゲート酸化膜（ゲートを絶縁してい
るシリコン酸化膜）が破壊するという問題が生じる。
び帰還容量Ｃres は図９に示すように、コレクタ・エミ
ッタ間電圧Ｖceに対する容量の変化が非常に大きい。特
に変曲点電圧Ｖcep 近傍では大きく変化する。したがっ
てゲートオフ信号が入力された後、ＩＥＧＴ１を構成す
るバイポーラトンジスタ間の入力容量に差があると、ゲ
ート電流値が小さいため、ターンオフ直前の、上記バイ
ポーラトランジスタ間の入力容量への逆充電に差が生じ
る。このわずかな差は、ＩＥＧＴ１のコレクタ・エミッ
タ電圧Ｖceが変曲点電圧Ｖcep （図９参照）の近傍領域
の値を取るときには、大きくなる。このバイポーラトラ
ンジスタ間の入力容量の差により、バイポーラトランジ
スタ間のゲート（ベース）間で振動が発生する。このゲ
ートの振動により、ＩＥＧＴ１の電流も大きく振動する
ことになる。このためＩＥＧＴ１のターンオフ時に電流
変化率が非常に大きくなることにより電圧変化率も大き
くなってＩＥＧＴのゲート酸化膜（ゲートを絶縁してい
るシリコン酸化膜）が破壊するという問題が生じる。
【０００８】本発明は上記事情を考慮してなされたもの
であって、スイッチング動作時（オンまたはオフ時）に
ゲート酸化膜が破壊するのを可及的に防止することので
きるＩＥＧＴのゲート制御装置を提供することを目的と
する。
であって、スイッチング動作時（オンまたはオフ時）に
ゲート酸化膜が破壊するのを可及的に防止することので
きるＩＥＧＴのゲート制御装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】本発明によるＩＥＧＴの
ゲート制御装置は、複数個のトランジスタが並列に接続
されてなるＩＥＧＴにゲートオフ信号が入力されたとき
に、前記ＩＥＧＴのコレクタ・エミッタ電圧の検出値
と、前記ＩＥＧＴの、コレクタ・エミッタ電圧に対する
静電容量特性の変曲点電圧とを比較し、前記コレクタ・
エミッタ電圧の検出値が前記変曲点電圧よりも小さい場
合には、前記複数個のトランジスタ間に電流振動が生じ
ないように前記ＩＥＧＴのゲート電流を制御し、前記検
出値が前記変曲点電圧よりも大きい場合には前記コレク
タ・エミッタ電圧の変化率が所定値となるように前記Ｉ
ＥＧＴのゲート電流を制御するゲート電流制御回路を備
えたことを特徴とする。
ゲート制御装置は、複数個のトランジスタが並列に接続
されてなるＩＥＧＴにゲートオフ信号が入力されたとき
に、前記ＩＥＧＴのコレクタ・エミッタ電圧の検出値
と、前記ＩＥＧＴの、コレクタ・エミッタ電圧に対する
静電容量特性の変曲点電圧とを比較し、前記コレクタ・
エミッタ電圧の検出値が前記変曲点電圧よりも小さい場
合には、前記複数個のトランジスタ間に電流振動が生じ
ないように前記ＩＥＧＴのゲート電流を制御し、前記検
出値が前記変曲点電圧よりも大きい場合には前記コレク
タ・エミッタ電圧の変化率が所定値となるように前記Ｉ
ＥＧＴのゲート電流を制御するゲート電流制御回路を備
えたことを特徴とする。
【００１０】なお、前記ゲート電流制御回路は、前記Ｉ
ＥＧＴのコレクタ電流の遮断開始後には、前記コレクタ
電流の変化率が所定値となるようにＩＥＧＴのゲート電
流を制御するように構成しても良い。
ＥＧＴのコレクタ電流の遮断開始後には、前記コレクタ
電流の変化率が所定値となるようにＩＥＧＴのゲート電
流を制御するように構成しても良い。
【００１１】また本発明によるＩＥＧＴのゲート制御装
置は、複数個のトランジスタが並列に接続されてなるＩ
ＥＧＴにターンオン信号が入力されたときのコレクタ電
圧、コレクタ電流、ゲート・エミッタ電圧、および前記
ＩＥＧＴの温度の各値に対する前記複数個のトランジス
タのオンタイミングが揃うような前記ＩＥＧＴのゲート
電流値が記憶されている不揮発性メモリと、この不揮発
性メモリに記憶されたデータに基づいて前記ＩＥＧＴの
ゲート電流を制御するゲート電流制御回路と、を備えて
いることを特徴とする。
置は、複数個のトランジスタが並列に接続されてなるＩ
ＥＧＴにターンオン信号が入力されたときのコレクタ電
圧、コレクタ電流、ゲート・エミッタ電圧、および前記
ＩＥＧＴの温度の各値に対する前記複数個のトランジス
タのオンタイミングが揃うような前記ＩＥＧＴのゲート
電流値が記憶されている不揮発性メモリと、この不揮発
性メモリに記憶されたデータに基づいて前記ＩＥＧＴの
ゲート電流を制御するゲート電流制御回路と、を備えて
いることを特徴とする。
【００１２】なお、前記不揮発性メモリは更に前記ＩＥ
ＧＴがターンオン時のコレクタ電流の変化率またはコレ
クタ・エミッタ電圧の変化率が所定値となる前記ＩＥＧ
Ｔのゲート電流値を記憶しており、前記ゲート電流制御
回路は前記不揮発性メモリに記憶された値に基づいて前
記ＩＥＧＴのゲート電流を制御するようにしても良い。
ＧＴがターンオン時のコレクタ電流の変化率またはコレ
クタ・エミッタ電圧の変化率が所定値となる前記ＩＥＧ
Ｔのゲート電流値を記憶しており、前記ゲート電流制御
回路は前記不揮発性メモリに記憶された値に基づいて前
記ＩＥＧＴのゲート電流を制御するようにしても良い。
【００１３】また、本発明によるＩＥＧＴのゲート制御
装置は、複数個のトランジスタが並列に接続されてなる
ＩＥＧＴにターンオフ信号が入力されたときのコレクタ
電圧、コレクタ電流、ゲート・エミッタ電圧、および前
記ＩＥＧＴの温度の各値に対する前記複数個のトランジ
スタのオフタイミングが揃うような前記ＩＥＧＴのゲー
ト電流値が記憶されている不揮発性メモリと、この不揮
発性メモリに記憶されたデータに基づいて前記ＩＥＧＴ
のゲート電流を制御するゲート電流制御回路と、を備え
ていることを特徴とする。
装置は、複数個のトランジスタが並列に接続されてなる
ＩＥＧＴにターンオフ信号が入力されたときのコレクタ
電圧、コレクタ電流、ゲート・エミッタ電圧、および前
記ＩＥＧＴの温度の各値に対する前記複数個のトランジ
スタのオフタイミングが揃うような前記ＩＥＧＴのゲー
ト電流値が記憶されている不揮発性メモリと、この不揮
発性メモリに記憶されたデータに基づいて前記ＩＥＧＴ
のゲート電流を制御するゲート電流制御回路と、を備え
ていることを特徴とする。
【００１４】なお、前記不揮発性メモリは更に前記ＩＥ
ＧＴがターンオフ時のコレクタ電流の変化率およびコレ
クタ・エミッタ電圧の変化率が各々所定値となる前記Ｉ
ＥＧＴのゲート電流値を記憶しており、前記ゲート電流
制御回路は前記不揮発性メモリに記憶された値に基づい
て前記ＩＥＧＴのゲート電流を制御するようにしても良
い。
ＧＴがターンオフ時のコレクタ電流の変化率およびコレ
クタ・エミッタ電圧の変化率が各々所定値となる前記Ｉ
ＥＧＴのゲート電流値を記憶しており、前記ゲート電流
制御回路は前記不揮発性メモリに記憶された値に基づい
て前記ＩＥＧＴのゲート電流を制御するようにしても良
い。
【００１５】
【発明の実施の形態】本発明によるＩＥＧＴのゲート制
御装置の実施の形態を図面を参照して説明する。
御装置の実施の形態を図面を参照して説明する。
【００１６】本発明によるＩＥＧＴのゲート制御装置の
第１の実施の形態の構成を図１に示す。この第１の実施
の形態のゲート制御装置は、ゲート回路２と、ゲート電
流制御回路５とを備えている。ゲート回路２は、ゲート
駆動回路３、パルス発生回路４とを有している。
第１の実施の形態の構成を図１に示す。この第１の実施
の形態のゲート制御装置は、ゲート回路２と、ゲート電
流制御回路５とを備えている。ゲート回路２は、ゲート
駆動回路３、パルス発生回路４とを有している。
【００１７】パルス発生回路４によって発生されたＰＷ
Ｍ信号がゲート駆動回路３に送られ、このＰＷＭ信号に
基づいてゲート駆動回路３からゲート駆動信号が出力さ
れる。このゲート駆動信号はパルス発生回路４からのパ
ルス信号とともにゲート電流制御回路５に送られる。
Ｍ信号がゲート駆動回路３に送られ、このＰＷＭ信号に
基づいてゲート駆動回路３からゲート駆動信号が出力さ
れる。このゲート駆動信号はパルス発生回路４からのパ
ルス信号とともにゲート電流制御回路５に送られる。
【００１８】このゲート電流制御回路５は、ゲート回路
２からのゲート駆動信号および上記パルス信号ならびに
ＩＥＧＴ１のコレクタ・エミッタ電圧ＶCEに基づいてＩ
ＥＧＴ１のゲート電流を制御する。
２からのゲート駆動信号および上記パルス信号ならびに
ＩＥＧＴ１のコレクタ・エミッタ電圧ＶCEに基づいてＩ
ＥＧＴ１のゲート電流を制御する。
【００１９】今、外部からＩＥＧＴ１をオフさせるため
のオフ信号がゲート回路２に入力された場合を考える。
するとゲート回路２からＩＥＧＴ１をオフさせる駆動信
号がゲート回路２からゲート電流制御回路５を介してＩ
ＥＧＴ１のゲート（ベース）に送られ、ＩＥＧＴ１がオ
フ動作を始める。このとき、ゲート電流制御回路５は、
コレクタ・エミッタ電圧Ｖceの検出値と、図９に示す静
電容量−コレクタ・エミッタ電圧特性の変曲点電圧Ｖ
cep とを比較し、検出値Ｖceが変曲点電圧Ｖcepよりも
小さい場合には、ＩＥＧＴ１を構成するバイポーラトラ
ンジスタ間に電流振動が生じないようにＩＥＧＴ１のゲ
ート電流を制御し、検出値Ｖceが変曲点電圧Ｖcep より
も大きい場合には、コレクタ・エミッタ間電圧の時間に
対する変化率が所定値となるようにＩＥＧＴ１のゲート
電流を制御する。
のオフ信号がゲート回路２に入力された場合を考える。
するとゲート回路２からＩＥＧＴ１をオフさせる駆動信
号がゲート回路２からゲート電流制御回路５を介してＩ
ＥＧＴ１のゲート（ベース）に送られ、ＩＥＧＴ１がオ
フ動作を始める。このとき、ゲート電流制御回路５は、
コレクタ・エミッタ電圧Ｖceの検出値と、図９に示す静
電容量−コレクタ・エミッタ電圧特性の変曲点電圧Ｖ
cep とを比較し、検出値Ｖceが変曲点電圧Ｖcepよりも
小さい場合には、ＩＥＧＴ１を構成するバイポーラトラ
ンジスタ間に電流振動が生じないようにＩＥＧＴ１のゲ
ート電流を制御し、検出値Ｖceが変曲点電圧Ｖcep より
も大きい場合には、コレクタ・エミッタ間電圧の時間に
対する変化率が所定値となるようにＩＥＧＴ１のゲート
電流を制御する。
【００２０】これによりターンオフ時のＩＥＧＴ１を構
成しているバイポーラトランジスタ間のゲート（ベー
ス）間のオフタイミングを揃えることが可能となり、Ｉ
ＥＧＴ１のターンオフ時の電圧変化率が大きくなるのを
抑えることができる。これにより、ＩＥＧＴ１のスイッ
チング動作時にゲート酸化膜が破壊するのを防止するこ
とができる。
成しているバイポーラトランジスタ間のゲート（ベー
ス）間のオフタイミングを揃えることが可能となり、Ｉ
ＥＧＴ１のターンオフ時の電圧変化率が大きくなるのを
抑えることができる。これにより、ＩＥＧＴ１のスイッ
チング動作時にゲート酸化膜が破壊するのを防止するこ
とができる。
【００２１】次に本発明によるＩＥＧＴのゲート制御装
置の第２の実施の形態の構成を図２に示す。この図２の
実施の形態のゲート制御装置は図１に示す第１の実施の
形態のゲート制御装置においてゲート電流制御回路５の
代わりにゲート電流制御回路５Ａを設けるとともに電流
検出器６を新たに設けたものである。
置の第２の実施の形態の構成を図２に示す。この図２の
実施の形態のゲート制御装置は図１に示す第１の実施の
形態のゲート制御装置においてゲート電流制御回路５の
代わりにゲート電流制御回路５Ａを設けるとともに電流
検出器６を新たに設けたものである。
【００２２】電流検出器６はＩＥＧＴ１のコレクタ電流
Ｉc を検出する。またゲート電流制御回路５Ａは、図１
に示すゲート電流制御回路５と同一の機能を有する他
に、コレクタ電流Ｉc の遮断開始が検出されたときに
は、コレクタ電流Ｉc の時間に対する変化率が所定値と
なるようにＩＥＧＴのゲート電流を制御する機能も有し
ている。
Ｉc を検出する。またゲート電流制御回路５Ａは、図１
に示すゲート電流制御回路５と同一の機能を有する他
に、コレクタ電流Ｉc の遮断開始が検出されたときに
は、コレクタ電流Ｉc の時間に対する変化率が所定値と
なるようにＩＥＧＴのゲート電流を制御する機能も有し
ている。
【００２３】これにより、この第２の実施の形態のゲー
ト制御装置は第１の実施の形態と同様の効果を奏すると
ともに更に電流遮断時の電流の変化率の変化によるＩＥ
ＧＴ１の破壊を防止することができる。
ト制御装置は第１の実施の形態と同様の効果を奏すると
ともに更に電流遮断時の電流の変化率の変化によるＩＥ
ＧＴ１の破壊を防止することができる。
【００２４】次に本発明によるＩＥＧＴのゲート制御装
置の第３の実施の形態の構成を図３に示す。この第３の
実施の形態のＩＥＧＴのゲート制御装置は図２に示す第
２の実施の形態のゲート電流制御回路５Ａの代わりにゲ
ート電流制御回路５Ｂを設けるとともに、ＲＯＭ（Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）７および温度検出器８
を新たに設けたものである。
置の第３の実施の形態の構成を図３に示す。この第３の
実施の形態のＩＥＧＴのゲート制御装置は図２に示す第
２の実施の形態のゲート電流制御回路５Ａの代わりにゲ
ート電流制御回路５Ｂを設けるとともに、ＲＯＭ（Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）７および温度検出器８
を新たに設けたものである。
【００２５】温度検出器８はＩＥＧＴ１の温度（素子温
度）を検出する。ＩＥＧＴ１のターンオン時の、コレク
タ・エミッタ電圧Ｖce、コレクタ電流Ｉc 、ゲート・エ
ミッタ電圧Ｖgeおよび素子温度の様々な条件下におけ
る、上記ＩＥＧＴ１を構成するバイポーラトランジスタ
間のオンのタイミングが揃うようなゲート電流が予め測
定され、ＲＯＭ７に記憶されている。そして、パルス発
生回路４からパルスを受信したときの、コレクタ・エミ
ッタ間電圧Ｖce、コレクタ電流Ｉc 、素子温度、および
ゲートエミッタ電圧Ｖgeの各検出値に基づいて、これら
の条件下における上記バイポーラトランジスタ間のオン
のタイミングが揃うようなゲート電流がＲＯＭ７から出
力される。このＲＯＭ７から出力されたゲート電流値と
なるようにゲート電流制御回路５ＢがＩＥＧＴ１のゲー
ト電流を制御する。
度）を検出する。ＩＥＧＴ１のターンオン時の、コレク
タ・エミッタ電圧Ｖce、コレクタ電流Ｉc 、ゲート・エ
ミッタ電圧Ｖgeおよび素子温度の様々な条件下におけ
る、上記ＩＥＧＴ１を構成するバイポーラトランジスタ
間のオンのタイミングが揃うようなゲート電流が予め測
定され、ＲＯＭ７に記憶されている。そして、パルス発
生回路４からパルスを受信したときの、コレクタ・エミ
ッタ間電圧Ｖce、コレクタ電流Ｉc 、素子温度、および
ゲートエミッタ電圧Ｖgeの各検出値に基づいて、これら
の条件下における上記バイポーラトランジスタ間のオン
のタイミングが揃うようなゲート電流がＲＯＭ７から出
力される。このＲＯＭ７から出力されたゲート電流値と
なるようにゲート電流制御回路５ＢがＩＥＧＴ１のゲー
ト電流を制御する。
【００２６】以上説明したことによりＩＥＧＴ１がター
ンオン時の、ＩＥＧＴ１を構成するバイポーラトランジ
スタのゲート間のオンタイミングを揃えることが可能と
なり、ＩＥＧＴ１のターンオン時の電圧変化率が大きく
なるのを抑えることができる。これにより、ＩＥＧＴ１
のスイッチング動作時にゲート酸化膜が破壊するのを防
止することができる。
ンオン時の、ＩＥＧＴ１を構成するバイポーラトランジ
スタのゲート間のオンタイミングを揃えることが可能と
なり、ＩＥＧＴ１のターンオン時の電圧変化率が大きく
なるのを抑えることができる。これにより、ＩＥＧＴ１
のスイッチング動作時にゲート酸化膜が破壊するのを防
止することができる。
【００２７】次に本発明によるＩＥＧＴのゲート制御装
置の第４の実施の形態の構成を図４に示す。この第４の
実施の形態のゲート制御装置は、図３に示す第３の実施
の形態のゲート制御装置において、ゲート電流制御回路
５Ｂをゲート電流制御回路５Ｃに置換えたものである。
置の第４の実施の形態の構成を図４に示す。この第４の
実施の形態のゲート制御装置は、図３に示す第３の実施
の形態のゲート制御装置において、ゲート電流制御回路
５Ｂをゲート電流制御回路５Ｃに置換えたものである。
【００２８】この実施の形態にかかるゲート電流制御回
路５Ｃは、第３の実施の形態にかかるゲート電流制御回
路５Ｂの機能に加えて、更にＩＥＧＴのターンオン時に
おける電流変化率および電圧変化率が各々所定値以下と
なるようにゲート電流を制御する機能を有している。な
お、上記電流変化率および電圧変化率が所定値以下とな
るゲート電流値はＲＯＭ７に記憶されており、このＲＯ
Ｍ７に記憶された値となるようにゲート電流制御回路５
ＣはＩＥＧＴ１のゲート電流を制御する。
路５Ｃは、第３の実施の形態にかかるゲート電流制御回
路５Ｂの機能に加えて、更にＩＥＧＴのターンオン時に
おける電流変化率および電圧変化率が各々所定値以下と
なるようにゲート電流を制御する機能を有している。な
お、上記電流変化率および電圧変化率が所定値以下とな
るゲート電流値はＲＯＭ７に記憶されており、このＲＯ
Ｍ７に記憶された値となるようにゲート電流制御回路５
ＣはＩＥＧＴ１のゲート電流を制御する。
【００２９】以上説明したことにより、本実施の形態の
ゲート制御装置は第３の実施の形態と同様の効果を奏す
るとともに、ターンオン時の電流変化率および電圧変化
率が非常に大きくなることを防止することが可能とな
り、ゲート酸化膜が破壊するのを防止することができ
る。
ゲート制御装置は第３の実施の形態と同様の効果を奏す
るとともに、ターンオン時の電流変化率および電圧変化
率が非常に大きくなることを防止することが可能とな
り、ゲート酸化膜が破壊するのを防止することができ
る。
【００３０】次に本発明によるＩＥＧＴのゲート制御装
置の第５の実施の形態の構成を図５に示す。この第５の
実施の形態のゲート制御装置は、図３に示す第３の実施
の形態のゲート制御装置において、ゲート電流制御回路
５ＣおよびＲＯＭ７の代わりにゲート電流制御回路５Ｄ
およびＲＯＭ７Ａを各々設けたものである。
置の第５の実施の形態の構成を図５に示す。この第５の
実施の形態のゲート制御装置は、図３に示す第３の実施
の形態のゲート制御装置において、ゲート電流制御回路
５ＣおよびＲＯＭ７の代わりにゲート電流制御回路５Ｄ
およびＲＯＭ７Ａを各々設けたものである。
【００３１】ＩＥＧＴ１のターンオフ時の、コレクタ・
エミッタ電圧Ｖce、コレクタ電流Ｉc 、ゲート・エミッ
タ電圧Ｖge、および素子温度の様々な条件下における、
上記ＩＥＧＴ１を構成するバイポーラトランジスタ間の
オフのタイミングが揃うようなゲート電流値がＲＯＭ７
Ａに記憶されている。そして、パルス発生回路４からパ
ルスを受信したときの、コレクタ・エミッタ間電圧
Ｖce、コレタク電流Ｉc 、素子温度、およびゲート・エ
ミッタ電圧Ｖgeの各検出値に基づいて、これらの条件下
における上記バイポーラトランジスタ間のオフのタイミ
ングが揃うようなゲート電流がＲＯＭ７Ａから出力され
る。このＲＯＭ７Ａから出力されたゲート電流値となる
ように、ゲート電流制御回路５ＤがＩＥＧＴ１のゲート
電流を制御する。
エミッタ電圧Ｖce、コレクタ電流Ｉc 、ゲート・エミッ
タ電圧Ｖge、および素子温度の様々な条件下における、
上記ＩＥＧＴ１を構成するバイポーラトランジスタ間の
オフのタイミングが揃うようなゲート電流値がＲＯＭ７
Ａに記憶されている。そして、パルス発生回路４からパ
ルスを受信したときの、コレクタ・エミッタ間電圧
Ｖce、コレタク電流Ｉc 、素子温度、およびゲート・エ
ミッタ電圧Ｖgeの各検出値に基づいて、これらの条件下
における上記バイポーラトランジスタ間のオフのタイミ
ングが揃うようなゲート電流がＲＯＭ７Ａから出力され
る。このＲＯＭ７Ａから出力されたゲート電流値となる
ように、ゲート電流制御回路５ＤがＩＥＧＴ１のゲート
電流を制御する。
【００３２】以上説明したことにより、ＩＥＧＴ１がタ
ーンオフ時の、ＩＥＧＴ１を構成するバイポーラトラン
ジスタのゲート間のオフタイミングを揃えることが可能
となり、ＩＥＧＴ１のターンオフ時の電圧変化率が大き
くなるのを抑えることができる。これにより、ＩＥＧＴ
１のスイッチング動作時にゲート酸化膜が破壊するのを
防止することができる。
ーンオフ時の、ＩＥＧＴ１を構成するバイポーラトラン
ジスタのゲート間のオフタイミングを揃えることが可能
となり、ＩＥＧＴ１のターンオフ時の電圧変化率が大き
くなるのを抑えることができる。これにより、ＩＥＧＴ
１のスイッチング動作時にゲート酸化膜が破壊するのを
防止することができる。
【００３３】次に本発明によるＩＥＧＴのゲート制御装
置の第６の実施の形態の構成を図６に示す。この実施の
形態のゲート制御装置は図５に示す第５の実施の形態の
ゲート制御装置において、ゲート電流制御回路５Ｄをゲ
ート電流制御回路５Ｅに置換えたものである。
置の第６の実施の形態の構成を図６に示す。この実施の
形態のゲート制御装置は図５に示す第５の実施の形態の
ゲート制御装置において、ゲート電流制御回路５Ｄをゲ
ート電流制御回路５Ｅに置換えたものである。
【００３４】この第６の実施の形態にかかるゲート電流
制御回路５Ｅは第５の実施の形態にかかるゲート電流制
御回路５Ｄの機能に加えて、更にＩＥＧＴ１のターンオ
フ時における電流変化率および電圧変化率が各々所定値
以下となるようにＩＥＧＴ１のゲート電流を制御する機
能を有している。なお、上記電流変化率および電圧変化
率が所定値以下となるゲート電流値はＲＯＭ７Ａに記憶
されており、このＲＯＭ７Ａに記憶された値に基づいて
ゲート電流制御回路５ＥはＩＥＧＴ１のゲート電流を制
御する。
制御回路５Ｅは第５の実施の形態にかかるゲート電流制
御回路５Ｄの機能に加えて、更にＩＥＧＴ１のターンオ
フ時における電流変化率および電圧変化率が各々所定値
以下となるようにＩＥＧＴ１のゲート電流を制御する機
能を有している。なお、上記電流変化率および電圧変化
率が所定値以下となるゲート電流値はＲＯＭ７Ａに記憶
されており、このＲＯＭ７Ａに記憶された値に基づいて
ゲート電流制御回路５ＥはＩＥＧＴ１のゲート電流を制
御する。
【００３５】以上説明したことにより、本実施の形態の
ゲート制御装置は第５の実施の形態と同様の効果を奏す
るとともに、ターンオフ時の電流変化率または電圧変化
率が非常に大きくなることを防止することが可能とな
り、ゲート酸化膜が破壊するのを防止することができ
る。
ゲート制御装置は第５の実施の形態と同様の効果を奏す
るとともに、ターンオフ時の電流変化率または電圧変化
率が非常に大きくなることを防止することが可能とな
り、ゲート酸化膜が破壊するのを防止することができ
る。
【００３６】なお、上記実施の形態においてＲＯＭの代
わり他の不揮発性メモリ（例えばＥＥＲＯＭ等）を用い
ても良い。
わり他の不揮発性メモリ（例えばＥＥＲＯＭ等）を用い
ても良い。
【００３７】
【発明の効果】以上述べたように、本発明によれば、ス
イッチング動作時にゲート酸化膜が破壊するのを可及的
に防止することができる。
イッチング動作時にゲート酸化膜が破壊するのを可及的
に防止することができる。
【図１】本発明によるＩＥＧＴのゲート制御装置の第１
の実施の形態の構成を示すブロック図。
の実施の形態の構成を示すブロック図。
【図２】本発明によるＩＥＧＴのゲート制御装置の第２
の実施の形態の構成を示すブロック図。
の実施の形態の構成を示すブロック図。
【図３】本発明によるＩＥＧＴのゲート制御装置の第３
の実施の形態の構成を示すブロック図。
の実施の形態の構成を示すブロック図。
【図４】本発明によるＩＥＧＴのゲート制御装置の第４
の実施の形態の構成を示すブロック図。
の実施の形態の構成を示すブロック図。
【図５】本発明によるＩＥＧＴのゲート制御装置の第５
の実施の形態の構成を示すブロック図。
の実施の形態の構成を示すブロック図。
【図６】本発明によるＩＥＧＴのゲート制御装置の第６
の実施の形態の構成を示すブロック図。
の実施の形態の構成を示すブロック図。
【図７】従来のＩＥＧＴのゲート制御装置の構成を示す
ブロック図。
ブロック図。
【図８】ＩＥＧＴの端子間容量を説明する模式図。
【図９】ＩＥＧＴのコレクタ・エミッタ間電圧Ｖceに対
する容量特性を示すグラフ。
する容量特性を示すグラフ。
１ ＩＥＧＴ ２ ゲート回路 ３ ゲート駆動回路 ４ パルス発生回路 ５ ゲート電流制御回路 ６ 電流検出器 ７ ＲＯＭ ８ 温度検出器
Claims (6)
- 【請求項１】複数個のトランジスタが並列に接続されて
なるＩＥＧＴにゲートオフ信号が入力されたときに、前
記ＩＥＧＴのコレクタ・エミッタ電圧の検出値と、前記
ＩＥＧＴの、コレクタ・エミッタ電圧に対する静電容量
特性の変曲点電圧とを比較し、 前記コレクタ・エミッタ電圧の検出値が前記変曲点電圧
よりも小さい場合には、前記複数個のトランジスタ間に
電流振動が生じないように前記ＩＥＧＴのゲート電流を
制御し、前記検出値が前記変曲点電圧よりも大きい場合
には前記コレクタ・エミッタ電圧の変化率が所定値とな
るように前記ＩＥＧＴのゲート電流を制御するゲート電
流制御回路を備えたことを特徴とするＩＥＧＴのゲート
制御装置。 - 【請求項２】前記ゲート電流制御回路は、前記ＩＥＧＴ
のコレクタ電流の遮断開始後には、前記コレクタ電流の
変化率が所定値となるようにＩＥＧＴのゲート電流を制
御することを特徴とする請求項１記載のＩＥＧＴのゲー
ト制御装置。 - 【請求項３】複数個のトランジスタが並列に接続されて
なるＩＥＧＴにターンオン信号が入力されたときのコレ
クタ電圧、コレクタ電流、ゲート・エミッタ電圧、およ
び前記ＩＥＧＴの温度の各値に対する前記複数個のトラ
ンジスタのオンタイミングが揃うような前記ＩＥＧＴの
ゲート電流値が記憶されている不揮発性メモリと、 この不揮発性メモリに記憶されたデータに基づいて前記
ＩＥＧＴのゲート電流を制御するゲート電流制御回路
と、 を備えていることを特徴とするＩＥＧＴのゲート制御装
置。 - 【請求項４】前記不揮発性メモリは更に前記ＩＥＧＴが
ターンオン時のコレクタ電流の変化率およびコレクタ・
エミッタ電圧の変化率が各々所定値となる前記ＩＥＧＴ
のゲート電流値を記憶しており、 前記ゲート電流制御回路は前記不揮発性メモリに記憶さ
れた値に基づいて前記ＩＥＧＴのゲート電流を制御する
ことを特徴とする請求項３記載のＩＥＧＴのゲート制御
装置。 - 【請求項５】複数個のトランジスタが並列に接続されて
なるＩＥＧＴにターンオフ信号が入力されたときのコレ
クタ電圧、コレクタ電流、ゲート・エミッタ電圧、およ
び前記ＩＥＧＴの温度の各値に対する前記複数個のトラ
ンジスタのオフタイミングが揃うような前記ＩＥＧＴの
ゲート電流値が記憶されている不揮発性メモリと、 この不揮発性メモリに記憶されたデータに基づいて前記
ＩＥＧＴのゲート電流を制御するゲート電流制御回路
と、 を備えていることを特徴とするＩＥＧＴのゲート制御装
置。 - 【請求項６】前記不揮発性メモリは更に前記ＩＥＧＴが
ターンオフ時のコレクタ電流の変化率およびコレクタ・
エミッタ電圧の変化率が各々所定値となる前記ＩＥＧＴ
のゲート電流値を記憶しており、 前記ゲート電流制御回路は前記不揮発性メモリに記憶さ
れた値に基づいて前記ＩＥＧＴのゲート電流を制御する
ことを特徴とする請求項５記載のＩＥＧＴのゲート制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043789A JPH11252896A (ja) | 1998-02-25 | 1998-02-25 | Ｉｅｇｔのゲート制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043789A JPH11252896A (ja) | 1998-02-25 | 1998-02-25 | Ｉｅｇｔのゲート制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11252896A true JPH11252896A (ja) | 1999-09-17 |
Family
ID=12673522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043789A Pending JPH11252896A (ja) | 1998-02-25 | 1998-02-25 | Ｉｅｇｔのゲート制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11252896A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006502689A (ja) * | 2002-10-10 | 2006-01-19 | ラティス セミコンダクタ コーポレイション | 電源制御回路 |
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-
1998
- 1998-02-25 JP JP10043789A patent/JPH11252896A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040326 |