JP2994120B2 - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デコーダ回路を備えた
半導体記憶装置に係り、特にデコード出力駆動用のＣＭ
ＯＳ（相補性絶縁ゲート型）インバータ回路を有するデ
コーダ回路に関する。
半導体記憶装置に係り、特にデコード出力駆動用のＣＭ
ＯＳ（相補性絶縁ゲート型）インバータ回路を有するデ
コーダ回路に関する。
【０００２】
【従来の技術】図６は、従来のナンド型マスクＲＯＭ
（読み出し専用メモリ）におけるメモリセルアレイの一
部およびロウデコーダの一部を示す回路図である。６１
…は書込みデータに対応してエンハンスメント型あるい
はデプレッション型に形成されたＭＯＳトランジスタか
らなるメモリセル、６２…は複数個（本例では８個）の
メモリセルがナンド論理回路を形成するように接続され
たメモリセルブロック、６３…はブロック選択用のエン
ハンスメント型トランジスタ、６４…はブロック選択用
のデプレッション型トランジスタ、６５…はブロック選
択線、６６…はワード線、６７はナンドゲートからなる
メイン・ロウデコーダ、６８…はブロック選択信号φsi
（i=1,2,3,4 ）のいずれか１つとメイン・ロウデコーダ
出力とが入力するブロック選択用のノアゲートである。
６９…はワード線選択信号φwi（i=1,2,…,8）のいずれ
か１つとメイン・ロウデコーダ出力とが入力するワード
線選択用ノアゲート、７０…は上記ノアゲート６９…の
出力が入力するワード線駆動用のＣＭＯＳインバータで
ある。
（読み出し専用メモリ）におけるメモリセルアレイの一
部およびロウデコーダの一部を示す回路図である。６１
…は書込みデータに対応してエンハンスメント型あるい
はデプレッション型に形成されたＭＯＳトランジスタか
らなるメモリセル、６２…は複数個（本例では８個）の
メモリセルがナンド論理回路を形成するように接続され
たメモリセルブロック、６３…はブロック選択用のエン
ハンスメント型トランジスタ、６４…はブロック選択用
のデプレッション型トランジスタ、６５…はブロック選
択線、６６…はワード線、６７はナンドゲートからなる
メイン・ロウデコーダ、６８…はブロック選択信号φsi
（i=1,2,3,4 ）のいずれか１つとメイン・ロウデコーダ
出力とが入力するブロック選択用のノアゲートである。
６９…はワード線選択信号φwi（i=1,2,…,8）のいずれ
か１つとメイン・ロウデコーダ出力とが入力するワード
線選択用ノアゲート、７０…は上記ノアゲート６９…の
出力が入力するワード線駆動用のＣＭＯＳインバータで
ある。
【０００３】この場合、一般に、ナンド型マスクＲＯＭ
では、ワード線６６…のピッチが比較的小さいので、パ
ターン・レイアウトの都合上、ワード線１本を１個のワ
ード線駆動回路で駆動することが困難であり、通常は、
ワード線２本または４本を１個のワード線駆動回路で駆
動するように構成している。また、一般に、上記ワード
線駆動回路は、パターン・レイアウトの都合上、非常に
簡単な構成でなければならず、ＣＭＯＳインバータ７０
が用いられており、これに伴って、その前段にプリ・ド
ライバー兼用のノアゲート６９が挿入されている。
では、ワード線６６…のピッチが比較的小さいので、パ
ターン・レイアウトの都合上、ワード線１本を１個のワ
ード線駆動回路で駆動することが困難であり、通常は、
ワード線２本または４本を１個のワード線駆動回路で駆
動するように構成している。また、一般に、上記ワード
線駆動回路は、パターン・レイアウトの都合上、非常に
簡単な構成でなければならず、ＣＭＯＳインバータ７０
が用いられており、これに伴って、その前段にプリ・ド
ライバー兼用のノアゲート６９が挿入されている。
【０００４】また、上記ナンド型マスクＲＯＭでは、メ
モリセルブロック６２とビット線７１とのコンタクト数
を減少させるために、例えば４個のメモリセルブロック
６２で１つのビット線コンタクトを共用している。そし
て、この４個のメモリセルブロック６２を択一的に選択
するために、各メモリセルブロック６２の一端とビット
線コンタクトとの間にブロック選択用のエンハンスメン
ト型トランジスタ６３およびデプレッション型トランジ
スタ６４を直列に接続し、各メモリセルブロック６２の
他端と接地ノードとを選択的に接続するように回路構成
している。
モリセルブロック６２とビット線７１とのコンタクト数
を減少させるために、例えば４個のメモリセルブロック
６２で１つのビット線コンタクトを共用している。そし
て、この４個のメモリセルブロック６２を択一的に選択
するために、各メモリセルブロック６２の一端とビット
線コンタクトとの間にブロック選択用のエンハンスメン
ト型トランジスタ６３およびデプレッション型トランジ
スタ６４を直列に接続し、各メモリセルブロック６２の
他端と接地ノードとを選択的に接続するように回路構成
している。
【０００５】上記ナンド型マスクＲＯＭの読み出し時
に、メイン・ロウデコーダ６７の出力が“Ｌ”レベルに
なり、ブロック選択信号φsi（i=1,2,3,4 ）のいずれか
１つが１つが低レベル“Ｌ”になる（残りの３つは高レ
ベル“Ｈ”のままである。）と、ブロック選択用ノアゲ
ート６８…群のいずれか１つの出力が“Ｈ”レベルにな
り、残りの３つの出力は“Ｌ”レベルである。これによ
り、１つのビット線コンタクトを共用する４個のメモリ
セルブロック６２のいずれか１つが選択され、残りの３
個のメモリセルブロック６２は選択されず、他のメモリ
セルブロック６２に対して影響しなくなる。一方、ワー
ド線選択信号φwi（i=1,2,…,8）のいずれか１つが
“Ｌ”レベルになる（残りの７つは“Ｈ”レベルのまま
である。）と、ワード線選択用ノアゲート６９…群のい
ずれか１つの出力が“Ｈ”レベルになり、残りの７つの
出力は“Ｌ”レベルである。これにより、ＣＭＯＳイン
バータ７０…群のいずれか１つの出力（選択出力）が
“Ｌ”レベルになり、残りの７つの出力（非選択出力）
は“Ｈ”レベルである。
に、メイン・ロウデコーダ６７の出力が“Ｌ”レベルに
なり、ブロック選択信号φsi（i=1,2,3,4 ）のいずれか
１つが１つが低レベル“Ｌ”になる（残りの３つは高レ
ベル“Ｈ”のままである。）と、ブロック選択用ノアゲ
ート６８…群のいずれか１つの出力が“Ｈ”レベルにな
り、残りの３つの出力は“Ｌ”レベルである。これによ
り、１つのビット線コンタクトを共用する４個のメモリ
セルブロック６２のいずれか１つが選択され、残りの３
個のメモリセルブロック６２は選択されず、他のメモリ
セルブロック６２に対して影響しなくなる。一方、ワー
ド線選択信号φwi（i=1,2,…,8）のいずれか１つが
“Ｌ”レベルになる（残りの７つは“Ｈ”レベルのまま
である。）と、ワード線選択用ノアゲート６９…群のい
ずれか１つの出力が“Ｈ”レベルになり、残りの７つの
出力は“Ｌ”レベルである。これにより、ＣＭＯＳイン
バータ７０…群のいずれか１つの出力（選択出力）が
“Ｌ”レベルになり、残りの７つの出力（非選択出力）
は“Ｈ”レベルである。
【０００６】従って、メモリセルブロック６２における
８個のメモリセル６１のうち７個の非選択セルはオンに
なり、残りの１個の選択セルはエンハンスメント型であ
るかデプレッション型であるかに対応してオフまたはオ
ンになる。この結果、選択状態のメモリセルブロック６
２から、選択セルの書込みデータに対応して“Ｈ”レベ
ルまたは“Ｌ”レベルの読み出し出力が得られる。
８個のメモリセル６１のうち７個の非選択セルはオンに
なり、残りの１個の選択セルはエンハンスメント型であ
るかデプレッション型であるかに対応してオフまたはオ
ンになる。この結果、選択状態のメモリセルブロック６
２から、選択セルの書込みデータに対応して“Ｈ”レベ
ルまたは“Ｌ”レベルの読み出し出力が得られる。
【０００７】しかし、上記したような構成では、ＣＭＯ
Ｓインバータ前段のプリ・ドライバー兼用ノアゲート６
９およびその出力配線領域７２のパターン面積がかなり
大きいので、ロウデコーダがメモリチップ上で占める面
積の割合が大きくなり、チップサイズの縮小化を図る上
で障害となっていた。
Ｓインバータ前段のプリ・ドライバー兼用ノアゲート６
９およびその出力配線領域７２のパターン面積がかなり
大きいので、ロウデコーダがメモリチップ上で占める面
積の割合が大きくなり、チップサイズの縮小化を図る上
で障害となっていた。
【０００８】
【発明が解決しようとする課題】上記したように従来の
デコーダ回路は、半導体チップ上で複数個のＣＭＯＳイ
ンバータによりそれぞれデコード出力線を駆動するよう
にパターン構成する場合に、複数個のＣＭＯＳインバー
タの前段にそれぞれプリ・ドライバー回路を必要とし、
このプリ・ドライバー回路およびその出力配線領域のパ
ターン面積がかなり大きくなり、デコーダ回路が半導体
チップ上で占める面積の割合が大きくなり、チップサイ
ズの縮小化を図ることが困難であるという問題があっ
た。
デコーダ回路は、半導体チップ上で複数個のＣＭＯＳイ
ンバータによりそれぞれデコード出力線を駆動するよう
にパターン構成する場合に、複数個のＣＭＯＳインバー
タの前段にそれぞれプリ・ドライバー回路を必要とし、
このプリ・ドライバー回路およびその出力配線領域のパ
ターン面積がかなり大きくなり、デコーダ回路が半導体
チップ上で占める面積の割合が大きくなり、チップサイ
ズの縮小化を図ることが困難であるという問題があっ
た。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、半導体チップ上で複数個のＣＭＯＳインバー
タによりそれぞれデコード出力線を駆動するようにパタ
ーン構成する場合に、ＣＭＯＳインバータの前段にプリ
・ドライバー回路が不要になり、このプリ・ドライバー
回路およびその出力配線領域を省略し、チップ上で占め
るパターン面積の割合を著しく小さくし、チップサイズ
の縮小化とチップコストの低減化を図り得る半導体記憶
装置を提供することを目的とする。
たもので、半導体チップ上で複数個のＣＭＯＳインバー
タによりそれぞれデコード出力線を駆動するようにパタ
ーン構成する場合に、ＣＭＯＳインバータの前段にプリ
・ドライバー回路が不要になり、このプリ・ドライバー
回路およびその出力配線領域を省略し、チップ上で占め
るパターン面積の割合を著しく小さくし、チップサイズ
の縮小化とチップコストの低減化を図り得る半導体記憶
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、各ゲートが複数のワード線のそれぞれに接続されノ
ア型マスクＲＯＭを構成する複数個のメモリセルトラン
ジスタと、ゲートがブロック選択線に接続されたブロッ
ク選択用トランジスタとをそれぞれ有する複数のメモリ
セルブロックと、メイン・デコーダと、上記メイン・デ
コーダの出力信号とブロック選択信号とが入力し、これ
らの信号に基づいて上記ブロック選択線を駆動するブロ
ック選択線駆動回路と、それぞれＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタとからなり、
ＰチャネルＭＯＳトランジスタのソースには上記メイン
・デコーダの出力信号が供給され、ＮチャネルＭＯＳト
ランジスタのソースには所定電位が供給され、両ＭＯＳ
トランジスタのゲートにはワード線選択信号が供給さ
れ、両ＭＯＳトランジスタのドレインが上記複数のワー
ド線のうち対応する１つのワード線に接続された複数の
ＣＭＯＳインバータとを備えたデコーダ回路を具備する
ことを特徴とする。
は、各ゲートが複数のワード線のそれぞれに接続されノ
ア型マスクＲＯＭを構成する複数個のメモリセルトラン
ジスタと、ゲートがブロック選択線に接続されたブロッ
ク選択用トランジスタとをそれぞれ有する複数のメモリ
セルブロックと、メイン・デコーダと、上記メイン・デ
コーダの出力信号とブロック選択信号とが入力し、これ
らの信号に基づいて上記ブロック選択線を駆動するブロ
ック選択線駆動回路と、それぞれＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタとからなり、
ＰチャネルＭＯＳトランジスタのソースには上記メイン
・デコーダの出力信号が供給され、ＮチャネルＭＯＳト
ランジスタのソースには所定電位が供給され、両ＭＯＳ
トランジスタのゲートにはワード線選択信号が供給さ
れ、両ＭＯＳトランジスタのドレインが上記複数のワー
ド線のうち対応する１つのワード線に接続された複数の
ＣＭＯＳインバータとを備えたデコーダ回路を具備する
ことを特徴とする。
【００１１】
【作用】ＣＭＯＳインバータ群を選択するモードでは、
その２つの電源ノードに対応して“Ｈ”／“Ｌ”レベル
が印加されるので、ＣＭＯＳインバータ群が通常の動作
をし、デコード出力線選択信号入力に応じてデコード出
力線群を選択的に駆動する。これに対して、ＣＭＯＳイ
ンバータ群を選択しないモードでは、その２つの電源ノ
ードにそれぞれ“Ｈ”レベルまたは“Ｌ”レベルが印加
されるので、ＣＭＯＳインバータ群の各出力は“Ｈ”レ
ベルまたは“Ｌ”レベルになり、デコード出力線群を選
択しなくなる。
その２つの電源ノードに対応して“Ｈ”／“Ｌ”レベル
が印加されるので、ＣＭＯＳインバータ群が通常の動作
をし、デコード出力線選択信号入力に応じてデコード出
力線群を選択的に駆動する。これに対して、ＣＭＯＳイ
ンバータ群を選択しないモードでは、その２つの電源ノ
ードにそれぞれ“Ｈ”レベルまたは“Ｌ”レベルが印加
されるので、ＣＭＯＳインバータ群の各出力は“Ｈ”レ
ベルまたは“Ｌ”レベルになり、デコード出力線群を選
択しなくなる。
【００１２】従って、ＣＭＯＳインバータ群の前段にプ
リ・ドライバー回路群が不要になり、その出力配線領域
群を省略し、チップ上で占めるパターン面積の割合を著
しく小さくし、チップサイズの縮小化とチップコストの
低減化を図ることができる。
リ・ドライバー回路群が不要になり、その出力配線領域
群を省略し、チップ上で占めるパターン面積の割合を著
しく小さくし、チップサイズの縮小化とチップコストの
低減化を図ることができる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の途中で考えられたもので
あり、ナンド型ＣＭＯＳマスクＲＯＭに使用されている
デコーダ回路およびメモリセルアレイの一部を示す回路
図である。
に説明する。図１は、本発明の途中で考えられたもので
あり、ナンド型ＣＭＯＳマスクＲＯＭに使用されている
デコーダ回路およびメモリセルアレイの一部を示す回路
図である。
【００１４】図１に示した半導体記憶装置は、図６を参
照して前述した従来例と同様に、半導体チップ上で複数
個のＣＭＯＳインバータ１０によりそれぞれワード線６
６を駆動するようにパターン構成されているが、従来例
と比べて次の点（ａ）、（ｂ）が異なる。
照して前述した従来例と同様に、半導体チップ上で複数
個のＣＭＯＳインバータ１０によりそれぞれワード線６
６を駆動するようにパターン構成されているが、従来例
と比べて次の点（ａ）、（ｂ）が異なる。
【００１５】（ａ）ワード線選択用ノアゲート群および
その出力配線領域が省略され、ワード線駆動用のＣＭＯ
Ｓインバータ１０…群の入力ノードにはワード線選択信
号φwi（i=1,2,…,8）が入力する。
その出力配線領域が省略され、ワード線駆動用のＣＭＯ
Ｓインバータ１０…群の入力ノードにはワード線選択信
号φwi（i=1,2,…,8）が入力する。
【００１６】（ｂ）ＣＭＯＳインバータ１０…群は、高
電位側電源ノードに“Ｈ”レベルが印加されるが、低電
位側電源ノードにメイン・ロウデコーダ出力が印加され
ている。換言すれば、図２に示すように、ＰチャネルＭ
ＯＳトランジスタ２１のソースノードには電源電位Ｖcc
が印加され、ＮチャネルＭＯＳトランジスタ２２のソー
スノードにメイン・ロウデコーダ出力が印加されてい
る。
電位側電源ノードに“Ｈ”レベルが印加されるが、低電
位側電源ノードにメイン・ロウデコーダ出力が印加され
ている。換言すれば、図２に示すように、ＰチャネルＭ
ＯＳトランジスタ２１のソースノードには電源電位Ｖcc
が印加され、ＮチャネルＭＯＳトランジスタ２２のソー
スノードにメイン・ロウデコーダ出力が印加されてい
る。
【００１７】なお、その他の部分は従来例と同じであ
り、図６中と同一符号を付している。即ち、６１…は書
込みデータに対応してエンハンスメント型あるいはデプ
レッション型に形成されたＭＯＳトランジスタからなる
メモリセル、６２…は複数個（本例では８個）のメモリ
セルがナンド論理回路を形成するように接続されたメモ
リセルブロック、６３…はブロック選択用のエンハンス
メント型トランジスタ、６４…はブロック選択用のデプ
レッション型トランジスタ、６５…はブロック選択線、
６７はナンドゲートからなるメイン・ロウデコーダ、６
８…はブロック選択信号φsi（i=1,2,3,4 ）のいずれか
１つとメイン・ロウデコーダ出力とが入力するブロック
選択用のノアゲート、７１はビット線である。
り、図６中と同一符号を付している。即ち、６１…は書
込みデータに対応してエンハンスメント型あるいはデプ
レッション型に形成されたＭＯＳトランジスタからなる
メモリセル、６２…は複数個（本例では８個）のメモリ
セルがナンド論理回路を形成するように接続されたメモ
リセルブロック、６３…はブロック選択用のエンハンス
メント型トランジスタ、６４…はブロック選択用のデプ
レッション型トランジスタ、６５…はブロック選択線、
６７はナンドゲートからなるメイン・ロウデコーダ、６
８…はブロック選択信号φsi（i=1,2,3,4 ）のいずれか
１つとメイン・ロウデコーダ出力とが入力するブロック
選択用のノアゲート、７１はビット線である。
【００１８】上記ナンド型マスクＲＯＭの読み出し時
に、メイン・ロウデコーダ出力が“Ｌ”レベルになり、
ブロック選択信号φsi（i=1,2,3,4 ）のいずれか１つが
１つが“Ｌ”レベルになる（残りの３つは“Ｈ”レベル
のままである。）と、従来例と同様に、ブロック選択用
ノアゲート６８…群のいずれか１つの出力が“Ｈ”レベ
ルになり、残りの３つの出力は“Ｌ”レベルである。こ
れにより、１つのビット線コンタクトを共用する４個の
メモリセルブロック６２のいずれか１つが選択され、残
りの３個のメモリセルブロック６２は選択されず、他の
メモリセルブロック６２に対して影響しなくなる。
に、メイン・ロウデコーダ出力が“Ｌ”レベルになり、
ブロック選択信号φsi（i=1,2,3,4 ）のいずれか１つが
１つが“Ｌ”レベルになる（残りの３つは“Ｈ”レベル
のままである。）と、従来例と同様に、ブロック選択用
ノアゲート６８…群のいずれか１つの出力が“Ｈ”レベ
ルになり、残りの３つの出力は“Ｌ”レベルである。こ
れにより、１つのビット線コンタクトを共用する４個の
メモリセルブロック６２のいずれか１つが選択され、残
りの３個のメモリセルブロック６２は選択されず、他の
メモリセルブロック６２に対して影響しなくなる。
【００１９】この時、ＣＭＯＳインバータ１０…群の低
電位側電源ノードにメイン・ロウデコーダ６７の出力レ
ベル“Ｌ”が印加されるので、ＣＭＯＳインバータ１０
…群は選択されたモードになる。即ち、ワード線選択信
号φwi（i=1,2,…,8）のいずれか１つが“Ｈ”レベルに
なる（残りの７つは“Ｌ”レベルのままである。）と、
ＣＭＯＳインバータ１０…群のいずれか１つの出力（選
択出力）が“Ｌ”レベルになり、残りの７つの出力（非
選択出力）は“Ｈ”レベルである。
電位側電源ノードにメイン・ロウデコーダ６７の出力レ
ベル“Ｌ”が印加されるので、ＣＭＯＳインバータ１０
…群は選択されたモードになる。即ち、ワード線選択信
号φwi（i=1,2,…,8）のいずれか１つが“Ｈ”レベルに
なる（残りの７つは“Ｌ”レベルのままである。）と、
ＣＭＯＳインバータ１０…群のいずれか１つの出力（選
択出力）が“Ｌ”レベルになり、残りの７つの出力（非
選択出力）は“Ｈ”レベルである。
【００２０】従って、従来例と同様に、メモリセルブロ
ック６２における８個のメモリセル６１のうち７個の非
選択セルはオンになり、残りの１個の選択セルはエンハ
ンスメント型であるかデプレッション型であるかに対応
してオフまたはオンになる。この結果、選択状態のメモ
リセルブロック６２から、選択セルの書込みデータに対
応して“Ｈ”レベルまたは“Ｌ”レベルの読み出し出力
が得られる。
ック６２における８個のメモリセル６１のうち７個の非
選択セルはオンになり、残りの１個の選択セルはエンハ
ンスメント型であるかデプレッション型であるかに対応
してオフまたはオンになる。この結果、選択状態のメモ
リセルブロック６２から、選択セルの書込みデータに対
応して“Ｈ”レベルまたは“Ｌ”レベルの読み出し出力
が得られる。
【００２１】これに対して、メイン・ロウデコーダ出力
が“Ｈ”レベルの場合には、ＣＭＯＳインバータ１０…
群の各低電位側電源ノードに“Ｈ”レベルが印加され、
ＣＭＯＳインバータ１０…群は選択されない状態にな
る。この時、ワード線選択信号φwi（i=1,2,…,8）のい
ずれか１つが“Ｈ”レベルになる（残りの７つが“Ｌ”
レベルのままである。）と、“Ｌ”レベルが入力する７
個のＣＭＯＳインバータ１０においては、Ｐチャネルト
ランジスタ２１がオン状態になり、その出力ノード２３
がＶcc電位になる。これに対して、“Ｈ”レベルが入力
する１個のＣＭＯＳインバータ１０においては、Ｐチャ
ネルトランジスタ２１がオフ状態になるが、Ｎチャネル
トランジスタ２２がオン状態になり、その出力ノード２
３がＶcc−ＶTHN （ＶTHN はＮチャネルトランジスタの
閾値）になる。ここで、上記出力ノード２３に接続され
ているワード線６６がカップリング・ノイズなどを受け
た場合には、上記ワード線６６の電位がＶcc−ＶTHN よ
りも高くなるが、ＣＭＯＳインバータ１０は、例えば図
３に示すような構造を有しており、Ｎ型半導体基板２０
内のＰチャネルトランジスタ用のドレイン領域２４とＰ
ウェル２５内のＮチャネルトランジスタ用のドレイン領
域２６とが共通に接続されて出力ノード２３となってい
るので、Ｐチャネルトランジスタ用のソース領域２７お
よびＮチャネルトランジスタ用のソース領域２８にそれ
ぞれＶcc電位が印加され、Ｎ型半導体基板２０にバイア
スとしてＶcc電位が印加されている状態において、出力
ノード２３の電位がＶcc＋ＶF （ＶF はＰチャネルトラ
ンジスタ用のドレイン領域２４とＮ型半導体基板２０と
の接合による電圧降下）よりも高くなることはない。
が“Ｈ”レベルの場合には、ＣＭＯＳインバータ１０…
群の各低電位側電源ノードに“Ｈ”レベルが印加され、
ＣＭＯＳインバータ１０…群は選択されない状態にな
る。この時、ワード線選択信号φwi（i=1,2,…,8）のい
ずれか１つが“Ｈ”レベルになる（残りの７つが“Ｌ”
レベルのままである。）と、“Ｌ”レベルが入力する７
個のＣＭＯＳインバータ１０においては、Ｐチャネルト
ランジスタ２１がオン状態になり、その出力ノード２３
がＶcc電位になる。これに対して、“Ｈ”レベルが入力
する１個のＣＭＯＳインバータ１０においては、Ｐチャ
ネルトランジスタ２１がオフ状態になるが、Ｎチャネル
トランジスタ２２がオン状態になり、その出力ノード２
３がＶcc−ＶTHN （ＶTHN はＮチャネルトランジスタの
閾値）になる。ここで、上記出力ノード２３に接続され
ているワード線６６がカップリング・ノイズなどを受け
た場合には、上記ワード線６６の電位がＶcc−ＶTHN よ
りも高くなるが、ＣＭＯＳインバータ１０は、例えば図
３に示すような構造を有しており、Ｎ型半導体基板２０
内のＰチャネルトランジスタ用のドレイン領域２４とＰ
ウェル２５内のＮチャネルトランジスタ用のドレイン領
域２６とが共通に接続されて出力ノード２３となってい
るので、Ｐチャネルトランジスタ用のソース領域２７お
よびＮチャネルトランジスタ用のソース領域２８にそれ
ぞれＶcc電位が印加され、Ｎ型半導体基板２０にバイア
スとしてＶcc電位が印加されている状態において、出力
ノード２３の電位がＶcc＋ＶF （ＶF はＰチャネルトラ
ンジスタ用のドレイン領域２４とＮ型半導体基板２０と
の接合による電圧降下）よりも高くなることはない。
【００２２】即ち、図１に示した半導体記憶装置のよう
にナンド型ＣＭＯＳマスクＲＯＭにおけるメモリセルブ
ロックのメモリセルを選択するためのデコーダ回路で
は、ＣＭＯＳインバータ１０の前段にプリ・ドライバー
回路が不要になり、その出力配線領域を省略でき、従来
例のデコーダ回路のパターン面積の約６０〜７０％で実
現することが可能になる。これにより、チップ上で占め
るパターン面積の割合を著しく小さくし、チップサイズ
の縮小化とチップコストの低減化を図ることができる。
にナンド型ＣＭＯＳマスクＲＯＭにおけるメモリセルブ
ロックのメモリセルを選択するためのデコーダ回路で
は、ＣＭＯＳインバータ１０の前段にプリ・ドライバー
回路が不要になり、その出力配線領域を省略でき、従来
例のデコーダ回路のパターン面積の約６０〜７０％で実
現することが可能になる。これにより、チップ上で占め
るパターン面積の割合を著しく小さくし、チップサイズ
の縮小化とチップコストの低減化を図ることができる。
【００２３】図４は、この発明の一実施例の構成を示す
ものであり、この発明をノア型マスクＲＯＭに実施した
場合にメモリセルブロックのメモリセルを選択するため
のデコーダ回路を示す回路図である。なお、複数個のメ
モリセルがノア論理回路を形成するように接続されたメ
モリセルブロックのメモリセルを選択する方式のノア型
マスクＲＯＭの一例としては、シャープ技報，第４０号
・１９８８年，ｐ．７１−７５，“大容量 １６Ｍｂ
ＣＭＯＳマスクＲＯＭ”，堀田他 に開示されている。
ものであり、この発明をノア型マスクＲＯＭに実施した
場合にメモリセルブロックのメモリセルを選択するため
のデコーダ回路を示す回路図である。なお、複数個のメ
モリセルがノア論理回路を形成するように接続されたメ
モリセルブロックのメモリセルを選択する方式のノア型
マスクＲＯＭの一例としては、シャープ技報，第４０号
・１９８８年，ｐ．７１−７５，“大容量 １６Ｍｂ
ＣＭＯＳマスクＲＯＭ”，堀田他 に開示されている。
【００２４】図４のデコーダ回路において、入力ノード
にワード線選択信号φwi（i=1,2,…,8）が入力するワー
ド線駆動用のＣＭＯＳインバータ１０…群は、図５に示
すように、ＮチャネルＭＯＳトランジスタ２２のソース
ノードには接地電位Ｖssが印加されるが、ＰチャネルＭ
ＯＳトランジスタ２１のソースノードにはメイン・ロウ
デコーダ出力が印加される。６５…はブロック選択用ト
ランジスタを選択するためのブロック選択線、６６…は
メモリセル選択用のワード線、４１はノアゲートからな
るメイン・ロウデコーダ、４２…はブロック選択信号φ
si（i=1,2,3,4）のいずれか１つとメイン・ロウデコー
ダ出力とが入力するブロック選択用のナンドゲート、４
３…は上記ブロック選択用のナンドゲート４２…の後段
に接続されたブロック選択用のインバータ回路である。
にワード線選択信号φwi（i=1,2,…,8）が入力するワー
ド線駆動用のＣＭＯＳインバータ１０…群は、図５に示
すように、ＮチャネルＭＯＳトランジスタ２２のソース
ノードには接地電位Ｖssが印加されるが、ＰチャネルＭ
ＯＳトランジスタ２１のソースノードにはメイン・ロウ
デコーダ出力が印加される。６５…はブロック選択用ト
ランジスタを選択するためのブロック選択線、６６…は
メモリセル選択用のワード線、４１はノアゲートからな
るメイン・ロウデコーダ、４２…はブロック選択信号φ
si（i=1,2,3,4）のいずれか１つとメイン・ロウデコー
ダ出力とが入力するブロック選択用のナンドゲート、４
３…は上記ブロック選択用のナンドゲート４２…の後段
に接続されたブロック選択用のインバータ回路である。
【００２５】上記ノア型マスクＲＯＭの読み出し時に、
メイン・ロウデコーダ出力が“Ｈ”レベルになり、ブロ
ック選択信号φsi（i=1,2,3,4）のいずれかが“Ｈ”レ
ベルになる（残りは“Ｌ”レベルのままである。）と、
ブロック選択用ナンドゲート４２…群のいずれかの出力
が“Ｌ”レベルになり、残りの出力は“Ｈ”レベルであ
る。これにより、ブロック選択用のインバータ回路４３
…群のいずれか１つの出力が“Ｈ”レベルになって対応
するメモリセルブロック（図示せず）が選択され、残り
の出力（“Ｌ”レベル）が与えられるメモリセルブロッ
クは選択されず、他のメモリセルブロックに対して影響
しなくなる。
メイン・ロウデコーダ出力が“Ｈ”レベルになり、ブロ
ック選択信号φsi（i=1,2,3,4）のいずれかが“Ｈ”レ
ベルになる（残りは“Ｌ”レベルのままである。）と、
ブロック選択用ナンドゲート４２…群のいずれかの出力
が“Ｌ”レベルになり、残りの出力は“Ｈ”レベルであ
る。これにより、ブロック選択用のインバータ回路４３
…群のいずれか１つの出力が“Ｈ”レベルになって対応
するメモリセルブロック（図示せず）が選択され、残り
の出力（“Ｌ”レベル）が与えられるメモリセルブロッ
クは選択されず、他のメモリセルブロックに対して影響
しなくなる。
【００２６】この時、ＣＭＯＳインバータ１０…群のＰ
チャネルトランジスタ２１のソースノードにメイン・ロ
ウデコーダの出力レベル“Ｈ”が印加されるので、ＣＭ
ＯＳインバータ１０…群は選択された状態になる。一
方、ワード線選択信号φwi（i=1,2,…,8）のいずれか１
つが“Ｌ”レベルになる（残りの７つは“Ｈ”レベルの
ままである。）と、ＣＭＯＳインバータ１０…群のいず
れか１つの出力（選択出力）が“Ｈ”レベルになり、残
りの７つの出力（非選択出力）は“Ｌ”レベルである。
チャネルトランジスタ２１のソースノードにメイン・ロ
ウデコーダの出力レベル“Ｈ”が印加されるので、ＣＭ
ＯＳインバータ１０…群は選択された状態になる。一
方、ワード線選択信号φwi（i=1,2,…,8）のいずれか１
つが“Ｌ”レベルになる（残りの７つは“Ｈ”レベルの
ままである。）と、ＣＭＯＳインバータ１０…群のいず
れか１つの出力（選択出力）が“Ｈ”レベルになり、残
りの７つの出力（非選択出力）は“Ｌ”レベルである。
【００２７】従って、メモリセルブロックにおける８個
のメモリセル（図示せず）のうち７個の非選択セルはオ
フになり、残りの１個の選択セルは書込みデータに対応
してオンまたはオンになる。この結果、選択状態のメモ
リセルブロックから、選択セルの書込みデータに対応す
る読み出し出力が得られる。
のメモリセル（図示せず）のうち７個の非選択セルはオ
フになり、残りの１個の選択セルは書込みデータに対応
してオンまたはオンになる。この結果、選択状態のメモ
リセルブロックから、選択セルの書込みデータに対応す
る読み出し出力が得られる。
【００２８】これに対して、メイン・ロウデコーダ出力
が“Ｌ”レベルの場合には、ＣＭＯＳインバータ１０…
群のＰチャネルトランジスタ２１のソースノードに
“Ｌ”レベルが印加され、ＣＭＯＳインバータ１０…群
は選択されないモードになる。この時、ワード線選択信
号φwi（i=1,2,…,8）のいずれか１つが“Ｈ”レベルに
なる（残りの７つが“Ｌ”レベルのままである。）と、
“Ｈ”レベルが入力する７個のＣＭＯＳインバータ１０
においては、Ｎチャネルトランジスタ２２がオン状態に
なり、その出力ノード２３が接地電位Ｖssになる。これ
に対して、“Ｌ”レベルが入力する１個のＣＭＯＳイン
バータ１０においては、Ｎチャネルトランジスタ２２が
オフ状態になるが、Ｐチャネルトランジスタ２１がオン
状態になり、その出力ノードが｜ＶTHP ｜（ＶTHP はＰ
チャネルトランジスタの閾値）になる。ここで、出力ノ
ード２３に接続されているワード線６６がカップリング
・ノイズなどを受けた場合には、上記ワード線６６の電
位が｜ＶTHP ｜よりも低くなるおそれがある。しかし、
図３に示したＣＭＯＳインバータ１０の構造から分かる
ように、Ｐチャネルトランジスタ用のソース領域２７お
よびＮチャネルトランジスタ用のソース領域２８にそれ
ぞれ接地電位Ｖssが印加され、Ｐウェル２５にバイアス
として接地電位Ｖssが印加されている状態において、出
力ノード２３の電位が−ＶF （ＶF はＰウェル２５とＮ
チャネルトランジスタ用のドレイン領域２６との接合に
よる電圧降下）よりも低くなることはない。
が“Ｌ”レベルの場合には、ＣＭＯＳインバータ１０…
群のＰチャネルトランジスタ２１のソースノードに
“Ｌ”レベルが印加され、ＣＭＯＳインバータ１０…群
は選択されないモードになる。この時、ワード線選択信
号φwi（i=1,2,…,8）のいずれか１つが“Ｈ”レベルに
なる（残りの７つが“Ｌ”レベルのままである。）と、
“Ｈ”レベルが入力する７個のＣＭＯＳインバータ１０
においては、Ｎチャネルトランジスタ２２がオン状態に
なり、その出力ノード２３が接地電位Ｖssになる。これ
に対して、“Ｌ”レベルが入力する１個のＣＭＯＳイン
バータ１０においては、Ｎチャネルトランジスタ２２が
オフ状態になるが、Ｐチャネルトランジスタ２１がオン
状態になり、その出力ノードが｜ＶTHP ｜（ＶTHP はＰ
チャネルトランジスタの閾値）になる。ここで、出力ノ
ード２３に接続されているワード線６６がカップリング
・ノイズなどを受けた場合には、上記ワード線６６の電
位が｜ＶTHP ｜よりも低くなるおそれがある。しかし、
図３に示したＣＭＯＳインバータ１０の構造から分かる
ように、Ｐチャネルトランジスタ用のソース領域２７お
よびＮチャネルトランジスタ用のソース領域２８にそれ
ぞれ接地電位Ｖssが印加され、Ｐウェル２５にバイアス
として接地電位Ｖssが印加されている状態において、出
力ノード２３の電位が−ＶF （ＶF はＰウェル２５とＮ
チャネルトランジスタ用のドレイン領域２６との接合に
よる電圧降下）よりも低くなることはない。
【００２９】即ち、上記実施例の半導体記憶装置も、前
記図１に示した半導体記憶装置と同様に、デコーダ回路
のＣＭＯＳインバータの前段にプリ・ドライバー回路が
不要になると共にその出力配線領域を省略でき、チップ
上で占めるパターン面積の割合を著しく小さくし、チッ
プサイズの縮小化とチップコストの低減化を図ることが
できる。
記図１に示した半導体記憶装置と同様に、デコーダ回路
のＣＭＯＳインバータの前段にプリ・ドライバー回路が
不要になると共にその出力配線領域を省略でき、チップ
上で占めるパターン面積の割合を著しく小さくし、チッ
プサイズの縮小化とチップコストの低減化を図ることが
できる。
【００３０】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、複数個のＣＭＯＳインバータによりそれぞれ
デコード出力線を駆動するようにパターン構成する場合
に、ＣＭＯＳインバータの前段にプリ・ドライバー回路
が不要になり、このプリ・ドライバー回路およびその出
力配線領域のパターン面積を省略し、チップ上で占める
面積の割合を著しく小さくし、チップサイズの縮小化と
チップコストの低減化を図ることができる。
によれば、複数個のＣＭＯＳインバータによりそれぞれ
デコード出力線を駆動するようにパターン構成する場合
に、ＣＭＯＳインバータの前段にプリ・ドライバー回路
が不要になり、このプリ・ドライバー回路およびその出
力配線領域のパターン面積を省略し、チップ上で占める
面積の割合を著しく小さくし、チップサイズの縮小化と
チップコストの低減化を図ることができる。
【図１】本発明の途中で考えられた半導体記憶装置の回
路図。
路図。
【図２】図１中のＣＭＯＳインバータを示す回路図。
【図３】図２のＣＭＯＳインバータの構造を示す断面
図。
図。
【図４】本発明の半導体記憶装置の実施例を示す回路
図。
図。
【図５】図４中のＣＭＯＳインバータを示す回路図。
【図６】従来のマスクＲＯＭにおけるロウデコーダを示
す回路図。
す回路図。
１０…ＣＭＯＳインバータ、２１…ＰチャネルＭＯＳト
ランジスタ、２２…ＮチャネルＭＯＳトランジスタ、４
１…メイン・ロウデコーダ、４２…ブロック選択用ナン
ドゲート、４３…ブロック選択用インバータ回路、６１
…メモリセル、６２…メモリセルブロック、６３…ブロ
ック選択用のエンハンスメント型トランジスタ、６４…
ブロック選択用のデプレッション型トランジスタ、６５
…ブロック選択線、６６…ワード線、６７…メイン・ロ
ウデコーダ、６８…ブロック選択用ノアゲート、７１…
ビット線。
ランジスタ、２２…ＮチャネルＭＯＳトランジスタ、４
１…メイン・ロウデコーダ、４２…ブロック選択用ナン
ドゲート、４３…ブロック選択用インバータ回路、６１
…メモリセル、６２…メモリセルブロック、６３…ブロ
ック選択用のエンハンスメント型トランジスタ、６４…
ブロック選択用のデプレッション型トランジスタ、６５
…ブロック選択線、６６…ワード線、６７…メイン・ロ
ウデコーダ、６８…ブロック選択用ノアゲート、７１…
ビット線。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/419 G11C 17/00 306
Claims (1)
- 【請求項１】 各ゲートが複数のワード線のそれぞれに
接続されノア型マスクＲＯＭを構成する複数個のメモリ
セルトランジスタと、ゲートがブロック選択線に接続さ
れたブロック選択用トランジスタとをそれぞれ有する複
数のメモリセルブロックと、 メイン・デコーダと、上記メイン・デコーダの出力信号
とブロック選択信号とが入力し、これらの信号に基づい
て上記ブロック選択線を駆動するブロック選択線駆動回
路と、それぞれＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとからなり、ＰチャネルＭＯＳ
トランジスタのソースには上記メイン・デコーダの出力
信号が供給され、ＮチャネルＭＯＳトランジスタのソー
スには所定電位が供給され、両ＭＯＳトランジスタのゲ
ートにはワード線選択信号が供給され、両ＭＯＳトラン
ジスタのドレインが上記複数のワード線のうち対応する
１つのワード線に接続された複数のＣＭＯＳインバータ
とを備えたデコーダ回路 とを具備することを特徴とする
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30597491A JP2994120B2 (ja) | 1991-11-21 | 1991-11-21 | 半導体記憶装置 |
| KR1019920021845A KR960003967B1 (ko) | 1991-11-21 | 1992-11-20 | 디코더 회로 |
| US08/214,158 US5446700A (en) | 1991-11-12 | 1994-03-17 | Decoder circuit having CMOS inverter circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30597491A JP2994120B2 (ja) | 1991-11-21 | 1991-11-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144270A JPH05144270A (ja) | 1993-06-11 |
| JP2994120B2 true JP2994120B2 (ja) | 1999-12-27 |
Family
ID=17951546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30597491A Expired - Fee Related JP2994120B2 (ja) | 1991-11-12 | 1991-11-21 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5446700A (ja) |
| JP (1) | JP2994120B2 (ja) |
| KR (1) | KR960003967B1 (ja) |
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|---|---|---|---|---|
| JP3451118B2 (ja) * | 1993-12-15 | 2003-09-29 | 株式会社日立製作所 | 半導体不揮発性記憶装置 |
| US5563528A (en) * | 1995-05-02 | 1996-10-08 | Xilinx, Inc. | Multiplexer for programmable logic device |
| JPH1116365A (ja) * | 1997-06-20 | 1999-01-22 | Oki Micro Design Miyazaki:Kk | アドレスデコーダおよび半導体記憶装置、並びに半導体装置 |
| US5875150A (en) * | 1997-08-08 | 1999-02-23 | Miller; Mark E. | Micropower read-only-memory integrated circuit |
| US6137318A (en) * | 1997-12-09 | 2000-10-24 | Oki Electric Industry Co., Ltd. | Logic circuit having dummy MOS transistor |
| US6118726A (en) * | 1998-02-02 | 2000-09-12 | International Business Machines Corporation | Shared row decoder |
| US6038634A (en) * | 1998-02-02 | 2000-03-14 | International Business Machines Corporation | Intra-unit block addressing system for memory |
| US6246630B1 (en) | 1998-02-02 | 2001-06-12 | International Business Machines Corporation | Intra-unit column address increment system for memory |
| US6002275A (en) * | 1998-02-02 | 1999-12-14 | International Business Machines Corporation | Single ended read write drive for memory |
| US6653998B2 (en) * | 2000-12-19 | 2003-11-25 | Winbond Electronics Corp. | LCD driver for layout and power savings |
| US7203097B2 (en) * | 2004-07-27 | 2007-04-10 | Samsung Electronics Co., Ltd. | Method of operating a semiconductor device and the semiconductor device |
| KR100610009B1 (ko) * | 2004-07-27 | 2006-08-08 | 삼성전자주식회사 | 저전력 소모를 위한 반도체 장치 |
| GB0421254D0 (en) * | 2004-09-24 | 2004-10-27 | Johnson Matthey Plc | Membrane electrode assembly |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155954A (ja) * | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| NL8500434A (nl) * | 1985-02-15 | 1986-09-01 | Philips Nv | Geintegreerde geheugenschakeling met blokselektie. |
| US4837747A (en) * | 1986-11-29 | 1989-06-06 | Mitsubishi Denki Kabushiki Kaisha | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
| KR880008330A (ko) * | 1986-12-30 | 1988-08-30 | 강진구 | 스테이틱 램의 프리차아지 시스템 |
| JP2560020B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3016392B2 (ja) * | 1987-08-28 | 2000-03-06 | 株式会社日立製作所 | スタティック型ｒａｍ |
| US4843261A (en) * | 1988-02-29 | 1989-06-27 | International Business Machines Corporation | Complementary output, high-density CMOS decoder/driver circuit for semiconductor memories |
| JP2626030B2 (ja) * | 1989-02-27 | 1997-07-02 | 日本電気株式会社 | 半導体記憶装置 |
-
1991
- 1991-11-21 JP JP30597491A patent/JP2994120B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-20 KR KR1019920021845A patent/KR960003967B1/ko not_active IP Right Cessation
-
1994
- 1994-03-17 US US08/214,158 patent/US5446700A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05144270A (ja) | 1993-06-11 |
| KR930010997A (ko) | 1993-06-23 |
| US5446700A (en) | 1995-08-29 |
| KR960003967B1 (ko) | 1996-03-25 |
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|---|---|---|---|
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