JPH02244479A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体メモリ装置、特に、複数のセル・ブロックに分割
されたメモリセルアレイの各セル・ブロック毎にセンス
アンプ（Ｓ／Ａ）回路を備えた半導体メモリ装置に関し
、 Ｓ／Ａ回路の消費電力を低減すると共に、該Ｓ／Ａ出力
の選択用信号線を不要とし、ひいては高集積化に寄与さ
せることを目的とし、 アドレス情報に基づいていずれか１つのセンスアンプ回
路のみを選択しアクティブ状態とする選択回路を具備し
、該選択回路により非選択状態とされたセンスアンプ回
路は固定の論理レベルのデータを出力するように構成す
る。

〔産業上の利用分野］ 本発明は、半導体メモリ装置に関し、特に、複数のセル
・ブロックに分割されたメモリセルアレイの各セル・ブ
ロック毎にセンスアンプ（Ｓ／Ａ）回路を備えた半導体
メモリ装置に関する。

〔従来の技術］ 第４図には従来形の一例としての半導体メモリ装置の全
体的な構成が示される。

図中、４１は複数のセル・ブロック４Ｌ〜４１．、に分
割されたメモリセルアレイ、４２．〜４２、はそれぞれ
セル・ブロック４１□〜４１ｆｉに対応して設けられた
Ｓ／Ａ回路、４３．〜４３．はそれぞれＳ／Ａ回路４２
＋〜４２７に対応して設けられたナントゲート、４４は
該ナントゲートの出力に応答するナントゲート、４５は
該ナントゲート４４の出力を一部ラッチして外部に出力
するデータ出力バッファ、４６は外部からのアドレス信
号ＡＤＤを一部ランチすると共に該アドレス信号の一部
をアドレス情報ＳＡＳとして分岐出力するアドレスバッ
ファ、４７は該ラッチされたアドレス信号ＡＤＤに基づ
きメモリセルを選択するデコーダ、４ｇは出力イネーブ
ル信号■に応答してＳ／Ａ回路４２１〜４２．ｌに対し
プリチャージ信号ＰとＳ／Ａイネーブル信号ＳＥを供給
するＳ／Ａ活性化回路、そして、４９は出力イネーブル
信号■およびアドレス情報ＳＡＳに応答してナントゲー
ト４３、〜４３、に対し選択信号ＳＬ、−５Ｌ、を供給
するＳ／Ａ出力選択回路を示す。

この構成においてデータの読み出しを行う場合、例えば
セル・ブロック４１直のデータを読み出す場合、■プリ
チャージ信号Ｐを供給して全てのＳ／Ａ回路４２１〜４
２ｎをリセット状態にし、■Ｓ／Ａイネーブル信号ＳＲ
を供給することで全てのＳ／Ａ回路４２１〜４２７をア
クティブ状態（選択状態）とし、■Ｓ／Ａ回路４２．に
対応する選択信号ＳＬ、のみを“Ｈ”レベルにしてナン
トゲート４３□をオープン状態にし、■他のＳ／Ａ回路
に対応する選択信号ＳＬ＋〜５Ｌｉ−，，ＳＬ、、、〜
ＳＬｎについては全て″Ｌ″レベルにしてナントゲート
４３．〜４３ｉ−，，４３ｉ、、〜４３ｆｉの出力を“
Ｈ”レベルに固定する。これによって、Ｓ／Ａ回路４２
１〜４ｈ−１４２ｔ−ｔ〜４２７の出力はナントゲート
４４の出力には反映されず、Ｓ／Ａ回路４２．の出力の
みがナントゲート４４の出力に反映され、データ出力バ
ッファ４５を介して外部に読み出される。

第５図には第４図におけるＳ／Ａ回路の一構成例が示さ
れる。なお、以下の記述において特に規定しない限り、
トランジスタとは「ｎチャネルトランジスタ」を指すも
のとする。

このＳ／Ａ回路は、高電位の電源ラインＶＣＣと出力端
０１１Ｔ　（ＯＵＴ）の間に接続されノードＮｌ　（Ｎ
２）の信号に応答するＰチャネルトランジスタ５１（５
２）と、出力端０ＵＴ（ｆｆｉと低電位の電源ラインＶ
ＳＳの間に直列に接続された、Ｓ／Ａ入カデータＩＮ　
（ＩＮ）に応答するトランジスタ５３　（５４）、ノー
ドＮｌ　（Ｎ２）の信号に応答するトランジスタ５５　
（５６）およびＳ／Ａイネーブル信号ＳＥに応答するト
ランジスタ５７　（５８）と、電源ラインＶＣＣとトラ
ンジスタ５５　（５６）のドレイン端の間に直列に接続
された、ノードＮｌ　（Ｎ２）の信号に応答するＰチャ
ネルトランジスタ５９　（６０）およびＳ／Ａ入カデー
タＩＮ　（ＩＮ）に応答するトランジスタ６１　（６２
）と、ノードＮｌ（トランジスタ５９．６１の接続点）
およびノードＮ２（トランジスタ６０．６２の接続点）
の間に接続されプリチャージ信号Ｐに応答するトランジ
スタ６３と、一対の出力端ＯＵＴ、ＯＵＴの間に接続さ
れプリチャージ信号Ｐに応答するトランジスタ６４とか
ら構成されている。

このＳ／Ａ回路の構成において、例えばＳ／Ａ入カデカ
データＮ、　ＩＮ）として（“Ｈ”、“Ｌ”）が入力さ
れると、Ｓ／Ａイネーブル信号ＳＥが”Ｈ”レベルの時
、トランジスタ５７．５８はオンし、これによってトラ
ンジスタ５５，５６のソース電位は引き下げられる。

一方、トランジスタ５５．５６のゲートには、プリチャ
ージ信号Ｐの印加に基づくリセットによって成る電位に
確定したノードＮｌ、Ｎ２のレベルが印加されているの
で、該トランジスタ５５．５６は共にオンする。これに
よってトランジスタ５３，５４，６１．６２のソース電
位は引き下げられるが、データ（ＩＮ、　ＩＮ）として
（”Ｈ”、“Ｌ″）が入力されているため、トランジス
タ５４．６１のみがオンする。トランジスタ６１がオン
するとノードＮ１の電位は“Ｌ”レベルに引き下げられ
、これによりトランジスタ５１がオンし、出力端ＯＵＴ
の電位は“Ｈ”レベルに引き上げられる。

一方、トランジスタ５４がオンすると、出力端ＯＵＴの
電位は“ルベルに引き下げられる。つまり、Ｓ／Ａ回路
の出力（ＯＵＴ、圃■は（“Ｈ”Ｉｌｌ”）を呈する。

逆に　入力データ（ＩＮ、π）として（“Ｌ”、“Ｈ”
）が入力された時は、出力（ＯＵＴ、？ｉＴｉｍは（”
Ｌ”、“１１＃）を呈する。

すなわち、Ｓ／Ａ回路は“Ｈ”レベルのＳ／Ａイネーブ
ル信号ＳＥを受けてアクティブ状態となり、その出力（
ＯＵＴ、］は入力データ（ＩＮ、ＩＮ）に応じた論理レ
ベルを呈する。この状態の時、入力データの論理レベル
に応じて、電源ラインＶＣＣからトランジスタ５１　（
６０）　、　５３　（６２）　、　５５　（５６）およ
び５７　（５Ｂ）を介して電源ラインＶＳＳに、または
電源ライン■Ｃｃからトランジスタ５９　（５２）　、
　６１　（５４）　、　５５　（５６）および５７（５
８）を介して電源ラインＶＳＳに、電流が流れる。

従って、その電流値に応して電力が消費される。

一方、Ｓ／Ａイネーブル信号ＳＥが”Ｌ”レベルの時、
トランジスタ５７．５８はカットオフ状態を維持するの
で、一対の出力端ＯＵＴ、　０ｔｌＴのレベルはフロー
ティング状態となる。

〔発明が解決しようとする課題〕

上述した従来形の構成によれば、データの読み出し時に
Ｓ／Ａイネーブル信号ＳＥは全てのＳ／Ａ回路に供給さ
れるようになっている。従って、成るセル・ブロックよ
りデータを読み出す場合、データの読み出しに関与しな
い他のセル・ブロックに対応するＳ／Ａ回路もアクティ
ブ状態（選択状態）となるため、該Ｓ／Ａ回路内におい
て電力が無駄に消費されるという欠点がある。

また、選択信号ＳＬ、−ＳＬ、を用いてＳ／Ａ回路の出
力を選択するようにしているため、該Ｓ／Ａ回路の出力
の通過を制御するためのナントゲート４３、〜４３７や
該選択信号を発生するための回路４９が必要となり、ま
た当然のこととして、該選択信号用の配線が必要となる
。

このような回路素子や配線はチップ上に集積化されて形
成されるが、一般に、配線領域がチップ上に占める面積
は、その他の回路素子等がチップ上に占める面積に比し
て相対的に大きいことは知られている。それ故、メモリ
の高集積化を図るためには、回路構成の簡素化が必要で
あることはもちろんであるが、特に、チップ上に占める
配線の面積を可能な限り減らすことが効果的である。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、Ｓ／Ａ回路の消費電力を低減すると共に、該
Ｓ／Ａ出力の選択用信号線を不要とし、ひいては高集積
化に寄与させることができる半導体メモリ装置を提供す
ることを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題は、全てのＳ／Ａ回路を
アクティブ状態とするのに供されていた信号（ＳＥ）を
、選択的にＳ／Ａ回路をアクティブ状態とするための信
号に変形することにより解決される。

従って、本発明による半導体メモリ装置は、複数のセル
・ブロックに分割されたメモリセルアレイの各セル・ブ
ロック毎にＳ／Ａ回路を備えた半導体メモリ装置であっ
て、アドレス情報に基づいていずれか１つのＳ／Ａ回路
のみを選択しアクティブ状態とする選択回路を具備し、
該選択回路により非選択状態とされたＳ／Ａ回路は固定
の論理レベルのデータを出力することを特徴とする。

〔作用〕

上述した構成によれば、いずれか１つのＳ／Ａ回路のみ
がアクティブ状態（選択状態）となるので、例えばＳ／
Ａ回路の数をｎ個とすると、Ｓ／Ａ回路全体としての消
費電力は、従来形に比して１　／　ｎに低減される。

また、非選択時のＳ／Ａ回路は固定のデータを出力する
よう構成されているので、従来形に見られたようなＳ／
Ａ出力選択のための信号線が不要となり、それによって
チップ上に占める配線の面積を相対的に減らすことがで
きる。このことは高集積化に寄与する。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としての半導体メモリ装置
の全体的な構成が示される。ただし、図示の例示は本発
明に係わるデータ読み出し系統の構成のみを示す。

同図において、ｌはＳＲＡＭセル（図示せず）がマトリ
クス状に配列されてなるメモリセルアレイであって、こ
のマトリクス状のセルはｎ個のセル・ブロックｌ、〜１
ｎに分割されている。２゜〜２．．はそれぞれセル・ブ
ロック１１〜１．１に対応して設けられたＳ／Ａ回路で
あって、それぞれ対応するＳ／Ａイネーブル信号信号Ｓ
−ＳＥ、とプリチャージ信号Ｐに応答し、アドレスのデ
コードに基づき選択されたメモリセルからそれぞれ対応
するデータ線対ＤＬ、　ＤＬに読み出された信号を検出
・増幅する機能を有している。

各Ｓ／Ａ回路２１〜２７の出力はナントゲート３に入力
され、該ナントゲートの出力は、データ出力バッファ４
で一時ラッチされた後、外部に取り出されるようになっ
ている。５は外部からのアドレス信号ＡＤＤを一時ラッ
チすると共に該アドレス信号の一部（ｋビット、ただし
２に≧ｎ）をアドレス情報ＡＳとして分岐出力するアド
レスバッファ、６は該アドレスバッファでラッチされた
アドレス信号ＡＤＤに基づきメモリセルを選択するデコ
ーダを示す。

７はＳ／Ａ選択回路であって、外部からのロー・アクテ
ィブの出力イネーブル信号匝が“Ｌ″レベル時にＳ／Ａ
回路２１〜２１１に対して“Ｈ”レベルのプリチャージ
信号Ｐを出力し、また、アドレスバッファ５からのアド
レス情報ＡＳに基づきＳ／Ａ回路２１〜２．、のいずれ
かをアクティブ状態にするためのＳ／Ａイネーブル信号
信号Ｓ−ＳＲ，を出力する機能を有している。本実施例
では、このＳ／Ａイネーブル信号が“Ｈ”レベルの時に
Ｓ／Ａ回路はアクティブ状態（選択状態）となり、“Ｌ
″レベル時はインアクティブ状態（非選択状態）となる
。

第２図には第１図におけるＳ／Ａ回路２．の−構成例が
示される。

同図において、高電位の電源ラインＶＣＣと出力端ｏ　
Ｕ　Ｔ　（ｍ■（７）間にはＳ／Ａイネーブル信号Ｓｌ
ｌ！＝　ニ応答するｐチャネルトランジスタＩＨ１２）
が接続され、このトランジスタと並列にノードＮｌ　（
Ｎ２）の信号に応答するｐチャネルトランジスタ１３（
１４）が接続されている。出力端０υｒ（ｍ訂と低電位
の電源ラインｖ３．の間には、対応するセル・ブロック
ｌｉからの相補データ話（データＩＮ）に応答するトラ
ンジスタ１５（１６）と、ノードＮｌ　（Ｎ２）の信号
に応答するトランジスタ１７（１Ｂ）と、Ｓ／Ａイネー
ブル信号信号Ｓ一応答するトランジスタ１９（２０）と
が直列に接続されている。

また、電源ライン■。とトランジスタ１７　（１Ｂ）の
ドレイン端の間には、ノードＮｌ　（Ｎ２）の信号に応
答するｐチャネルトランジスタ２１　（２２）と、デー
タＩＮ（相補データＩＮ）に応答するトランジスタ２３
　（２４）とが直列に接続されている。さらに、トラン
ジスタ２１．２３の接続点（ノードＮｌ）およびトラン
ジスタ２２．２４の接続点（ノードＮ２）の間にはプリ
チャージ信号Ｐに応答するトランジスタ２５が接続され
、一対の出力端ＯＵＴ、０ｔｌＴＯ間にはプリチャージ
信号Ｐに応答するトランジスタ２６が接続されている。

次に、このＳ／Ａ回路の動作について説明する。

まず、プリチャージ信号Ｐを１Ｈ″レベルにしてトラン
ジスタ２５．２６をオン状態とする。これによってノー
ドＮｌ、Ｎ２の電位は成るレベル（等電位）に確定し、
また、一対の出力端ＯＵＴ、面「の電位も成るレベル（
等電位）に確定する。つまり、Ｓ／Ａ回路２、はりセッ
ト状態とされる。次いでプリチャージ信号Ｐを“Ｌ”レ
ベルにすると、ノードＮ１とＮ２、および出力端ＯＭＩ
Ｔと弱「はそれぞれ電気的に切り離された状態となる。

この状態で、対応するセル・ブロック１□から例えばデ
ータ“１”を入力する。つまり、データＩＮとして“Ｈ
″レベルデータが、相補データ■とじて“Ｌ”のデータ
が入力される。

この時、Ｓ／Ａイネーブル信号ＳＲ，が“Ｈ”レベルで
あれば、トランジスタ１１．１２はオフ、トランジスタ
１９．２０はオンする。これによってトランジスタ１７
．１８のソース電位は引き下げられ、一方、該トランジ
スタ１７．１８のゲートにはノードＮｌ、Ｎ２のレベル
が印加されているので、該トランジスタ１７、１８は共
にオンする。この結果、トランジスタ１５、１６．２３
．２４のソース電位は引き下げられるが、データ（ＩＮ
、　ＩＮ）として（”Ｈ”、“ピ）が入力されているた
め、トランジスタ１６．２３のみがオンする。トランジ
スタ２３がオンするとノードＮ１の電位は“Ｌ”レベル
に引き下げられ、これを受けてトランジスタ１３がオン
し、出力端０υＴのレベルは“Ｈ”レベルに引き上げら
れる。一方、トランジスタ１６がオンすると、反転出力
端面「のレベルは“Ｌ”レベルに引き下げられる。

つまり、出力（ＯＵＴ、　０ＵＴ）はぐ“Ｈ”Ｉｌｌ”
）となる。

逆に、入力データ（ＩＮ、　ＩＮ”）として（“Ｌ″、
“Ｉ（”）が入力された時は、出力（ＯＵＴ、　０ＩＩ
Ｔ）はじＬ”　ｌｌｎ”）を呈する。

このように、Ｓ／Ａ回路の選択時（Ｓ／Ａイネ−フル信
号ＳＥ＝が“Ｈ”レベルの時）において、出力（ＯＵＴ
ゴ肝）はＳ／Ａ人カデカデータＮ、ＩＮ）　ニ応じた論
理レベルを呈する。

一方、Ｓ／Ａイネーブル信号信号Ｓ−“Ｌ”レベルであ
れば、トランジスタ１１．１２はオン、トランジスタ１
９．２０はオフする。これによって一対の出力端ＯＵＴ
、ＯＵＴのレベルは共に“Ｈ＃レベルに引き上げられる
。

すなわち、Ｓ／Ａ回路が非選択の時（Ｓ／Ａイネーブル
（Ｈ号ＳＥｔが“Ｌ”レベルの時）は、その出力（ＯＵ
Ｔ、　０ＵＴ）は“Ｈ”レベルに固定化される。

二のように本実施例の構成によれば、Ｓ／Ａイネーブル
信号信号Ｓ−ＳＥ、のうち１つだけが“Ｈ”レベルとな
ってそれに対応するＳ／Ａ回路のみがアクティブ状態（
選択状態）となり、他のＳ／Ａ回路についてはインアク
ティブ状態（非選択状態）となる。この結果、Ｓ／Ａ回
路における消費電力は、従来形（第４図参照）の場合に
比して１　／　ｎに低減される。

また、Ｓ／Ａイネーブル信号信号Ｓ−ＳＥ、、をそれぞ
れＳ／Ａ回路２．〜２７自体を選択的にアクティブ状態
とするための選択信号として用いているので、従来形に
見られたようなＳ／Ａ出力を選択するための信号（ＳＬ
、〜ＳＬ、　）の配線、そのＳ／Ａ出力の通過を制御す
るためのナントゲート（４３１〜４３７）や選択信号発
生用の回路（４９）等が不要となる。従って、その分だ
けチップ上に占める面積を減らすことができ、高集積化
を助長することが可能となる。

なお、上述した実施例では各Ｓ／Ａ回路２Ｉ〜２ｎの出
力はナントゲート３に入力されるように構成したが、こ
れに限定されない。このナントゲート３に代えて、例え
ば第３図に示されるように、各Ｓ／Ａ回路２１〜２ｎの
出力にそれぞれ応答するインバータ８１〜８１と、該イ
ンバータの出力に応答するノアゲート９を用いた構成と
してもよい。

また、上述した実施例では非選択時のＳ／Ａ回路の出力
は“Ｈ″レベル固定化されるようにしたが、これは、第
２図のＳ／Ａ回路を適宜変形することにより“し”レベ
ルに固定化することも可能である。ただしこの場合には
、データ出力バッファ４から出力されるデータの論理を
Ｓ／Ａ入カデカデータ理に合わせるため、ナントゲート
３の代わりにノアゲートを用い、さらに回路構成によっ
てはＳ／Ａ回路の出力として反転出力端］のデータを用
いる必要がある。

〔発明の効果〕

以上説明したように本発明によれば、例えばＳ／Ａ回路
の数をｎ個とすると、データの読み出し時にアクティブ
状態となるＳ／Ａ回路の数は１／ｎとなり、Ｓ／Ａ回路
全体としての消費電力を従来形に比して１　／　ｎに低
減することができる。また、従来形に見られたようなＳ
／Ａ出力選択のための信号線が不要となるので、チップ
上に占める配線の面積を相対的に減らすことができる。

このことは高集積化に寄与し、極めて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例としての半導体メモリ装置の
全体的な構成を示す図、 第２図は第１図におけるＳ／Ａ回路の一構成例を示す回
路図、 第３図は第１図実施例の変形例の主要部の構成を示す図
、 第４図は従来形の一例としての半導体メモリ装置の全体
的な構成を示す図、 第５図は第４図におけるＳ／Ａ回路の構成を示す回路図
、 である。 （符号の説明） １・・・メモリセルアレイ、 １＋　〜１７・・・セル・ブロック、 ２、〜２ｎ・・−センスアンプ（Ｓ／Ａ）７・・・Ｓ／
Ａ選択回路、 ＡＳ・・・アドレス状態（信号）、 ＳＥ、−３Ｅ、・・・Ｓ／Ａイネーブル信号。 回路、

Claims (1)

1. 【特許請求の範囲】 複数のセル・ブロック（１＿１〜１＿ｎ）に分割された
   メモリセルアレイ（１）の各セル・ブロック毎にセンス
   アンプ回路（２＿１〜２＿ｎ）を備えた半導体メモリ装
   置であって、 アドレス情報（ＡＳ）に基づいていずれか１つのセンス
   アンプ回路のみを選択しアクティブ状態とする選択回路
   （７）を具備し、 該選択回路により非選択状態とされたセンスアンプ回路
   は固定の論理レベルのデータを出力することを特徴とす
   る半導体メモリ装置。