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JPH1116365A - アドレスデコーダおよび半導体記憶装置、並びに半導体装置 - Google Patents

アドレスデコーダおよび半導体記憶装置、並びに半導体装置

Info

Publication number
JPH1116365A
JPH1116365A JP16443997A JP16443997A JPH1116365A JP H1116365 A JPH1116365 A JP H1116365A JP 16443997 A JP16443997 A JP 16443997A JP 16443997 A JP16443997 A JP 16443997A JP H1116365 A JPH1116365 A JP H1116365A
Authority
JP
Japan
Prior art keywords
signal line
switching element
signal
address decoder
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16443997A
Other languages
English (en)
Inventor
Takaaki Kodama
隆明 児玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Oki Micro Design Miyazaki Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP16443997A priority Critical patent/JPH1116365A/ja
Priority to US08/987,834 priority patent/US5903510A/en
Priority to SG1997004402A priority patent/SG73484A1/en
Priority to MYPI97005959A priority patent/MY121643A/en
Priority to EP97310514A priority patent/EP0886279B1/en
Priority to KR1019970078932A priority patent/KR100327292B1/ko
Publication of JPH1116365A publication Critical patent/JPH1116365A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 アドレス指定信号A0〜A3に対し、第２の信号
線330 〜337 のうちのいずれの信号線が導通状態になる
かの予測を、従来に比べて行ないにくくする。 【解決手段】 アドレス指定信号としてｍ（ｍは０〜
７）を入力すると、少なくとも２種のアドレス指定信号
ｍに対しては前記０〜ｎ番の信号線330 〜337 のうちの
ｍ番以外の信号線の１つが導通状態になるように、スイ
ッチング素子35を配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、アドレスデコー
ダと、該アドレスデコーダを具えた半導体記憶装置と、
論理積回路、論理和回路およびインバータ回路の少なく
とも１種を具えた半導体装置とに関するものである。
【０００２】
【従来の技術】ＲＡＭ（Random Access Memory）やＲＯ
Ｍ(Read Only Memory ）等に代表される半導体記憶装置
は、それに具わるメモリセルアレイ中の所望のメモリセ
ルを選択するために、行デコーダおよび列デコーダを具
える。この種の半導体記憶装置の従来例を、図９を参照
して説明する。ただし、説明を簡単にするため、図９で
は、メモリセルアレイ１０は、８×８＝６４個のメモリ
セル（図示せず）を具えた例としてある。
【０００３】この半導体記憶装置は、メモリセルアレイ
１０と、行デコーダ３０と、列デコーダ５０と、センス
アンプ７０とを具える。行デコーダ３０は、メモリセル
アレイ１０に接続される端子ＣＬ０〜ＣＬ７を有する。
列デコーダ５０は、メモリセルアレイ１０に接続される
端子Ｒ０〜Ｒ７と、センスアンプ７０に接続される端子
５１とを有する。行デコーダ３０は端子ＣＬ０〜ＣＬ７
を介して、また、列デコーダ５０は端子Ｒ０〜Ｒ７を介
して、メモリセルアレイ１０とそれぞれ接続されてい
る。さらに列デコーダ５０は、端子５１を介して、セン
スアンプ７０と接続されている。
【０００４】この半導体記憶装置を使用する場合、列デ
コーダ５０に、Ａ０〜Ａ２の３ビットのアドレス指定信
号が入力され、行デコーダ３０に、Ａ３〜Ａ５の３ビッ
トのアドレス指定信号が入力される。すると、アドレス
指定信号Ａ０〜Ａ２の論理レベル状態により、列デコー
ダ５０では、端子Ｒ０〜Ｒ７のうちの何れかが、他の端
子とは異なる電位レベルになる。一方、アドレス指定信
号Ａ３〜Ａ５の論理レベル状態により、行デコーダ３０
では、上記の端子ＣＬ０〜ＣＬ７のうちの何れかが、他
の端子とは異なる電位レベルになる。これらのため、メ
モリセルアレイ１０の、上記Ａ０〜Ａ２で選択された列
とＡ３〜Ａ５で選択された行との交点に位置するメモリ
セルが、選択状態になる。
【０００５】
【発明が解決しようとする課題】上記の行デコーダ３０
および列デコーダ５０それぞれの従来例として、以下に
説明する構成の行デコーダや列デコーダがある。
【０００６】まず、行デコーダ３０の構成例について説
明する。図１０はこの行デコーダ３０の内部構成を示し
た回路図である。
【０００７】この行デコーダ３０は、第１の信号線群３
１と、第２の信号線群３３と、多数のスイッチング素子
３５と、プルアップ抵抗３７と、出力用インバータ３９
0 〜３９7 と、入力論理調整用のインバータ４１0 〜４
１5 とを具える。
【０００８】第１の信号線群３１は、互いに平行な６本
の信号線３１0 〜３１5 で構成されている。そして、第
１の信号線群３１のうちの信号線３１1 に、アドレス指
定信号Ａ３〜Ａ５のうちのＡ３が、また、信号線３１3
に信号Ａ４が、また、信号線３１5 に信号Ａ５が、それ
ぞれ入力される。しかも、第１の信号線群３１のうちの
信号線３１0 に、信号Ａ３の逆相の信号であるバーＡ３
が、また、信号線３１2 に信号Ａ４の逆相の信号である
バーＡ４が、また、信号線３１4 に信号Ａ５の逆相の信
号であるバーＡ５が、それぞれ入力される。なお、逆相
の信号とは、例えば信号Ａ３がＨ（Ｌ）レベルの信号で
あると、信号バーＡ３がＬ（Ｈ）レベルとなる関係であ
る。
【０００９】上記のようなアドレス指定信号の入力を実
現するために、この行デコーダ３０では、信号Ａ３がイ
ンバータ４１0 ，４１1 を介し信号線３１1 に入力さ
れ、かつ、このインバータ４１0 の出力がバーＡ３とし
て信号線３１0 に入力される。さらに、信号Ａ４がイン
バータ４１2 ，４１3 を介し信号線３１3 に入力され、
かつ、このインバータ４１2 の出力がバーＡ４として信
号線３１2 に入力される。さらに、信号Ａ５がインバー
タ４１4 ，４１5 を介し信号線３１5 に入力され、か
つ、このインバータ４１4 の出力がバーＡ５として信号
線３１4 に入力される。
【００１０】また、第２の信号線群３３は、互いに平行
な０〜７番の信号線３３0 〜３３7、すなわち８本の信
号線３３0 〜３３7 で構成されている。この第２の信号
線群３３は、第１の信号線群３１と交差するように配置
されている。ここで、第２の信号線３３0 〜３３7 それ
ぞれは、後に説明するが、実際は、スイッチング素子３
５や、半導体基板に作り込まれた不純物拡散層などを含
む部分である（後の図１１（Ｂ）参照）。
【００１１】また各スイッチング素子３５は、第１の信
号線群３１と第２の信号線群３３との交差点Ｐ（ただし
図１０では一部の交差点にのみＰを付してある）のう
ち、所定の複数の交差点（詳細は後述する）付近に設け
られている。
【００１２】各スイッチング素子３５は、制御信号入力
端子３５ａを有する。各スイッチング素子３５は、エン
ハンスメント型のＰチャネル又はＮチャネルの電界効果
トランジスタにより構成することができる。ここでは、
各スイッチング素子３５は、エンハンスメント型のＮチ
ャネルの電界効果トランジスタにより、それぞれ構成さ
れている。そして、各スイッチング素子３５の制御信号
入力端子（具体的にはゲート電極）３５ａは、当該交差
点の最寄りの第１の信号線に接続され、かつ、該スイッ
チング素子３５自身は、当該交差点の最寄りの第２の信
号線に直列に接続されている。具体的には、各スイッチ
ング素子３５は、そのドレインおよびソースを介して第
２の信号線に直列に接続されている（詳細は後の図１１
（Ｂ）参照）。
【００１３】ここで、スイッチング素子３５が設けられ
る所定の交差点とは、この従来例の行デコーダ３０の場
合、アドレス指定信号Ａ３〜Ａ５として０〜７を示す値
のいずれかの値ｍを、第１の信号線群３１に入力する
と、第２の信号線群３３の各信号線３３0 〜３３7 のう
ちのｍ番目の第２の信号線３３m が、第１の状態（ここ
では導通状態）となるような位置に当たる各交差点であ
る。
【００１４】具体的には、図１０において、第２の信号
線群３３のうちの０番目に当たる信号線３３0 では、こ
の第２の信号線３３0 と、第１の信号線３１0 、３１
2 、３１4 との各交差点付近に、スイッチング素子３５
がそれぞれ設けられている。そのため、アドレス指定信
号Ａ３〜Ａ５として、（０，０，０）すなわちｍ＝０が
入力されると、上記の交差点それぞれのスイッチング素
子３５がそれぞれオンし、他のスイッチング素子はオフ
するので、第２の信号線群３３の０番目の信号線３３0
のみが選択的に導通状態になる。また、第２の信号線群
３３のうちの例えば７番目に当たる信号線３３7 では、
この第２の信号線３３7 と、第１の信号線３１1 、３１
3 、３１5 との各交差点付近に、スイッチング素子３５
がそれぞれ設けられている。そのため、アドレス指定信
号Ａ３〜Ａ５として、（１，１，１）すなわちｍ＝７が
入力されると、上記の交差点それぞれのスイッチング素
子３５がそれぞれオンし、他のスイッチング素子はオフ
するので、第２の信号線群３３の７番目の信号線３３7
が選択的に導通状態になる。
【００１５】このように、従来の行デコーダ３０では、
アドレス指定信号Ａ３〜Ａ５により値ｍを入力すると、
このｍに対応する信号線３３m が導通状態になる。この
関係を、下記の表１に示した。
【００１６】
【表１】
【００１７】また、プルアップ抵抗３７は、第２の信号
線群３３の各信号線３３0 〜３３7を電源Ｖに接続して
いる。
【００１８】また、出力用インバータ３９0 〜３９7 そ
れぞれは、対応する第２の信号線３３0 〜３３7 とプル
アップ抵抗３７との接続点に、その入力端子が接続され
ている。
【００１９】この行デコーダ３０では、アドレス指定信
号として例えば（０，０，０）が入力されると、上記説
明した原理で第２の信号線群３３のうちの信号線３３0
が導通状態になり、かつ、他の信号線３３1 〜３３7 が
非導通状態になる。そのため、インバータ３９0 の入力
端子はＬレベルになり、かつ、他のインバータ３９1〜
３９7 の入力端子はＨレベルになる。その結果、端子Ｃ
Ｌ０がＨレベルになり、かつ、端子ＣＬ１〜ＣＬ７がＬ
レベルになるので、端子ＣＬ０〜ＣＬ７のいずれか１つ
（ここではＣＬ０）を選択的にＨレベルにすることがで
きる。
【００２０】このような行デコーダ３０の半導体基板に
おける実際の構造は、典型的には、次に説明するような
構造とされる。この説明を図１１（Ａ）、（Ｂ）を参照
して行なう。ここで、図１１（Ａ）は、図１０中の一部
分Ｑに着目した平面図である。また、図１１（Ｂ）は、
図１１（Ａ）中のＩ−Ｉ線に沿って切った断面図であ
る。ただし、この図１１（Ｂ）は切り口に着目した断面
図としてある。
【００２１】なお、この図１１において、３５ｂは電界
効果トランジスタ３５のゲート絶縁膜、４２は半導体基
板としてのシリコン基板、４３はアクティブ領域におけ
る不純物拡散領域（ソース・ドレイン領域）、４５は層
間絶縁膜、４５ａは層間絶縁膜４５に設けたコンタクト
ホールをそれぞれ示す。
【００２２】この図１１から理解できるように、実際の
構造では、半導体基板４２の、第２の信号線３３0 〜３
３7 を形成する予定部分それぞれに、帯状のアクティブ
領域（図では不純物拡散領域４３を含む領域）が形成さ
れている。そして、第１の信号線群３１0 〜３１5 は、
層間絶縁膜４５上に設けられた配線（第１層目の配線）
の一部で構成される。また、特に図１１（Ｂ）から理解
出来るように、第２の信号線群３３の各信号線（図１１
（Ｂ）では信号線３３0 ）は、第１層目の配線の一部分
Ｒと、不純物拡散領域４３と、電界効果トランジスタ３
５とを直列接続した部分により構成される。そして、図
１１（Ｂ）の例では、３つの電界効果トランジスタ３５
それぞれがオン状態において、第２の信号線３３0 は導
通状態になる。
【００２３】一方、列デコーダ５０の従来例として、以
下に図１２を参照して説明する構成の列デコーダがあ
る。すなわち、上記行デコーダ３０の構成からプルアッ
プ抵抗３７および出力側インバータ３９0 〜３９7 を除
去し、かつ、アドレス指定信号としてＡ０〜Ａ２が入力
される構成のアドレスデコーダがある。
【００２４】この列デコーダ５０では、アドレス指定信
号Ａ０〜Ａ２としてｍ（０〜７）が入力されると、第２
の信号線群３３のうちの信号線３３m が導通状態にな
り、かつ、他の信号線が非導通状態になる。そのため、
メモリセルアレイ１０における列方向の信号線Ｒ０〜Ｒ
７のうちのＲｍを選択することができる。アドレス指定
信号Ａ０〜Ａ２で示される値ｍと、導通状態になる信号
線３３m との関係は、上記の表１に示した様な真理値で
表すことができる。
【００２５】しかしながら、上述した従来の行デコーダ
３０および列デコーダ５０の場合、いずれも、スイッチ
ング素子３５の配置が規則的になっている。これについ
て、以下に具体的に説明する。
【００２６】第１の信号線群３１中の例えば信号線３１
1 、３１3 および３１5 それぞれと、第２の信号線群３
３の各信号線３３0 〜３３7 との各交差点に、スイッチ
ング素子３５が設けられているか否かを、第２の信号線
群３３の左端から順に第２の信号線３３0 〜３３7 ごと
に、かつ、図１０の上から下に沿って観察してみる。す
ると、例えば信号線３３0 と、信号線３１1 、３１3 、
３１5 との３つの交差点には、いずれもスイッチング素
子は設けられていない。この状態を、（０，０，０）と
表す。ただし、０は、着目した交差点にスイッチング素
子３５が設けられていないことを意味し、１は設けられ
ていることを意味する。
【００２７】また、信号線３３1 と、信号線３１1 、３
１3 、３１5 との３つの交差点の場合は、信号線３３1
と信号線３１1 との交差点にスイッチング素子が設けら
れ、他の２つの交差点には設けられていないので、
（１，０，０）の状態である。以下、信号線３３2 〜３
３7 の順でいうと、（０，１，０）、（１，１，０）、
（０，０，１）、（１，０，１）、（０，１，１）、
（１，１，１）というようになっている。
【００２８】すなわち、上述した従来の行デコーダ３０
や列デコーダ５０の場合、スイッチング素子３５の配置
は、２進数の並び順に相当する規則的な配置になってい
た。そのため、入力したアドレス指定信号に対し第２の
信号線群３３中のいずれの信号線が導通状態になるか
を、第３者に解析され易いという問題が生じる。
【００２９】第３者が、例えばメモリセルアレイ１０内
のデータを探針等により読み取って、該データを悪用し
ようとする場合がある。そのような場合、それを効率的
に行なうには、第３者は、入力したアドレス指定信号に
対し第２の信号線群３３中のいずれの信号線が導通状態
になるかを、先ず解析するのが良い。
【００３０】もちろん、アドレス指定信号を順次に変化
させ、これに応じて第２の信号線群３３中のいずれの信
号線が導通状態になるかを、探針により逐次解析するこ
とも可能である。しかし探針による逐次解析は、大規模
な半導体記憶装置では大変な作業になる。行デコーダや
列デコーダでのスイッチング素子の配置、すなわち視覚
的なレイアウトから、アドレス指定信号に対し第２の信
号線群３３中のいずれの信号線が導通状態になるかが分
かれば、データを悪用しようとする第３者にとって好ま
しい。このようなとき、従来のアドレスデコーダは、ス
イッチング素子の配置から、アドレス指定信号に対し第
２の信号線群３３中のいずれの信号線が導通状態になる
かを解析し易いため、第３者によるメモリセルアレイ１
０内のデータ読み出し等が行なわれ易い。これは、情報
の秘密保持の点で好ましくない。
【００３１】従って、入力したアドレス指定信号に対し
第２の信号線群中のいずれの信号線が導通状態になるか
の視覚による解析が、従来に比べて行ないにくい、アド
レスデコーダが望まれる。
【００３２】また、第３者によるデータの悪用が従来に
比べて行ないにくい半導体記憶装置が望まれる。
【００３３】また、論理積回路、論理和回路およびイン
バータ回路の少なくとも１つの回路を具える半導体装置
においても、論理積回路や論理和回路やインバータ回路
の実際の構成が視覚では分かりにくい方が、第３者によ
る半導体装置の模倣等を防止できるので好ましい。従っ
て、論理積回路や論理和回路やインバータ回路それぞれ
の実際の構成が視覚では分かりにくい構造を有した半導
体装置が望まれる。
【００３４】
【課題を解決するための手段】 （１）．そこで、この出願のアドレスデコーダの第１の
発明によれば、アドレス指定信号ｍ（ただしｍは０〜ｎ
である。然も、ｎは２以上の任意の整数である。）が入
力される第１の信号線群と、該第１の信号線群に交差し
ていて０〜ｎ番の信号線で構成した第２の信号線群と、
これら第１および第２の信号線群の交差点のうち所定の
複数の交差点付近にそれぞれ設けられたスイッチング素
子であって、最寄りの第１の信号線に接続された制御信
号入力端子を有し、かつ、該素子自身は最寄りの第２の
信号線に直列に接続されているスイッチング素子とを具
え、前記アドレス指定信号ｍに応じて前記各スイッチン
グ素子がオンまたはオフして前記第２の信号線群のうち
のいずれか１つの信号線を第１の状態（以下の説明では
導通状態の例を考える）にするアドレスデコーダにおい
て、少なくとも２種のアドレス指定信号ｍに対しては前
記０〜ｎ番の信号線のうちのｍ番以外の信号線の１つが
導通状態になるように、前記所定の交差点を決めてある
ことを特徴とする。
【００３５】この第１の発明によれば、図１０や図１２
を用いて説明した従来のアドレスデコーダに比べて、ス
イッチング素子の配置は、不規則になる。そのため、ス
イッチング素子の配置から、アドレス指定信号に対し第
２の信号線群中のいずれの信号線が第１の状態になるか
を第３者が解析しようとしても、それを従来に比べて行
ないにくくできる。
【００３６】なお、第１の発明を実施するに当たり、前
記所定の交差点の決め方の最も簡単な例は、アドレス指
定信号としてｍ1 を入力すると第２の信号線群中のｍ2
目の信号線が導通状態になり、また、アドレス指定信号
としてｍ2 を入力すると第２の信号線群中のｍ1 目の信
号線が導通状態になるような決め方である。しかし、３
種とか４種とかのアドレス指定信号ｍに対し、前記０〜
ｎ番の信号線のうちのｍ番以外の信号線が選択的に導通
状態になるような決め方としても良い。また、アドレス
指定信号ｍに対していずれの場合も、前記０〜ｎ番の信
号線のうちのｍ番以外の信号線が選択的に導通状態にな
るような決め方としても良い。すなわち、例えばアドレ
ス指定信号０，１，２，３，４，５，６，７に対し、０
〜７番の第２の信号線のうちの、例えば、３，０，７，
５，６，１，４，２等のように導通状態になるような決
め方である。この例の場合は、スイッチング素子の配置
は、より不規則になるので好ましい。
【００３７】また、この出願のアドレスデコーダの第２
の発明によれば、アドレス指定信号ｍが入力される第１
の信号線群と、該第１の信号線群に交差していて０〜ｎ
番の信号線で構成した第２の信号線群と、これら第１お
よび第２の信号線群の交差点のうち所定の複数の交差点
付近にそれぞれ設けられたスイッチング素子であって、
最寄りの第１の信号線に接続された制御信号入力端子を
有し、かつ、該素子自身は最寄りの第２の信号線に直列
に接続されているスイッチング素子とを具え、前記アド
レス指定信号ｍに応じて前記各スイッチング素子がオン
またはオフして前記第２の信号線群のうちのいずれか１
つの信号線を第１の状態（ここでは導通状態を考える）
にするアドレスデコーダにおいて、前記所定の交差点以
外の交差点の全部または一部付近に、常時導通型（ノー
マリオン型）のスイッチング素子を設ける。ただし、こ
の常時導通型スイッチング素子を、その制御信号入力端
子が前記第１の信号線に接続され、かつ、それ自体が前
記第２の信号線に直列に接続されるように設ける。
【００３８】この第２の発明のアドレスデコーダでは、
アドレス指定信号に応じオン／オフされるスイッチング
素子（以下、「本来のスイッチング素子」ともいう。）
の他に常時導通型のスイッチング素子が、スイッチング
素子のマトリクス内に含まれる構成となる。この常時導
通型のスイッチング素子は、常時導通型であるため、ス
イッチングには寄与せず、本来のスイッチング素子の配
置をカモフラージョするダミーのスイッチング素子とし
て機能する。そのため図１０や図１２を用いて説明した
従来のアドレスデコーダに比べて、本来のスイッチング
素子の配置は、特定しにくくなる。従って、スイッチン
グ素子の配置から、アドレス指定信号に対し第２の信号
線群中のいずれの信号線が第１の状態になるかを第３者
が解析しようとしても、それを従来に比べて行ないにく
くできる。
【００３９】なお、この第２の発明を実施するに当た
り、前記所定の交差点以外の交差点の全部付近に、前記
の常時導電型のスイッチング素子をそれぞれ設けるのが
好適である。本来のスイッチング素子の配置をより不明
確にすることができるからである。また、詳細は後述す
るが、常時導電型のスイッチング素子を部分的に設ける
場合に比べて、半導体記憶装置の製造上および小型化の
点でも好ましい。
【００４０】さらにこの第２の発明を実施するに当た
り、前記の常時導電型のスイッチング素子は、本来のス
イッチング素子との視覚上の見分けがつきにくいよう
に、各部の寸法、例えば電界効果トランジスタの例でい
えばゲート長やゲート幅等や各部の配置を、本来のスイ
ッチング素子と同じにするのが好ましい。
【００４１】また、この出願のアドレスデコーダの第３
の発明によれば、アドレス指定信号ｍが入力される第１
の信号線群と、該第１の信号線群に交差していて０〜ｎ
番の信号線で構成した第２の信号線群と、これら第１お
よび第２の信号線群の交差点のうち所定の複数の交差点
付近にそれぞれ設けられたスイッチング素子であって、
最寄りの第１の信号線に接続された制御信号入力端子を
有し、かつ、該素子自身は最寄りの第２の信号線に直列
に接続されているスイッチング素子とを具え、前記アド
レス指定信号ｍに応じて前記各スイッチング素子がオン
またはオフして前記第２の信号線群のうちのいずれか１
つを第１の状態（ここでは導通状態を考える）にするア
ドレスデコーダにおいて、前記各スイッチング素子の制
御信号入力端子と前記第１の信号線群との接続関係が視
覚的に確認されるのを防止する遮蔽膜を具えたことを特
徴とする。
【００４２】この第３の発明によれば、遮蔽膜を設けた
ので、スイッチング素子の配置関係を従来に比べて確認
しにくくできる。そのため、スイッチング素子の配置か
ら、アドレス指定信号に対し第２の信号線群中のいずれ
の信号線が第１の状態になるかを第３者が解析しようと
しても、それを従来に比べて行ないにくくできる。
【００４３】また、この出願では、上記の第１の発明と
第２の発明とを組み合わせた第４の発明、すなわち、本
来のスイッチング素子を設ける交差点を不規則化し、か
つ、本来のスイッチング素子を設けた交差点以外の交差
点の一部又は全部に常時導通型のスイッチング素子を設
けたアドレスデコーダも主張する。
【００４４】さらに、この出願では、上記の第１の発明
と第３の発明とを組み合わせた第５の発明、すなわち、
本来のスイッチング素子を設ける交差点を不規則化し、
かつ、遮蔽膜を設けたアドレスデコーダも主張する。
【００４５】さらに、この出願では、上記の第１の発明
と第２の発明と第３の発明とを組み合わせた第６の発
明、すなわち、本来のスイッチング素子を設ける交差点
を不規則化し、かつ、本来のスイッチング素子を設けた
交差点以外の交差点の一部又は全部に常時導通型のスイ
ッチング素子を設け、然も、遮蔽膜を設けたアドレスデ
コーダも主張する。
【００４６】さらに、この出願では、上記の第２の発明
と第３の発明とを組み合わせた第７の発明、すなわち、
本来のスイッチング素子を設けた交差点以外の交差点の
一部又は全部に常時導通型のスイッチング素子を設け、
かつ、遮蔽膜を設けたアドレスデコーダも主張する。
【００４７】これら、第４〜第７の発明のアドレスデコ
ーダそれぞれは、第１〜第３の発明を２以上組み合わせ
た分、複雑な構造のアドレスデコーダになる。そのた
め、入力したアドレス指定信号に対し第２の信号線群中
のいずれの信号線が導通状態になるかの視覚による把握
を、第１〜第３の各発明に比べてさらに行ないにくくで
きる。
【００４８】（２）．また、この出願の半導体記憶装置
の発明によれば、メモリセルアレイと、これに接続され
る行デコーダおよび列デコーダとを具える半導体記憶装
置において、行デコーダおよび列デコーダの少なくとも
一方として、上記第１〜第７の発明のアドレスデコーダ
のいずれかを具える。そのため、入力したアドレス指定
信号に対し第２の信号線群中のいずれの信号線が導通状
態になるかの視覚による把握が行ないにくい半導体記憶
装置が実現される。したがって、第３者によるデータの
悪用が従来に比べて行ないにくい半導体記憶装置が実現
される。
【００４９】（３）．また、論理積回路を含む半導体装
置の発明によれば、前記論理積回路を、制御信号入力端
子を有し該端子に入力される信号に応じオン／オフする
オン／オフ型のスイッチング素子を少なくとも２個直列
に接続したスイッチング素子列と、該スイッチング素子
列の出力ノードを電源にプルアップするプルアップ抵抗
と、制御信号入力端子を有し前記スイッチング素子列に
直列に接続された少なくとも１個の常時導通型のスイッ
チング素子とを含む構成とする。
【００５０】また、論理和回路を含む半導体装置の発明
によれば、前記論理和回路を、制御信号入力端子を有し
該端子に入力される信号に応じオン／オフするオン／オ
フ型のスイッチング素子を少なくとも２個直列に接続し
たスイッチング素子列と、該スイッチング素子列の出力
ノードを接地にプルダウンするプルダウン抵抗と、制御
信号入力端子を有し前記スイッチング素子列に直列に接
続された少なくとも１個の常時導通型のスイッチング素
子とを含む構成とする。
【００５１】これらの半導体装置の発明によれば、オン
／オフ型のスイッチング素子の各制御入力端子と常時導
通型のスイッチング素子の制御入力端子とが、視覚的に
は、論理積回路または論理和回路の入力端子として第３
者に認識される。ところが実際の動作に寄与するのは、
オンオフ型の各スイッチング素子の制御入力端子であ
る。すなわち、実際はｎ入力（ｎは２以上の整数）の論
理積回路または論理和回路であるにもかかわらず、視覚
上では、ｎ＋α入力（αは１以上の整数）の論理積回路
または論理和回路として第３者に認識させることができ
る。したがって、第３者による半導体装置の模倣等をし
にくくできる。
【００５２】また、インバータ回路を含む半導体装置の
発明によれば、前記インバータ回路を、制御信号入力端
子を有し該端子に入力される信号に応じオン／オフする
スイッチング素子と、該スイッチング素子の出力ノード
を電源にプルアップするプルアップ抵抗または該スイッ
チング素子の出力ノードを接地にプルダウンするプルダ
ウン抵抗と、制御信号入力端子を有しかつ前記スイッチ
ング素子に直列接続された少なくとも１個の常時導通型
のスイッチング素子とを含む構成とする。
【００５３】この半導体装置の発明によれば、オン／オ
フ型のスイッチング素子の制御入力端子と常時導通型の
スイッチング素子の制御入力端子とが、視覚的には、入
力端子として第３者に認識される。そのため、インバー
タ回路であるにもかかわらず、該回路を、論理積回路や
論理和回路と第３者に認識させることができる。したが
って、第３者による半導体装置の模倣等をしにくくでき
る。
【００５４】また、ｐチャネルおよびｎチャネルの電界
効果トランジスタの直列回路を具えたＣＭＯＳインバー
タを含む半導体装置の発明によれば、前記ＣＭＯＳイン
バータを、前記直列回路に直列に接続された少なくとも
１個のエンハンスメント型の電界効果トランジスタを含
む構成とする。
【００５５】したがって、ＣＭＯＳ型のインバータであ
るにもかかわらず、該回路を、ＣＭＯＳインバータ以外
の論理回路と第３者に認識させることができる。したが
って、第３者による半導体装置の模倣等をしにくくでき
る。
【００５６】
【発明の実施の形態】以下、図面を参照してこの出願の
各発明の実施の形態について説明する。なお、アドレス
デコーダについての各発明は、例えば図１０を用いて説
明した行デコーダおよび図１２を用いて説明した列デコ
ーダいずれにも適用できる。しかし以下の実施の形態そ
れぞれでは、図１２を用いて説明した列デコーダに各発
明を適用した例を説明する。また、以下の説明に用いる
各図は、これら発明を理解することができる程度に各構
成成分の寸法、形状および配置関係を概略的に示してあ
るにすぎない。また、アドレスデコーダの各説明図にお
いて、図１０〜図１２を用いて説明した構成成分と同様
な構成成分については、図１０〜図１２で用いたと同一
の番号を付して示し、それら構成成分の重複する説明を
省略することもある。
【００５７】１．アドレスデコーダの第１の発明の実施
の形態 先ず、アドレスデコーダの第１の発明の実施の形態につ
いて、図１、図２および表２を参照して説明する。ここ
で、図１は、第１の発明の実施の形態のアドレスデコー
ダ１００の回路図である。また、図２（Ａ）は、図１に
おける一部分Ｑ１の実際の構造を示した平面図、図２
（Ｂ）は、図２（Ａ）中のＩ−Ｉ線に沿った断面図であ
る。ただし、断面図は切り口に着目した図である。ま
た、表２はこのアドレスデコーダ１００での、アドレス
指定信号Ａ０〜Ａ２で示される値ｍと、これにより導通
状態になる信号線３３m との関係を示した真理値表であ
る。
【００５８】この実施の形態のアドレスデコーダ１００
では、アドレス指定信号Ａ０〜Ａ２としてｍ（ｍは０〜
７）を入力すると、５種のアドレス指定信号ｍ＝０、
１、２、４、５に対しては、第２の信号線群３３におけ
る０〜ｎ番の信号線３３0 〜３３7 のうちのｍ番以外の
信号線が選択的に第１の状態（導通状態）になるよう
に、スイッチング素子３５を設ける交差点を決めてあ
る。
【００５９】すなわち、下記の表２に示したように、ｍ
が０、１、２、４、５それぞれのときは、信号線３３m
以外の１つの信号線３３2 、３３0 、３３5 、３３1 、
３３4 が導通状態になり、ｍが３、６、７それぞれのと
きは、このｍに対応する信号線３３3 、３３6 、３３7
が導通状態になるように、スイッチング素子３５を設け
る交差点を決めてある。
【００６０】
【表２】
【００６１】この表２に示したような動作を実現するた
めに、第２の信号線群３３のうちの信号線３３0 につい
ては、信号線３３0 と信号線３１0 との交差点、信号線
３３0 と信号線３１3 との交差点、信号線３３0 と信号
線３１4 との交差点という３つの交差点付近に、スイッ
チング素子３５をそれぞれ設けてある。
【００６２】信号線３３1 については、信号線３３1 と
信号線３１0 との交差点、信号線３３1 と信号線３１2
との交差点、信号線３３1 と信号線３１4 との交差点と
いう３つの交差点付近に、スイッチング素子３５をそれ
ぞれ設けてある。
【００６３】信号線３３2 については、信号線３３2 と
信号線３１1 との交差点、信号線３３2 と信号線３１2
との交差点、信号線３３2 と信号線３１5 との交差点と
いう３つの交差点付近に、スイッチング素子３５をそれ
ぞれ設けてある。
【００６４】信号線３３3 については、信号線３３3 と
信号線３１1 との交差点、信号線３３3 と信号線３１3
との交差点、信号線３３3 と信号線３１4 との交差点と
いう３つの交差点付近に、スイッチング素子３５をそれ
ぞれ設けてある。
【００６５】信号線３３4 については、信号線３３4 と
信号線３１1 との交差点、信号線３３4 と信号線３１2
との交差点、信号線３３4 と信号線３１4 との交差点と
いう３つの交差点付近に、スイッチング素子３５をそれ
ぞれ設けてある。
【００６６】信号線３３5 については、信号線３３5 と
信号線３１0 との交差点、信号線３３5 と信号線３１2
との交差点、信号線３３5 と信号線３１5 との交差点と
いう３つの交差点付近に、スイッチング素子３５をそれ
ぞれ設けてある。
【００６７】信号線３３6 については、信号線３３6 と
信号線３１0 との交差点、信号線３３6 と信号線３１3
との交差点、信号線３３6 と信号線３１5 との交差点と
いう３つの交差点付近に、スイッチング素子３５をそれ
ぞれ設けてある。
【００６８】信号線３３7 については、信号線３３7 と
信号線３１1 との交差点、信号線３３7 と信号線３１3
との交差点、信号線３３6 と信号線３１5 との交差点と
いう３つの交差点付近に、スイッチング素子３５をそれ
ぞれ設けてある。
【００６９】各スイッチング素子３５の設け方は、従来
と同様である。すなわち、スイッチング素子３５の制御
信号入力端子であるゲート電極３５ａを、該当する交差
点付近の第１の信号線に接続し、かつ、スイッチング素
子３５自体を該当する交差点付近の第２の信号線３３に
直列に接続するという設け方である。
【００７０】スイッチング素子３５を設ける交差点を上
述のようにしたので、この実施の形態のアドレスデコー
ダ１００でのスイッチング素子３５の配置は、図１２を
用いて説明した従来のアドレスデコーダ（列デコーダ）
での配置と比べれば、不規則な配置になる。したがっ
て、スイッチング素子３５の配置から、アドレス指定信
号に対し第２の信号線群中のいずれの信号線が導通状態
になるかを第３者が解析しようとしても、それを従来に
比べて行ないにくくできる。
【００７１】なお、上述の実施の形態では、５種のアド
レス指定信号ｍ＝０、１、２、４、５に対し、信号線３
３m 以外の他の１つの信号線３３X （Ｘ≠ｍ）が導通状
態になる例を説明した。しかし、これはもちろん一例に
すぎない。少なくとも２種のアドレス指定信号ｍに対
し、信号線３３m 以外の他の１つの信号線３３X （Ｘ≠
ｍ）が導通状態になるようにスイッチング素子３５を配
置すれば、この第１の発明の効果は得られる。したがっ
て、例えば２種のアドレス指定信号ｍに対して、前記０
〜ｎ番の信号線のうちのｍ番以外の信号線３３X （Ｘ≠
ｍ）が選択的に導通状態になるようにしても良い。また
は、すべてのアドレス指定信号ｍに対していずれの場合
も、前記０〜ｎ番の信号線のうちのｍ番以外の信号線３
３X （Ｘ≠ｍ）が選択的に導通状態になるようにしても
良い。
【００７２】また、上述の実施の形態では、８本（２3
本）の信号線３３0 〜３３7 をデコードする例であっ
た。しかし、他の規模のアドレスデコーダにもこの第１
の発明はもちろん適用することができる。具体的には、
第２の信号線群３３が２n 本の信号線で構成されるとし
た時、アドレス指定信号をｎビットの信号とし、かつ、
それぞれの第２の信号線に、ｎ個づつのスイッチング素
子を、この第１の発明の思想に従い直列に接続すること
で、種々の規模のアドレスデコーダに対応することがで
きる。
【００７３】２．アドレスデコーダの第２の発明の実施
の形態 次に、アドレスデコーダの第２の発明の実施の形態につ
いて説明する。この説明を図３および図４を参照して説
明する。ここで、図３は、第２の発明の実施の形態のア
ドレスデコーダ１１０の回路図である。また、図４
（Ａ）は、図３における一部分Ｑ２の実際の構造を示し
た平面図、図４（Ｂ）は、図４（Ａ）中のＩ−Ｉ線に沿
った断面図である。ただし、断面図は切り口に着目した
図である。
【００７４】アドレスデコーダの第２の発明では、第１
の信号線群３１と第２の信号線群３３との交差点のうち
で、アドレス指定信号によってオン／オフされる本来の
スイッチング素子３５が設けられている交差点以外の交
差点の全部または一部の交差点に、常時導通型のスイッ
チング素子１１１を設ける。ただし、このスイッチング
素子１１１は、その制御信号入力端子が該当する交差点
近傍の第１の信号線に接続され、それ自体が前記第２の
信号線に直列に接続されるように、設ける。
【００７５】そこで、この実施の形態のアドレスデコー
ダ１１０では、第１の信号線群３１と第２の信号線群３
３との交差点のうちで、アドレス指定信号によってオン
／オフされる本来のスイッチング素子３５が設けられて
いる交差点以外の交差点の全部に、常時導通型のスイッ
チング素子１１１をそれぞれ設ける。
【００７６】本来のスイッチング素子３５として、例え
ばエンハンスメント型の例えばＮチャネル型の電界効果
トランジスタを用いる。また、常時導通型のスイッチン
グ素子１１１として、例えばデプレッション型の電界効
果トランンジスタを用いる。常時導通型のスイッチング
素子１１１としてデプレッション型の電界効果トランジ
スタを用いる場合は、図４（Ｂ）に示したように、半導
体基板４２の、常時導通型のスイッチング素子１１１を
形成する予定領域に、不純物を予め導入してチャネル１
１１ａを予め形成しておけば良い。また、このデプレッ
ション型の電界効果トランジスタ１１１は、エンハンス
メント型の電界効果トランジスタ３５との見分けをつき
にくくする意味で、ゲート長やゲート幅等の寸法を、エ
ンハンスメント型の電界効果トランジスタ３５と同じと
するのが好ましい。
【００７７】デプレッション型の電界効果トランジスタ
１１１でのチャネル１１１ａ自体は、視覚的には第３者
に見えないので、第３者は、あたかも本来のスイッチン
グ素子３５が各交差点付近に並んでいるように、このア
ドレスデコーダ１１０を認識する。そのため、スイッチ
ング素子３５の配置から、アドレス指定信号に対し第２
の信号線群３３中のいずれの信号線が導通状態になるか
を第３者が解析しようとしても、それを従来に比べて行
ないにくくできる。
【００７８】なお、本来のスイッチング素子３５が設け
られている交差点以外の交差点の全部に、常時導通型の
スイッチング素子１１１をそれぞれ設けた本実施の形態
の場合、図４（Ａ）から分かるように、第１の信号線３
１0 〜３１5 それぞれに沿って配置されるスイッチング
素子３５や常時導通型のスイッチング素子１１１の制御
信号入力端子（すなわちゲート電極）を、これら各スイ
ッチング素子間を渡る帯状のゲート電極とすることがで
きる。するとこの構成の場合は、スイッチング素子３５
が設けられている交差点以外の交差点の一部に常時導通
型のスイッチング素子１１１を設ける場合に比べて、ゲ
ート電極の形成が容易といえる。然も、ゲート電極と第
１の信号線とのコンタクト数を少なくすることができる
という新たな効果も得られる。ゲート電極と第１の信号
線とのコンタクト数を少なくできる分、アドレスデコー
ダの形成面積を縮小することができる。
【００７９】なお、この第２の発明では、本来のスイッ
チング素子３５の配置の仕方は、特に限定されない。な
ぜなら、常時導電型のスイッチング素子１１１が本来の
スイッチング素子中に混在した状態であるので、スイッ
チング素子３５の配置から、アドレス指定信号に対し第
２の信号線群中のいずれの信号線が導通状態になるかを
第３者が解析しようとしても、困難だからである。
【００８０】従って、この第２の発明では、本来のスイ
ッチング素子３５の配置の仕方は、図１２を用いて説明
した規則的な配置であっても、また、図１を用いて説明
した不規則的な配置であっても、構わない。しかし、ア
ドレス指定信号に対し第２の信号線群中のいずれの信号
線が導通状態になるかを第３者が解析する際にそれをよ
り困難にする意味では、本来のスイッチング素子３５の
配置は、不規則的な配置とするのが良い。この実施の形
態のアドレスデコーダ１１０においては、本来のスイッ
チング素子３５の配置は、図１を用いて説明した不規則
的な配置としてある。
【００８１】３．アドレスデコーダの第３の発明の実施
の形態 次に、アドレスデコーダの第３の発明の実施の形態につ
いて説明する。この説明を図５（Ａ）および（Ｂ）を参
照して説明する。ここで、図５（Ａ）は、第３の発明の
実施の形態のアドレスデコーダ１２０の一部分を示した
平面図である。ちょうど、図１中の一部分Ｑ１や図３中
の一部分Ｑ２に相当する部分の平面図である。また、図
５（Ｂ）は、図５（Ａ）中のＩ−Ｉ線に沿った断面図で
ある。ただし、断面図は切り口に着目した図である。
【００８２】アドレスデコーダの第３の発明では、各ス
イッチング素子３５の制御信号入力端子３５ａと第１の
信号線群３１の各信号線３１0 〜３１5 との接続関係が
視覚的に確認されるのを防止する遮蔽膜１２１を具えた
ことを特徴とする。
【００８３】そこでこの実施の形態のアドレスデコーダ
１２０は、第１の配線群３１と第２の配線群３３との交
差点を全て含む領域上全面を覆っている遮蔽膜１２１を
具える。
【００８４】遮蔽膜１２１の構成材料としては、第３者
による視覚的観察を防止できるような不透明な材料で、
かつ、アドレスデコーダの信頼性を低下させることがな
い材料であれば、任意好適な材料とすることができる。
このような材料としては、例えば配線形成に用いる金属
例えばアルミニウム、金、銀、若しくは銅、または、層
間絶縁膜として用いるシリコン酸化膜若しくはポリマー
等を挙げることができる。
【００８５】また、この遮蔽膜１２１は、半導体記憶装
置を形成する際の第２層目配線の一部で構成しても良
い。その場合は、第１の配線群３１等を形成した後に絶
縁膜を形成し（図示せず）、該絶縁膜上に第２層目配線
の一部からなる遮蔽膜を設ける。また、遮蔽膜１２１を
導電性材料で構成する場合は、該遮蔽膜１２１を、任意
の電位（例えば電源電位または接地電位）に固定しても
良いし、しなくても良い。
【００８６】なお、この第３の発明では、本来のスイッ
チング素子３５の配置の仕方は、特に限定されない。な
ぜなら、スイッチング素子３５の配置自体を遮蔽膜１２
１により隠すことができるので、スイッチング素子３５
の配置から、アドレス指定信号に対し第２の信号線群中
のいずれの信号線が導通状態になるかを第３者が解析し
ようとしても、困難だからである。
【００８７】従って、この第３の発明では、本来のスイ
ッチング素子３５の配置の仕方は、図１２を用いて説明
した規則的な配置であっても、また、図１を用いて説明
した不規則的な配置であっても、構わない。しかし、ア
ドレス指定信号に対し第２の信号線群中のいずれの信号
線が導通状態になるかを第３者が解析する際にそれをよ
り困難にする意味では、本来のスイッチング素子３５の
配置は、不規則的な配置とするのが良い。
【００８８】また、遮蔽膜１２１を設ける領域は、図５
の例に限られない。図５の領域よりさらに広い面積に遮
蔽膜１２１を設けても良い。例えば、アドレスデコーダ
領域の全域を遮蔽膜で覆う場合があっても良い。
【００８９】４．半導体記憶装置の発明の実施の形態 次に、半導体記憶装置の発明の実施の形態について説明
する。例えば図９を用いて説明した半導体記憶装置の行
デコーダ３０および列デコーダ５０の少なくとも一方
を、図１または図３または図５を用いて説明したアドレ
スデコーダで構成することにより、半導体記憶装置を構
成することができる。こうすると、第３者によるデータ
悪用等が従来に比べ困難な半導体記憶装置が実現出来
る。
【００９０】ただし、図９を用いて説明した半導体記憶
装置の行デコーダ３０をこの出願の各発明のアドレスデ
コーダに代える場合は、：図１０を用いて説明した行
デコーダ３０のスイッチング素子３５の配置を、第１の
発明の思想に従い変更したアドレスデコーダ、または、
：図１０を用いて説明した行デコーダ３０のスイッチ
ング素子マトリクス中に第２の発明の思想に従い常時導
通型のスイッチング素子を設けたアドレスデコーダ、ま
たは、：図１０を用いて説明した行デコーダ３０に第
３の発明の思想に従い遮蔽膜を設けたアドレスデコー
ダ、または、：これら〜の２以上を組み合わせた
アドレスデコーダを用いる。
【００９１】５．論理積回路（論理和回路）を具えた半
導体装置の発明の実施の形態 図６は、論理積回路（ここではＮＡＮＤ回路）２００を
具えた半導体装置の発明についての実施の形態を説明す
る図である。特に、図６（Ａ）は、この発明に係る論理
積回路２００に着目した回路図、図６（Ｂ）は、該論理
積回路２００の実際の構造を示す平面図、図６（Ｃ）は
図６（Ｂ）のＩ−Ｉ線に添った断面図である。ただし、
断面図は切り口に着目して示してある。なお、図６
（Ｂ）、（Ｃ）において、２２１は半導体基板としての
シリコン基板、２２３はソース・ドレイン領域としての
不純物拡散領域、２２５はゲート絶縁膜、２２７は層間
絶縁膜、２２７ａはコンタクトホール、２２９は第１層
目配線、２３１はデプレッション型のトランジスタ２０
７，２０９にそれぞれ形成されたチャネルをそれぞれ示
す。
【００９２】この論理積回路２００は、２個のエンハン
スメント型のＮチャネル電界効果トランジスタ２０１お
よび２０３を直列に接続したスイッチング素子列２０５
と、該スイッチング素子列２０５に直列に接続された２
個のデプレッション型の電界効果トランジスタ２０７お
よび２０９と、これらトランジスタ２０１、２０３、２
０７、２０９からなる直列回路の出力ノードを電源にプ
ルアップするプルアップ抵抗２１１とで構成してある。
【００９３】なお、このプルアップ抵抗や後に説明する
プルダウン抵抗は、例えば半導体基板に形成された不純
物拡散層からなる抵抗器、または、電界効果トランジス
タのゲート電極とソース電極（またはドレイン電極）と
を接続して構成される抵抗器等、任意好適な抵抗器で構
成することができる（後のインバータ回路を含む半導体
装置の発明において同じ。）。
【００９４】このトランジスタの直列回路２０５とプル
アップ抵抗２１１との接続点を、この論理積回路２００
の出力端子Ｅとし、各トランジスタ２０１、２０３、２
０７、２０９の制御信号入力端子（ゲート電極）Ａ〜Ｄ
は、この論理積回路２００の入力端子としてある。ただ
し、入力端子Ａ〜Ｄのうち、論理動作に寄与する入力端
子は、この例の場合は、入力端子ＡおよびＤのみであ
る。なぜなら、入力端子Ｂを持つトランジスタおよび入
力端子Ｃを持つトランジスタは、いずれも常時導通状態
でありダミートランジスタだからである。
【００９５】従って、この論理積回路２００は、見かけ
上は４入力のＮＡＮＤ回路であるが、実際は２入力のＮ
ＡＮＤ回路になる。
【００９６】しかし、この論理積回路２００を第３者が
視覚的に観察した場合、図６（Ｂ）に示したように、入
力端子として４本のゲート電極を認識する。しかも、ト
ランジスタ２０７、２０９それぞれがデプレッション型
であることは、視覚的には第３者は分からない。そのた
め、第３者は、この論理積回路２００を、４入力の論理
積回路と認識する。したがって、第３者に当該半導体装
置を誤認識させることができるので、第３者の半導体装
置の例えば模倣などを行ないにくくできる。
【００９７】また図７は、論理和回路（ここではＮＯＲ
回路）２５０を具えた半導体装置の発明についての実施
の形態を説明する図である。特にこの発明に係る論理和
回路２５０に着目した回路図である。
【００９８】この論理和回路２５０は、２個のエンハン
スメント型のＰチャネル電界効果トランジスタ２５１お
よび２５３を直列に接続したスイッチング素子列２５５
と、該スイッチング素子列２５５に直列に接続された２
個のデプレッション型の電界効果トランジスタ２５７お
よび２５９と、これらトランジスタ２５１、２５３、２
５７、２５９からなる直列回路の出力ノードを接地にプ
ルダウンするプルダウン抵抗２６１とで構成してある。
【００９９】このトランジスタの直列回路２５５と、プ
ルダウン抵抗２６１との接続点を、この論理和回路２５
０の出力端子Ｅとし、各トランジスタ２５１、２５３、
２５７、２５９のゲート電極Ａ〜Ｄを、この論理和回路
２５０の入力端子としてある。ただし、入力端子Ａ〜Ｄ
のうち、論理動作に寄与する入力端子は、この例の場合
は、入力端子ＡおよびＤのみである。なぜなら、入力端
子Ｂを持つトランジスタおよび入力端子Ｃを持つトラン
ジスタは、いずれも常時導通状態でありダミートランジ
スタだからである。
【０１００】従って、この論理和回路２５０は、見かけ
上は４入力のＮＯＲ回路であるが、実際は２入力のＮＯ
Ｒ回路になる。
【０１０１】しかし、この論理和回路２５０を第３者が
視覚的に観察した場合、上記の論理積回路２００の場合
と同様に、入力端子として４本のゲート電極を認識す
る。しかも、トランジスタ２５７、２５９それぞれがデ
プレッション型であることは、視覚的には第３者は分か
らない。そのため、第３者は、この論理和回路２５０
を、４入力の論理和回路と認識する。したがって、第３
者に当該半導体装置を誤認識させることができるので、
第３者の半導体装置の例えば模倣などを行ないにくくで
きる。
【０１０２】なお、この半導体装置の実施の形態では、
オン／オフ型のスイッチング素子を２個用い、かつ、常
時導通型のスイッチング素子を２個用いる例を説明し
た。しかし、オン／オフ型のスイッチング素子数は、論
理積回路、論理和回路の入力数がいくつかに応じ、もち
ろん変更する。また、常時導通型のスイッチング素子の
個数は少なくとも１個であれば、この発明の目的の範囲
で任意に変更することができる。
【０１０３】６．インバータ回路を具えた半導体装置の
発明の実施の形態 次に、インバータ回路を具えた半導体装置の実施の形態
について説明する。図８（Ａ）〜（Ｃ）それぞれは、そ
の説明図である。ただし、いずれの図も半導体装置内に
含まれるインバータ回路に着目した図である。
【０１０４】先ず図８（Ａ）に示したインバータ回路３
００は、制御信号入力端子ａを有し制御信号に応じオン
／オフするスイッチング素子としてのｎチャネル電界効
果トランジスタ３０１と、このトランジスタ３０１の出
力ノードを電源にプルアップするプルアップ抵抗３０３
と、このトランジスタ３０１に直列に接続され制御端子
ｂを有した常時導通型のスイッチング素子としてのデプ
レッション型電界効果トランジスタ３０５とを具える。
【０１０５】なお、図８（Ａ）の例ではトランジスタ３
０５をトランジスタ３０１と接地との間に設けている
が、例えば、トランジスタ３０５をトランジスタ３０１
と抵抗３０３との間に設けても良い。
【０１０６】この図８（Ａ）に示したインバータ回路３
００の場合、みかけ上は入力端子ａ，ｂを有した２入力
の論理積回路であるが、トランジスタ３０５がデプレッ
ション型であるので、実際はインバータ回路になる。
【０１０７】しかし、このインバータ回路３００を第３
者が視覚的に観察した場合、入力端子として２本のゲー
ト電極ａ，ｂを認識する。しかも、トランジスタ３０５
がデプレッション型であることは、視覚的には第３者は
分からない。そのため、第３者は、このインバータ回路
３００を、２入力の論理積回路と認識する。したがっ
て、第３者に当該半導体装置を誤認識させることができ
るので、第３者の半導体装置の例えば模倣などを行ない
にくくできる。
【０１０８】次に図８（Ｂ）に示したインバータ回路３
１０は、制御信号入力端子ａを有し制御信号に応じオン
／オフするスイッチング素子としてのｐチャネル電界効
果トランジスタ３１１と、このトランジスタ３１１の出
力ノードを接地にプルダウンするプルダウン抵抗３１３
と、このトランジスタ３１１に直列に接続され制御端子
ｂを有した常時導通型のスイッチング素子としてのデプ
レッション型電界効果トランジスタ３１５とを具える。
【０１０９】なお、図８（Ｂ）の例ではトランジスタ３
１５をトランジスタ３１１と抵抗３１３との間に設けて
いるが、例えば、トランジスタ３１５をトランジスタ３
１１と電源との間に設けても良い。
【０１１０】この図８（Ｂ）に示したインバータ回路３
１０の場合、みかけ上は入力端子ａ，ｂを有した２入力
の論理和回路であるが、トランジスタ３１５がデプレッ
ション型であるので、実際はインバータ回路になる。
【０１１１】しかし、このインバータ回路３１０を第３
者が視覚的に観察した場合、入力端子として２本のゲー
ト電極ａ，ｂを認識する。しかも、トランジスタ３１５
がデプレッション型であることは、視覚的には第３者は
分からない。そのため、第３者は、このインバータ回路
３１０を、２入力の論理和回路と認識する。したがっ
て、第３者に当該半導体装置を誤認識させることができ
るので、第３者の半導体装置の例えば模倣などを行ない
にくくできる。
【０１１２】次に、図８（Ｃ）に示したインバータ回路
３２０は、ｐチャネルおよびｎチャネル電界効果トラン
ジスタ３２１、３２３を直列に接続した直列回路３２５
と、この直列回路３２５に直列に接続され制御端子ｂを
有したデプレッション型の電界効果トランジスタ３２７
とを具える。ただし、ｐチャネルおよびｎチャネル電界
効果トランジスタ３２１、３２３のゲート電極同士を接
続しそこを入力端子ａとしてある。
【０１１３】この図８（Ｃ）に示したインバータ回路３
２０の場合、みかけ上は入力端子ａ，ｂを有した２入力
の論理回路であるが、トランジスタ３２７がデプレッシ
ョン型であるので、実際はインバータ回路になる。
【０１１４】しかし、このインバータ回路３２０を第３
者が視覚的に観察した場合、入力端子として２本のゲー
ト電極ａ，ｂを認識する。しかも、トランジスタ３２７
がデプレッション型であることは、視覚的には第３者は
分からない。そのため、第３者は、このインバータ回路
３２０をインバータ回路となかなか認識しずらい。した
がって、第３者に当該半導体装置を誤認識させることが
できるので、第３者の半導体装置の例えば模倣などを行
ないにくくできる。
【０１１５】なお、上述のインバータ回路を含む発明の
それぞれの実施の形態では、常時導通型のスイッチング
素子を１個設ける例を説明したが、常時導通型のスイッ
チング素子を２個以上設ける場合があってももちろん良
い。
【０１１６】
【発明の効果】上述した説明から明らかなように、この
出願のアドレスデコーダの各発明によれば、アドレス指
定信号ｍ（ただしｍは０〜ｎ）が入力される第１の信号
線群と、該第１の信号線群に交差していて０〜ｎ番の信
号線で構成した第２の信号線群と、これら信号線群の交
差点のうち所定の複数の交差点付近にそれぞれ設けられ
た所定のスイッチング素子とを具える。
【０１１７】然も、アドレスデコーダの第１の発明で
は、少なくとも２種のアドレス指定信号ｍに対しては前
記０〜ｎ番の信号線のうちのｍ番以外の信号線の１つが
導通状態になるように、前記所定の交差点を決めてあ
る。
【０１１８】また、アドレスデコーダの第２の発明で
は、前記所定の交差点以外の交差点の全部または一部付
近に、常時導通型のスイッチング素子を設けてある。
【０１１９】また、アドレスデコーダの第３の発明で
は、前記各スイッチング素子の制御信号入力端子と前記
第１の信号線群との接続関係が視覚的に確認されるのを
防止する遮蔽膜を設けてある。
【０１２０】そのため、上記のアドレスデコーダの第１
および第２の発明では、スイッチング素子の配置が、図
９や図１２を用い説明した従来のアドレスデコーダに比
べ、不規則になる。また、アドレスデコーダの第３の発
明では、スイッチング素子の配置自体を視覚的に隠すこ
とができる。これらのことから、アドレスデコーダの第
１〜第３の発明によれば、スイッチング素子の配置か
ら、アドレス指定信号に対し第２の信号線群中のいずれ
の信号線が第１の状態になるかを第３者が解析しようと
しても、それを従来に比べて行ないにくくできる。した
がって、第３者による半導体記憶装置の解析やメモリセ
ルアレイ（典型的にはＲＯＭ）内のデータの解析を行な
いにくく出来るので、従来に比べ秘密保護（セキュリテ
ィ）機能が高まる。
【０１２１】また、この出願の半導体記憶装置の発明に
よれば、列デコーダおよび行デコーダの少なくとも一方
を、この出願の発明のアドレスデコーダで構成したた
め、第３者による半導体記憶装置の解析やメモリセルア
レイ（典型的にはＲＯＭ）内のデータの解析が行ないに
くい半導体記憶装置が実現できる。
【０１２２】また、この出願の論理積回路を含む半導体
装置および論理和回路を含む半導体装置それぞれの発明
によれば、オン／オフ型の本来のスイッチング素子をｎ
個直列接続したスイッチング素子列に、常時導通型のス
イッチング素子をさらに直列接続することで、見かけ
上、ｎ＋α（αは１以上の整数）の論理積回路（論理和
回路）を具えた半導体装置が実現される。したがって、
実際はｎ入力（ｎは２以上の整数）の論理積回路または
論理和回路であるにもかかわらず、視覚上では、ｎ＋α
入力（αは１以上の整数）の論理積回路または論理和回
路として第３者に認識させることができる。したがっ
て、第３者による半導体装置の模倣等をしにくくでき
る。
【０１２３】また、この出願のインバータ回路を含む半
導体装置の発明によれば、制御信号によりオン／オフす
るスイッチング素子に、常時導通型のスイッチング素子
をさらに直列接続することで、インバータ回路と認識さ
れにくいインバータ回路を含む半導体装置が実現され
る。したがって、第３者による半導体装置の模倣等をし
にくくできる。
【図面の簡単な説明】
【図１】アドレスデコーダの第１の発明の実施の形態の
説明図（その１）であり、該アドレスデコーダの回路図
である。
【図２】アドレスデコーダの第１の発明の実施の形態の
説明図（その２）であり、特に（Ａ）図は、図１の一部
分Ｑ１の実際の構造を説明する平面図、（Ｂ）図は、
（Ａ）図のＩ−Ｉ線に沿って切った断面図である。
【図３】アドレスデコーダの第２の発明の実施の形態の
説明図（その１）であり、該アドレスデコーダの回路図
である。
【図４】アドレスデコーダの第２の発明の実施の形態の
説明図（その２）であり、特に（Ａ）図は、図３の一部
分Ｑ２の実際の構造を説明する平面図、（Ｂ）図は、
（Ａ）図のＩ−Ｉ線に沿って切った断面図である。
【図５】アドレスデコーダの第３の発明の実施の形態の
説明図であり、特に（Ａ）図は該アドレスデコーダの一
部分の実際の構造を説明する平面図、（Ｂ）図は、
（Ａ）図のＩ−Ｉ線に沿って切った断面図である。
【図６】論理積回路を含む半導体装置の説明図であり、
特に（Ａ）図は論理積回路に着目した回路図、（Ｂ）図
は、（Ａ）図の部分の実際の構造を説明する平面図、
（Ｃ）図は、（Ｂ）図のＩ−Ｉ線に沿って切った断面図
である。
【図７】論理和回路を含む半導体装置の説明図であっ
て、論理和回路に着目した回路図である。
【図８】インバータ回路を含む半導体装置の説明図であ
って、インバータ回路に着目した回路図である。
【図９】従来技術および課題の説明図（その１）であ
り、特に半導体記憶装置の一構成例を説明する図であ
る。
【図１０】従来技術および課題の説明図（その２）であ
り、特に従来の行デコーダ３０の構成を説明する図であ
る。
【図１１】従来技術および課題の説明図（その３）であ
り、特に（Ａ）図は、図９の一部分Ｑの実際の構造を説
明する平面図、（Ｂ）図は、（Ａ）図のＩ−Ｉ線に沿っ
て切った断面図である。
【図１２】従来技術および課題の説明図（その４）であ
り、特に従来の列デコーダ５０の構成を説明する図であ
る。
【符号の説明】
３１：第１の信号線群 ３１0 〜３１5 ：第１の信号線 ３３：第２の信号線群 ３３0 〜３３7 ：第２の信号線 Ｐ：交差点 ３５：スイッチング素子 ３５ａ：制御信号入力端子 ３５ｂ：ゲート絶縁膜 ４１0 〜４１5 ：入力論理調整用インバータ ４１：半導体基板 ４３：不純物拡散領域 ４５：層間絶縁膜 ４５ａ：コンタクトホール １００：第１の発明の実施の形態のアドレスデコーダ １１０：第２の発明の実施の形態のアドレスデコーダ １１１：常時導通型のスイッシング素子 １１１ａ：チャネル １２０：第３の発明の実施の形態のアドレスデコーダ １２１：遮蔽膜 ２００：論理積回路（ここではＮＡＮＤ回路） ２０１，２０３：オン／オフ型のスイッチング素子 ２０５：スイッチング素子列 ２０７，２０９：常時導通型のスイッチング素子 ２１１：プルアップ抵抗 ２２１：半導体基板 ２２３：不純物拡散領域 ２２５：ゲート絶縁膜 ２２７：層間絶縁膜 ２２７ａ：コンタクトホール ２２９：第１層目配線 ２５０：論理和回路（ここではＮＯＲ回路） ２５１，２５３：オン／オフ型のスイッチング素子 ２５５：スイッチング素子列 ２５７，２５９：常時導通型のスイッチング素子 ２６１：プルダウン抵抗 ３００，３１０，３２０：インバータ回路 ３０１，３１１：制御信号によりオン／オフするスイッ
チング素子 ３０３：プルアップ抵抗 ３１３：プルダウン抵抗 ３２１：ｐチャネル電界効果トランジスタ ３２３：ｎチャネル電界効果トランジスタ ３２５：直列回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/177

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 アドレス指定信号ｍ（ただしｍは０〜
    ｎ）が入力される第１の信号線群と、該第１の信号線群
    に交差していて０〜ｎ番の信号線で構成した第２の信号
    線群と、これら第１および第２の信号線群の交差点のう
    ち所定の複数の交差点付近にそれぞれ設けられたスイッ
    チング素子であって、第１の信号線に接続された制御信
    号入力端子を有し、かつ、該素子自体は第２の信号線に
    直列に接続されているスイッチング素子とを具え、前記
    アドレス指定信号ｍに応じて前記各スイッチング素子が
    オンまたはオフして前記第２の信号線群のうちのいずれ
    か１つの信号線を第１の状態にするアドレスデコーダに
    おいて、 少なくとも２種のアドレス指定信号ｍに対しては前記０
    〜ｎ番の信号線のうちのｍ番以外の信号線が選択的に第
    １の状態になるように、前記所定の交差点を決めてある
    ことを特徴とするアドレスデコーダ。
  2. 【請求項２】 請求項１に記載のアドレスデコーダにお
    いて、 前記アドレス指定信号ｍに対していずれの場合も、前記
    ０〜ｎ番の信号線のうちのｍ番以外の信号線が選択的に
    第１の状態になるように、前記所定の交差点を決めてあ
    ることを特徴とするアドレスデコーダ。
  3. 【請求項３】 アドレス指定信号ｍ（ただしｍは０〜
    ｎ）が入力される第１の信号線群と、該第１の信号線群
    に交差していて０〜ｎ番の信号線で構成した第２の信号
    線群と、これら第１および第２の信号線群の交差点のう
    ち所定の複数の交差点付近にそれぞれ設けられたスイッ
    チング素子であって、第１の信号線に接続された制御信
    号入力端子を有し、かつ、該素子自身は第２の信号線に
    直列に接続されているスイッチング素子とを具え、前記
    アドレス指定信号ｍに応じて前記各スイッチング素子が
    オンまたはオフして前記第２の信号線群のうちのいずれ
    か１つの信号線を第１の状態にするアドレスデコーダに
    おいて、 前記所定の交差点以外の交差点の全部または一部付近
    に、常時導通型のスイッチング素子であってその制御信
    号入力端子が第１の信号線に接続されていて、該素子自
    体は第２の信号線に直列に接続されている常時導通型の
    スイッチング素子を具えたことを特徴とするアドレスデ
    コーダ。
  4. 【請求項４】 請求項３に記載のアドレスデコーダにお
    いて、 前記所定の交差点以外の交差点の全部付近に、前記常時
    導通型のスイッチング素子をそれぞれ具えたことを特徴
    とするアドレスデコーダ。
  5. 【請求項５】 請求項３に記載のアドレスデコーダにお
    いて、 前記所定の交差点付近に設ける各スイッチング素子それ
    ぞれを、エンハンスメント型の電界効果トランジスタと
    し、 前記常時導通型のスイッチング素子それぞれを、デプレ
    ッション型の電界効果トランジスタとしてあることを特
    徴とするアドレスデコーダ。
  6. 【請求項６】 アドレス指定信号ｍ（ただしｍは０〜
    ｎ）が入力される第１の信号線群と、該第１の信号線群
    に交差していて０〜ｎ番の信号線で構成した第２の信号
    線群と、これら第１および第２の信号線群の交差点のう
    ち所定の複数の交差点付近にそれぞれ設けられたスイッ
    チング素子であって、第１の信号線に接続された制御信
    号入力端子を有し、かつ、該素子自身は第２の信号線に
    直列に接続されているスイッチング素子とを具え、前記
    アドレス指定信号ｍに応じて前記各スイッチング素子が
    オンまたはオフして前記第２の信号線群のうちのいずれ
    か１つの信号線を第１の状態にするアドレスデコーダに
    おいて、 前記各スイッチング素子の制御信号入力端子と前記第１
    の信号線群との接続関係が視覚的に確認されるのを防止
    する遮蔽膜を具えたことを特徴とするアドレスデコー
    ダ。
  7. 【請求項７】 請求項１に記載のアドレスデコーダにお
    いて、 請求項３に記載の常時導通型のスイッチング素子を具え
    たことを特徴とするアドレスデコーダ。
  8. 【請求項８】 請求項１に記載のアドレスデコーダにお
    いて、 請求項６に記載の遮蔽膜を具えたことを特徴とするアド
    レスデコーダ。
  9. 【請求項９】 請求項１に記載のアドレスデコーダにお
    いて、 請求項３に記載の常時導通型のスイッチング素子と、請
    求項６に記載の遮蔽膜とを具えたことを特徴とするアド
    レスデコーダ。
  10. 【請求項１０】 請求項３に記載のアドレスデコーダに
    おいて、請求項６に記載の遮蔽膜を具えたことを特徴と
    するアドレスデコーダ。
  11. 【請求項１１】 請求項１、３または６に記載のアドレ
    スデコーダにおいて、 前記第１の状態が導通状態であることを特徴とするアド
    レスデコーダ。
  12. 【請求項１２】 メモリセルアレイと、これに接続され
    る行デコーダおよび列デコーダとを具える半導体記憶装
    置において、 行デコーダおよび列デコーダの少なくとも一方として、
    請求項１〜１１のいずれか１項に記載のアドレスデコー
    ダを具えたことを特徴とする半導体記憶装置。
  13. 【請求項１３】 制御信号入力端子を有し該端子に入力
    される信号に応じオン／オフするスイッチング素子を少
    なくとも２個直列に接続したスイッチング素子列と、該
    スイッチング素子列の出力ノードを電源にプルアップす
    るプルアップ抵抗とを具えた論理積回路を含む半導体装
    置において、 前記論理積回路は、制御信号入力端子を有し前記スイッ
    チング素子列に直列に接続された少なくとも１個の常時
    導通型のスイッチング素子を含むことを特徴とするを半
    導体装置。
  14. 【請求項１４】 制御信号入力端子を有し該端子に入力
    される信号に応じオン／オフするスイッチング素子を少
    なくとも２個直列に接続したスイッチング素子列と、該
    スイッチング素子列の出力ノードを接地にプルダウンす
    るプルダウン抵抗とを具えた論理和回路を含む半導体装
    置において、 前記論理和回路は、制御信号入力端子を有し前記スイッ
    チング素子列に直列に接続された少なくとも１個の常時
    導通型のスイッチング素子を含むことを特徴とする半導
    体装置。
  15. 【請求項１５】 請求項１３または１４に記載の半導体
    装置において、 前記スイッチング素子列を構成する各スイッチング素子
    を、エンハンスメント型の電界効果トランジスタとし、 前記常時導通型のスイッチング素子をデプレッション型
    の電界トランジスタとしてあることを特徴とする半導体
    装置。
  16. 【請求項１６】 制御信号入力端子を有し該端子に入力
    される信号に応じオン／オフするスイッチング素子と、
    該スイッチング素子の出力ノードを電源にプルアップす
    るプルアップ抵抗または接地にプルダウンするプルダウ
    ン抵抗とを具えたインバータ回路を含む半導体装置にお
    いて、 前記インバータ回路は、制御信号入力端子を有しかつ前
    記スイッチング素子に直列接続された少なくとも１個の
    常時導通型のスイッチング素子を含むことを特徴とする
    半導体装置。
  17. 【請求項１７】 請求項１６に記載の半導体装置におい
    て、 前記オン／オフするスイッチング素子をエンハンスメン
    ト型の電界効果トランジスタとし、 前記常時導通型のスイッチング素子をデプレッション型
    の電界効果トランジスタとしてあることを特徴とする半
    導体装置。
  18. 【請求項１８】 ｐチャネルおよびｎチャネルの電界効
    果トランジスタの直列回路を具えたＣＭＯＳインバータ
    を含む半導体装置において、 前記ＣＭＯＳインバータは、前記直列回路に直列に接続
    された少なくとも１個のエンハンスメント型の電界効果
    トランジスタを含むことを特徴とする半導体装置。
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