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KR100311973B1 - 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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KR100311973B1
KR100311973B1 KR1019990018503A KR19990018503A KR100311973B1 KR 100311973 B1 KR100311973 B1 KR 100311973B1 KR 1019990018503 A KR1019990018503 A KR 1019990018503A KR 19990018503 A KR19990018503 A KR 19990018503A KR 100311973 B1 KR100311973 B1 KR 100311973B1
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KR
South Korea
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power supply
supply voltage
output terminal
pull
backflow prevention
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KR1019990018503A
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Inventor
김석산
유학수
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윤종용
삼성전자 주식회사
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Publication date
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Abstract

본 발명은 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치를 공개한다. 그 회로는 적어도 하나이상의 입력신호에 응답하여 출력단자를 풀업하기 위한 풀업 트랜지스터와 출력단자를 풀다운하기 위한 풀다운 트랜지스터를 구비한 논리 게이트, 제1전원전압과 풀업 트랜지스터사이에 연결되어 풀업 트랜지스터로부터 제1전원전압으로의 전류 역류를 방지하기 위한 전류 역류 방지회로, 전류 역류 방지회로에 병렬로 연결되고 출력단자로부터의 신호에 응답하여 전류 역류 방지회로와 풀업 트랜지스터의 공통점을 제1전원전압으로 프리차지하기 위한 프리차지회로, 및 제2전원전압과 출력단자사이에 연결되고 제1전원전압이 제2전원전압보다 큰 경우에 제1전원전압에 응답하여 오프되어 출력단자로부터 상기 제2전원전압으로의 전류 역류를 방지하고 제1전원전압이 제2전원전압보다 작은 경우에는 적어도 하나이상의 입력신호에 응답하여 온되어 출력단자를 제2전원전압으로 승압하기 위한 전류 역류 방지 및 승압회로로 구성되어 있다. 따라서, 인버터, NAND게이트, NOR게이트 등의 논리 게이트에 간단한 회로를 추가함에 의해서 레벨을 쉬프트할 수 있다.

Description

로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치 {Logic interface circuit and semiconductor memory device using this circuit}
본 발명은 인터페이스 회로에 관한 것으로, 특히 인버터, NAND게이트, NOR게이트 등의 논리 게이트를 이용하여 레벨을 변환할 수 있는 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
일반적으로, 입력신호의 레벨을 변환하여 출력하기 위하여 레벨 쉬프터를 이용한다. 즉, 레벨 쉬프터는 CMOS레벨의 신호를 TTL레벨의 신호로 변환하여 출력하거나, TTL레벨의 신호를 CMOS레벨의 신호로 변환하여 출력하는 회로이다.
이와같은 레벨 쉬프터는 하나의 칩내에 두 개의 기능 블록들의 전원전압이 서로 상이한 경우에 이들 기능 블록들사이의 인터페이스를 위하여도 사용된다. 그런데, 일반적인 레벨 쉬프터는 그 구성이 복잡하기 때문에 칩의 면적을 증가하게 된다.
예를 들어 설명하면, 반도체 메모리 장치는 여러개의 기능 블록들을 구비하고 있다. 그런데, 이들 기능 블록들사이의 전원전압 레벨을 서로 다르게하여 속도를 개선하고자 할 때, 전원전압 레벨이 서로 상이한 기능 블록들사이에 레벨 쉬프터를 추가하여야 한다. 즉, 반도체 메모리 장치 내부의 전원전압으로 두 개이상의 전원전압을 사용하는 경우에 전원전압이 서로 상이한 기능 블록들사이의 인터페이스를 위하여 레벨 쉬프터를 추가하여야 한다.
그런데, 이와같이 레벨 쉬프터를 칩내에 추가하게 되면 반도체 메모리 장치의 회로 구성이 복잡하게 되고 칩 면적이 증가하게 된다.
따라서, 본 발명에서는 레벨 쉬프터를 추가하지 않고 칩 내부의 기능 블록들의 출력단의 인버터, NAND게이트, NOR게이트 등의 논리 게이트를 이용하여 레벨을 변환할 수 있는 로직 인터페이스 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 로직 인터페이스 회로를이용한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 로직 인터페이스 회로는 적어도 하나이상의 입력신호에 응답하여 출력단자를 풀업하기 위한 풀업 수단과 상기 출력단자를 풀다운하기 위한 풀다운 수단을 구비한 논리 게이트 수단, 제1전원전압과 상기 풀업 수단사이에 연결되어 상기 풀업 수단으로부터 상기 제1전원전압으로의 전류 역류를 방지하기 위한 전류 역류 방지수단, 상기 전류 역류 방지수단에 병렬로 연결되고 상기 출력단자로부터의 신호에 응답하여 상기 전류 역류 방지수단과 상기 풀업 수단의 공통점을 상기 제1전원전압으로 프리차지하기 위한 프리차지수단, 및 제2전원전압과 상기 출력단자사이에 연결되고 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압에 응답하여 오프되어 상기 출력단자로부터 상기 제2전원전압으로의 전류 역류를 방지하고 상기 제1전원전압이 상기 제2전원전압보다 작은 경우에는 상기 적어도 하나이상의 입력신호에 응답하여 온되어 상기 출력단자를 상기 제2전원전압으로 승압하기 위한 전류 역류 방지 및 승압수단을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 로직 인터페이스 회로를 이용한 반도체 메모리 장치는 복수개의 기능 블록들, 및 복수개의 메모리 셀 어레이 블록들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 기능 블록들로 인가되는 전원전압이 서로 상이한 경우에 상기 복수개의 기능 블록들중에 제1전원전압으로 동작하는 기능블럭들과 제2전원전압으로 동작하는 기능블럭들사이에 로직 인터페이스 회로들을 각각 구비하는 것을 특징으로 한다.
도1은 본 발명의 인버터 로직 인터페이스 회로의 실시예의 회로도이다.
도2는 본 발명의 NAND게이트 로직 인터페이스 회로의 실시예의 회로도이다.
도3은 본 발명의 NOR게이트 로직 인터페이스 회로의 실시예의 회로도이다.
도4는 본 발명의 로직 인터페이스 회로의 적용하기 위한 일반적인 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도5는 도4에 나타낸 일반적인 반도체 메모리 장치의 데이터 출력버퍼의 실시예의 구성을 나타내는 것이다.
도6은 본 발명의 NAND게이트 로직 인터페이스 회로를 적용한 데이터 출력버퍼의 구성을 나타내는 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 본 발명의 인버터 로직 인터페이스 회로의 실시예의 회로도로서, PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)로 구성된 인버터(I1), 기능 블록(10), 신호(INTER) 및 인버터(I2)에 의해서 신호(INTER)를 반전한 신호에 응답하여 신호들(C1, C2)을 발생하기 위한 CMOS전송 게이트들(T1, T2, T3, T4)로 구성된 제어부(20), NMOS트랜지스터(N2), 및 PMOS트랜지스터들(P2, P3)로 구성되어 있다.
즉, 도1에 나타낸 로직 인터페이스 회로는 기능 블록의 출력단이 인버터(I1)로 구성되고, 전원전압(VDD1)에 의해서 동작하는 경우에 전원전압(VDD2)에 의해서 동작하는 기능 블록(10)과의 인터페이스를 위하여 NMOS트랜지스터(N2), PMOS트랜지스터들(P2, P3), 및 제어부(20)를 추가하여 구성되어 있다.
도1에 나타낸 회로를 구성하는 각각의 구성 요소의 기능을 설명하면 다음과 같다.
인버터(I1)는 입력신호(IN1)를 반전하여 출력한다. NMOS트랜지스터(N2)는 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에 PMOS트랜지스터(P1)의 드레인으로부터 NMOS트랜지스터(N2)의 소스로의 전류 역류를 방지한다. PMOS트랜지스터(P2)는 PMOS트랜지스터(P1)의 드레인에 걸린 '로우'레벨의 전압에 응답하여 NMOS트랜지스터(N2)의 소스가 전원전압(VDD1)에서 NMOS트랜지스터(N2)의 문턱전압을 뺀 전압으로 된 것을 전원전압(VDD1)으로 프리차지한다. PMOS트랜지스터(P3)는 PMOS트랜지스터들(P1, P2), 및 NMOS트랜지스터들(N1, N2)보다 크기가 작은 트랜지스터로 구성되어 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에 '로우'레벨의 입력신호(IN)에 응답하여 PMOS트랜지스터(P3)의 드레인 전압을 전원전압(VDD1)에서 NMOS트랜지스터(N2)의 문턱전압을 뺀 전압에서 전원전압(VDD2)으로 승압하고, 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 전원전압(VDD1)에 응답하여 PMOS트랜지스터(P3)의 드레인으로부터 PMOS트랜지스터(P3)의 소스로 전류 역류를 방지한다. 제어부(20)는 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 '하이'레벨의 신호(INTER)에 응답하여 CMOS전송 게이트들(T1, T3)을 온하여 PMOS트랜지스터(P3)의 게이트로 전원전압(VDD1)을 인가하고, PMOS트랜지스터들(P1, P2, P3)의 기판으로 전원전압(VDD1)을 인가한다. 그리고, 전원전압(VDD1)이 전원전압(VDD2)보다 작은 경우에는 '로우'레벨의 신호(INTER)에 응답하여 CMOS전송 게이트들(T2, T4)을 온하여 PMOS트랜지스터(P3)의 게이트로 입력신호(IN)를 인가하고, PMOS트랜지스터들(P1, P2, P3)의 기판으로 전원전압(VDD2)을 인가한다. 즉, PMOS트랜지스터들(P1, P2, P3)의 기판에는 두 개의 전원전압중 큰 전압을 인가한다. 이와같이 PMOS트랜지스터들(P1, P2, P3)의 기판에 큰 전압을 인가하는 이유는 PMOS트랜지스터들이 오프되어 있을 경우에 PMOS트랜지스터들의 기판전압을 PMOS트랜지스터들의 소스 또는 드레인에 걸리는 전압중의 큰 전압을 인가함으로써 PMOS트랜지스터들의 드레인으로부터 기판 및 기판으로부터 소스로의 역전류를 방지할 수 있기 때문이다.
상술한 바와 같이 구성된 인버터 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
먼저, 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 '하이'레벨의 신호(INTER)가 인가되어 CMOS전송 게이트들(T1, T3)이 온되어 PMOS트랜지스터(P3)의 게이트 및 PMOS트랜지스터들(P1, P2, P3)의 기판으로 전원전압(VDD1)레벨의 신호들(C1, C2)이 인가된다.
이때, 입력신호(IN)의 변화에 따른 인버터 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
입력신호(IN)가 '하이'레벨이면, NMOS트랜지스터(N1)가 온되어 출력신호(OUT)는 접지전압으로 풀다운된다. 그래서, 기능 블록(10)으로 접지전압을 출력한다. 그러면, PMOS트랜지스터(P2)가 온되어 PMOS트랜지스터(P1)의 소스는 전원전압(VDD1)에서 NMOS트랜지스터(N2)의 문턱전압을 뺀 전압에서 전원전압(VDD1)으로 프리차지된다.
그리고, 입력신호(IN)가 '로우'레벨이면, PMOS트랜지스터(P1)가 온되어 출력신호(OUT)는 전원전압(VDD1)으로 풀업된다. 그리고, PMOS트랜지스터(P2)는 오프되고, PMOS트랜지스터(P3)는 출력신호(OUT)의 레벨인 전원전압(VDD1)에서 전원전압(VDD2)으로의 전류 역류를 방지한다. 즉, 기능 블록(10)으로 전원전압(VDD1)이 인가된다.
다음으로, 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에는 '로우'레벨의 신호(INTER)가 인가되어 CMOS전송 게이트들(T2, T4)이 온되어 PMOS트랜지스터(P3)의 게이트로 입력신호(IN)레벨의 신호(C1)가 인가되고, PMOS트랜지스터들(P1, P2, P3)의 기판으로 전원전압(VDD2)레벨의 신호(C2)이 인가된다.
이때, 입력신호(IN)의 변화에 따른 인버터 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
입력신호(IN)가 '하이'레벨이면, NMOS트랜지스터(N1)가 온되어 출력신호(OUT)는 접지전압으로 풀다운된다. 그래서, 기능 블록(10)으로 접지전압을 출력한다. 그러면, PMOS트랜지스터(P2)가 온되어 PMOS트랜지스터(P1)의 소스는 전원전압(VDD1)에서 NMOS트랜지스터(N2)의 문턱전압을 뺀 전압에서 전원전압(VDD1)으로 프리차지된다.
그리고, 입력신호(IN)가 '로우'레벨이면, PMOS트랜지스터(P1)가 온되어 출력신호(OUT)는 전원전압(VDD1)으로 풀업된다. 그리고, PMOS트랜지스터(P2)는 오프되고, PMOS트랜지스터(P3)는 입력신호(IN1)에 응답하여 온되어 출력신호(OUT)의 레벨을 전원전압(VDD2)으로 풀업한다. 즉, 기능 블록(10)으로 전원전압(VDD2)이 인가된다.
즉, 인버터 로직 인터페이스 회로는 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 기능 블록(10)으로 전원전압(VDD1)과 접지전압 레벨의 신호를 인가하고, 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에는 기능 블록(10)으로 전원전압(VDD2)과 접지전압 레벨의 신호를 인가한다.
도2는 본 발명의 NAND게이트 로직 인터페이스 회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2)와 NMOS트랜지스터들(N1, N2)로 구성된 NAND게이트(NA), 기능 블록(10), 신호(INTER) 및 인버터(I1)에 의해서 신호(INTER)를 반전한 신호에 응답하여 신호들(D1, D2, D3)을 발생하기 위한 CMOS전송 게이트들(T1, T2, T3, T4,T5, T6)로 구성된 제어부(30), NMOS트랜지스터들(N3), 및 PMOS트랜지스터들(P3, P4, P5)로 구성되어 있다.
즉, 도2에 나타낸 로직 인터페이스 회로는 기능 블록의 출력단이 NAND게이트(NA)로 구성되고, 전원전압(VDD1)에 의해서 동작하는 경우에 전원전압(VDD2)에 의해서 동작하는 기능 블록(10)과의 인터페이스를 위하여 NMOS트랜지스터(N3), PMOS트랜지스터들(P3, P4, P5), 및 제어부(30)를 추가하여 구성되어 있다.
도2에 나타낸 회로를 구성하는 각각의 구성 요소의 기능을 설명하면 다음과 같다.
NAND게이트(NA)는 입력신호들(IN1, IN2)을 비논리곱하여 출력신호(OUT)를 발생한다. NMOS트랜지스터(N3)는 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에 PMOS트랜지스터들(P1, P2)의 드레인으로부터 NMOS트랜지스터(N3)의 소스로의 전류 역류를 방지한다. PMOS트랜지스터(P3)는 PMOS트랜지스터(P2)의 드레인에 걸인 '로우'레벨의 전압에 응답하여 NMOS트랜지스터(N3)의 소스가 전원전압(VDD1)에서 NMOS트랜지스터(N2)의 문턱전압을 뺀 전압으로 된 것을 전원전압(VDD1)으로 프리차지한다. PMOS트랜지스터들(P4, P5)는 PMOS트랜지스터들(P1, P2, P3), 및 NMOS트랜지스터들(N1, N2, N3)보다 크기가 작은 트랜지스터로 구성되어 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에 하나이상의 '로우'레벨의 입력신호들(IN1, IN2)에 응답하여 PMOS트랜지스터(P2)의 드레인 전압을 전원전압(VDD1)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압에서 전원전압(VDD2)으로 승압하고, 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 전원전압(VDD1)에 응답하여 PMOS트랜지스터들(P4, P5)의 드레인으로부터 PMOS트랜지스터들(P4, P5)의 소스로 전류 역류를 방지한다. 제어부(30)는 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 '하이'레벨의 신호(INTER)에 응답하여 CMOS전송 게이트들(T1, T3, T5)을 온하여 PMOS트랜지스터들(P4, P5)의 게이트로 전원전압(VDD1)을 인가하고, PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판으로 전원전압(VDD1)을 인가한다. 그리고, 전원전압(VDD1)이 전원전압(VDD2)보다 작은 경우에는 '로우'레벨의 신호(INTER)에 응답하여 CMOS전송 게이트들(T2, T4, T6)을 온하여 PMOS트랜지스터들(P4, P5)의 게이트로 입력신호들(IN1, IN2)을 각각 인가하고, PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판으로 전원전압(VDD2)을 인가한다. 즉, PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판에는 두 개의 전원전압중 높은 전원전압을 인가한다. 이와같이 PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판에 큰 전압을 인가하는 이유는 PMOS트랜지스터들이 오프되어 있을 경우에 PMOS트랜지스터들의 기판전압을 PMOS트랜지스터들의 소스 또는 드레인에 걸리는 전압중의 큰 전압을 인가함으로써 PMOS트랜지스터들의 드레인으로부터 기판 및 기판으로부터 소스로의 역전류를 방지할 수 있기 때문이다.
상술한 바와 같이 구성된 NAND게이트 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
먼저, 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 '하이'레벨의 신호(INTER)가 인가되어 CMOS전송 게이트들(T1, T3, T5)이 온되어 PMOS트랜지스터들(P4, P5)의 게이트 및 PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판으로 전원전압(VDD1)레벨의 신호들(D1, D2, D3)이 인가된다.
이때, 입력신호들(IN1, IN2)의 변화에 따른 NAND게이트 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
입력신호들(IN1, IN2)이 모두 '하이'레벨이면, NMOS트랜지스터들(N1, N2)이 모두 온되어 출력신호(OUT)는 접지전압으로 풀다운된다. 그래서, 기능 블록(10)으로 접지전압을 출력한다. 그러면, PMOS트랜지스터(P3)가 온되어 PMOS트랜지스터(P1)의 소스는 전원전압(VDD1)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압에서 전원전압(VDD1)으로 프리차지된다.
그리고, 입력신호들(IN)중의 하나이상이 '로우'레벨이면, PMOS트랜지스터들(P1, P2)중의 하나이상이 온되어 출력신호(OUT)는 전원전압(VDD1)으로 풀업된다. 그리고, PMOS트랜지스터(P3)는 오프되고, PMOS트랜지스터들(P4, P5)은 출력신호(OUT)의 레벨인 전원전압(VDD1)에서 전원전압(VDD2)으로의 전류 역류를 방지한다. 즉, 기능 블록(10)으로 전원전압(VDD1)이 인가된다.
다음으로, 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에는 '로우'레벨의 신호(INTER)가 인가되어 CMOS전송 게이트들(T2, T4, T6)이 온되어 PMOS트랜지스터들(P4, P5)의 게이트로 입력신호들(IN1, IN2)의 레벨의 신호들(D1, D3)이 각각 인가되고, PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판으로 전원전압(VDD2)레벨의 신호(D2)가 인가된다.
이때, 입력신호(IN1, IN2)의 변화에 따른 NAND게이트 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
입력신호들(IN1, IN2)이 모두 '하이'레벨이면, NMOS트랜지스터들(N1, N2)이 모두 온되어 출력신호(OUT)는 접지전압으로 풀다운된다. 그래서, 기능 블록(10)으로 접지전압을 출력한다. 그러면, PMOS트랜지스터(P3)가 온되어 PMOS트랜지스터(P1)의 소스는 전원전압(VDD1)에서 NMOS트랜지스터(N2)의 문턱전압을 뺀 전압에서 전원전압(VDD1)으로 프리차지된다.
그리고, 입력신호들(IN1, IN2)중의 하나이상이 '로우'레벨이면, PMOS트랜지스터들(P1, P2)중의 하나이상이 온되어 출력신호(OUT)는 전원전압(VDD1)으로 풀업된다. 그리고, PMOS트랜지스터(P3)는 오프되고, PMOS트랜지스터들(P4, P5)은 입력신호들(IN1, IN2)에 응답하여 온되어 출력신호(OUT)의 레벨을 전원전압(VDD2)으로 풀업한다. 즉, 기능 블록(10)으로 전원전압(VDD2)이 인가된다.
즉, NAND게이트 로직 인터페이스 회로는 상술한 인버터 로직 인터페이스 회로와 마찬가지로, 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 기능 블록(10)으로 전원전압(VDD1)과 접지전압 레벨의 신호를 인가하고, 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에는 기능 블록(10)으로 전원전압(VDD2)과 접지전압 레벨의 신호를 인가한다.
도3은 본 발명의 NOR게이트 로직 인터페이스 회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)로 구성된 NOR게이트(NOR), 기능 블록(10), 신호(INTER) 및 인버터(I1)에 의해서 신호(INTER)를 반전한 신호에 응답하여 신호들(D1, D2, D3)을 발생하기 위한 CMOS전송 게이트들(T1, T2, T3, T4, T5, T6)로 구성된 제어부(30), NMOS트랜지스터들(N3), 및 PMOS트랜지스터들(P3,P4, P5)로 구성되어 있다.
즉, 도3에 나타낸 NOR게이트 로직 인터페이스 회로는 기능 블록의 출력단이 NOR게이트(NOR)로 구성되고, 전원전압(VDD1)에 의해서 동작하는 경우에 전원전압(VDD2)에 의해서 동작하는 기능 블록(10)과의 인터페이스를 위하여 NMOS트랜지스터(N3), PMOS트랜지스터들(P3, P4, P5), 및 제어부(30)를 추가하여 구성되어 있다.
도3에 나타낸 회로를 구성하는 각각의 구성 요소의 기능을 설명하면 다음과 같다.
NOR게이트(NOR)는 입력신호들(IN1, IN2)을 비논리합하여 출력신호(OUT)를 발생한다. NMOS트랜지스터(N3)는 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에 PMOS트랜지스터들(P1, P2)의 드레인으로부터 NMOS트랜지스터(N3)의 소스로의 전류 역류를 방지한다. PMOS트랜지스터(P3)는 PMOS트랜지스터(P2)의 드레인에 걸인 '로우'레벨의 전압에 응답하여 NMOS트랜지스터(N3)의 소스가 전원전압(VDD1)에서 NMOS트랜지스터(N2)의 문턱전압을 뺀 전압으로 된 것을 전원전압(VDD1)으로 프리차지한다. PMOS트랜지스터들(P4, P5)는 PMOS트랜지스터들(P1, P2, P3), 및 NMOS트랜지스터들(N1, N2, N3)보다 크기가 작은 트랜지스터로 구성되어 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에 '로우'레벨의 입력신호들(IN1, IN2)에 각각 응답하여 PMOS트랜지스터(P2)의 드레인 전압을 전원전압(VDD1)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압에서 전원전압(VDD2)으로 승압하고, 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 전원전압(VDD1)에 응답하여 PMOS트랜지스터들(P4,P5)의 드레인으로부터 PMOS트랜지스터들(P4, P5)의 소스로 전류 역류를 방지한다. 제어부(30)는 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 '하이'레벨의 신호(INTER)에 응답하여 CMOS전송 게이트들(T1, T3, T5)을 온하여 PMOS트랜지스터들(P4, P5)의 게이트로 전원전압(VDD1)을 인가하고, PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판으로 전원전압(VDD1)을 인가한다. 그리고, 전원전압(VDD1)이 전원전압(VDD2)보다 작은 경우에는 '로우'레벨의 신호(INTER)에 응답하여 CMOS전송 게이트들(T2, T4, T6)을 온하여 PMOS트랜지스터들(P4, P5)의 게이트로 입력신호들(IN1, IN2)을 각각 인가하고, PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판으로 전원전압(VDD2)을 인가한다. 즉, PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판에는 두 개의 전원전압중 높은 전원전압을 인가한다. 이와같이 PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판에 큰 전압을 인가하는 이유는 PMOS트랜지스터들이 오프되어 있을 경우에 PMOS트랜지스터들의 기판전압을 PMOS트랜지스터들의 소스 또는 드레인에 걸리는 전압중의 큰 전압을 인가함으로써 PMOS트랜지스터들의 드레인으로부터 기판 및 기판으로부터 소스로의 역전류를 방지할 수 있기 때문이다.
상술한 바와 같이 구성된 NOR게이트 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
먼저, 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 '하이'레벨의 신호(INTER)가 인가되어 CMOS전송 게이트들(T1, T3, T5)이 온되어 PMOS트랜지스터들(P4, P5)의 게이트 및 PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판으로 전원전압(VDD1)레벨의 신호들(D1, D2, D3)이 인가된다.
이때, 입력신호들(IN1, IN2)의 변화에 따른 NOR게이트 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
입력신호들(IN1, IN2)중의 하나이상이 '하이'레벨이면, NMOS트랜지스터들(N1, N2)중의 하나이상이 온되어 출력신호(OUT)는 접지전압으로 풀다운된다. 그래서, 기능 블록(10)으로 접지전압을 출력한다. 그러면, PMOS트랜지스터(P3)가 온되어 PMOS트랜지스터(P1)의 소스는 전원전압(VDD1)에서 NMOS트랜지스터(N3)의 문턱전압을 뺀 전압에서 전원전압(VDD1)으로 프리차지된다.
그리고, 입력신호들(IN1, IN2)이 모두 '로우'레벨이면, PMOS트랜지스터들(P1, P2)이 모두 온되어 PMOS트랜지스터(P1)의 드레인은 전원전압(VDD1)으로 풀업된다. 그리고, 이때, 제어부(30)로부터 전원전압(VDD1)레벨의 신호들(D1, D3)이 PMOS트랜지스터들(P4, P5)로 인가되어 PMOS트랜지스터들이 오프되어 기능블럭(10)으로 전원전압(VDD1) 레벨의 신호가 인가된다.
다음으로, 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에는 '로우'레벨의 신호(INTER)가 인가되어 CMOS전송 게이트들(T2, T4, T6)이 온되어 PMOS트랜지스터들(P4, P5)의 게이트로 입력신호들(IN1, IN2)의 레벨의 신호들(D1, D3)이 각각 인가되고, PMOS트랜지스터들(P1, P2, P3, P4, P5)의 기판으로 전원전압(VDD2)레벨의 신호(D2)가 인가된다.
이때, 입력신호(IN1, IN2)의 변화에 따른 NOR게이트 로직 인터페이스 회로의 동작을 설명하면 다음과 같다.
입력신호들(IN1, IN2)중의 하나이상이 '하이'레벨이면, NMOS트랜지스터들(N1, N2)중의 하나가 온되어 출력신호(OUT)는 접지전압으로 풀다운된다. 그래서, 기능 블록(10)으로 접지전압을 출력한다. 그러면, PMOS트랜지스터(P3)가 온되어 PMOS트랜지스터(P1)의 소스는 전원전압(VDD1)에서 NMOS트랜지스터(N2)의 문턱전압을 뺀 전압에서 전원전압(VDD1)으로 프리차지된다.
그리고, 입력신호들(IN1, IN2)이 모두 '로우'레벨이면, PMOS트랜지스터들(P1, P2)이 모두 온되어 출력신호(OUT)는 전원전압(VDD1)으로 풀업된다. 그리고, PMOS트랜지스터(P3)는 오프되고, PMOS트랜지스터들(P4, P5)은 입력신호들(IN1, IN2)에 응답하여 온되어 출력신호(OUT)의 레벨을 전원전압(VDD2)으로 풀업한다. 즉, 기능 블록(10)으로 전원전압(VDD2)이 인가된다.
즉, NOR게이트 로직 인터페이스 회로는 상술한 NAND게이트 로직 인터페이스 회로와 마찬가지로, 전원전압(VDD1)이 전원전압(VDD2)보다 큰 경우에는 기능 블록(10)으로 전원전압(VDD1)과 접지전압 레벨의 신호를 인가하고, 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에는 기능 블록(10)으로 전원전압(VDD2)과 접지전압 레벨의 신호를 인가한다.
상술한 실시예에서, 제어부를 도시하여 전원전압(VDD1)이 전원전압(VDD2)의 레벨보다 크거나 작은 경우에 모두 인터페이스가 가능한 인버터, NAND게이트, NOR게이트 인터페이스 회로를 예로 들어 설명하였지만, 일반적으로 이들 기능 블록들이 칩 내부에 내장될 때 전원전압(VDD1)의 레벨, 전원전압(VDD2)의 레벨이 고정되기 때문에 제어부가 별도로 필요한 것은 아니다. 즉, 전원전압(VDD1)의 레벨이 전원전압(VDD2)의 레벨보다 큰 경우에는 전원전압(VDD1)이 도1에 나타낸 PMOS트랜지스터(P3)의 게이트 및 도2, 3에 나타낸 PMOS트랜지스터들(P4, P5)의 게이트로 인가되도록 구성하면 된다. 그리고, 전원전압(VDD1)의 레벨이 전원전압(VDD2)의 레벨보다 작은 경우에는 도1에 나타낸 입력신호(IN)가 PMOS트랜지스터(P3)의 게이트로 인가되고, 도2, 3에 나타낸 입력신호들(IN1, IN2)이 PMOS트랜지스터들(P4, P5)의 게이트들로 각각 인가되도록 구성하면 된다. 그리고, PMOS트랜지스터들의 기판으로는 칩 내부에서 가장 큰 레벨의 전원전압이 인가되도록 구성하면 된다.
즉, 도1 내지 도3에 나타낸 로직 인터페이스 회로는 인버터, NAND게이트, NOR게이트의 출력신호(OUT)가 접지전압으로 풀다운되는 경우에는 그대로 출력하고, 출력신호(OUT)가 '하이'레벨로 되는 경우에 기능 블록(10)의 전원전압(VDD2)이 전원전압(VDD1)보다 큰 경우에는 기능 블록(10)으로 전원전압(VDD) 레벨의 신호를 인가하고, 전원전압(VDD1)이 기능 블록(10)의 전원전압(VDD2)보다 큰 경우에는 전원전압(VDD1) 레벨의 신호를 인가하기 위한 PMOS 및 NMOS트랜지스터들을 추가하여 구성되어 있다.
그리고, 상술한 실시예에서는 2개의 입력신호들이 인가되는 NAND게이트 및 NOR게이트를 이용한 로직 인터페이스 회로를 나타내었지만, 복수개의 입력신호들이 인가되는 로직 인터페이스 회로도 동일한 방법으로 구현될 수 있다.
도4는 본 발명의 로직 인터페이스 회로를 적용하기 위한 일반적인 반도체 메모리 장치의 블록도로서, 메모리 셀 어레이(50), 버퍼들(52-1, 52-2, ..., 52-n), 로우 디코더(54), 데이터 입력버퍼(56), 라이트 드라이버(58), 버퍼들(60-1, 60-2,..., 60-m), 컬럼 디코더(62), 센스 증폭기(64), 및 데이터 출력버퍼(66)를 구비한 반도체 메모리 장치(100)를 나타내는 것이다.
도4에 나타낸 반도체 메모리 장치는 일반적인 반도체 메모리 장치의 구성을 나타내는 것으로, 각 블록의 기능에 대한 설명은 생략하기로 한다.
도4에 나타낸 반도체 메모리 장치의 동작 속도를 개선하기 위하여 각각의 기능 블록들의 전원전압 레벨을 달리 할 수 있다. 즉, 반도체 메모리 장치의 동작 속도를 개선하기 위하여 전원전압 레벨을 더 낮추게 되면 신호들의 스윙폭이 작아지게 되어 동작 속도가 개선되게 된다.
예를 들면, 버퍼들(52-1, 52-2, ..., 52-n, 60-1, 60-2, ..., 60-m)의 전원전압 레벨보다 로우 디코더(54) 및 컬럼 디코더(62)의 전원전압 레벨을 낮게하면 디코더들(54, 62)의 출력신호의 스윙폭이 작아져서 동작 속도가 개선될 수 있다. 그리고, 데이터 입력버퍼(56)와 라이트 드라이버(58)사이, 및 센스 증폭기(64)와 데이터 출력버퍼(66)사이에 본 발명의 로직 인터페이스 회로를 적용하면 동작 속도를 개선할 수 있다.
즉, 도4에 나타낸 바와 같은 반도체 메모리 장치의 기능 블록과 블록사이에 본 발명의 로직 인터페이스 회로를 적용하면 간단한 회로 구성으로 레벨을 쉬프트할 수 있다. 또한, 외부의 칩과 버퍼들(52-1, 52-2, ..., 52-n, 56, 60-1, 60-2, ..., 60-m)사이, 및 데이터 출력버퍼(66)와 외부의 칩사이에 본 발명의 로직 인터페이스 회로를 적용하여 외부 칩으로부터 인가되는 전원전압과 칩 내부의 전원전압이 다른 경우에도 레벨을 쉬프트할 수 있다.
도5는 도4에 나타낸 일반적인 반도체 메모리 장치의 데이터 출력버퍼의 실시예의 구성을 나타내는 것으로서, 제1레지스터(70), 제2레지스터(72), 논리 게이트 수단(74), 및 출력 드라이버(76)로 구성되어 있다.
도5에 나타낸 데이터 출력버퍼의 동작을 설명하면 다음과 같다.
먼저, 제1레지스터(70)는 센스 증폭기로부터 출력되는 센스 출력신호쌍(SAS, SASB)을 래치하여 데이터 출력신호쌍(DATAA, DATAAB)을 발생한다. 제2레지스터(72)는 클럭 제어신호(KDATA)에 응답하여 데이터 출력신호쌍(DATAA, DATAAB)을 래치하여 데이터 출력신호쌍(DATAB, DATABB)을 발생한다. 논리 게이트 수단(74)은 출력 인에이블 신호(OE)에 응답하여 데이터 출력신호(DATAB)를 반전하여 데이터 신호(DOU)를 발생하고, 반전 데이터 출력신호(DATABB)를 입력하여 데이터 신호(DOD)를 발생한다. 출력 드라이버(76)는 NAND게이트(NA1)와 인버터(I2)의 출력신호들에 각각 응답하여 데이터 출력신호(Dout)를 발생한다.
즉, 도5에 나타낸 종래의 일반적인 데이터 출력버퍼는 제1, 2레지스터들, 논리 게이트 수단, 및 출력 드라이버로 동일한 전원전압(VDD1) 레벨이 인가되도록 구성되어 있었다.
그러나, 일반적으로, 반도체 메모리 장치의 내부 전원전압 레벨보다 칩 외부에서 요구하는 전원전압 레벨이 더 크기 때문에 출력 드라이버의 전원전압 레벨의 달리할 필요가 있다. 이 경우에 본 발명의 NAND게이트 로직 인터페이스 회로를 적용하게 되면 간단한 회로구성으로 레벨을 쉬프트할 수 있다.
도6은 본 발명의 NAND게이트 로직 인터페이스 회로를 적용한 데이터 출력버퍼의 구성을 나타내는 것으로, 도1에 나타낸 데이터 출력버퍼의 논리 게이트 수단(74)의 NAND게이트(NA1)와 전원전압(VDD1)사이에 병렬 연결된 NMOS트랜지스터(N3)로 구성된 다이오드와 PMOS트랜지스터(P3)를 연결하고, NAND게이트(NA1)의 출력단과 전원전압(VDD2)사이에 병렬 연결된 PMOS트랜지스터들(P4, P5)을 추가하여 구성되어 있다. 그리고, PMOS트랜지스터들(P4, P5)의 게이트들로 각각 신호들(D1, D3)이 인가되고, NAND게이트(NA1)을 구성하는 PMOS트랜지스터들 및 PMOS트랜지스터들(P3, P4, P5)의 기판으로 신호(D2)가 인가되도록 구성되어 있다.
즉, 도6에 나타낸 데이터 출력버퍼는 논리 게이트 수단을 구성하는 NAND게이트(NA1)에 본 발명의 NAND게이트 로직 인터페이스 회로를 적용하여 전원전압(VDD1)에서 전원전압(VDD2)으로 레벨을 쉬프트할 수 있다.
이때, 전원전압(VDD1)의 레벨이 전원전압(VDD2)의 레벨보다 작은 경우에는 PMOS트랜지스터(P4, P5)의 게이트로 각각 제2레지스터(72)의 데이터 출력신호(DATAB)와 출력 인에이블 신호(OE)가 인가되도록 하고, NAND게이트(NA1)를 구성하는 PMOS트랜지스터들 및 PMOS트랜지스터들(P3, P4, P5)의 기판으로는 반도체 메모리 장치 내부의 전원전압 레벨중 가장 큰 전원전압 레벨이 인가되도록 구성하면 된다. 그리고, 전원전압(VDD1)의 레벨이 전원전압(VDD2)의 레벨보다 큰 경우에는 PMOS트랜지스터들(P4, P5)의 게이트로 전원전압(VDD1)레벨이 인가되도록 구성하고, NAND게이트(NA1)를 구성하는 PMOS트랜지스터들 및 PMOS트랜지스터들(P3, P4, P5)의 기판으로는 반도체 메모리 장치 내부의 전원전압 레벨중 가장 큰 전원전압레벨이 인가되도록 구성하면 된다.
그리고, 도6에 나타낸 데이터 출력버퍼를 구성하는 NAND게이트 로직 인터페이스 회로에 대한 동작 설명은 도2에 나타낸 회로의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도6에 나타낸 데이터 출력버퍼는 외부의 칩에서 요구하는 전원전압의 레벨이 반도체 메모리 장치 내부의 전원전압과 상이한 경우에 외부에서 요구하는 전원전압(VDD2) 레벨로 변환하여 출력할 수 있다.
본 발명의 로직 인터페이스 회로는 상술한 실시예에만 국한되지 않으며 본 발명의 사상과 정신을 벗어나지 않는 범위내에서 다양한 수정과 변경이 가능하다.
따라서, 본 발명의 로직 인터페이스 회로는 인버터, NAND게이트, NOR게이트 등의 논리 게이트에 간단한 회로를 추가함에 의해서 레벨을 쉬프트할 수 있다.
그리고, 본 발명의 로직 인터페이스 회로를 이용한 반도체 메모리 장치는 각각의 기능 블록들의 전원전압 레벨이 서로 상이한 경우에 레벨 쉬프터를 사용하지 않고 기능 블록의 출력단에 구비된 인버터, NAND게이트, 및 NOR게이트에 간단한 회로를 추가하거나, 인버터, NAND게이트, 및 NOR게이트 로직 인터페이스 회로를 추가함에 의해서 다음 단의 기능 블록과의 인터페이스를 수행할 수 있다.
또한, 본 발명의 로직 인터페이스 회로를 이용한 반도체 메모리 장치는 전원전압이 상이한 기능 블록들사이의 인터페이스를 위하여 레벨 쉬프터를 사용하지 않더라도 수행할 수 있다.
그리고, 본 발명의 로직 인터페이스 회로를 이용한 반도체 메모리 장치는 기능 블록과 기능 블록사이의 스윙폭을 작게 가져감에 의해서 동작 속도를 개선할 수도 있다.

Claims (32)

  1. '로우'레벨의 입력신호에 응답하여 출력단자를 풀업하기 위한 풀업 트랜지스터와 상기 출력단자와 접지전압사이에 연결되어 '하이'레벨의 입력신호에 응답하여 상기 출력단자를 풀다운하기 위한 풀다운 트랜지스터를 구비한 인버터;
    제1전원전압과 상기 풀업 트랜지스터사이에 연결되어 상기 풀업 트랜지스터로부터 상기 제1전원전압으로의 전류 역류를 방지하기 위한 전류 역류 방지수단;
    상기 전류 역류 방지수단에 병렬로 연결되고 상기 출력단자로 부터의 '로우'레벨의 출력신호에 응답하여 상기 전류 역류 방지수단과 상기 풀업 트랜지스터의 공통점을 상기 제1전원전압으로 프리차지하기 위한 프리차지수단; 및
    제2전원전압과 상기 출력단자사이에 연결되고 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압에 응답하여 오프되어 상기 출력단자로부터 상기 제2전원전압으로의 전류 역류를 방지하고 상기 제1전원전압이 상기 제2전원전압보다 작은 경우에는 상기 입력신호에 응답하여 상기 출력단자를 상기 제2전원전압으로 승압하기 위한 전류 역류 방지 및 승압수단을 구비한 것을 특징으로 하는 인버터 로직 인터페이스 회로.
  2. 제1항에 있어서, 상기 풀업 트랜지스터는
    상기 입력신호가 인가되는 게이트와 상기 출력단자에 연결된 드레인을 가진 제1PMOS트랜지스터로 구성된 것을 특징으로 하는 인버터 로직 인터페이스 회로.
  3. 제1항에 있어서, 상기 풀다운 트랜지스터는
    상기 입력신호가 인가되는 게이트와 상기 출력단자에 연결된 드레인과 상기 접지전압에 연결된 소스를 가진 제1NMOS트랜지스터로 구성된 것을 특징으로 하는 인버터 로직 인터페이스 회로.
  4. 제2항에 있어서, 상기 전류 역류 방지 수단은
    상기 제1전원전압에 연결된 게이트와 드레인과 상기 제1PMOS트랜지스터의 소스에 연결된 소스를 가진 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 인버터 로직 인터페이스 회로.
  5. 제4항에 있어서, 상기 프리차지 수단은
    상기 제2NMOS트랜지스터의 드레인에 연결된 소스와 상기 출력단자에 연결된 게이트와 상기 제1PMOS트랜지스터의 소스에 연결된 드레인을 가진 제2PMOS트랜지스터로 구성된 것을 특징으로 하는 인버터 로직 인터페이스 회로.
  6. 제5항에 있어서, 상기 전류 역류 방지 및 승압수단은
    상기 제2전원전압에 연결된 소스와 상기 출력단자에 연결된 드레인과 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압이 인가되고 상기 제2전원전압이 상기 제1전원전압보다 큰 경우에 상기 입력신호가 인가되는 게이트를 가진 제3PMOS트랜지스터를 구비한 것을 특징으로 하는 인버터 로직 인터페이스 회로.
  7. 제6항에 있어서, 상기 제1, 2 및 3 PMOS트랜지스터들의 기판으로 상기 제1전원전압과 상기 제2전원전압중 큰 전압을 인가하는 것을 특징으로 하는 인버터 로직 인터페이스 회로.
  8. 복수개의 입력신호들중 하나이상이 '로우'레벨인 경우에 출력단자를 풀업하기 위한 풀업 수단과 복수개의 입력신호들이 모두 '하이'레벨인 경우에 상기 출력단자를 풀다운하기 위한 풀다운 수단을 구비한 NAND게이트;
    제1전원전압과 상기 풀업 수단사이에 연결되어 상기 풀업 수단으로부터 상기 제1전원전압으로의 전류 역류를 방지하기 위한 전류 역류 방지수단;
    상기 전류 역류 방지수단에 병렬로 연결되고 상기 출력단자로부터의 '로우'레벨의 출력신호에 응답하여 상기 전류 역류 방지수단과 상기 풀업 수단의 공통점을 상기 제1전원전압으로 프리차지하기 위한 프리차지수단; 및
    제2전원전압과 상기 출력단자사이에 연결되고 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압에 응답하여 오프되어 상기 출력단자로부터 상기 제2전원전압으로의 전류 역류를 방지하고 상기 제1전원전압이 상기 제2전원전압보다 작은 경우에는 상기 복수개의 입력신호들중 하나이상의 '로우'레벨의 입력신호에 응답하여 온되어 상기 출력단자를 상기 제2전원전압으로 승압하기 위한전류 역류 방지 및 승압수단을 구비한 것을 특징으로 하는 NAND게이트 로직 인터페이스 회로.
  9. 제8항에 있어서, 상기 풀업 수단은
    상기 복수개의 입력신호가 각각 인가되는 게이트들과 상기 출력단자에 공통 연결된 드레인들을 가진 복수개의 제1PMOS트랜지스터들로 구성된 것을 특징으로 하는 NAND게이트 로직 인터페이스 회로.
  10. 제8항에 있어서, 상기 풀다운 수단은
    상기 복수개의 입력신호들이 각각 인가되는 게이트들과 상기 출력단자와 상기 접지전압사이에 병렬 연결된 복수개의 제1NMOS트랜지스터들로 구성된 것을 특징으로 하는 NAND게이트 로직 인터페이스 회로.
  11. 제9항에 있어서, 상기 전류 역류 방지 수단은
    상기 제1전원전압에 연결된 게이트와 드레인과 상기 복수개의 제1PMOS트랜지스터들의 공통 소스에 연결된 소스를 가진 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 NAND게이트 로직 인터페이스 회로.
  12. 제11항에 있어서, 상기 프리차지 수단은
    상기 제2NMOS트랜지스터의 드레인에 연결된 소스와 상기 출력단자에 연결된게이트와 상기 복수개의 제1PMOS트랜지스터들의 공통 소스에 연결된 드레인을 가진 제2PMOS트랜지스터로 구성된 것을 특징으로 하는 NAND게이트 로직 인터페이스 회로.
  13. 제12항에 있어서, 상기 전류 역류 방지 및 승압수단은
    상기 제2전원전압에 공통 연결된 소스들와 상기 출력단자에 공통 연결된 드레인들과 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압이 각각 인가되고 상기 제2전원전압이 상기 제1전원전압보다 큰 경우에 상기 복수개의 입력신호들이 각각 인가되는 게이트들을 가진 복수개의 제3PMOS트랜지스터들을 구비한 것을 특징으로 하는 NAND게이트 로직 인터페이스 회로.
  14. 제13항에 있어서, 상기 복수개의 제1PMOS트랜지스터들, 상기 제2PMOS트랜지스터, 및 상기 복수개의 제3PMOS트랜지스터들의 기판으로 상기 제1전원전압과 상기 제2전원전압중 큰 전압을 인가하는 것을 특징으로 하는 NAND게이트 로직 인터페이스 회로.
  15. 복수개의 입력신호들중 하나이상이 '하이'레벨인 경우에 출력단자를 풀다운하기 위한 풀다운 수단과 복수개의 입력신호들이 모두 '로우'레벨인 경우에 상기 출력단자를 풀업하기 위한 풀업 수단을 구비한 NOR게이트;
    제1전원전압과 상기 풀업 수단사이에 연결되어 상기 풀업 수단으로부터 상기제1전원전압으로의 전류 역류를 방지하기 위한 전류 역류 방지수단;
    상기 전류 역류 방지수단에 병렬로 연결되고 상기 출력단자로부터의 '로우'레벨의 출력신호에 응답하여 상기 전류 역류 방지수단과 상기 풀업 수단의 공통점을 상기 제1전원전압으로 프리차지하기 위한 프리차지수단; 및
    제2전원전압과 상기 출력단자사이에 연결되고 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압에 응답하여 오프되어 상기 출력단자로부터 상기 제2전원전압으로의 전류 역류를 방지하고 상기 제1전원전압이 상기 제2전원전압보다 작은 경우에는 상기 복수개의 입력신호들의 복수개의 '로우'레벨의 입력신호들에 응답하여 온되어 상기 출력단자를 상기 제2전원전압으로 승압하기 위한 전류 역류 방지 및 승압수단을 구비한 것을 특징으로 하는 NOR게이트 로직 인터페이스 회로.
  16. 제15항에 있어서, 상기 풀업 수단은
    상기 복수개의 입력신호가 각각 인가되는 게이트들을 가지고 상기 출력단자를 풀업하기 위한 직렬 연결된 복수개의 제1PMOS트랜지스터들로 구성된 것을 특징으로 하는 NOR게이트 로직 인터페이스 회로.
  17. 제15항에 있어서, 상기 풀다운 수단은
    상기 복수개의 입력신호들이 각각 인가되는 게이트들과 상기 출력단자에 공통 연결된 드레인들과 상기 접지전압에 공통 연결된 소스들을 가진 복수개의제1NMOS트랜지스터들로 구성된 것을 특징으로 하는 NOR게이트 로직 인터페이스 회로.
  18. 제16항에 있어서, 상기 전류 역류 방지 수단은
    상기 제1전원전압에 연결된 게이트와 드레인과 상기 풀업 수단사이에 연결된 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 NOR게이트 로직 인터페이스 회로.
  19. 제18항에 있어서, 상기 프리차지 수단은
    상기 제2NMOS트랜지스터의 드레인에 연결된 소스와 상기 출력단자에 연결된 게이트와 상기 제2NMOS트랜지스터의 소스에 연결된 드레인을 가진 제2PMOS트랜지스터로 구성된 것을 특징으로 하는 NOR게이트 로직 인터페이스 회로.
  20. 제19항에 있어서, 상기 전류 역류 방지 및 승압수단은
    상기 제2전원전압과 상기 출력단자사이에 직렬 연결되고 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압이 각각 인가되고 상기 제2전원전압이 상기 제1전원전압보다 큰 경우에 상기 복수개의 입력신호들이 각각 인가되는 게이트들을 가진 복수개의 제3PMOS트랜지스터들을 구비한 것을 특징으로 하는 NOR게이트 로직 인터페이스 회로.
  21. 제20항에 있어서, 상기 복수개의 제1PMOS트랜지스터들, 상기 제2PMOS트랜지스터, 및 상기 복수개의 제3PMOS트랜지스터들의 기판으로 상기 제1전원전압과 상기 제2전원전압중 큰 전압을 인가하는 것을 특징으로 하는 NOR게이트 로직 인터페이스 회로.
  22. 적어도 하나이상의 입력신호에 응답하여 출력단자를 풀업하기 위한 풀업 수단과 상기 출력단자를 풀다운하기 위한 풀다운 수단을 구비한 논리 게이트 수단;
    제1전원전압과 상기 풀업 수단사이에 연결되어 상기 풀업 수단으로부터 상기 제1전원전압으로의 전류 역류를 방지하기 위한 전류 역류 방지수단;
    상기 전류 역류 방지수단에 병렬로 연결되고 상기 출력단자로부터의 신호에 응답하여 상기 전류 역류 방지수단과 상기 풀업 수단의 공통점을 상기 제1전원전압으로 프리차지하기 위한 프리차지수단; 및
    제2전원전압과 상기 출력단자사이에 연결되고 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압에 응답하여 오프되어 상기 출력단자로부터 상기 제2전원전압으로의 전류 역류를 방지하고 상기 제1전원전압이 상기 제2전원전압보다 작은 경우에는 상기 적어도 하나이상의 입력신호에 응답하여 온되어 상기 출력단자를 상기 제2전원전압으로 승압하기 위한 전류 역류 방지 및 승압수단을 구비한 것을 특징으로 하는 로직 인터페이스 회로.
  23. 제22항에 있어서, 상기 전류 역류 방지 수단은
    상기 제1전원전압에 연결된 게이트와 드레인과 상기 풀업 수단사이에 연결된제1NMOS트랜지스터로 구성된 것을 특징으로 하는 로직 인터페이스 회로.
  24. 제23항에 있어서, 상기 프리차지 수단은
    상기 제1NMOS트랜지스터의 드레인에 연결된 소스와 상기 출력단자에 연결된 게이트와 상기 제1NMOS트랜지스터의 소스에 연결된 드레인을 가진 제1PMOS트랜지스터로 구성된 것을 특징으로 하는 로직 인터페이스 회로.
  25. 제24항에 있어서, 상기 전류 역류 방지 및 승압수단은
    상기 제2전원전압과 상기 출력단자사이에 연결되고 상기 제1전원전압이 상기 제2전원전압보다 큰 경우에 상기 제1전원전압이 각각 인가되고 상기 제2전원전압이 상기 제1전원전압보다 큰 경우에 상기 적어도 하나이상의 입력신호들이 각각 인가되는 게이트들을 가진 적어도 하나이상의 제2PMOS트랜지스터를 구비한 것을 특징으로 하는 로직 인터페이스 회로.
  26. 제25항에 있어서, 상기 제1 및 제2PMOS트랜지스터들의 기판으로 상기 제1전원전압과 상기 제2전원전압중 큰 전압을 인가하는 것을 특징으로 하는 로직 인터페이스 회로.
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