JP2591907B2 - 読み出し専用半導体記憶装置のデコード回路 - Google Patents
読み出し専用半導体記憶装置のデコード回路Info
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Description
【０００１】
【産業上の利用分野】本発明はデコード回路に係わり、
特に読み出し専用半導体記憶装置のデコード回路に関す
る。
特に読み出し専用半導体記憶装置のデコード回路に関す
る。
【０００２】
【従来の技術】従来この種の読み出し専用半導体記憶装
置は、一般的な例の等価回路を示した図７（ａ）および
その平面図を示した図７（ｂ）を参照すると、ｎ個のメ
モリセルを縦に接続してなるＮＡＮＤ型セル構造をとっ
ている。プログラムの１方式としてイオン注入により、
“０”データをデプレッション・トランジスタ、“１”
データをエンハンスメント・トランジスタとしてデータ
を書き込む方法があり、その場合のデータの読み出し方
法について説明する。
置は、一般的な例の等価回路を示した図７（ａ）および
その平面図を示した図７（ｂ）を参照すると、ｎ個のメ
モリセルを縦に接続してなるＮＡＮＤ型セル構造をとっ
ている。プログラムの１方式としてイオン注入により、
“０”データをデプレッション・トランジスタ、“１”
データをエンハンスメント・トランジスタとしてデータ
を書き込む方法があり、その場合のデータの読み出し方
法について説明する。
【０００３】選択するメモリセルのゲート電圧をワード
選択回路の出力Ｘ1 〜Ｘn の１出力により“Ｌ”レベル
状態とし、非選択のメモリセルのゲート電圧をワード選
択回路の出力により“Ｈ”レベルとする。今、選択され
るベきメモリセルがエンハンスメント・トランジスタＥ
jnの場合、ゲート電圧は“Ｌ”レベルのためトランジス
タはオフ状態となり、ｎ個のメモリセルを縦に接続して
なるＮＡＮＤ型セル列Ｙj に電流は流れない。一方選択
されるべきメモリセルがデプレッション・トランジスタ
Ｄj1の場合は、常にオン状態のためＮＡＮＤ型セル列Ｙ
j に電流が流れる。このように電流の状態を検出するこ
とで、書き込まれたデータを読み出すことができる。
選択回路の出力Ｘ1 〜Ｘn の１出力により“Ｌ”レベル
状態とし、非選択のメモリセルのゲート電圧をワード選
択回路の出力により“Ｈ”レベルとする。今、選択され
るベきメモリセルがエンハンスメント・トランジスタＥ
jnの場合、ゲート電圧は“Ｌ”レベルのためトランジス
タはオフ状態となり、ｎ個のメモリセルを縦に接続して
なるＮＡＮＤ型セル列Ｙj に電流は流れない。一方選択
されるべきメモリセルがデプレッション・トランジスタ
Ｄj1の場合は、常にオン状態のためＮＡＮＤ型セル列Ｙ
j に電流が流れる。このように電流の状態を検出するこ
とで、書き込まれたデータを読み出すことができる。
【０００４】大容量化の要請により、メモリセルの微細
化が進むにつれ、ゲート酸化膜も薄くなってきている。
そのためスタンバイ状態及び通常読み出し状態時に、常
に非選択のワード線を“Ｈ”レベルの状態にしなければ
ならないため、ゲート酸化膜破壊を起こし、メモリセル
のデータが読み出し不能に至ったり、スタンバイ時のリ
ーク電流の増大を引き起こしていた。
化が進むにつれ、ゲート酸化膜も薄くなってきている。
そのためスタンバイ状態及び通常読み出し状態時に、常
に非選択のワード線を“Ｈ”レベルの状態にしなければ
ならないため、ゲート酸化膜破壊を起こし、メモリセル
のデータが読み出し不能に至ったり、スタンバイ時のリ
ーク電流の増大を引き起こしていた。
【０００５】そこで、選択するべきメモリセルを含めた
ＮＡＮＤ型セルを複数ブロックに分割し、選択すべきセ
ルが含まれる非選択ワード選択信号をすべて“Ｈ”レベ
ルとし、それ以外のセルブロックはすべてのワード線を
“Ｌ”レベルにするデコード回路を採用した一例が特開
平２−２１１９７７号公報に記載されている。ところが
同公報記載のデコード回路では、選択ブロックを非選択
状態に、非選択ブロックを選択状態に切り換えるさい、
ワード選択信号に寄生する寄生容量（メモリセルのゲー
ト容量）を一時に充放電するため、寄生容量を充電する
ための充電電流により電源配線にノイズが発生し、ま
た、寄生容量を放電するため放電電流によりＧＮＤ配線
にノイズが発生する。このノイズにより、デコード回路
自身の特性悪化、ならびに、電源配線やＧＮＤ配線を通
じてセンスアンプ回路のなどに影響を与え、スピード特
性の悪化を引き起こしていた。
ＮＡＮＤ型セルを複数ブロックに分割し、選択すべきセ
ルが含まれる非選択ワード選択信号をすべて“Ｈ”レベ
ルとし、それ以外のセルブロックはすべてのワード線を
“Ｌ”レベルにするデコード回路を採用した一例が特開
平２−２１１９７７号公報に記載されている。ところが
同公報記載のデコード回路では、選択ブロックを非選択
状態に、非選択ブロックを選択状態に切り換えるさい、
ワード選択信号に寄生する寄生容量（メモリセルのゲー
ト容量）を一時に充放電するため、寄生容量を充電する
ための充電電流により電源配線にノイズが発生し、ま
た、寄生容量を放電するため放電電流によりＧＮＤ配線
にノイズが発生する。このノイズにより、デコード回路
自身の特性悪化、ならびに、電源配線やＧＮＤ配線を通
じてセンスアンプ回路のなどに影響を与え、スピード特
性の悪化を引き起こしていた。
【０００６】この問題を解決するための一例が特開平５
−３４７０９４号公報に記載されている。同公報記載の
デコード回路全体を示した図８を参照すると、セレクト
部１６とワード線Ｘ11、Ｘ12、〜、Ｘ1nに対応するデコ
ード部１７１、〜、１７ｎと、ワード線Ｘ11、Ｘ12、
〜、Ｘ1nに対応するプリデコード部１８とからなり、メ
モリセルの数に応じてこれらを含むデコードブロック回
路（１９１、１９２、〜、１９ｊ）は複数個配置され、
ワード線駆動装置を構成する。
−３４７０９４号公報に記載されている。同公報記載の
デコード回路全体を示した図８を参照すると、セレクト
部１６とワード線Ｘ11、Ｘ12、〜、Ｘ1nに対応するデコ
ード部１７１、〜、１７ｎと、ワード線Ｘ11、Ｘ12、
〜、Ｘ1nに対応するプリデコード部１８とからなり、メ
モリセルの数に応じてこれらを含むデコードブロック回
路（１９１、１９２、〜、１９ｊ）は複数個配置され、
ワード線駆動装置を構成する。
【０００７】プリデコード部１８は、外部アドレス信号
Ａ，Ｂ，Ｃ，Ｄをデコードして信号ＸＰ1 Ｔ〜ＸＰn Ｔ
およびＸＰ1 Ｂ〜ＸＰn Ｂを生成する。
Ａ，Ｂ，Ｃ，Ｄをデコードして信号ＸＰ1 Ｔ〜ＸＰn Ｔ
およびＸＰ1 Ｂ〜ＸＰn Ｂを生成する。
【０００８】デコードブロック部１９１は、セレクト部
１６とデコード部１７〜１７ｎを有し、デコード部１７
１は、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ型ト
ランジスタと称す）Ｐ１１のドレインと接地電位にソー
スが接続されたＮチャネル型ＭＯＳトランジスタ（以
下、Ｎ型トランジスタと称す）Ｎ１１およびＮ１２のそ
れぞれのドレインとが共通接続され出力端とするととも
に、Ｐ型トランジスタＰ１１およびＮ型トランジスタＮ
１１のゲートはセレクト部１６のＳ１信号の出力端に接
続する。
１６とデコード部１７〜１７ｎを有し、デコード部１７
１は、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐ型ト
ランジスタと称す）Ｐ１１のドレインと接地電位にソー
スが接続されたＮチャネル型ＭＯＳトランジスタ（以
下、Ｎ型トランジスタと称す）Ｎ１１およびＮ１２のそ
れぞれのドレインとが共通接続され出力端とするととも
に、Ｐ型トランジスタＰ１１およびＮ型トランジスタＮ
１１のゲートはセレクト部１６のＳ１信号の出力端に接
続する。
【０００９】なお、デコード部１７１〜１７ｎは同一の
回路構成をとり、構成要素の符号Ｐ１１とＰ２１〜Ｐｎ
１、Ｎ１１とＮ２１〜Ｎｎ１、Ｎ１２とＮ２２〜Ｎｎ２
とがそれぞれ対応し、かつ各出力端は出力端子Ｘ11〜Ｘ
1nにそれぞれ接続され、Ｐ型トランジスタＰ１１〜Ｐｎ
１の各ソースまたはドレインはプリデコード部１８のＸ
Ｐ1 Ｂ〜ＸＰn Ｂ信号の出力端にそれぞれ接続され、Ｎ
型トランジスタＮ１２〜Ｎｎ２のゲートはプリデコード
部１８のＸＰ1 Ｔ〜ＸＰn Ｔ信号の出力端にそれぞれ接
続される。一方、デコードブロック部１９１〜１９ｊも
それぞれ同一回路構成をとり、各セレクト部１６にはセ
レクト信号Ｅ、ＦおよびＧがそれぞれ共通に供給され、
それぞれの出力信号が供給される出力端子Ｘ11〜Ｘ1nと
Ｘ21〜Ｘ2nとＸj1〜Ｘjnとがそれぞれ対応する。
回路構成をとり、構成要素の符号Ｐ１１とＰ２１〜Ｐｎ
１、Ｎ１１とＮ２１〜Ｎｎ１、Ｎ１２とＮ２２〜Ｎｎ２
とがそれぞれ対応し、かつ各出力端は出力端子Ｘ11〜Ｘ
1nにそれぞれ接続され、Ｐ型トランジスタＰ１１〜Ｐｎ
１の各ソースまたはドレインはプリデコード部１８のＸ
Ｐ1 Ｂ〜ＸＰn Ｂ信号の出力端にそれぞれ接続され、Ｎ
型トランジスタＮ１２〜Ｎｎ２のゲートはプリデコード
部１８のＸＰ1 Ｔ〜ＸＰn Ｔ信号の出力端にそれぞれ接
続される。一方、デコードブロック部１９１〜１９ｊも
それぞれ同一回路構成をとり、各セレクト部１６にはセ
レクト信号Ｅ、ＦおよびＧがそれぞれ共通に供給され、
それぞれの出力信号が供給される出力端子Ｘ11〜Ｘ1nと
Ｘ21〜Ｘ2nとＸj1〜Ｘjnとがそれぞれ対応する。
【００１０】いま、デコードブロック部１９１が外部ア
ドレス信号Ｅ，Ｆ，Ｇにより活性化されたとする。セレ
クト部１６の出力Ｓ１は“Ｌ”レベルとなり、それぞれ
のデコード回路１７１〜１７ｎのトランジスタＰ１１と
Ｎ１１、Ｐ２１とＮ２１、〜、Ｐｎ１とＮｎ１にそれぞ
れ供給され、Ｐ型トランジスタＰ１１〜Ｐｎ１をオン状
態、Ｎ型トランジスタＮ１１〜Ｎｎ１をオフ状態とす
る。ここでトランジスタＮ１１、Ｎ２１、〜、Ｎｎ１を
ブロックセレクト・トランジスタと呼ぶことにする。
ドレス信号Ｅ，Ｆ，Ｇにより活性化されたとする。セレ
クト部１６の出力Ｓ１は“Ｌ”レベルとなり、それぞれ
のデコード回路１７１〜１７ｎのトランジスタＰ１１と
Ｎ１１、Ｐ２１とＮ２１、〜、Ｐｎ１とＮｎ１にそれぞ
れ供給され、Ｐ型トランジスタＰ１１〜Ｐｎ１をオン状
態、Ｎ型トランジスタＮ１１〜Ｎｎ１をオフ状態とす
る。ここでトランジスタＮ１１、Ｎ２１、〜、Ｎｎ１を
ブロックセレクト・トランジスタと呼ぶことにする。
【００１１】外部アドレス信号Ａ，Ｂ，Ｃ，Ｄによりプ
リデコード部１８のうち出力ＸＰ2Ｔ及びＸＰ2 Ｂが活
性化され、出力ＸＰ２Ｔは“Ｈ”レベル、ＸＰ２Ｂは
“Ｌ”レベルとなる。他のプリデコード部出力ＸＰ
1 Ｔ、ＸＰ3 Ｔ、〜、ＸＰn Ｔはすべて“Ｌ”レベルＸ
Ｐ1 Ｂ、ＸＰ3 Ｂ、〜、ＸＰn Ｂはすべて“Ｈ”レベル
となている。
リデコード部１８のうち出力ＸＰ2Ｔ及びＸＰ2 Ｂが活
性化され、出力ＸＰ２Ｔは“Ｈ”レベル、ＸＰ２Ｂは
“Ｌ”レベルとなる。他のプリデコード部出力ＸＰ
1 Ｔ、ＸＰ3 Ｔ、〜、ＸＰn Ｔはすべて“Ｌ”レベルＸ
Ｐ1 Ｂ、ＸＰ3 Ｂ、〜、ＸＰn Ｂはすべて“Ｈ”レベル
となている。
【００１２】デコード部１７１において、Ｐ型トランジ
スタＰ１１および出力ＸＰ1 Ｔが供給されるトランジス
タＮ１２がオン状態であるため、ワード選択信号Ｘ11は
“Ｌ”レベルに引き下げられる。
スタＰ１１および出力ＸＰ1 Ｔが供給されるトランジス
タＮ１２がオン状態であるため、ワード選択信号Ｘ11は
“Ｌ”レベルに引き下げられる。
【００１３】また、他のデコード部１７２、１７３、
〜、１７ｎはそれぞれ対応するＮ型トランジスタＮ２
２、Ｎ３２、〜、Ｎｎ２はオフ状態、またＰ型トランジ
スタＰ２１、Ｐ３１、〜、Ｐｎ１はオン状態のため、こ
れらのＰ型トランジスタを通してそれぞれに対応するワ
ード選択信号Ｘ12、Ｘ13、〜、Ｘ1nはプリデコード部出
力により電源電位が供給され、“Ｈ”レベルに引き上げ
られる。
〜、１７ｎはそれぞれ対応するＮ型トランジスタＮ２
２、Ｎ３２、〜、Ｎｎ２はオフ状態、またＰ型トランジ
スタＰ２１、Ｐ３１、〜、Ｐｎ１はオン状態のため、こ
れらのＰ型トランジスタを通してそれぞれに対応するワ
ード選択信号Ｘ12、Ｘ13、〜、Ｘ1nはプリデコード部出
力により電源電位が供給され、“Ｈ”レベルに引き上げ
られる。
【００１４】次に外部アドレス信号Ｅ，Ｆ，Ｇにより、
デコードブロック部１９１が非活性状態になった場合、
セレクト部出力Ｓ１は“Ｈ”レベルとなり、この信号が
それぞれのデコード部のＰ１１とＮ１１、Ｐ２１とＮ２
１、〜、Ｐｎ１とＮｎ１にそれぞれ供給され、Ｐ型トラ
ンジスタＰ１１〜Ｐｎ１をオフ状態、Ｎ型トランジスタ
をＮ１１〜Ｎｎ１をオン状態とする。
デコードブロック部１９１が非活性状態になった場合、
セレクト部出力Ｓ１は“Ｈ”レベルとなり、この信号が
それぞれのデコード部のＰ１１とＮ１１、Ｐ２１とＮ２
１、〜、Ｐｎ１とＮｎ１にそれぞれ供給され、Ｐ型トラ
ンジスタＰ１１〜Ｐｎ１をオフ状態、Ｎ型トランジスタ
をＮ１１〜Ｎｎ１をオン状態とする。
【００１５】そのため、すべてのワード選択信号Ｘ11、
〜、Ｘ1nは“Ｌ”レベルに引き下げられる。このときブ
ロックセレクト・トランジスタＮ１１〜Ｎｎ１は、Ｎ１
２、Ｎ２２、〜、Ｎｎ２より駆動能力が劣るものを用い
て、放電速度を遅くしている。
〜、Ｘ1nは“Ｌ”レベルに引き下げられる。このときブ
ロックセレクト・トランジスタＮ１１〜Ｎｎ１は、Ｎ１
２、Ｎ２２、〜、Ｎｎ２より駆動能力が劣るものを用い
て、放電速度を遅くしている。
【００１６】以上のように、従来はデコード部の電源電
位をプリデコード部から供給し、プリデコード部のトラ
ンジスタのオン抵抗により、電源ノイズの低減をはか
り、また、ブロックセレクト・トランジスタを設け、放
電時間を遅らせＧＮＤノイズの低減をはかるデコード部
を採用していた。
位をプリデコード部から供給し、プリデコード部のトラ
ンジスタのオン抵抗により、電源ノイズの低減をはか
り、また、ブロックセレクト・トランジスタを設け、放
電時間を遅らせＧＮＤノイズの低減をはかるデコード部
を採用していた。
【００１７】従来技術におけるこの種のデコード部の一
例のマスク・パターンの平面図を図９に示す。このマス
ク・パターンの平面図は、斜線で示す部分がアルミ配線
を、網目状の部分がポリシリコン配線を、太実線で囲ま
れた部分が拡散層をそれぞれ表わし、拡散層を横切るポ
リシリコン部分がゲート電極を、このポリシリコンを境
に一方の拡散層部分がドレイン電極を、他方がソース電
極をそれぞれ形成し、トランジスタＮ１１およびＮ１
２、Ｎ２１およびＮ２２を形成する。また、点線で囲ま
れた領域はＰウェル領域を表し、同様に拡散層を横切る
ポリシリコン部分がゲート電極を、このポリシリコンを
境に一方の拡散層部分がドレイン電極を、他方がソース
電極をそれぞれ形成し、Ｐ型トランジスタＰ２１を形成
することにより、デコード部１７１、及び１７２を構成
してなるものである。ここで仮に信号配線として用いら
れる斜線を施したアルミ配線の幅を１μｍ、アルミ配線
相互の間隔を１μｍとして設計基準に従い設計したとす
る。また、トランジスタサイズはチャネル幅６μｍ、チ
ャネル長１μｍで構成されているものとしている。この
デコード回路１７１および１７２のブロックはＸ＝１７
μｍ、Ｙ＝４１μｍのブロックサイズとなる。
例のマスク・パターンの平面図を図９に示す。このマス
ク・パターンの平面図は、斜線で示す部分がアルミ配線
を、網目状の部分がポリシリコン配線を、太実線で囲ま
れた部分が拡散層をそれぞれ表わし、拡散層を横切るポ
リシリコン部分がゲート電極を、このポリシリコンを境
に一方の拡散層部分がドレイン電極を、他方がソース電
極をそれぞれ形成し、トランジスタＮ１１およびＮ１
２、Ｎ２１およびＮ２２を形成する。また、点線で囲ま
れた領域はＰウェル領域を表し、同様に拡散層を横切る
ポリシリコン部分がゲート電極を、このポリシリコンを
境に一方の拡散層部分がドレイン電極を、他方がソース
電極をそれぞれ形成し、Ｐ型トランジスタＰ２１を形成
することにより、デコード部１７１、及び１７２を構成
してなるものである。ここで仮に信号配線として用いら
れる斜線を施したアルミ配線の幅を１μｍ、アルミ配線
相互の間隔を１μｍとして設計基準に従い設計したとす
る。また、トランジスタサイズはチャネル幅６μｍ、チ
ャネル長１μｍで構成されているものとしている。この
デコード回路１７１および１７２のブロックはＸ＝１７
μｍ、Ｙ＝４１μｍのブロックサイズとなる。
【００１８】
【発明が解決しようとする課題】近年、半導体記憶装置
においては大容量化と高速化の要求は強く、また、低価
格で供給していく必要がある。特に、半導体記憶装置に
おいては高速化の点において、ワード選択信号の遅延が
問題になっている。また、多層配線技術により、ワード
選択信号の遅延を抑える方法もあるが、製造コストがか
かり、また製造工程も長くなることから、製品単価の高
騰と製品出荷が遅くなると言う問題がある。
においては大容量化と高速化の要求は強く、また、低価
格で供給していく必要がある。特に、半導体記憶装置に
おいては高速化の点において、ワード選択信号の遅延が
問題になっている。また、多層配線技術により、ワード
選択信号の遅延を抑える方法もあるが、製造コストがか
かり、また製造工程も長くなることから、製品単価の高
騰と製品出荷が遅くなると言う問題がある。
【００１９】さらに、多層配線技術を用いない場合、配
線長が長くなると、高速化の点からワード選択信号遅延
の対策としてワード線駆動装置をｐ個複数個配置し、ワ
ード選択信号線に分布する寄生容量および寄生抵抗を削
減する必要がある。ワード線駆動装置を複数個配置した
場合、ワード線駆動装置の面積、特にＸ方向のサイズは
チップ面積に大きく影響している。
線長が長くなると、高速化の点からワード選択信号遅延
の対策としてワード線駆動装置をｐ個複数個配置し、ワ
ード選択信号線に分布する寄生容量および寄生抵抗を削
減する必要がある。ワード線駆動装置を複数個配置した
場合、ワード線駆動装置の面積、特にＸ方向のサイズは
チップ面積に大きく影響している。
【００２０】ところが、図９に示したレイアウト・ブロ
ックと接続出来るように配置する場合、従来例のデコー
ド部を実現するためには、少なくとも１本のＧＮＤ配線
用アルミ配線と、プリデコード信号用アルミ配線が４本
必要であり、あるメモリセルブロックの高さがＹ（一例
としてこの場合は４１μｍとする）であった場合、この
高さにおいてすべてのワード選択信号に対応するｎ個の
信号線を配置できるようにデコード部を配置するために
は、Ｘ方向に連続して配置しなければならない。
ックと接続出来るように配置する場合、従来例のデコー
ド部を実現するためには、少なくとも１本のＧＮＤ配線
用アルミ配線と、プリデコード信号用アルミ配線が４本
必要であり、あるメモリセルブロックの高さがＹ（一例
としてこの場合は４１μｍとする）であった場合、この
高さにおいてすべてのワード選択信号に対応するｎ個の
信号線を配置できるようにデコード部を配置するために
は、Ｘ方向に連続して配置しなければならない。
【００２１】図９のレイアウト・ブロックに従えば、２
つのデコード回路でＸ方向が１７μｍであり、図８に対
応するデコードブロック部１９１を実現するためには、
Ｘ方向で１７μｍ×ｎ／２のサイズになる。
つのデコード回路でＸ方向が１７μｍであり、図８に対
応するデコードブロック部１９１を実現するためには、
Ｘ方向で１７μｍ×ｎ／２のサイズになる。
【００２２】そのため従来の製品においては、チップ全
体に占める単位ワード線駆動装置の面積占有率がおよそ
Ｘｓ＝１０％程度になり、ワード線駆動装置の配置個数
ｐを４とした場合、そのチップ面積は、Ｘｓ×ｐ＝Ｘｓ
×４＝４０％の割合で増大し、単位チップ全体の面積で
は１．４倍になっていた。
体に占める単位ワード線駆動装置の面積占有率がおよそ
Ｘｓ＝１０％程度になり、ワード線駆動装置の配置個数
ｐを４とした場合、そのチップ面積は、Ｘｓ×ｐ＝Ｘｓ
×４＝４０％の割合で増大し、単位チップ全体の面積で
は１．４倍になっていた。
【００２３】従って上述した従来のデコード回路は、プ
リデコード部からの信号配線の数が多いので、信号配線
として用いるアルミ配線の本数に大きく依存し、チップ
面積の増大をまねいていた。
リデコード部からの信号配線の数が多いので、信号配線
として用いるアルミ配線の本数に大きく依存し、チップ
面積の増大をまねいていた。
【００２４】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、読み出し専用半導体記憶装置におい
て、ワード線選択信号を駆動するデコード部のブロック
レイアウトが小さくなるような回路構成を工夫し、デコ
ード回路全体としてのチップサイズの縮小化を図ること
にある。
れたものであり、読み出し専用半導体記憶装置におい
て、ワード線選択信号を駆動するデコード部のブロック
レイアウトが小さくなるような回路構成を工夫し、デコ
ード回路全体としてのチップサイズの縮小化を図ること
にある。
【００２５】
【課題を解決するための手段】本発明の読み出し専用半
導体記憶装置のデコード回路の特徴は、第１のアドレス
信号群から第１のワード選択用制御信号を発生するセレ
クト部と、第２のアドレス信号群からワード選択用駆動
信号を発生するプリデコード部と、前記第１のワード選
択用制御信号に応答して前記ワード選択用駆動信号のハ
イレベルおよびロウレベルの一方の電圧により所定のメ
モリセルのワード線を活性化し他方の電圧により前記所
定のメモリセル以外のメモリセルのワード線を非活性化
する複数のデコード部とを有する読み出し専用半導体記
憶装置のデコード回路において；前記第１のワード選択
用制御信号および前記第２のアドレス信号群の所定の１
信号を第２のワード選択用制御信号とした時のその逆極
性信号を第３のワード選択用制御信号として第１のＮＡ
ＮＤゲートに供給し、この第１のＮＡＮＤゲートの出力
の第４のワード選択用制御信号とこの出力を反転した第
５のワード選択用制御信号とを出力する第１のワードセ
レクト部と、前記第１のワード選択用制御信号および前
記第２のワード選択用制御信号を第２のＮＡＮＤゲート
に供給し、この第２のＮＡＮＤゲートの出力の第６のワ
ード選択用制御信号とこの出力を反転した第７のワード
選択用制御信号を出力する第２のワードセレクト部とを
有し、前記デコード部は、前記ワード選択用駆動信号お
よび前記第１のワード選択用制御信号が供給され、前記
第１のワードセレクト部の前記第５のワード選択用制御
信号に応答して選択的に前記ワード選択用駆動信号を前
記活性化の信号として第１のワード選択信号出力端子か
ら出力するとともに前記第２のワードセレクト部の前記
第６のワード選択用制御信号に応答して選択的に前記第
１のワード選択用制御信号を前記非活性化の信号として
第２のワード選択信号出力端子から出力し、前記第１の
ワードセレクト部の前記第４のワード選択用制御信号に
応答して選択的に前記第１のワード選択用制御信号を前
記非活性化の信号として前記第１のワード選択信号出力
端子から出力するとともに前記第２のワードセレクト部
の前記第７のワード選択用制御信号に応答して選択的に
前記ワード選択用駆動信号を前記活性化の信号として前
記第２のワード選択信号出力端子から出力することによ
り、前記デコード部のブロックサイズが小面積でレイア
ウトきるように構成したことにある。
導体記憶装置のデコード回路の特徴は、第１のアドレス
信号群から第１のワード選択用制御信号を発生するセレ
クト部と、第２のアドレス信号群からワード選択用駆動
信号を発生するプリデコード部と、前記第１のワード選
択用制御信号に応答して前記ワード選択用駆動信号のハ
イレベルおよびロウレベルの一方の電圧により所定のメ
モリセルのワード線を活性化し他方の電圧により前記所
定のメモリセル以外のメモリセルのワード線を非活性化
する複数のデコード部とを有する読み出し専用半導体記
憶装置のデコード回路において；前記第１のワード選択
用制御信号および前記第２のアドレス信号群の所定の１
信号を第２のワード選択用制御信号とした時のその逆極
性信号を第３のワード選択用制御信号として第１のＮＡ
ＮＤゲートに供給し、この第１のＮＡＮＤゲートの出力
の第４のワード選択用制御信号とこの出力を反転した第
５のワード選択用制御信号とを出力する第１のワードセ
レクト部と、前記第１のワード選択用制御信号および前
記第２のワード選択用制御信号を第２のＮＡＮＤゲート
に供給し、この第２のＮＡＮＤゲートの出力の第６のワ
ード選択用制御信号とこの出力を反転した第７のワード
選択用制御信号を出力する第２のワードセレクト部とを
有し、前記デコード部は、前記ワード選択用駆動信号お
よび前記第１のワード選択用制御信号が供給され、前記
第１のワードセレクト部の前記第５のワード選択用制御
信号に応答して選択的に前記ワード選択用駆動信号を前
記活性化の信号として第１のワード選択信号出力端子か
ら出力するとともに前記第２のワードセレクト部の前記
第６のワード選択用制御信号に応答して選択的に前記第
１のワード選択用制御信号を前記非活性化の信号として
第２のワード選択信号出力端子から出力し、前記第１の
ワードセレクト部の前記第４のワード選択用制御信号に
応答して選択的に前記第１のワード選択用制御信号を前
記非活性化の信号として前記第１のワード選択信号出力
端子から出力するとともに前記第２のワードセレクト部
の前記第７のワード選択用制御信号に応答して選択的に
前記ワード選択用駆動信号を前記活性化の信号として前
記第２のワード選択信号出力端子から出力することによ
り、前記デコード部のブロックサイズが小面積でレイア
ウトきるように構成したことにある。
【００２６】また、前記デコード部は、第１、第２、第
３および第４のＮチャネル型トランジスタをそれぞれ直
列に接続してなる第１の直列接続回路を含み、この直列
接続回路の両端の電極はそれぞれ前記ワード選択用駆動
信号の信号線に接続され、前記第１のＮチャネル型トラ
ンジスタのゲートは前記第１のワードセレクト部の前記
第５のワード選択用制御信号出力端に接続され、前記第
２のＮチャネル型トランジスタのゲートは前記第１のワ
ードセレクト部の前記第４のワード選択用制御信号出力
端に接続され、前記第３のＮチャネル型トランジスタの
ゲートは前記第２のワードセレクト部の前記第６のワー
ド選択用制御信号出力端に接続され、前記第４のＮチャ
ネル型トランジスタのゲートは前記第２のワードセレク
ト部の前記第７のワード選択用制御信号出力端に接続さ
れ、前記第２および前記第３のＮチャネル型トランジス
タを直列接続する接続点は前記第１のワード選択用制御
信号の信号線に接続され、前記第１および前記第２のＮ
チャネル型トランジスタを直列接続する接続点は前記第
１のワード選択信号出力端子に接続され、前記第３およ
び前記第４のＮチャネル型トランジスタを直列接続する
接続点は前記第２のワード選択信号出力端子に接続する
ことができる。
３および第４のＮチャネル型トランジスタをそれぞれ直
列に接続してなる第１の直列接続回路を含み、この直列
接続回路の両端の電極はそれぞれ前記ワード選択用駆動
信号の信号線に接続され、前記第１のＮチャネル型トラ
ンジスタのゲートは前記第１のワードセレクト部の前記
第５のワード選択用制御信号出力端に接続され、前記第
２のＮチャネル型トランジスタのゲートは前記第１のワ
ードセレクト部の前記第４のワード選択用制御信号出力
端に接続され、前記第３のＮチャネル型トランジスタの
ゲートは前記第２のワードセレクト部の前記第６のワー
ド選択用制御信号出力端に接続され、前記第４のＮチャ
ネル型トランジスタのゲートは前記第２のワードセレク
ト部の前記第７のワード選択用制御信号出力端に接続さ
れ、前記第２および前記第３のＮチャネル型トランジス
タを直列接続する接続点は前記第１のワード選択用制御
信号の信号線に接続され、前記第１および前記第２のＮ
チャネル型トランジスタを直列接続する接続点は前記第
１のワード選択信号出力端子に接続され、前記第３およ
び前記第４のＮチャネル型トランジスタを直列接続する
接続点は前記第２のワード選択信号出力端子に接続する
ことができる。
【００２７】さらに、前記デコード部は、前記第１の直
列接続回路と、第１，第２、第３および第４のＰチャネ
ル型トランジスタを直列に接続してなる第２の直列接続
回路とを含み、これら第１および第２の直列接続回路が
互に並列状態で接続され、前記第１のＮチャネル型トラ
ンジスタおよび前記第２のＰチャネル型トランジスタの
ゲートはそれぞれ前記第１のワードセレクト部の前記第
５のワード選択用制御信号出力端に接続され、前記第２
のＮチャネル型トランジスタのゲートおよび前記第１の
Ｐチャネル型トランジスタのゲートはそれぞれ前記第１
のワードセレクト部の前記第４のワード選択用制御信号
出力端に接続され、前記第３のＮチャネル型トランジス
タおよび前記第４のＰチャネル型トランジスタのゲート
はそれぞれ前記第２のワードセレクト部の前記第６のワ
ード選択用制御信号出力端に接続され、前記第４のＮチ
ャネル型トランジスタおよび前記第３のＰチャネル型ト
ランジスタのゲートはそれぞれ前記第２のワードセレク
ト部の前記第７のワード選択用制御信号出力端に接続さ
れ、前記第２および前記第３のＮチャネル型トランジス
タを直列接続する接続点と前記第２および前記第３のＰ
チャネル型トランジスタを直列接続する接続点とは前記
第１のワード選択用制御信号の信号線にそれぞれ接続さ
れ、前記第１および前記第２のＮチャネル型トランジス
タを直列接続する接続点と前記第１および前記第２のＰ
チャネル型トランジスタを直列接続する接続点とは前記
第１のワード選択信号出力端子にそれぞれ接続され、前
記第３および前記第４のＮチャネル型トランジスタを直
列接続する接続点と前記第３および前記第４のＰチャネ
ル型トランジスタを直列接続する接続点とは前記第２の
ワード選択信号出力端子にそれぞれ接続することもでき
る。
列接続回路と、第１，第２、第３および第４のＰチャネ
ル型トランジスタを直列に接続してなる第２の直列接続
回路とを含み、これら第１および第２の直列接続回路が
互に並列状態で接続され、前記第１のＮチャネル型トラ
ンジスタおよび前記第２のＰチャネル型トランジスタの
ゲートはそれぞれ前記第１のワードセレクト部の前記第
５のワード選択用制御信号出力端に接続され、前記第２
のＮチャネル型トランジスタのゲートおよび前記第１の
Ｐチャネル型トランジスタのゲートはそれぞれ前記第１
のワードセレクト部の前記第４のワード選択用制御信号
出力端に接続され、前記第３のＮチャネル型トランジス
タおよび前記第４のＰチャネル型トランジスタのゲート
はそれぞれ前記第２のワードセレクト部の前記第６のワ
ード選択用制御信号出力端に接続され、前記第４のＮチ
ャネル型トランジスタおよび前記第３のＰチャネル型ト
ランジスタのゲートはそれぞれ前記第２のワードセレク
ト部の前記第７のワード選択用制御信号出力端に接続さ
れ、前記第２および前記第３のＮチャネル型トランジス
タを直列接続する接続点と前記第２および前記第３のＰ
チャネル型トランジスタを直列接続する接続点とは前記
第１のワード選択用制御信号の信号線にそれぞれ接続さ
れ、前記第１および前記第２のＮチャネル型トランジス
タを直列接続する接続点と前記第１および前記第２のＰ
チャネル型トランジスタを直列接続する接続点とは前記
第１のワード選択信号出力端子にそれぞれ接続され、前
記第３および前記第４のＮチャネル型トランジスタを直
列接続する接続点と前記第３および前記第４のＰチャネ
ル型トランジスタを直列接続する接続点とは前記第２の
ワード選択信号出力端子にそれぞれ接続することもでき
る。
【００２８】さらにまた、前記第２および前記第３のＮ
型トランジスタを直列接続する接続点および前記第２お
よび前記第３のＰ型トランジスタを直列接続する接続点
の少なくとも一方を電源電位または接地電位のいずれか
一方のみに接続することもできる。
型トランジスタを直列接続する接続点および前記第２お
よび前記第３のＰ型トランジスタを直列接続する接続点
の少なくとも一方を電源電位または接地電位のいずれか
一方のみに接続することもできる。
【００２９】また、前記第１の直列接続回路の両端およ
び前記第２の直列接続回路の両端が接続される前記ワー
ド選択用駆動信号の信号線に替えて逆極性の前記ワード
選択用駆動信号の信号線が用いられ、前記第１および前
記第２のＮ型トランジスタを直列接続する接続点および
前記第１および前記第２のＰ型トランジスタを直列接続
する接続点の少なくとも一方がインバータを介して前記
第１のワード選択信号出力端子にそれぞれ接続され、前
記第２および前記第３のＮ型トランジスタを直列接続す
る接続点および前記第３および前記第４のＰ型トランジ
スタを直列接続する接続点の少なくとも一方をインバー
タを介して前記第２のワード選択信号出力端子にそれぞ
れ接続することもできる。
び前記第２の直列接続回路の両端が接続される前記ワー
ド選択用駆動信号の信号線に替えて逆極性の前記ワード
選択用駆動信号の信号線が用いられ、前記第１および前
記第２のＮ型トランジスタを直列接続する接続点および
前記第１および前記第２のＰ型トランジスタを直列接続
する接続点の少なくとも一方がインバータを介して前記
第１のワード選択信号出力端子にそれぞれ接続され、前
記第２および前記第３のＮ型トランジスタを直列接続す
る接続点および前記第３および前記第４のＰ型トランジ
スタを直列接続する接続点の少なくとも一方をインバー
タを介して前記第２のワード選択信号出力端子にそれぞ
れ接続することもできる。
【００３０】
【実施例】次に、本発明を図面を参照して説明する。
【００３１】図１は本発明の第１の実施例のデコード回
路全体を示す回路図である。図１を参照すると、本実施
例のデコードブロック部５１は、３入力ＮＡＮＤ及びイ
ンバータで構成され、第１のワード選択用制御信号Ｓ１
（以下、単にＳ１と称す）を出力するセレクト部１、２
入力ＮＡＮＤ及びインバータで構成され、第３のワード
選択用制御信号ＳＷ１ＴおよびＳＷ１Ｂ（以下、正極性
の信号をＳＷ１Ｔ、逆極性の信号をＳＷ１Ｂと称す）る
ワードセレクト部２１と第４のワード選択用制御信号Ｓ
Ｗ２ＴおよびＳＷ２Ｂ（以下、正極性の信号をＳＷ２
Ｔ、逆極性の信号をＳＷ２Ｂと称す）るワードセレクト
部２２、Ｎ型トランジスタＮ１１、Ｎ１２、Ｎ２１およ
びＮ２２からなり、１メモリセルブロックに必要なワー
ド選択信号Ｘ11からＸ1nの本数に応じて複数個（３１、
〜、３ｎ／２）配置されるデコード部３１と、これらを
含みメモリセルの数に応じて複数個配置されるデコード
ブロック部５１、５２、〜、５ｊと、プリデコード部４
とを備える。 プリデコード部４は、外部アドレス信号
Ｂ，Ｃ，Ｄをデコードしてワード選択用駆動信号ＸＰ1
〜ＸＰn/2 （以下、単にＸＰ1 〜ＸＰn/2 と称す）を生
成する。なお、本発明では従来例で使用したプリデコー
ド部の他方の出力信号のＸＰ1 Ｂ〜ＸＰn Ｂ（第２のワ
ード選択用制御信号）は不要である。
路全体を示す回路図である。図１を参照すると、本実施
例のデコードブロック部５１は、３入力ＮＡＮＤ及びイ
ンバータで構成され、第１のワード選択用制御信号Ｓ１
（以下、単にＳ１と称す）を出力するセレクト部１、２
入力ＮＡＮＤ及びインバータで構成され、第３のワード
選択用制御信号ＳＷ１ＴおよびＳＷ１Ｂ（以下、正極性
の信号をＳＷ１Ｔ、逆極性の信号をＳＷ１Ｂと称す）る
ワードセレクト部２１と第４のワード選択用制御信号Ｓ
Ｗ２ＴおよびＳＷ２Ｂ（以下、正極性の信号をＳＷ２
Ｔ、逆極性の信号をＳＷ２Ｂと称す）るワードセレクト
部２２、Ｎ型トランジスタＮ１１、Ｎ１２、Ｎ２１およ
びＮ２２からなり、１メモリセルブロックに必要なワー
ド選択信号Ｘ11からＸ1nの本数に応じて複数個（３１、
〜、３ｎ／２）配置されるデコード部３１と、これらを
含みメモリセルの数に応じて複数個配置されるデコード
ブロック部５１、５２、〜、５ｊと、プリデコード部４
とを備える。 プリデコード部４は、外部アドレス信号
Ｂ，Ｃ，Ｄをデコードしてワード選択用駆動信号ＸＰ1
〜ＸＰn/2 （以下、単にＸＰ1 〜ＸＰn/2 と称す）を生
成する。なお、本発明では従来例で使用したプリデコー
ド部の他方の出力信号のＸＰ1 Ｂ〜ＸＰn Ｂ（第２のワ
ード選択用制御信号）は不要である。
【００３２】デコードブロック部５１は、セレクト部１
とワードセレクト部２１および２２とデコード部３１〜
３ｎ／２とを有し、セレクト部１の出力端がワードセレ
クタ部２１および２２のそれぞれ一方の入力端に接続さ
れ、ワードセレクタ部２１の他方の入力端には外部デコ
ード信号Ａの反転信号が、ワードセレクタ部２２の他方
の入力端には外部デコード信号Ａの正転信号がそれぞれ
供給される。
とワードセレクト部２１および２２とデコード部３１〜
３ｎ／２とを有し、セレクト部１の出力端がワードセレ
クタ部２１および２２のそれぞれ一方の入力端に接続さ
れ、ワードセレクタ部２１の他方の入力端には外部デコ
ード信号Ａの反転信号が、ワードセレクタ部２２の他方
の入力端には外部デコード信号Ａの正転信号がそれぞれ
供給される。
【００３３】デコード部３１は、Ｎ型トランジスタＮ１
１，Ｎ１２，Ｎ２２，Ｎ２１をそれぞれ直列に接続して
なり、Ｎ型トランジスタＮ１１およびＮ２１のドレイン
またはソースはそれぞれアドレス信号の信号線ＸＰ1 に
接続され、Ｎ型トランジスタＮ１１のゲートはワードセ
レクト部２１のＳＷ１Ｔ信号出力端に接続され、Ｎ型ト
ランジスタＮ１２のゲートはワードセレクト部２１のＳ
Ｗ１Ｂ信号出力端に接続され、Ｎ型トランジスタＮ２２
のゲートはワードセレクト部２２のＷＳ２Ｂ信号出力端
に接続され、Ｎ型トランジスタＮ２１のゲートはワード
セレクト部２２のＳＷ２Ｔ信号出力端に接続され、Ｎ型
トランジスタＮ１２およびＮ２２を直列接続する接続点
はセレクト信号の信号線Ｓ１に接続され、Ｎ型トランジ
スタＮ１１およびＮ１２を直列接続する接続点はワード
選択信号Ｘ11の出力端子に接続され、Ｎ型トランジスタ
Ｎ２２およびＮ２１を直列接続する接続点はワード選択
信号Ｘ12の出力端子に接続されてなる。
１，Ｎ１２，Ｎ２２，Ｎ２１をそれぞれ直列に接続して
なり、Ｎ型トランジスタＮ１１およびＮ２１のドレイン
またはソースはそれぞれアドレス信号の信号線ＸＰ1 に
接続され、Ｎ型トランジスタＮ１１のゲートはワードセ
レクト部２１のＳＷ１Ｔ信号出力端に接続され、Ｎ型ト
ランジスタＮ１２のゲートはワードセレクト部２１のＳ
Ｗ１Ｂ信号出力端に接続され、Ｎ型トランジスタＮ２２
のゲートはワードセレクト部２２のＷＳ２Ｂ信号出力端
に接続され、Ｎ型トランジスタＮ２１のゲートはワード
セレクト部２２のＳＷ２Ｔ信号出力端に接続され、Ｎ型
トランジスタＮ１２およびＮ２２を直列接続する接続点
はセレクト信号の信号線Ｓ１に接続され、Ｎ型トランジ
スタＮ１１およびＮ１２を直列接続する接続点はワード
選択信号Ｘ11の出力端子に接続され、Ｎ型トランジスタ
Ｎ２２およびＮ２１を直列接続する接続点はワード選択
信号Ｘ12の出力端子に接続されてなる。
【００３４】デコード部３２〜３，ｎ／２は同一構成で
あり、構成要素の符号Ｎ１１とＮ３１〜Ｎ（ｎ−１），
１、Ｎ１２とＮ３２〜Ｎ（ｎ−１），２、Ｎ２２とＮ４
２〜Ｎｎ２、Ｎ２１とＮ４１〜Ｎｎ１、Ｘ11〜Ｘ１ｎと
Ｘ21〜Ｘ2nとＸj1〜Ｘjnとがそれぞれ対応し、Ｎ型トラ
ンジスタＮ３１〜Ｎ（ｎ−１），１とＮ４１〜Ｎ２ｎ１
のドレインにはプリデコード部のＸＰ2 〜ＸＰn/2 がそ
れぞれ接続され、各セレクト部１には外部デコード信号
Ｅ，Ｆ，Ｇの３種類の信号による８通りの組み合わせの
信号がそれぞれ１組ずつ割り当てられて供給され、ワー
ド線駆動装置を構成する。
あり、構成要素の符号Ｎ１１とＮ３１〜Ｎ（ｎ−１），
１、Ｎ１２とＮ３２〜Ｎ（ｎ−１），２、Ｎ２２とＮ４
２〜Ｎｎ２、Ｎ２１とＮ４１〜Ｎｎ１、Ｘ11〜Ｘ１ｎと
Ｘ21〜Ｘ2nとＸj1〜Ｘjnとがそれぞれ対応し、Ｎ型トラ
ンジスタＮ３１〜Ｎ（ｎ−１），１とＮ４１〜Ｎ２ｎ１
のドレインにはプリデコード部のＸＰ2 〜ＸＰn/2 がそ
れぞれ接続され、各セレクト部１には外部デコード信号
Ｅ，Ｆ，Ｇの３種類の信号による８通りの組み合わせの
信号がそれぞれ１組ずつ割り当てられて供給され、ワー
ド線駆動装置を構成する。
【００３５】再び図１を参照すると、１メモリセルブロ
ックに必要なワード選択信号Ｘ11からＸ1nまでは、外部
アドレス信号Ａ，Ｂ，Ｃ，Ｄの数Ｋは決定され、ｎ＝２
k の関係がある。いま、信号Ａを仮に下位のアドレス信
号とする。信号Ｂ，Ｃ，Ｄが供給されるプリデコード部
４からの出力信号は必要なワード選択信号の本数ｎの１
／２の信号ＸＰ1 ，ＸＰ2 ２、〜、ＸＰn/2 を出力し、
それぞれに対応するデコード部３１〜３ｎ／２のワード
線駆動部のトランジスタＮ１１とＮ２１、Ｎ３１とＮ４
１、〜、Ｎｎ−１，１とＮｎ１のソースに供給する。
ックに必要なワード選択信号Ｘ11からＸ1nまでは、外部
アドレス信号Ａ，Ｂ，Ｃ，Ｄの数Ｋは決定され、ｎ＝２
k の関係がある。いま、信号Ａを仮に下位のアドレス信
号とする。信号Ｂ，Ｃ，Ｄが供給されるプリデコード部
４からの出力信号は必要なワード選択信号の本数ｎの１
／２の信号ＸＰ1 ，ＸＰ2 ２、〜、ＸＰn/2 を出力し、
それぞれに対応するデコード部３１〜３ｎ／２のワード
線駆動部のトランジスタＮ１１とＮ２１、Ｎ３１とＮ４
１、〜、Ｎｎ−１，１とＮｎ１のソースに供給する。
【００３６】一方、下位アドレス信号Ａは、セレクト部
１の出力信号Ｓ１を１入力とするワードセレクト部２１
および２２に供給され、それぞれに対応する信号ＷＳ１
Ｔ及び反転関係の信号ＷＳ１Ｂと、ＷＳ２Ｔ及び反転関
係の信号ＷＳ２Ｂを出力する。信号ＷＳ１Ｔは信号ＸＰ
1 、ＸＰ2 、〜、ＸＰn/2 がドレインに供給されるＮ型
トランジスタＮ１１、Ｎ３１、〜、Ｎｎ−１のゲートに
共通入力され、またセレクト部１の出力Ｓ１をソース電
源としＷＳ１Ｂ信号を共通に入力するＮ１２、Ｎ３２、
〜、Ｎｎ−１のドレインからそれぞれ対応するワード選
択信号Ｘ11、Ｘ13、〜、Ｘ1 ，n-1 を出力端子から外部
出力する。同様にＮ型トランジスタＮ２１とＮ２２、Ｎ
４１とＮ４２、〜、Ｎｎ１とＮｎ１とからワード選択信
号Ｘ12、Ｘ14、〜、Ｘ1nが外部出力される。
１の出力信号Ｓ１を１入力とするワードセレクト部２１
および２２に供給され、それぞれに対応する信号ＷＳ１
Ｔ及び反転関係の信号ＷＳ１Ｂと、ＷＳ２Ｔ及び反転関
係の信号ＷＳ２Ｂを出力する。信号ＷＳ１Ｔは信号ＸＰ
1 、ＸＰ2 、〜、ＸＰn/2 がドレインに供給されるＮ型
トランジスタＮ１１、Ｎ３１、〜、Ｎｎ−１のゲートに
共通入力され、またセレクト部１の出力Ｓ１をソース電
源としＷＳ１Ｂ信号を共通に入力するＮ１２、Ｎ３２、
〜、Ｎｎ−１のドレインからそれぞれ対応するワード選
択信号Ｘ11、Ｘ13、〜、Ｘ1 ，n-1 を出力端子から外部
出力する。同様にＮ型トランジスタＮ２１とＮ２２、Ｎ
４１とＮ４２、〜、Ｎｎ１とＮｎ１とからワード選択信
号Ｘ12、Ｘ14、〜、Ｘ1nが外部出力される。
【００３７】いま外部アドレス信号Ｅ，Ｆ，Ｇによりデ
コードブロック部５１が活性化される場合、信号Ｓ１は
“Ｈ”レベルとなる。ワード選択信号Ｘ11、Ｘ23、〜、
Ｘ1nを選択する外部アドレス信号の上位アドレスＢ，
Ｃ，Ｄによりプリデコード部４のうち信号ＸＰ1 が活性
化されＸＰ1 信号は“Ｌ”レベルとなり、ＸＰ2 からＸ
Ｐn/2 は全て“Ｈ”レベルとなる。
コードブロック部５１が活性化される場合、信号Ｓ１は
“Ｈ”レベルとなる。ワード選択信号Ｘ11、Ｘ23、〜、
Ｘ1nを選択する外部アドレス信号の上位アドレスＢ，
Ｃ，Ｄによりプリデコード部４のうち信号ＸＰ1 が活性
化されＸＰ1 信号は“Ｌ”レベルとなり、ＸＰ2 からＸ
Ｐn/2 は全て“Ｈ”レベルとなる。
【００３８】次に下位アドレスＡが“Ｌ”レベルの場
合、ワードセレクト部２１が活性化され、その出力信号
ＷＳ１Ｔは“Ｈ”レベル、ＷＳ１Ｂは“Ｌ”レベルとな
る。このときトランジスタＮ１１はオン状態となり、Ｎ
１２はオフ状態になるため、ワード選択信号Ｘ１１はト
ランジスタＮ１１を通してＸＰ1 信号により“Ｌ”レベ
ルに引き下げられる。このとき共通に入力するＷＳＩＴ
信号によりそれぞれＮ３１、〜、Ｎｎ−１，１はオン状
態となり、対応するワード選択信号Ｘ13、〜、Ｘ1 ，
n-1 はそれぞれに対応するＸＰ2 、〜、ＸＰn/2 が全て
“Ｈ”レベルのため、トランジスタＮ31、〜、Ｎｎ−
１，１を通して“Ｈ”レベルに引き上げられる。
合、ワードセレクト部２１が活性化され、その出力信号
ＷＳ１Ｔは“Ｈ”レベル、ＷＳ１Ｂは“Ｌ”レベルとな
る。このときトランジスタＮ１１はオン状態となり、Ｎ
１２はオフ状態になるため、ワード選択信号Ｘ１１はト
ランジスタＮ１１を通してＸＰ1 信号により“Ｌ”レベ
ルに引き下げられる。このとき共通に入力するＷＳＩＴ
信号によりそれぞれＮ３１、〜、Ｎｎ−１，１はオン状
態となり、対応するワード選択信号Ｘ13、〜、Ｘ1 ，
n-1 はそれぞれに対応するＸＰ2 、〜、ＸＰn/2 が全て
“Ｈ”レベルのため、トランジスタＮ31、〜、Ｎｎ−
１，１を通して“Ｈ”レベルに引き上げられる。
【００３９】一方のワードセレクト部２２は非活性状態
になるため、ＷＳ２Ｔは“Ｌ”レベル、ＷＳ２Ｂは
“Ｈ”レベルとなり、トランジスタＮ２１はオフ状態、
トランジスタＮ２２はオン状態となり、ワード選択信号
Ｘ12はトランジスタＮ２２を通し、セレクト部１の出力
信号Ｓ１により“Ｈ”レベルに引き上げられる。
になるため、ＷＳ２Ｔは“Ｌ”レベル、ＷＳ２Ｂは
“Ｈ”レベルとなり、トランジスタＮ２１はオフ状態、
トランジスタＮ２２はオン状態となり、ワード選択信号
Ｘ12はトランジスタＮ２２を通し、セレクト部１の出力
信号Ｓ１により“Ｈ”レベルに引き上げられる。
【００４０】同様に、Ｘ14、〜、Ｘ1nにおいては、トラ
ンジスタＮ４２、〜、Ｎｎ２がオン状態のため信号Ｓ１
により“Ｈ”レベルが供給される。
ンジスタＮ４２、〜、Ｎｎ２がオン状態のため信号Ｓ１
により“Ｈ”レベルが供給される。
【００４１】次に下位アドレスＡが“Ｈ”レベルに変化
した場合、ワードセレクト部２１は非活性状態となり、
ワードセレクト部２２が活性化されるので、ＷＳ２Ｔは
“Ｈ”レベル、ＷＳ２Ｂは“Ｌ”レベル、ＷＳ１Ｔは
“Ｈ”レベル、ＷＳ１Ｂは“Ｌ”レベルとなり、トラン
ジスタＮ１１はオフ状態、Ｎ１２はオン状態、またＮ２
１がオン状態、Ｎ２２がオフ状態となるため、ワード選
択信号Ｘ11はトランジスタＮ１２を通してセレクト部１
の出力信号Ｓ１により“Ｈ”レベルに引き上げられ、ワ
ード選択信号Ｘ12はトランジスタＮ２１を通してＸＰ1
信号により“Ｌ”レベルに引き下げられる。同様の動作
により、Ｘ11からＸn の１ワード選択信号のみを“Ｌ”
レベルとし、他のワード選択信号を全て“Ｈ”レベルに
することができる。
した場合、ワードセレクト部２１は非活性状態となり、
ワードセレクト部２２が活性化されるので、ＷＳ２Ｔは
“Ｈ”レベル、ＷＳ２Ｂは“Ｌ”レベル、ＷＳ１Ｔは
“Ｈ”レベル、ＷＳ１Ｂは“Ｌ”レベルとなり、トラン
ジスタＮ１１はオフ状態、Ｎ１２はオン状態、またＮ２
１がオン状態、Ｎ２２がオフ状態となるため、ワード選
択信号Ｘ11はトランジスタＮ１２を通してセレクト部１
の出力信号Ｓ１により“Ｈ”レベルに引き上げられ、ワ
ード選択信号Ｘ12はトランジスタＮ２１を通してＸＰ1
信号により“Ｌ”レベルに引き下げられる。同様の動作
により、Ｘ11からＸn の１ワード選択信号のみを“Ｌ”
レベルとし、他のワード選択信号を全て“Ｈ”レベルに
することができる。
【００４２】次に、外部アドレス信号Ｅ，Ｆ，Ｇにより
デコードブロック部５１が非活性状態になる場合、セレ
クト部１の出力Ｓ１は“Ｌ”レベルとなり、ワードセレ
クト部２１及び２２は共に下位アドレスＡによらず非活
性状態となり、それぞれ信号ＷＳ１ＢとＷＳ２Ｂが
“Ｈ”レベルとなり、ＷＳ１Ｔ及びＷＳ２Ｔは“Ｌ”レ
ベルとなる。
デコードブロック部５１が非活性状態になる場合、セレ
クト部１の出力Ｓ１は“Ｌ”レベルとなり、ワードセレ
クト部２１及び２２は共に下位アドレスＡによらず非活
性状態となり、それぞれ信号ＷＳ１ＢとＷＳ２Ｂが
“Ｈ”レベルとなり、ＷＳ１Ｔ及びＷＳ２Ｔは“Ｌ”レ
ベルとなる。
【００４３】このため、トランジスタＮ１１、Ｎ２１、
Ｎ３１、〜、Ｎｎ１はオフ、Ｎ１２、Ｎ２２、〜、Ｎｎ
２はオン状態となるため、プリデコード部４からの信号
ＸＰ1 、ＸＰ2 、〜、ＸＰn/2 によらずワード選択信号
Ｘ11、Ｘ12、〜、Ｘ1nは全てトランジスタＮ１２、Ｎ２
２、〜、Ｎｎ２を通し、信号Ｓ１により“Ｌ”レベルに
引き下げられる。以上説明したように、従来例と同様の
動作が可能である。
Ｎ３１、〜、Ｎｎ１はオフ、Ｎ１２、Ｎ２２、〜、Ｎｎ
２はオン状態となるため、プリデコード部４からの信号
ＸＰ1 、ＸＰ2 、〜、ＸＰn/2 によらずワード選択信号
Ｘ11、Ｘ12、〜、Ｘ1nは全てトランジスタＮ１２、Ｎ２
２、〜、Ｎｎ２を通し、信号Ｓ１により“Ｌ”レベルに
引き下げられる。以上説明したように、従来例と同様の
動作が可能である。
【００４４】図２は本発明の第１の実施例のマスクパタ
ーン図である。ここで仮に信号配線として用いられるア
ルミ配線の幅を１μｍ、アルミ配線相互の間隔を１μｍ
とした設計基準に従い設計したとする。また、トランジ
スタサイズは従来例と同様にチャネル幅６μｍチャネル
長１μｍで形成されているものとし、デコード部３１の
みについて示している。
ーン図である。ここで仮に信号配線として用いられるア
ルミ配線の幅を１μｍ、アルミ配線相互の間隔を１μｍ
とした設計基準に従い設計したとする。また、トランジ
スタサイズは従来例と同様にチャネル幅６μｍチャネル
長１μｍで形成されているものとし、デコード部３１の
みについて示している。
【００４５】従来例と比較すると、２本のワード選択信
号Ｘ11とＸ12を実現する場合、プリデコード部４の出力
信号配線用のアルミ配線の配置本数は４本から１本に削
減することができ、そのためデコード部３１のみで８μ
ｍとなる。また、メモリセルブロックの高さ（図２のＹ
方向）は一律同様であるため、全てワード選択信号を出
力するためにデコード部を横方向（図２のＸ方向）に連
続配置した場合、従来例の約４７％にＸ方向のサイズが
縮小できる。
号Ｘ11とＸ12を実現する場合、プリデコード部４の出力
信号配線用のアルミ配線の配置本数は４本から１本に削
減することができ、そのためデコード部３１のみで８μ
ｍとなる。また、メモリセルブロックの高さ（図２のＹ
方向）は一律同様であるため、全てワード選択信号を出
力するためにデコード部を横方向（図２のＸ方向）に連
続配置した場合、従来例の約４７％にＸ方向のサイズが
縮小できる。
【００４６】ここで従来例と比較すると、ワード線駆動
装置がｐ個複数配置されてなるチップ面積をおよそ０．
５×Ｘｓ×ｐの割合で縮小化ができ、ｐ＝４のときチッ
プ面積は従来１．４であったものが０．８となり、約６
０％のチップ面積に縮小化が可能である。
装置がｐ個複数配置されてなるチップ面積をおよそ０．
５×Ｘｓ×ｐの割合で縮小化ができ、ｐ＝４のときチッ
プ面積は従来１．４であったものが０．８となり、約６
０％のチップ面積に縮小化が可能である。
【００４７】図３は本発明の第２の実施例を示す回路図
である。同図を参照すると、第１の実施例と異なる部分
は、デコード部３１のトランジスタ素子を相補型で構成
したことである。すなわち、Ｎ型トランジスタＮ１１，
Ｎ１２，Ｎ２２，Ｎ２１をそれぞれ直列に接続した直列
接続回路と、Ｐ型トランジスタＰ１１，Ｐ１２，Ｐ２
２，Ｐ２１を直列に接続した直列接続回路とからなり、
これら２つの直列接続回路が互に並列状態で接続され
る。Ｎ型トランジスタＮ１１およびＰ型トランジスタＰ
１２のゲートはそれぞれワードセレクト部２１のインバ
ータ２１２の信号出力端に接続され、Ｎ型トランジスタ
Ｎ１２のゲートおよびＰ型トランジスタＰ１１のゲート
はそれぞれワードセレクト部２１のＮＡＮＤ２１１の信
号出力端に接続され、Ｎ型トランジスタＮ２２およびＰ
型トランジスタＰ２１のゲートはそれぞれワードセレク
ト部２２のインバータ２２２の信号出力端に接続され、
Ｎ型トランジスタＮ２１およびＰ型トランジスタＰ２２
のゲートはそれぞれワードセレクト部２２のセレクト２
２のＮＡＮＤ２２１の信号出力端に接続される。
である。同図を参照すると、第１の実施例と異なる部分
は、デコード部３１のトランジスタ素子を相補型で構成
したことである。すなわち、Ｎ型トランジスタＮ１１，
Ｎ１２，Ｎ２２，Ｎ２１をそれぞれ直列に接続した直列
接続回路と、Ｐ型トランジスタＰ１１，Ｐ１２，Ｐ２
２，Ｐ２１を直列に接続した直列接続回路とからなり、
これら２つの直列接続回路が互に並列状態で接続され
る。Ｎ型トランジスタＮ１１およびＰ型トランジスタＰ
１２のゲートはそれぞれワードセレクト部２１のインバ
ータ２１２の信号出力端に接続され、Ｎ型トランジスタ
Ｎ１２のゲートおよびＰ型トランジスタＰ１１のゲート
はそれぞれワードセレクト部２１のＮＡＮＤ２１１の信
号出力端に接続され、Ｎ型トランジスタＮ２２およびＰ
型トランジスタＰ２１のゲートはそれぞれワードセレク
ト部２２のインバータ２２２の信号出力端に接続され、
Ｎ型トランジスタＮ２１およびＰ型トランジスタＰ２２
のゲートはそれぞれワードセレクト部２２のセレクト２
２のＮＡＮＤ２２１の信号出力端に接続される。
【００４８】Ｎ型トランジスタＮ１２およびＮ２２を直
列接続する接続点とＰ型トランジスタＰ１２およびＰ２
２を直列接続する接続点とはセレクト信号線Ｓ１にそれ
ぞれ接続され、Ｎ型トランジスタＮ１１およびＮ１２を
直列接続する接続点とＰ型トランジスタＰ１１およびＰ
１２を直列接続する接続点とはワード選択信号出力端子
Ｘ11にそれぞれ接続され、Ｎ型トランジスタＮ２２およ
びＮ２１を直列接続する接続点とＰ型トランジスタＰ１
１およびＰ１２を直列接続する接続点とはワード選択信
号出力端子Ｘ12にそれぞれ接続されてなる。それ以外の
構成は第１の実施例と同様であり説明を省略する。
列接続する接続点とＰ型トランジスタＰ１２およびＰ２
２を直列接続する接続点とはセレクト信号線Ｓ１にそれ
ぞれ接続され、Ｎ型トランジスタＮ１１およびＮ１２を
直列接続する接続点とＰ型トランジスタＰ１１およびＰ
１２を直列接続する接続点とはワード選択信号出力端子
Ｘ11にそれぞれ接続され、Ｎ型トランジスタＮ２２およ
びＮ２１を直列接続する接続点とＰ型トランジスタＰ１
１およびＰ１２を直列接続する接続点とはワード選択信
号出力端子Ｘ12にそれぞれ接続されてなる。それ以外の
構成は第１の実施例と同様であり説明を省略する。
【００４９】この構成において、Ｐ型トランジスタＰ１
１とＮ型トランジスタＮ１１はソース電位をプリデコー
ド部出力ＸＰ1 から供給され、ドレインはワード選択信
号Ｘ11が供給される。また、Ｐ型トランジスタＰ１２と
Ｎ型トランジスタＮ１２はソース電位がセレクト部出力
Ｓ１より供給される。トランジスタＮ１１のゲート入力
は第１の実施例と同様にワードセレクト部２１の出力信
号ＷＳ１Ｔが供給され、Ｐ型トランジスタＰ１１のゲー
トは信号ＷＳ１Ｔの反転信号ＷＳ１Ｂが供給される。
１とＮ型トランジスタＮ１１はソース電位をプリデコー
ド部出力ＸＰ1 から供給され、ドレインはワード選択信
号Ｘ11が供給される。また、Ｐ型トランジスタＰ１２と
Ｎ型トランジスタＮ１２はソース電位がセレクト部出力
Ｓ１より供給される。トランジスタＮ１１のゲート入力
は第１の実施例と同様にワードセレクト部２１の出力信
号ＷＳ１Ｔが供給され、Ｐ型トランジスタＰ１１のゲー
トは信号ＷＳ１Ｔの反転信号ＷＳ１Ｂが供給される。
【００５０】また、Ｎ型トランジスタＮ１２のゲートも
前述と同様に信号ＷＳ１Ｂが供給され、Ｐ型トランジス
タＰ１２のゲートは信号ＷＳ１Ｔが供給される。この状
態でプリデコード部出力ＸＰ1 が選択状態となって
“Ｌ”レベルとなり、信号ＷＳ１Ｔが“Ｈ”レベル、Ｗ
Ｓ１Ｂが“Ｌ”レベルになったときトランジスタＰ１１
とＮ１１とがオンし、これらのトランジスタを通してワ
ード選択信号Ｘ11はプリデコード部出力ＸＰ1 により
“Ｌ”レベルに引き下げられる。
前述と同様に信号ＷＳ１Ｂが供給され、Ｐ型トランジス
タＰ１２のゲートは信号ＷＳ１Ｔが供給される。この状
態でプリデコード部出力ＸＰ1 が選択状態となって
“Ｌ”レベルとなり、信号ＷＳ１Ｔが“Ｈ”レベル、Ｗ
Ｓ１Ｂが“Ｌ”レベルになったときトランジスタＰ１１
とＮ１１とがオンし、これらのトランジスタを通してワ
ード選択信号Ｘ11はプリデコード部出力ＸＰ1 により
“Ｌ”レベルに引き下げられる。
【００５１】また、信号ＷＳ１Ｔが“Ｌ”レベル、信号
ＷＳ１Ｂが“Ｈ”レベルになったとき、トランジスタＮ
１２とＰ１２がオン状態となり、ワード選択信号Ｘ11は
これらのトランジスタを通しセレクト部１の出力Ｓ１に
より“Ｈ”レベルに引き上げられ、第１の実施例と同様
の動作をする。
ＷＳ１Ｂが“Ｈ”レベルになったとき、トランジスタＮ
１２とＰ１２がオン状態となり、ワード選択信号Ｘ11は
これらのトランジスタを通しセレクト部１の出力Ｓ１に
より“Ｈ”レベルに引き上げられ、第１の実施例と同様
の動作をする。
【００５２】本実施例のマスクパターン図を示した図４
を参照すると、ブロックサイズのＹ方向のサイズはＰ型
トランジスタを構成要素に加えた分だけ大きくなるが、
Ｘ方向のサイズは同等である。
を参照すると、ブロックサイズのＹ方向のサイズはＰ型
トランジスタを構成要素に加えた分だけ大きくなるが、
Ｘ方向のサイズは同等である。
【００５３】以上に示した実施例は、複数ワード選択信
号のうち１ワード選択信号を“Ｌ”レベルに選択するも
のについて述べたが、複数ワード選択信号のうち１ワー
ド選択信号を“Ｈ”レベルに選択する実施例について図
５に示す。
号のうち１ワード選択信号を“Ｌ”レベルに選択するも
のについて述べたが、複数ワード選択信号のうち１ワー
ド選択信号を“Ｈ”レベルに選択する実施例について図
５に示す。
【００５４】図５は本発明の第３の実施例の回路図であ
る。本実施例が第１の実施例と異なる点は、第１の実施
例で述べたＮ１２およびＮ２２のそれぞれのトランジス
タが、セレクト部６の出力信号Ｓ１をソース電源とせ
ず、ＧＮＤレベルを供給され、また、プリデコード部９
は正論理とし、選択されるプリデコード部出力ＸＰ1 の
１本のみ“Ｈ”レベルとなり、ワード選択信号の１本Ｘ
11のみにＮ１１トランジスタを通して、プリデコード部
出力の“Ｈ”レベルが供給されるようにし、１ワード選
択信号のみを“Ｈ“レベルにすることが可能である。
る。本実施例が第１の実施例と異なる点は、第１の実施
例で述べたＮ１２およびＮ２２のそれぞれのトランジス
タが、セレクト部６の出力信号Ｓ１をソース電源とせ
ず、ＧＮＤレベルを供給され、また、プリデコード部９
は正論理とし、選択されるプリデコード部出力ＸＰ1 の
１本のみ“Ｈ”レベルとなり、ワード選択信号の１本Ｘ
11のみにＮ１１トランジスタを通して、プリデコード部
出力の“Ｈ”レベルが供給されるようにし、１ワード選
択信号のみを“Ｈ“レベルにすることが可能である。
【００５５】また第４の実施例の回路図を示した図６を
参照すると、第１の実施例で示す回路と異なる点は、ワ
ード選択信号Ｘ11、Ｘ12、〜、Ｘ1nのあいだにインバー
タ１５１、１５２、〜を新たに設けたことであり、１ワ
ード選択信号のみを“Ｈ”レベルにすることが可能であ
る。第３および第４の実施例ともデコード部の素子は図
２に示すよう配置されるため、デコード回路のＸ方向の
サイズは第１の実施例と同様になる。
参照すると、第１の実施例で示す回路と異なる点は、ワ
ード選択信号Ｘ11、Ｘ12、〜、Ｘ1nのあいだにインバー
タ１５１、１５２、〜を新たに設けたことであり、１ワ
ード選択信号のみを“Ｈ”レベルにすることが可能であ
る。第３および第４の実施例ともデコード部の素子は図
２に示すよう配置されるため、デコード回路のＸ方向の
サイズは第１の実施例と同様になる。
【００５６】
【発明の効果】以上説明したように、本発明は、ｎ本の
ワード選択信号を選択するために必要なＫ個のアドレス
信号からなるデコード回路において、少なくとも１つの
アドレス信号と、（Ｋ−１）個のアドレス信号をプリデ
コードした信号と、セレクト部により特定電源を供給す
るデコード部を構成することにより、ｎ個のワード選択
信号を選択するために必要なプリデコード部の信号配線
の本数を１／２に減少することができる。そのため従来
のデコード回路のデコード部のチップ上における面積の
半分とすることが可能となる。従って複数のデコード回
路から構成されるワード線駆動装置がｐ個複数配置され
てなるチップ面積を０．５×Ｘｓ×ｐの割合で縮小化で
き、ｐ＝４のとき従来１．４であったチップ面積は０．
８となり、従来のデコード部を用いた場合と比較しおよ
そ６０％にチップ面積を縮小化できるという効果があ
る。
ワード選択信号を選択するために必要なＫ個のアドレス
信号からなるデコード回路において、少なくとも１つの
アドレス信号と、（Ｋ−１）個のアドレス信号をプリデ
コードした信号と、セレクト部により特定電源を供給す
るデコード部を構成することにより、ｎ個のワード選択
信号を選択するために必要なプリデコード部の信号配線
の本数を１／２に減少することができる。そのため従来
のデコード回路のデコード部のチップ上における面積の
半分とすることが可能となる。従って複数のデコード回
路から構成されるワード線駆動装置がｐ個複数配置され
てなるチップ面積を０．５×Ｘｓ×ｐの割合で縮小化で
き、ｐ＝４のとき従来１．４であったチップ面積は０．
８となり、従来のデコード部を用いた場合と比較しおよ
そ６０％にチップ面積を縮小化できるという効果があ
る。
【図１】本発明の第１の実施例のデコー回路全体を示す
回路図である。
回路図である。
【図２】本発明の第１の実施例のマスクパターン図であ
る。
る。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第２の実施例のマスクパターン図であ
る。
る。
【図５】本発明の第３の実施例を示す回路図である。
【図６】本発明の第４の実施例を示す回路図である。
【図７】（ａ）従来の読み出し専用半導体記憶装置の主
要部の回路図である。（ｂ）その平面図である。
要部の回路図である。（ｂ）その平面図である。
【図８】従来例のデコード回路全体を示す回路図であ
る。
る。
【図９】従来例のマスクパターン図である。
１，６，１０，１６ セレクト部 ２１，２２，７１，７２，１１１，１１２ ワードセ
レクト部 ３１，３２，３ｎ／２，８，１３，１７１，１７２，
〜，１７ｎ デコード部 ４，９，１４，１８ プリデコード部 ５１，５２，〜，５ｊ デコードブロック部 １５１，１５２ インバーター Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ 外部アドレス信号 Ｓ１ セレクト部出力信号（第１のワード選択用制御
信号） ＷＳ１Ｔ，ＷＳ１Ｂ，ＷＳ２Ｔ，ＷＳ２Ｂ ワードセ
レクト部出力信号（第３および第４ののワード選択用制
御信号） ＸＰ1 ，ＸＰ2 ，〜，ＸＰn プリデコード部出力信
号（ワード選択用駆動信号） Ｘ11，Ｘ12，〜，Ｘjn ワード選択信号 Ｎ１１，Ｎ１２，〜，Ｎｎ１ Ｎ型トランジスタ Ｐ１１，Ｐ１２，〜，Ｐｎ１ Ｐ型トランジスタ
レクト部 ３１，３２，３ｎ／２，８，１３，１７１，１７２，
〜，１７ｎ デコード部 ４，９，１４，１８ プリデコード部 ５１，５２，〜，５ｊ デコードブロック部 １５１，１５２ インバーター Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ 外部アドレス信号 Ｓ１ セレクト部出力信号（第１のワード選択用制御
信号） ＷＳ１Ｔ，ＷＳ１Ｂ，ＷＳ２Ｔ，ＷＳ２Ｂ ワードセ
レクト部出力信号（第３および第４ののワード選択用制
御信号） ＸＰ1 ，ＸＰ2 ，〜，ＸＰn プリデコード部出力信
号（ワード選択用駆動信号） Ｘ11，Ｘ12，〜，Ｘjn ワード選択信号 Ｎ１１，Ｎ１２，〜，Ｎｎ１ Ｎ型トランジスタ Ｐ１１，Ｐ１２，〜，Ｐｎ１ Ｐ型トランジスタ
Claims (5)
- 【請求項１】 第１のアドレス信号群から第１のワード
選択用制御信号を発生するセレクト部と、第２のアドレ
ス信号群からワード選択用駆動信号を発生するプリデコ
ード部と、前記第１のワード選択用制御信号に応答して
前記ワード選択用駆動信号のハイレベルおよびロウレベ
ルの一方の電圧により所定のメモリセルのワード線を活
性化し他方の電圧により前記所定のメモリセル以外のメ
モリセルのワード線を非活性化する複数のデコード部と
を有する読み出し専用半導体記憶装置のデコード回路に
おいて； 前記第１のワード選択用制御信号および前記第２のアド
レス信号群の所定の１信号を第２のワード選択用制御信
号とした時のその逆極性信号を第３のワード選択用制御
信号として第１のＮＡＮＤゲートに供給し、この第１の
ＮＡＮＤゲートの出力の第４のワード選択用制御信号と
この出力を反転した第５のワード選択用制御信号とを出
力する第１のワードセレクト部と、前記第１のワード選
択用制御信号および前記第２のワード選択用制御信号を
第２のＮＡＮＤゲートに供給し、この第２のＮＡＮＤゲ
ートの出力の第６のワード選択用制御信号とこの出力を
反転した第７のワード選択用制御信号を出力する第２の
ワードセレクト部とを有し、前記デコード部は、前記ワ
ード選択用駆動信号および前記第１のワード選択用制御
信号が供給され、前記第１のワードセレクト部の前記第
５のワード選択用制御信号に応答して選択的に前記ワー
ド選択用駆動信号を前記活性化の信号として第１のワー
ド選択信号出力端子から出力するとともに前記第２のワ
ードセレクト部の前記第６のワード選択用制御信号に応
答して選択的に前記第１のワード選択用制御信号を前記
非活性化の信号として第２のワード選択信号出力端子か
ら出力し、前記第１のワードセレクト部の前記第４のワ
ード選択用制御信号に応答して選択的に前記第１のワー
ド選択用制御信号を前記非活性化の信号として前記第１
のワード選択信号出力端子から出力するとともに前記第
２のワードセレクト部の前記第７のワード選択用制御信
号に応答して選択的に前記ワード選択用駆動信号を前記
活性化の信号として前記第２のワード選択信号出力端子
から出力することにより、前記デコード部のブロックサ
イズが小面積でレイアウトきるように構成したことを特
徴とする読み出し専用半導体記憶装置のデコード回路。 - 【請求項２】 前記デコード部は、第１、第２、第３お
よび第４のＮチャネル型トランジスタをそれぞれ直列に
接続してなる第１の直列接続回路を含み、この直列接続
回路の両端の電極はそれぞれ前記ワード選択用駆動信号
の信号線に接続され、前記第１のＮチャネル型トランジ
スタのゲートは前記第１のワードセレクト部の前記第５
のワード選択用制御信号出力端に接続され、前記第２の
Ｎチャネル型トランジスタのゲートは前記第１のワード
セレクト部の前記第４のワード選択用制御信号出力端に
接続され、前記第３のＮチャネル型トランジスタのゲー
トは前記第２のワードセレクト部の前記第６のワード選
択用制御信号出力端に接続され、前記第４のＮチャネル
型トランジスタのゲートは前記第２のワードセレクト部
の前記第７のワード選択用制御信号出力端に接続され、
前記第２および前記第３のＮチャネル型トランジスタを
直列接続する接続点は前記第１のワード選択用制御信号
の信号線に接続され、前記第１および前記第２のＮチャ
ネル型トランジスタを直列接続する接続点は前記第１の
ワード選択信号出力端子に接続され、前記第３および前
記第４のＮチャネル型トランジスタを直列接続する接続
点は前記第２のワード選択信号出力端子に接続されるこ
とを特徴とする請求項１記載の読み出し専用半導体記憶
装置のデコード回路。 - 【請求項３】 前記デコード部は、前記第１の直列接続
回路と、第１，第２、第３および第４のＰチャネル型ト
ランジスタを直列に接続してなる第２の直列接続回路と
を含み、これら第１および第２の直列接続回路が互に並
列状態で接続され、前記第１のＮチャネル型トランジス
タおよび前記第２のＰチャネル型トランジスタのゲート
はそれぞれ前記第１のワードセレクト部の前記第５のワ
ード選択用制御信号出力端に接続され、前記第２のＮチ
ャネル型トランジスタのゲートおよび前記第１のＰチャ
ネル型トランジスタのゲートはそれぞれ前記第１のワー
ドセレクト部の前記第４のワード選択用制御信号出力端
に接続され、前記第３のＮチャネル型トランジスタおよ
び前記第４のＰチャネル型トランジスタのゲートはそれ
ぞれ前記第２のワードセレクト部の前記第６のワード選
択用制御信号出力端に接続され、前記第４のＮチャネル
型トランジスタおよび前記第３のＰチャネル型トランジ
スタのゲートはそれぞれ前記第２のワードセレクト部の
前記第７のワード選択用制御信号出力端に接続され、前
記第２および前記第３のＮチャネル型トランジスタを直
列接続する接続点と前記第２および前記第３のＰチャネ
ル型トランジスタを直列接続する接続点とは前記第１の
ワード選択用制御信号の信号線にそれぞれ接続され、前
記第１および前記第２のＮチャネル型トランジスタを直
列接続する接続点と前記第１および前記第２のＰチャネ
ル型トランジスタを直列接続する接続点とは前記第１の
ワード選択信号出力端子にそれぞれ接続され、前記第３
および前記第４のＮチャネル型トランジスタを直列接続
する接続点と前記第３および前記第４のＰチャネル型ト
ランジスタを直列接続する接続点とは前記第２のワード
選択信号出力端子にそれぞれ接続されることを特徴とす
る請求項２記載の読み出し専用半導体記憶装置のデコー
ド回路。 - 【請求項４】 前記第２および前記第３のＮチャネル型
トランジスタを直列接続する接続点および前記第２およ
び前記第３のＰチャネル型トランジスタを直列接続する
接続点の少なくとも一方が電源電位または接地電位のい
ずれか一方のみに接続されることを特徴とする請求項２
または３記載の読み出し専用半導体記憶装置のデコード
回路。 - 【請求項５】 前記第１の直列接続回路の両端および前
記第２の直列接続回路の両端が接続される前記ワード選
択用駆動信号の信号線に替えて逆極性の前記ワード選択
用駆動信号の信号線が用いられ、前記第１および前記第
２のＮチャネル型トランジスタを直列接続する接続点お
よび前記第１および前記第２のＰチャネル型トランジス
タを直列接続する接続点の少なくとも一方がインバータ
を介して前記第１のワード選択信号出力端子にそれぞれ
接続され、前記第２および前記第３のＮチャネル型トラ
ンジスタを直列接続する接続点および前記第３および前
記第４のＰチャネル型トランジスタを直列接続する接続
点の少なくとも一方がインバータを介して前記第２のワ
ード選択信号出力端子にそれぞれ接続されることを特徴
とする請求項２または３の読み出し専用半導体記憶装置
のデコード回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10985894A JP2591907B2 (ja) | 1994-05-24 | 1994-05-24 | 読み出し専用半導体記憶装置のデコード回路 |
| KR1019950012996A KR0146464B1 (ko) | 1994-05-24 | 1995-05-24 | 판독 전용 반도체 기억 장치의 디코드 회로 |
| US08/448,857 US5577003A (en) | 1994-05-24 | 1995-05-24 | Decoding circuit for use in semiconductor read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10985894A JP2591907B2 (ja) | 1994-05-24 | 1994-05-24 | 読み出し専用半導体記憶装置のデコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07320494A JPH07320494A (ja) | 1995-12-08 |
| JP2591907B2 true JP2591907B2 (ja) | 1997-03-19 |
Family
ID=14520986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10985894A Expired - Fee Related JP2591907B2 (ja) | 1994-05-24 | 1994-05-24 | 読み出し専用半導体記憶装置のデコード回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5577003A (ja) |
| JP (1) | JP2591907B2 (ja) |
| KR (1) | KR0146464B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848314B2 (ja) * | 1996-02-28 | 1999-01-20 | 日本電気株式会社 | 半導体記憶装置 |
| US5784330A (en) * | 1996-12-02 | 1998-07-21 | International Business Machines Corporation | Evenly distributed RC delay word line decoding and mapping |
| US5870349A (en) * | 1997-10-28 | 1999-02-09 | International Business Machines Corporation | Data processing system and method for generating memory control signals with clock skew tolerance |
| US5991225A (en) * | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277695A (ja) * | 1986-05-26 | 1987-12-02 | Hitachi Ltd | 半導体記憶装置 |
| US5440518A (en) * | 1991-06-12 | 1995-08-08 | Hazani; Emanuel | Non-volatile memory circuits, architecture and methods |
| US5159215A (en) * | 1990-02-26 | 1992-10-27 | Nec Corporation | Decoder circuit |
| JPH0495298A (ja) * | 1990-08-10 | 1992-03-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH04195900A (ja) * | 1990-11-27 | 1992-07-15 | Nec Ic Microcomput Syst Ltd | カレントミラー型センスアンプ |
| JP2978636B2 (ja) * | 1992-06-16 | 1999-11-15 | 日本電気アイシーマイコンシステム株式会社 | デコード回路 |
-
1994
- 1994-05-24 JP JP10985894A patent/JP2591907B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-24 US US08/448,857 patent/US5577003A/en not_active Expired - Fee Related
- 1995-05-24 KR KR1019950012996A patent/KR0146464B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07320494A (ja) | 1995-12-08 |
| US5577003A (en) | 1996-11-19 |
| KR950034261A (ko) | 1995-12-28 |
| KR0146464B1 (ko) | 1998-11-02 |
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