JP2626030B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は絶縁ゲート型の構造を持つ電界効果型トラン
ジスタを主な構成要素とする高速度で大容量の半導体記
憶装置の読み出し回路に関する。
ジスタを主な構成要素とする高速度で大容量の半導体記
憶装置の読み出し回路に関する。
［従来の技術］ 従来の半導体記憶装置（ここでは、イオン注入切換方
式NAND型MASKROM）の読み出し方法について説明する。
第２−１図は従来のMASKROMの読み出し回路のブロック
図である。第２−２図，第２−３図は、第２−２図の各
ブロックの詳細図である。さて第２−２図においてメモ
リセルMj1lを選択する場合、Ｙ−セレクタ部［106］，
ブロックデコーダ部［202］，ワードデコーダ部［203］
からの、それぞれの信号は以下のように作用する。
式NAND型MASKROM）の読み出し方法について説明する。
第２−１図は従来のMASKROMの読み出し回路のブロック
図である。第２−２図，第２−３図は、第２−２図の各
ブロックの詳細図である。さて第２−２図においてメモ
リセルMj1lを選択する場合、Ｙ−セレクタ部［106］，
ブロックデコーダ部［202］，ワードデコーダ部［203］
からの、それぞれの信号は以下のように作用する。
Ｙ−セレクタ部によるデジット線の選択 Ｙ−セレクタ部において、Ｎチャネルエンハンスメン
トトランジスタ（以下、Nchトランジスタと称す）QYlの
ゲート入力信号Ylは、VCCレベル（以下、高レベルと称
す）が印加され、QYlがオンする。従ってデジット線Dl
が選択状態となる。
トトランジスタ（以下、Nchトランジスタと称す）QYlの
ゲート入力信号Ylは、VCCレベル（以下、高レベルと称
す）が印加され、QYlがオンする。従ってデジット線Dl
が選択状態となる。
一方、NchトランジスタQY1,QY2〜QY（ｌ−１）には、
すべてゲート入力信号は、GNDレベル（以下、低レベル
と称す）が印加され、これらのトランジスタはオフし、
デジット線D1,D2〜Ｄ（ｌ−１）は、すべて非選択状態
となる。
すべてゲート入力信号は、GNDレベル（以下、低レベル
と称す）が印加され、これらのトランジスタはオフし、
デジット線D1,D2〜Ｄ（ｌ−１）は、すべて非選択状態
となる。
ブロックデコーダによる選択 メモリセルアレイをワード線方向にｊ個に分割し、分
割後１個のセルアレイを１ブロックと称す。例えば、１
ブロックはブロックjl［109］に示すように、ドレイン
がデジット線Dlに接続され、ゲートがブロック選択信号
Bjに接続されたブロック選択用NchトランジスタQjlと、
ｋ段直列に接続されたメモリセル群Mj1l〜Mjklが直列に
接続された構成となっている。
割後１個のセルアレイを１ブロックと称す。例えば、１
ブロックはブロックjl［109］に示すように、ドレイン
がデジット線Dlに接続され、ゲートがブロック選択信号
Bjに接続されたブロック選択用NchトランジスタQjlと、
ｋ段直列に接続されたメモリセル群Mj1l〜Mjklが直列に
接続された構成となっている。
いずれのブロックを選択するかは、ブロックデコーダ
部からの信号B1〜Bjと、先に述べたＹ−セレクタ部にお
けるデジット線の選択とによる。今、デジット線Dlが選
択状態にあり、ブロック選択用トランジスタQjlのゲー
ト入力信号Bjに高レベルが印加されることによりQjlは
オンし、ブロックjlが選択状態となる。
部からの信号B1〜Bjと、先に述べたＹ−セレクタ部にお
けるデジット線の選択とによる。今、デジット線Dlが選
択状態にあり、ブロック選択用トランジスタQjlのゲー
ト入力信号Bjに高レベルが印加されることによりQjlは
オンし、ブロックjlが選択状態となる。
一方、ブロック選択用トランジスタQ1l,Q2l〜Ｑ（ｊ
−１）ｌのゲート入力信号B1,B2〜Ｂ（ｊ−１）は低レ
ベルが印加されるので、これらのトランジスタはすべて
オフし、jl以外のブロックが非選択状態となる。
−１）ｌのゲート入力信号B1,B2〜Ｂ（ｊ−１）は低レ
ベルが印加されるので、これらのトランジスタはすべて
オフし、jl以外のブロックが非選択状態となる。
ワードデコーダによる選択 今、選択状態にあるブロックjlにおいて、ｋ段縦積み
のメモリセルの内、第何段目を選択するかは、ワードデ
コーダ部からの信号W1〜Wkによる。選択するメモリセル
Mj1lのゲート入力信号W1を低レベルとし、その他のゲー
ト入力信号W2〜Wkには、高レベルを印加する。メモリセ
ルアレイはＮチャネルエンハンスメントトランジスタ及
びＮチャネルディプレッショントランジスタから構成さ
れている。セルのゲート入力が高レベルであれば、エン
ハンスタイプ，ディプレッションタイプを問わず、メモ
リセルはオンする。つまり、Mj2l〜Mjklは導通状態であ
る。ここで、選択メモリセルMj1lがディプレッションタ
イプであれば、Mj1lはオンし、デジット線Dlに電流が流
れることにより、Dlの電位が降下する。逆にMj1lがエン
ハンスタイプであれば、ゲート入力は低レベルのため、
Mj1lはオフし、デジット線Dlには電流が流れない。この
ように選択メモリセルがディプレッションタイプである
場合と、エンハンスタイプである場合とでは、デジット
線の電位に差異が生じ、この差異をセンスアンプ部で検
出し出力を得る。
のメモリセルの内、第何段目を選択するかは、ワードデ
コーダ部からの信号W1〜Wkによる。選択するメモリセル
Mj1lのゲート入力信号W1を低レベルとし、その他のゲー
ト入力信号W2〜Wkには、高レベルを印加する。メモリセ
ルアレイはＮチャネルエンハンスメントトランジスタ及
びＮチャネルディプレッショントランジスタから構成さ
れている。セルのゲート入力が高レベルであれば、エン
ハンスタイプ，ディプレッションタイプを問わず、メモ
リセルはオンする。つまり、Mj2l〜Mjklは導通状態であ
る。ここで、選択メモリセルMj1lがディプレッションタ
イプであれば、Mj1lはオンし、デジット線Dlに電流が流
れることにより、Dlの電位が降下する。逆にMj1lがエン
ハンスタイプであれば、ゲート入力は低レベルのため、
Mj1lはオフし、デジット線Dlには電流が流れない。この
ように選択メモリセルがディプレッションタイプである
場合と、エンハンスタイプである場合とでは、デジット
線の電位に差異が生じ、この差異をセンスアンプ部で検
出し出力を得る。
以上、述べた通りメモリセルの選択はＹ−セレクタ
部，ブロックデコーダ部，ワードデコーダ部からの３入
力により行われている。この方式は、ワード線を駆動す
る回路の数がｋ個（ワードデコーダW1〜Wkに相当）あれ
ば、全ワード線を駆動できるので、レイアウト面におい
て有利である。
部，ブロックデコーダ部，ワードデコーダ部からの３入
力により行われている。この方式は、ワード線を駆動す
る回路の数がｋ個（ワードデコーダW1〜Wkに相当）あれ
ば、全ワード線を駆動できるので、レイアウト面におい
て有利である。
［発明が解決しようとする問題点］ 上述した従来の半導体記憶装置はワードデコーダ１個
につき、ｊ本ものワード線を駆動しなければならない。
このため第２−４（ａ）図に示すようにワードデコーダ
部より遠端になるほど、ワード線の持つ負荷容量が信号
W1に加算される。例えばワード線１本あたりの負荷容量
をＣ［PF］とすると、第７の接点Ｐ′j0では、ワード線
の負荷容量は０［PF］であるが、第９の接点Ｐ′10では
（ｊ−１）本×Ｃ［PF］もの負荷容量がつくことにな
る。第２−４（ａ）図の各接点のスイッチングスピード
特性を第２−４（ｂ）図に示す。ここでは各接点におけ
る電位の反転動作（高レベル→低レベルまたは、低レベ
ル→高レベル）をスイッチングと称し、スイッチングに
要する時間を遅延時間と称する。第２−４（ｂ）図にお
いて、ワードデコーダ部近端の接点Ｐ′J0（第７の接
点）と比較すると、ワードデコーダ部より遠端の接点
Ｐ′10（第９の接点）における遅延時間が増大すること
がわかる（遅延時間は信号線につく負荷容量，抵抗が支
配する）。
につき、ｊ本ものワード線を駆動しなければならない。
このため第２−４（ａ）図に示すようにワードデコーダ
部より遠端になるほど、ワード線の持つ負荷容量が信号
W1に加算される。例えばワード線１本あたりの負荷容量
をＣ［PF］とすると、第７の接点Ｐ′j0では、ワード線
の負荷容量は０［PF］であるが、第９の接点Ｐ′10では
（ｊ−１）本×Ｃ［PF］もの負荷容量がつくことにな
る。第２−４（ａ）図の各接点のスイッチングスピード
特性を第２−４（ｂ）図に示す。ここでは各接点におけ
る電位の反転動作（高レベル→低レベルまたは、低レベ
ル→高レベル）をスイッチングと称し、スイッチングに
要する時間を遅延時間と称する。第２−４（ｂ）図にお
いて、ワードデコーダ部近端の接点Ｐ′J0（第７の接
点）と比較すると、ワードデコーダ部より遠端の接点
Ｐ′10（第９の接点）における遅延時間が増大すること
がわかる（遅延時間は信号線につく負荷容量，抵抗が支
配する）。
ここで具体例として、ワード線の本数がｊ＝256本、
ワード線１本当りの負荷容量Ｃ＝１［PF］である半導体
記憶装置の第９の接点Ｐ′j0における負荷容量を算出す
ると、 （ｊ−１）本×Ｃ［PF］ ＝（256−１）×１ ＝255［PF］ …第１式 である。
ワード線１本当りの負荷容量Ｃ＝１［PF］である半導体
記憶装置の第９の接点Ｐ′j0における負荷容量を算出す
ると、 （ｊ−１）本×Ｃ［PF］ ＝（256−１）×１ ＝255［PF］ …第１式 である。
また半導体記憶装置の大容量化を実現するに当たっ
て、メモリセル数の増加に伴い、第１式のJ,Cの値が大
きくなり、負荷容量がさらに増大してしまう。加えて、
大きな負荷容量のついたワード線を駆動するべくトラン
ジスタのゲート幅を大きく設定しなければならず、スイ
ッチング時にノイズが発生しやすいという欠点を有す
る。
て、メモリセル数の増加に伴い、第１式のJ,Cの値が大
きくなり、負荷容量がさらに増大してしまう。加えて、
大きな負荷容量のついたワード線を駆動するべくトラン
ジスタのゲート幅を大きく設定しなければならず、スイ
ッチング時にノイズが発生しやすいという欠点を有す
る。
このように、従来の半導体記憶装置はスイッチング時
の遅延時間が長く、また、ノイズを発生しやすいという
欠点を有するために、高速度，大容量であることを要求
される半導体記憶装置には適さない。
の遅延時間が長く、また、ノイズを発生しやすいという
欠点を有するために、高速度，大容量であることを要求
される半導体記憶装置には適さない。
［発明の従来技術に対する相違点］ 上述した従来の半導体記憶装置に対し、本発明はワー
ド線の駆動方式がワードデコーダ部の出力信号と、ブロ
ックデコーダ部の出力信号を入力に持つ、ワード線制御
部を介して、ワード線を駆動することにより、ワードデ
コーダ部の出力信号につく負荷容量を軽減し、ワード線
のスイッチングの高速化が可能であるという相違点を有
する。
ド線の駆動方式がワードデコーダ部の出力信号と、ブロ
ックデコーダ部の出力信号を入力に持つ、ワード線制御
部を介して、ワード線を駆動することにより、ワードデ
コーダ部の出力信号につく負荷容量を軽減し、ワード線
のスイッチングの高速化が可能であるという相違点を有
する。
また負荷容量の軽減に伴い、ワードデコーダ部の信号
WS1〜WSkを作成するトランジスタのゲート幅を縮小でき
る。これに加えて選択ワード線１本のみを低レベルにす
ることにより、スイッチングによるノイズが発生しにく
いという相違点を有する。
WS1〜WSkを作成するトランジスタのゲート幅を縮小でき
る。これに加えて選択ワード線１本のみを低レベルにす
ることにより、スイッチングによるノイズが発生しにく
いという相違点を有する。
［問題点を解決するための手段］ 本願発明の要旨は、デジット線選択回路と、該デジッ
ト線選択回路により選択される複数のデジット線と、各
々が高しきい値または低しきい値を有する直列接続され
た複数の電界効果トランジスタで構成され一端が固定電
源に接続される複数のメモリセル群と、上記複数のメモ
リセル群の上記複数の電界効果トランジスタに選択的に
接続された複数のワード線と、上記複数のメモリセル群
と上記複数のデジット線との間に接続される複数の選択
トランジスタと、第１のアドレス信号に応答してブロッ
ク選択信号を発生させ該ブロック選択信号で上記複数の
選択トランジスタを選択的にオンおよびオフして上記複
数のメモリセル群を上記複数のデジット線に接続するブ
ロックデコーダ部と、第２のアドレス信号に応答してワ
ード線選択信号を発生させ該ワード線選択信号で上記複
数のメモリセル群を構成する上記複数の電界効果トラン
ジスタを選択するワードデコーダ部とを備えた半導体記
憶装置において、上記ブロックデコーダ部は上記ブロッ
ク選択信号の更に相補信号を発生し、該相補信号と上記
ワード線選択信号の組合せで上記複数のワード線を選択
的に選択レベルに移行させるワード線制御部を有するこ
とである。
ト線選択回路により選択される複数のデジット線と、各
々が高しきい値または低しきい値を有する直列接続され
た複数の電界効果トランジスタで構成され一端が固定電
源に接続される複数のメモリセル群と、上記複数のメモ
リセル群の上記複数の電界効果トランジスタに選択的に
接続された複数のワード線と、上記複数のメモリセル群
と上記複数のデジット線との間に接続される複数の選択
トランジスタと、第１のアドレス信号に応答してブロッ
ク選択信号を発生させ該ブロック選択信号で上記複数の
選択トランジスタを選択的にオンおよびオフして上記複
数のメモリセル群を上記複数のデジット線に接続するブ
ロックデコーダ部と、第２のアドレス信号に応答してワ
ード線選択信号を発生させ該ワード線選択信号で上記複
数のメモリセル群を構成する上記複数の電界効果トラン
ジスタを選択するワードデコーダ部とを備えた半導体記
憶装置において、上記ブロックデコーダ部は上記ブロッ
ク選択信号の更に相補信号を発生し、該相補信号と上記
ワード線選択信号の組合せで上記複数のワード線を選択
的に選択レベルに移行させるワード線制御部を有するこ
とである。
［実施例］ 次に本発明の実施例について、図面を参照して説明す
る。
る。
第１−１図は本発明の第１実施例に含まれる読み出し
回路を示すブロック図であり、ワード線制御部［108］
を有する点が従来例と異なる。
回路を示すブロック図であり、ワード線制御部［108］
を有する点が従来例と異なる。
第１−２図，第１−３（ａ）図は第１−１図の各ブロ
ックの詳細図である。第１−２図に示すように、ワード
線駆動回路［110］は第１−３（ｂ）図の拡大図に示す
ように１対のＰチャネルエンハンスメントトランジスタ
（以下、Pchトランジスタと称す）とＮチャネルエンハ
ンスメントトランジスタ（以下、Nchトランジスタと称
す）により構成される。例えばPchトランジスタQPj1の
ソースはVCC電源に接続され、ゲート入力信号WS1はNch
トランジスタQnj1と共通である。また、ドレインもQPj
1,Qnj1とも共通で、その出力信号（メモリセルのゲート
入力信号）をGj1とする。Qnj1のソースはブロックデコ
ーダ部からの信号▲▼が入力されている。このワ
ード線駆動回路［110］が、全ワード線に対し、各１個
ずつ接続されており、ワード線制御部［108］を構成し
ている。表１にワード線駆動回路［110］の信号接続例
と動作例を示す、ゲート入力（WS1）が高レベル、Qnj1
のソース入力（▲▼）が低レベルの時のみ出力
（Gj1）が低レベルとなる。
ックの詳細図である。第１−２図に示すように、ワード
線駆動回路［110］は第１−３（ｂ）図の拡大図に示す
ように１対のＰチャネルエンハンスメントトランジスタ
（以下、Pchトランジスタと称す）とＮチャネルエンハ
ンスメントトランジスタ（以下、Nchトランジスタと称
す）により構成される。例えばPchトランジスタQPj1の
ソースはVCC電源に接続され、ゲート入力信号WS1はNch
トランジスタQnj1と共通である。また、ドレインもQPj
1,Qnj1とも共通で、その出力信号（メモリセルのゲート
入力信号）をGj1とする。Qnj1のソースはブロックデコ
ーダ部からの信号▲▼が入力されている。このワ
ード線駆動回路［110］が、全ワード線に対し、各１個
ずつ接続されており、ワード線制御部［108］を構成し
ている。表１にワード線駆動回路［110］の信号接続例
と動作例を示す、ゲート入力（WS1）が高レベル、Qnj1
のソース入力（▲▼）が低レベルの時のみ出力
（Gj1）が低レベルとなる。
さて、第１−２図において、従来例と同様にメモリセ
ルMj1lを選択する場合について本発明の実施例を説明す
る。ブロックjlの選択方法は、従来例と全く同様であ
る。ブロックjlにおいて、ｋ段縦積みのメモリセルのう
ち、第何段目を選択するかは、ワードデコーダ部からの
信号WS1〜WSkによる。今、信号BSjが高レベル，従ってB
Sjが低レベルであり、WS1が高レベル、WS2〜WSkが低レ
ベルが印加されることにより、Gj1のみが低レベル（選
択状態）となり、Gj1以外の全ワード線が高レベル（非
選択状態）となる。以下、選択メモリセルがエンハンス
タイプであるか、ディプレッションタイプであるかによ
り出力が決定されるのは従来例と同様である。
ルMj1lを選択する場合について本発明の実施例を説明す
る。ブロックjlの選択方法は、従来例と全く同様であ
る。ブロックjlにおいて、ｋ段縦積みのメモリセルのう
ち、第何段目を選択するかは、ワードデコーダ部からの
信号WS1〜WSkによる。今、信号BSjが高レベル，従ってB
Sjが低レベルであり、WS1が高レベル、WS2〜WSkが低レ
ベルが印加されることにより、Gj1のみが低レベル（選
択状態）となり、Gj1以外の全ワード線が高レベル（非
選択状態）となる。以下、選択メモリセルがエンハンス
タイプであるか、ディプレッションタイプであるかによ
り出力が決定されるのは従来例と同様である。
本発明の第２実施例の詳細図を第３−ａ図に示す。第
２実施例における第１実施例との相違点は、ワード線駆
動回路（第１−２図［110］）を２入力NAND（第３−ａ
図［310］）に置き換えた点にある。
２実施例における第１実施例との相違点は、ワード線駆
動回路（第１−２図［110］）を２入力NAND（第３−ａ
図［310］）に置き換えた点にある。
さて、第３−ｂ図には第２実施例のワード線駆動回路
［310］の信号接続例を示し、表２は動作例を示す。第
３図より、ワード線駆動回路［310］は、WS1が高レベル
かBSjが高レベルの時のみ出力Gj1が低レベルとなり、第
１実施例におけるワード線駆動回路［110］と同様の動
作をする。従って第２実施例の読み出し方法は、第１実
施例と同様に行われるので、スイッチング時の遅延時間
を短縮でき、ノイズも発生しにくいという利点がある。
［310］の信号接続例を示し、表２は動作例を示す。第
３図より、ワード線駆動回路［310］は、WS1が高レベル
かBSjが高レベルの時のみ出力Gj1が低レベルとなり、第
１実施例におけるワード線駆動回路［110］と同様の動
作をする。従って第２実施例の読み出し方法は、第１実
施例と同様に行われるので、スイッチング時の遅延時間
を短縮でき、ノイズも発生しにくいという利点がある。
［発明の効果］ 以上説明したように本発明はワードデコーダ部より、
ワード線制御部を介して、ワード線を駆動することによ
り以下の効果が得られる。
ワード線制御部を介して、ワード線を駆動することによ
り以下の効果が得られる。
（１）ワードセレクタ部の出力信号、例えばWS1につく
負荷容量が軽減される。これは前述したワード線１本当
りの負荷容量Ｃ［PF］が、ワード線駆動回路部のPchト
ランジスタ及びNchトランジスタのゲート容量CG［PF］
に代わるためである（例:C＝１［PF］→CG＝0.1［P
F］）。
負荷容量が軽減される。これは前述したワード線１本当
りの負荷容量Ｃ［PF］が、ワード線駆動回路部のPchト
ランジスタ及びNchトランジスタのゲート容量CG［PF］
に代わるためである（例:C＝１［PF］→CG＝0.1［P
F］）。
例えば、第１−４（ａ）図に示すように、信号WS1が
第４の接点P1に至るまでにつく負荷容量は（ｊ−１）本
×CG［PF］に軽減されており、ワード線駆動回路部にお
ける出力レベルの反転時間を考慮しても、従来例より十
分な高速スイッチングが可能である。発明の効果を第１
−４（ｂ）図に示す。第５の接点P10,第６の接点P1lは
それぞれ従来例第２−４（ｂ）図の第９の接点Ｐ′10,
第10の接点Ｐ′1lに相当する。
第４の接点P1に至るまでにつく負荷容量は（ｊ−１）本
×CG［PF］に軽減されており、ワード線駆動回路部にお
ける出力レベルの反転時間を考慮しても、従来例より十
分な高速スイッチングが可能である。発明の効果を第１
−４（ｂ）図に示す。第５の接点P10,第６の接点P1lは
それぞれ従来例第２−４（ｂ）図の第９の接点Ｐ′10,
第10の接点Ｐ′1lに相当する。
（２）負荷容量が軽減されたことによりワードデコーダ
部の信号WS1〜WSkを作成するトランジスタのゲート幅も
縮小することができる。
部の信号WS1〜WSkを作成するトランジスタのゲート幅も
縮小することができる。
また、ワード線制御部にブロックデコーダ部の信号を
入力することにより、選択ワード線１本のみを低レベル
とすることが可能となった。つまり、スイッチング時は
高レベル→低レベルとなるワード線１本と、低レベル→
高レベルとなるワード線１本の計２本のみスイッチング
が行われるので従来例に比べノイズが発生しにくいとい
う効果がある。
入力することにより、選択ワード線１本のみを低レベル
とすることが可能となった。つまり、スイッチング時は
高レベル→低レベルとなるワード線１本と、低レベル→
高レベルとなるワード線１本の計２本のみスイッチング
が行われるので従来例に比べノイズが発生しにくいとい
う効果がある。
以上のように本発明はスイッチング時の遅延時間が短
縮でき、また、ノイズが発生しにくいという利点を持つ
ので高速度，大容量の半導体記憶装置に適している。
縮でき、また、ノイズが発生しにくいという利点を持つ
ので高速度，大容量の半導体記憶装置に適している。
第１−１図は本発明の第１実施例の読み出し回路を示す
ブロック図、第１−２図は第１実施例の詳細図を示す回
路図、メモリセルのトランジスタ名をＭXXXで示す。メ
モリセルのゲート入力となる信号線をワード線と称す。
第１−３（ａ）図は第１実施例の詳細を示す回路図、第
１−３（ｂ）図はワード線駆動回路の詳細回路図、第１
−４（ａ）図は第１実施例のワード線の持つ容量，抵抗
を示す回路図、第１−４（ｂ）図は第１−４（ａ）図に
おける各接点の遅延時間を示すグラフ、第２−１図は従
来の読み出し回路のブロック図、第２−２図は従来例の
詳細を示す回路図、第２−３図は従来例の詳細を示す回
路図、第２−４（ａ）図は従来例のワード線の持つ容
量，抵抗を示す回路図、第２−４（ｂ）図は第２−４
（ａ）図における各接点の遅延時間を示すグラフ、第３
−ａ図は本発明の第２実施例の詳細構成を示す回路図、
第３−ｂ図は第２実施例のワード線駆動回路を示す回路
図である。 101……Ｘアドレスデコーダ部、 102……ブロックデコーダ部、 103……ワードデコーダ部、 104……メモリセルアレイ部、 105……Ｙ−デコーダ部、 106……Ｙ−セレクタ部、 107……センスアンプ部、 108……ワード線制御部、 109……ブロックjl（部分回路jl）、 110……ワード線駆動回路、 202……ブロックデコーダ部、 203……ワードデコーダ部、 310……ワード線駆動回路。
ブロック図、第１−２図は第１実施例の詳細図を示す回
路図、メモリセルのトランジスタ名をＭXXXで示す。メ
モリセルのゲート入力となる信号線をワード線と称す。
第１−３（ａ）図は第１実施例の詳細を示す回路図、第
１−３（ｂ）図はワード線駆動回路の詳細回路図、第１
−４（ａ）図は第１実施例のワード線の持つ容量，抵抗
を示す回路図、第１−４（ｂ）図は第１−４（ａ）図に
おける各接点の遅延時間を示すグラフ、第２−１図は従
来の読み出し回路のブロック図、第２−２図は従来例の
詳細を示す回路図、第２−３図は従来例の詳細を示す回
路図、第２−４（ａ）図は従来例のワード線の持つ容
量，抵抗を示す回路図、第２−４（ｂ）図は第２−４
（ａ）図における各接点の遅延時間を示すグラフ、第３
−ａ図は本発明の第２実施例の詳細構成を示す回路図、
第３−ｂ図は第２実施例のワード線駆動回路を示す回路
図である。 101……Ｘアドレスデコーダ部、 102……ブロックデコーダ部、 103……ワードデコーダ部、 104……メモリセルアレイ部、 105……Ｙ−デコーダ部、 106……Ｙ−セレクタ部、 107……センスアンプ部、 108……ワード線制御部、 109……ブロックjl（部分回路jl）、 110……ワード線駆動回路、 202……ブロックデコーダ部、 203……ワードデコーダ部、 310……ワード線駆動回路。
Claims (1)
- 【請求項１】デジット線選択回路と、該デジット線選択
回路により選択される複数のデジット線と、各々が高し
きい値または低しきい値を有する直列接続された複数の
電界効果トランジスタで構成され一端が固定電源に接続
される複数のメモリセル群と、上記複数のメモリセル群
の上記複数の電界効果トランジスタに選択的に接続され
た複数のワード線と、上記複数のメモリセル群と上記複
数のデジット線との間に接続される複数の選択トランジ
スタと、第１のアドレス信号に応答してブロック選択信
号を発生させ該ブロック選択信号で上記複数の選択トラ
ンジスタを選択的にオンおよびオフして上記複数のメモ
リセル群を上記複数のデジット線に接続するブロックデ
コーダ部と、第２のアドレス信号に応答してワード線選
択信号を発生させ該ワード線選択信号で上記複数のメモ
リセル群を構成する上記複数の電界効果トランジスタを
選択するワードデコーダ部とを備えた半導体記憶装置に
おいて、上記ブロックデコーダ部は上記ブロック選択信
号の更に相補信号を発生し、該相補信号と上記ワード線
選択信号の組合せで上記複数のワード線を選択的に選択
レベルに移行させるワード線制御部を有することを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582789A JP2626030B2 (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582789A JP2626030B2 (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226595A JPH02226595A (ja) | 1990-09-10 |
| JP2626030B2 true JP2626030B2 (ja) | 1997-07-02 |
Family
ID=12730071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4582789A Expired - Fee Related JP2626030B2 (ja) | 1989-02-27 | 1989-02-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626030B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2994120B2 (ja) * | 1991-11-21 | 1999-12-27 | 株式会社東芝 | 半導体記憶装置 |
| JPH0798989A (ja) * | 1993-09-29 | 1995-04-11 | Sony Corp | 半導体メモリの制御回路 |
| JP4856965B2 (ja) * | 2006-01-27 | 2012-01-18 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| US4695981A (en) * | 1984-12-04 | 1987-09-22 | Hewlett-Packard Company | Integrated circuit memory cell array using a segmented word line |
| JPH01217795A (ja) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | 半導体集積回路 |
-
1989
- 1989-02-27 JP JP4582789A patent/JP2626030B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226595A (ja) | 1990-09-10 |
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