JPS59155954A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、高速動作かつ低消費電カ動作が得られる１
ｖ１０　Ｓ溝膜の半導体メモリ装置シこ関するものであ
る。

以Ｆの説明は、この発明の特徴を十分生かすことができ
る０ＭＯ８，メモリを用いて行なう。

従来のこの種の装置としてのスタ戸インクメモリセル回
路を第１図Ｅこ示し、相当するパターンレイアクト例を
第２図１こ示す。このパターンレイアクトは、シリコン
ゲート方式の場合である。化１図ｉと＃　ｖ＞　Ｃ１＋
ＪＩ　Ｉｄ　ｌ　モ９　（！　／Ｌ／、ｒ＋、　”ｆａ
　　ｉ　Ｐ　−ｆでネルトランジスタ、Ｔ２．　′ｆ４
はＮ−チャネルトランジスタで、こ八らで７リツプフＯ
ノブを構成し、ｆ５．’ｆ６はＮ−チャネルトランジス
タでトランスファゲートとなっている。また＋３１　、
１４１はピント家１．５）はワード線である。

従来のメモリセル（イ））の特徴ｌこついて説明する。

単層配線のシリ゛コンゲート製造技術の場合でメモリセ
ルパターンレイアクトを考えると、ｔｌ）基準電位であ
るＧＮＤはアルミ配線で固定する。

（２）ビット線は、こ瓦を拡散多結晶シリボンで構成す
るとその性質上メモリセルの配線抵抗、Ａ荷容量が増大
しで速度、動作上で問題となるため、アルミで配線する
。

ことが必須であり、この条件を満足させるＪこけ５弔２
図ｔこ示すようｉこＧＮＩ）とビット線を平行ｌこアル
ミで配線し、それｌこ夕ａスしてワード線を多結晶シリ
コンで配線する形となる。

従って上記従来のメモリセルを示す第２図において、こ
れを第１図のメモリセル回路と対応して説明すると、縦
方向にＧＮＤ線（１），（２）とビット線（３），（４
）とがアルミで配線され、横方向にワード線（５ａ）が
多結晶シリコンで構１戎さ瓦でいる。また同図１ｃおい
て、−５）はゲート、（６）はＰ型拡赦饋域で、こｊ″
Ｌけ１Ｐ型基板上Ｉこ形成されたＮフェルの表面部ｌこ
拡散形成されたものであり、また（６ａ）は上記Ｎフェ
ルの市原Ｖｃｃを拡散Ｉｊｕ域（６）ｊこ供給するため
のアルミ配線＋６１１を基板、即ち該ヘクエル頭域およ
び拡散領域（６）表面と接続するだめのコンタクト、（
６Ｆ））、　（６Ｃ）はアルミ配線（６渇と拡散領域、
６）とのコンタクト、（６ｔ）はアルミｔｈ＃Ｉリクと
ゲート・、５ｊとのコンタクト、（６ｄ）は拡散領ＪＬ
６１とアルミ配線のＧＮＤ線・１１．　＋２１とのコン
タクト、（６ｅ）は拡散領域（６）とアルミ配線のピン
ト線、、（１，ｊ４＋とのコンタクトである。

またこの従来装置のメモリ構成を第３図１こ示す。

図１こおいて多数のメモリセル祷）からなるメモリ部ｌ
ＤＩこ対してＸ、ＹアドレスデコーダＩ２４．（２）が
配置され、全メモリｔこ対して共通のセンス回路−が配
−さバでいる。この構成ｊこおいて、メモリアドレスが
Ｘ７′″コーグゆとＹデコーダ（至）ｌこより決定され
、１つのセンス回路（至）を通じてメモリ動作が行なわ
れる。

従来のメモリセルは以上のようｌこ構成さ７″１．Ｃい
るので、メモリ容量の増大Ｉこともない次の問題があっ
た。

■ＧＮＤ線＋ｌｌ　、　　＋２１とビット線＋３１　＋
　　ｉ４）とをアルミで平行ｌこ配線することｌこより
セルＵｆＪ積、ひいではチップ面積が拡大して生産性の
低ドｌこつながるう ■磁気的特性面からみれば多結晶シリコンをワード線ひ
ｔＬ）として長距離配線することは、デコーダから最も
遠いメモリセルでの配線抵抗と容量が増大し、信号の伝
達時間が大きくなり、メモリ装置としＣのアクセス時間
が遅くなる。

また、この従来のメモリ構成では第４図に示すようにデ
ータライン（縛の配線が長くなり、配線抵抗、浮遊容量
か増大し、アクセス時間の遅延につながるなどの欠点が
あった。

この発明は上記の問題を解決するためＥこなされたもの
で、２　Ｊ鱒？ルミ製造プａセスを使用して長距離の信
号線を全てアルミで配線することｌこより、負荷容量、
負荷抵抗を少なくして装置の高速化を図り、さらｊこ回
路的ｌこ分別ワードライン方式を採用してメモリ動作を
グミツタ１こ分別しで行なわせること１こより、高速、
動作かり低消費成力動作を爵ることができる牛辱体メモ
リ装置を提供することを目的としでいる。

以下、この発明の一実施例を図についで説明する。λち
５図は本発明の思考過程の途中に２いて考えられたもの
で、２層アルミ＊ｉズａセスのみを使用したメモリセル
Ｊ＋のパターンでろ６つこのメモリセルパターンはＧＮ
Ｉ）線ｔｔ＋、１２１を＊Ｓ１アルミで配線し、ピント
線１３１　、１４１を第２アルミで該ＧＮＤ線＋ｌｌ　
、　＋２１の上方基こ配線したものである。また図中、
（６ｇ）は第ｌのアルミ配線＋１ｉ３１と第２のアルミ
配線よりなるビット線＋３１　、　＋４１とを接続する
スルーホール、（６ｈ）　Ｉ−ｉ上記第１のアルミ配線
（−と拡散領域＋６１とのコンタクトであ６う このメモリセルコバターンでは第２図Ｉこ示したメモリ
セルＡと比べてｄＮＤ線・１１−２１とビット線（３）
、（４）との間隔を狭くでき、そのためアルミ配線２木
分が削１余された形となり、セル面積の、ｑｖｄ’小が
図られている。しかしながら前述したようｌここのメモ
リセルを用いてメモリセルアレイを構成した場合、ワー
ド線の配線抵抗と容量の増大による遅延時間が間誼とな
り、この遅延時間はメモリ容量が大きくなると顕著にな
る。

そこでこの問題点を解決した本発明の一実施例Ｉこよる
メモリセル団を第６図に示す。こ八はＧＮＤのアルミ配
線＋ｌｌ、　＋２１をセルの纜方回ｌこ配線した接続部
（１１でもって接続し、該Ｇ　１”Ｊ　Ｄのアルミ配線
＋１）。

（２）の第６図゛ド端部（ｌｄ）、　（２ｄ）とメモリ
部・ルｔｊＯＨこ直結する第ｌのワードａ（５ａ）（多
結晶シリコンノとの間ｌここれｔこ平行してアドレスダ
コーグ出力からの第２のワード線（７）（第ｌのアルミ
配線）を設けたものである。またビット線、３１．　ｉ
４）は弔２のアルミｒｙ線で溝）戊されてい・Ω。なお
″鴫ＭＶＣＣ用アルミ配線Ｉ６］１．ｌ！：Ｊｉ、板と
のコンタクトは、第５図ではコンタクト部（６ａ）で行
なっているが、この去施列では拡散頭域で各メモリセル
の４源Ｖｃｃを接続し、主要ポイントでアルミ配線とコ
ンタクトする方法を採用したため、セル内でワード線か
２種類配線されているにもかかわらず、セル面積は第５
図の場合とほぼ同一である。

第６図のメモリセルを使用１．、Ｎ４７図１こ示す分別
ワードライン回路方式でメモリ部をグロック分割する構
成がこの発明のもう１つの特徴ヱ゛′ある。

第３図の従来方式のメモリ１かこ対して本実施りυのブ
ロックセレクト方式は第７図のようＩこメモリ部１こ対
するＹ方向デコーダをＹデコーダＩ−とＢＳ（ブロック
セレクトノデコーダ（あ）とに分け、センス回路（圓を
グロック（３１）毎番こ設置する構成をとる。

上記第７図はメモリ部を４つのグロック１３１＋　１こ
分別した例である。

第８図は本実施列の回路−ｊを示し、アドレス４ｍ号を
Ｘ７′コーグ（支）用とＢＳデコーダ田川ｆこ分け５Ｘ
７′コーダ出力からの第２のワード！　＋７１を第１ア
ルミで配線する。次にその配線（７）とＧＮＤとの間に
２つの直列ｌこ接続されたＮチャネルトランジスタｒ７
．’ｆ８を配置する。また、アドレス２人力の（ｉ号で
グコードされた８５信号を上側のＮチャネルトランジス
タＴＩ　　のゲートｌこ、Ｂ　Ｓ　（１）ｉ号をド側の
ＮチャネルトランジスタＴａ　のゲートｌこそれぞれ接
続する。そして直列１こ接続されたトランジスタｒ７．
’ｒＢの接続点を各メモリセルのトランスファゲートワ
ード線（５ａ）として多結晶シリコンで配線する構成で
るる。

第６図ｔこ示す本実施例のメモリセルを使用しメモリセ
ルアレイを構成した場合、Ｘ７′コーダＩ（２）からの
第１のワード線（７）を第ｌアルミで配線するため、配
線抵抗、容量等１こよる信号の時間遅延が非常に少なく
なる。また８５信号がこのワー′ド線（７）とパターン
的ｌこクロスすることになるが該ＢＳ信号線を第２アル
ミで配線することにより該クロスを防止でき、かつ上記
と同様ｌこ時間遅延′が少なくなり高速動作がり能とな
る。

次に第８図１こ示す回路のグミツタセレクト動作曇ごつ
いで説明する。捷ずアドレスの決定ｌこついて述べる。

選択さ八たＸデコーダ（語出力の１つがゝＨ”レベルに
あるとする。Ｂ’ＳデコーダＩ馬）は選択されたグロッ
ク（３１）のＢＳがゞＨ“、ＢＳがゞＬ“ｌこなる論理
回路を構成すると、選択されたグロックｄｌｌのメモリ
セルのトランスフアＸ−トＴ５．　Ｔ６１こＬｔ　ｄ　
／／レベルが伝達することｌこなる。選択されていない
グロックけυのメモリセルのトランスフＴゲート［５，
’１−６はＧＮＩ）レベルでありスタンドバイ状憩であ
る。このようｔこ選択されたグロック＋３１１のみでメ
モリ動作を行なうことになる。第８図はグａツク４分〃
Ｊの場合である。

さてグＯツクセレクト励作あ特徴ｌこついて説明する。

一般的１こメモリセルアレイのビット、線ｊこは第９図
１こ示すよう番こＶｃｃへのプルアップトランジスタＩ
９．’１−＋ｏか必要となる。このため選択されたメモ
リセルＪ）は臣」図１こ曲線Ａ、　　Ｂで示す経路、で
直流電流が流れる。従来方式だとＸデコーダ（支）で選
択されたワード線（Ｓａ）上の全てのメモリセルでこの
電流が流れる。しかし本実施例のブロックセレクト方式
で／′ｉ選択されたブロック１９１）　ｌこのみ電流が
流れることｌこなる。従って本実施例の場合電流は１／
４１こ節約されることとなる。また従来装置ではセンス
回路（２）までの接続１こついては第４図のよう１こｙ
アドレス入力数が多くなるとデータライン１０部の配線
が長くなり、配線抵抗、容穢の増大番こより信号の伝達
時間が長くなり、アクセス時間が遅くなる。しかし、本
実施例のブロックセレクト方式では各グロック６１Ｊで
センス回路（Ｊを設ける方法であるため、データライン
の配線長も分ｄｊＯは短＜　’ａ　’ｔ、アクセス時間
の同上につながる。

第１０図Ｉこ出力８ピント（メモリセルアレイＩ）見１
〜ｌ）見８１こ対応〕、ｙ出力４本（ｙｏ〜ｙＢ）の場
合でブロン２４分別した場合の回路例を示す。図中、３
０）〜ｌ、Ｓ）＋７１（５ａ）は上述と同じものを示す
Ｚ零回路では上述の工夫とさらメこメモリセルＩこ伝わ
るＢＳ信号（８５＋〜Ｂ５４）をメモリセル７レイＤＱ
＋〜ＤＱ４の出力４本の中央ｌこ配置し、最終的ｉこつ
ながるメモリセル、効のトランスファゲートを構１戊す
る多結晶シリコンの配線（５ａ）　？できるだけ短くす
ることでより特性向上を図っている。また、ブロックセ
レクト方式のＢ　Ｓ信号線（ＢＳ＋Ｎ８５４）もワード
ｌ腺（７）とともに時間遅延は避けなければならないた
めアルミで配線する必要があるが、２層アルミ製造プロ
セスを使用し、−分別ワードライン回路方式を併用する
ことにより、上記Ｏ５信号線を第２のアルミで配線する
ことができ、この発明の意義はますます大きいものであ
る。

な３、上記の説明および実施例では、低消費磁力の特徴
を生かすことができるＣＭＯＳ回路ｌこ限って示したが
他のｒｖｉ　Ｏ５回路でも同様の効果を奏する。

以上のようシこ、この発明Ｉこよれば、２層アルミ製造
プロセスを使用し、分６（」ワードライン方式蚤こよる
プａンタセレクト動作をする回路構成としたので、消費
電力の小さい高速の半導体メモリ装置か得られる効果が
ある。

第１図は一般的なメモリセル回路図、躬２図は％１図の
回路ｊこ相当する従来のメモリセルパターン図、第３図
は従来のメモリ装置の構成図、第４図は一般的なメモリ
のデータライン部の回路図、第５図はこの発明の一実施
例を説明するための２層アルミ製造プロセスのみを素置
したメモリセルパターン図１．第６図は第５図のメモリ
セルパターンＩこさら（こ分割ワードライン回路のブロ
ックセレクト方式も考慮した本発明の一実施例１こよる
メモリセルパターン図、第７図はこの発明の一実施例に
よる半導体メモリ装置の構成図、第８図は上記実施例の
分割ワードラインの回路例を示す回路図、第９図は一般
的なメモリ回１路の構１戊図、第１０図は出力８ビツト
、ｙ出力４木の場合ｌこグａツク４分割した本発明の実
施例の回路図である。

１３１　、　＋４）・・・ビット線、（５ａ、ｌ’・・
・第ｌのワード線、（７）・・・第２のワード線、側・
・・メモリセル、ＬａＩ３　’−・・ブロック、（２）
・・・Ｘデコーダ、鄭）・・・グロックセレクト回路（
グミツクセレクトデコーダ）９ な８、図中、同一符号は同−又は相当部分を示す。

代　　理　　人　　　　　　　葛　　野　　信　　−に
示したメモリセル２０と比べてＧＮＤ線１．２とビット
線３，４との間隔を狭くでき、そのためアルミ配線２本
分が削除されｈ形となり、セル面積の縮小が図られてい
る。しかしながらこのメモリセル３０ａを用いてメモリ
部を構成した場合、ワード線５ａが多結晶シリコンで形
成されているため前述したように、該ワード線５ａの配
線抵抗及び容量の増大による遅延時間が問題となり、そ
してこの遅延時間はメモリ容量が大きくなると顕著にな
る。

次に、本実施例の半導体メモリ装置の構成要素であり、
上記遅延時間の問題点を解決したメモ′リセル３０を第
６図について説明すると、第６図（ａｌ〜（ｄｉは各々
第５図（ａ）〜（ｄ）と同様に、半導体基板の一生面上
に拡散領域を形成したパターン図、さらにゲートを形成
したパターン図、さらに第１アルミ配線層を形成したパ
ターン図、さらに第２アルミ配線層を形成したパターン
図である。

本メモリセル３０では、ＧＮＤ線のアルミ配線１．２間
をセルの横方向に配線した接続部１ｂでもって接続し、
該ＧＮＤ線のアルシミ配Ｈｉ１．ｚの第６図Ｆｄｌ下端
部１ａ、　　２ａと、該メモリセル３０に直結された第
１ワード線５ｂ（多結晶シリコン）との間に、これに平
行にアドレスデコーダからの出力が現われる第２ワード
線８　（第１アルミ配線）が設けられている。またビ・
ノド線３，４は第２フルミ配線で構成されている。そし
て第５図では電源Ｖｃｃ用アルアルミ配線と基板５０と
のコンタクトは、コンタクト６ａで行なっているが、こ
の実施例のメモリセル３０では、拡散領域において各メ
モリセルの電源Ｖｃｃを接続し、主要ポイントで該拡散
領域をアルミ配線とコンタクトする方法を採用したため
、セル内でワード線が２種類配線されているにもかかわ
らず、セル面積は第５図の場合とほぼ同一である。

次に本実施例の半導体メモリ装置を第７図について説明
する。本実施例装置は、上記第６図（ｄｌのメモリセル
３０を使用してメモリ部を構成したことを１つの特徴と
し、また第７図に示すように、分割ワードライン回路方
式でメモリ部をブロックに分割するメモリ構成、即ちブ
ロックセレクト方式を採用した点をもう１つの特徴とし
ており、この第７図のメモリ構成は、メモリ部を４つの
メモリセル群であるブロック３１に分割した例である。

同図において、３１はメモリセル群であるブロックであ
り、このフ゛ロック３Ｉは各々（ｎ手工）行、　　（ｎ
＋１）／４列のマトリクス状に配設された・（ｎ　＋１
）　２／４個のメモリセル３ｏを有し、この全てのブロ
ック３１の同じ列のメモリセル３０には一対のビット線
が接続されている。また３３は上記複数の一対のどノド
線のうち入力されるアドレス信号に対応する一対のビッ
ト線を選択する１１固の列デコーダであるＹデコーダで
ある。

そして、本実施例のブロックセレクト方式では、第３図
の従来方式のメモリ構成と異なり、第７図に示すように
、メモリ部に対するＹ方向デコーダがＹデコーダ３３と
、群セレクトデコーダであるＢＳ（プロンクセレフト）
デコーダ３５とに分けられ、センス回路３４がブロック
３１毎に設置さ次に本実施例のブロックセレクト動作を
行なうための回路を第８図について説明する。図におい
て、５ｂは上記各ブロック３１の行の同じメモリセル３
０に接続され、各ブロック３１につき（ｎ＋１）本、総
計（ｎ＋１）Ｘ４本設けられた第１ワード線であり、こ
れは多結晶シリコンで配線されている。

また８は上記４つのブロック３１の（ｎ＋１）行の各行
に対応して（ｎ＋１）本設けられた第２ワード線であり
、これは下層の第１アルミニウム層により配線されてい
る。３２は該（ｎ＋１）本の第２ワード線８のうち入力
されるアドレス信号に対応する第２ワード線８を選択す
る行デコーダであるＸデコーダである。このようにアド
レス信号はＸデコーダ３２用とＢＳデコーダ３５用とに
分けて入力される。

また、上記各ブロック３１の各行の第１ワード線５ｂと
、該各行に対応する第２ワード線８との間には、該第１
．第２ワード線５ｂ、８間を捨所するための群セレクタ
回路３７が各ブロック３１毎に（ｎ＋１）個、総計（ｎ
、＋１）ｘ４個設けられており、該群セレクタ回路３７
は、上記第２ワード線８とＧＮＤとの間に直列に接続さ
れた２つのＮチャネルＦＥＴ　　Ｔ’７．’Ｔ、８から
なり、アドレス２人力の信号がデコードされたところの
ＢＳデコーダ３５からのＢＳ信号が上側のＮチャネルＦ
ＥＴ　　Ｔ７のゲートに、ＢＳ信号が下側のＮチャネル
ＦＥＴ　　ＴＳのゲートにそれぞれ接続されており、こ
れらの百３．ＢＳ信号線は上層のアルミニウム層により
配線されている。ま・た上記直列に接続された両ＦＥＴ
　　Ｔ７．Ｔ８の接続点には各メモリセル３０のトラン
スファゲートに接続された上記第１ワード線５ｂ腐接続
されている。

そして、上記ＢＳデコーダ３５は、上記（ｆｉ＋１）×
４個の群セレクタ回路３７のうち、入力されるアドレス
信号に対応するメモリセル３０が属する１個のブロック
３１の（ｎ＋１）個の群セレクタ回路３７を選択するよ
うになっている。

次に上記第８図に示す回路のブロックセレクト動作によ
るアドレスの決定、即ちＸアドレスの決定について述べ
る。選択されるべき行に対応するＸデコーダ３２出力が
“Ｈ”レベルにあり、選択されるべきブロック３１に対
応するデコード出力ＢＳが“Ｈ″、ＢＳがＬ″になるよ
う、ＢＳデコーダ３５の論理回路が構成されていると、
選択されるべきブロック３１における選択されるべき行
のメモリセル３０のトランスファシートＴ５゜Ｔ６に“
Ｈ”レベルが松原されることになる。一方、選択されな
いブロック３１のメモリセル３゜のトランスファゲート
Ｔ５．Ｔ６はＧＮＤレベルで、スタンドバイ状態にあり
、このようにしてブロック３１中のある行のメモリセル
３ｏが選択されることとなる。このように本実施例回路
では、選択されるべきブロック３１のみでメモリ動作が
行なわれることになる。

このブロックセレクト動作の特徴を第９図を用いてさら
に詳細に説明すれば、一般的にメモリセルアレイのピン
ト線には、第９図に示すように、電源Ｖｃｃへのプルア
ンプトランジスタＴ９．’Ｔｌ０が設けられており、選
択されたメモリセル２０では、開開に矢印Ａ、Ｂで示す
経路で直流電流が流れる。この場合、従来方式であれば
、Ｘデコーダ２２で選択されたワード線５ａ上の全ての
メモリセル２０にこの電流が流れる。しかし本実施例の
ブロックセレクト方式では、選択されたブロック３１”
の第１ワード線５ｂ上のメモリセル３０のみに電流が流
れることになる。従って本実施例の場合、電流は１／４
に節約されることとなる。

また従来装置では、センス回路２４までの接続に関して
は第４図のようにＹアドレス入力数が多くなるとデータ
ライン１４の配線が長くなり、そのため配線抵抗、容量
の増大により信号の伝達時間が長くなり、アクセス速度
が遅くなる。しかし、本実施例のブロックセレクト方式
では、各ブロック３１にセンス回路３４を設ける方法で
あるため、Ｙアドレス入力数は（ｎ＋１）／４と従来の
１／４であり、データラインの配線長も従来の１／４と
短（なり、その結果アクセス速度を向上できる。

このように、第６図（ｄｌに示すメモリセル３０を使用
してメモリ部を構成した本実施例の半導体メモリ装置で
は、Ｘデコーダ３２からの第２ワード線８を第１アルミ
ニウム層で配線したため、配線抵抗、容量等による信号
の時間遅延を非常に少なくできる。またこの場合、ＢＳ
信号線がこのワード線８とバクーン的にクロスすること
になるが、該ＢＳ信号線を上層の第２アルミで配線した
ので、該クロスを防止でき、かつ上記と同様に時間遅延
を少なくでき、さらに各ブロック毎にセンス回路３４を
設けてデータラインの配線長を短くしたので、アクセス
時間を短縮でき、その結果本実施例では、消費電力を大
きく低減でき、かつ動作速度を大きく部上できる。

また、本実施例ではＧＮＤ線１，２を下層の第１アルミ
ニウム層で、ビット線３，４を上層の第２アルミニウム
層で形成し、さらに拡散領域において各メモリセルの電
源Ｖｃｃを接続するとともに主要ポイントで該拡散領域
をアルミ配線とコンタクトする方法を採用したので、セ
ル面積を小さくでき、装置全体をコンパクト化できる。

次に、上記実施例の応用例を第１０図につむ）で説明す
ると、本応用例は出力８ビツト（メモリ部８１〜Ｂ８に
対応する）、ｙアドレス４本（ｙＯ〜ｙ３）の場合の半
導体メモリ装置である。図において、３０〜３４，８，
５ｂは上記実施伊Ｉと同しものを示す。本応用例のメモ
リ部Ｂ１〜Ｂ８の各々は、上記実施例におけるメモリ部
に相当し、該各メモリ部は上記実施例と同様に４つのブ
ロック３１に分割されており、そのため本応用例で番よ
メモリ部毎に４個総計３２個のセンス回路、メモリ部毎
に１個総計８個の群セレクタ回路３７及び１個のＢＳデ
コーダ愕来示ｙ−＞が設けられてし）る。そして本応用
例では、上記実施例の工夫に、さらにメモリセル３０に
伝わるＢＳ信号線（ＢＳｌ、ＢＳＩ〜ＢＳ４．Ｂ茗４）
を各メモリ部の４つのブロック３１、即ち、メモリセル
群ＤＱ１〜ＤＱ４の４本の出力の中央に配置する工夫を
加え、これにより最終的につながるメモリセル３０のト
ランスファゲートを構成する多結晶シリコンの配線５ｂ
をできるだけ短くすることにより、より特性向上を図っ
ている。また、プロ・ツクセレクト方式のＢＳ信号線も
第２ワード綿８とともに時間遅延は避けなければならな
いためアＪレミで配線する必要があるが、この実施例で
は、２層アルミ製造プロセスを使用し、分割ワードライ
ン回路方式を併用したので、上記ＢＳ信号線を第２アル
ミニウム層で配線することができ、このようＧこ本発明
の意義はますます大きいものである。

なお、上記の説明及び実施例で番よ、低ン肖費電力の特
徴を生かすことができる０Ｍ０３回路に限って説明した
が、他のＭＯ３回路でも同様の効果を奏する。

〔発明の効果〕

以上のように、この発明に係る半導体メモ１ノ装置によ
れば、メモリ部を複数のメモリセル群番こ分割し、各メ
モリセル群の同し行のメモリセルＧこ第１ワード線を接
続し、各行毎にアルミニウム奪泉力）らなる第２ワード
線を設け、群セレクトデコータ゛及び群セレクタ回路に
より上記第１．第２ワード線を捨所して分割ワードライ
ン方式によるフ゛ロソクセ１９１４３作をする回路構成
としたので、メモリ動作をブロックＬこ分割して行なわ
せることができ、／１！ｉ費電力を大きく低減できる効
果があり、また動作速度を大き（向上できる効果がある
。

【図面の簡単な説明】

第１図は一般的なメモリセルの回路図、第２図（δ）な
いし第２図（Ｃ）は第１図の回路に相当する従来のメモ
リセルパターンをその製造工程順に示したパターン図、
第３図は従来のメモリ装置の構成図、第４図は一般的な
メモリのデータライン部の回路図、第５図（ａｌないし
第５図（ｄ）はこの発明の思考過程の途中で考えられた
、以下の実施例を説明するための２層アルミ製造プロセ
スのみを考慮したメモリセルパターンをその製造工程順
に示したパターン図、第６図は第５図のメモリセルパタ
ーンにさらに分割ワードライン回路のブロックセレクト
方式も考慮した本発明の一実施例による半導体メモリ装
置を構成するメモリセルパターンをその製造工程順に示
したパターン図、第７図はこの発明の一実施例による半
導体メモリ装置の構成図、第８図ごま上記実施例の分割
ワードラインの回路例を二こブロック４分割した上記実
施例の応用の回路図である。 ３．４・・・ビット線、５ｂ・・・第１ワード線、８・
・・第２ワー“・′線、３０・・・メモリセル、３１・
・・メモリセル群（ブロック）、３２・・・行デコーダ
（Ｘデコーダ）、３３・・・列デコーダ（Ｙデコーダ）
、３５・・・群セレクトデコーダ（ブロックセレクトデ
コーダ）、３７・・・群セレクタ回路。 なお図中同一符号は同−又は相当部分を示す。 代理人　大岩増雄 第１図 第２図 （Ｏ）− 第２図　　（ｂ） ／Ｄ−’−、７ｉ） 苓 ′ｔ−頽 口口 第１了Ｉしミ １−ト ｅｔｌむ−ｔ コンタクト （’ｄ） 第２アルミ 第７ア１１ ケート ７、酸４６ナメ コシタクト 西こ維 合 す１虜 配桔 く

Claims (1)

【特許請求の範囲】
1. （１）　アドレスデコーダ出力からの第２のワード線を
   第１のアルミ線とし、メモリセル内の記憶内容を出力す
   るへ蜘 からの第２のワード線とで構１戊し、メモリセルアレイ
   の全体を復液のグミツクｌこ分６りし、動作させようと
   するグミツクを選択するためのグ０ツクセレクト回路を
   」二記弔ｌ、弔２のワード線間ｊこ設け、上記第２のワ
   ード線の信り°が上記グミツクセレクト回路で選択きれ
   たグミツクのみｌこ供給されるようｌこしたことを特徴
   とする牛ツギ体メモリ装置。