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KR100610009B1 - 저전력 소모를 위한 반도체 장치 - Google Patents

저전력 소모를 위한 반도체 장치 Download PDF

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Publication number
KR100610009B1
KR100610009B1 KR1020040058589A KR20040058589A KR100610009B1 KR 100610009 B1 KR100610009 B1 KR 100610009B1 KR 1020040058589 A KR1020040058589 A KR 1020040058589A KR 20040058589 A KR20040058589 A KR 20040058589A KR 100610009 B1 KR100610009 B1 KR 100610009B1
Authority
KR
South Korea
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power supply
transistor
terminal
switching unit
supply voltage
Prior art date
Application number
KR1020040058589A
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Inventor
최석규
김남종
Original Assignee
삼성전자주식회사
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Publication date
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Priority to TW094114447A priority patent/TWI380316B/zh
Priority to CN2005100779717A priority patent/CN1728278B/zh
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

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Abstract

본 발명은 반도체 장치의 누설전류를 방지 또는 최소화하여 저전력을 소모하는 반도체 장치를 구현하기 위한 것으로, 본 발명에 따른 저전력 소모를 위한 스탠바이 모드와 액티브 모드를 가지는 반도체 장치 중의 하나는, 정전원 단자와, 부전원 단자와, 상기 정전원 단자에 소오스 영역 및 바디 영역이 연결되며 스탠바이 모드에서 턴온 되는 적어도 하나이상의 P채널 트랜지스터와, 상기 부전원 단자에 소오스 영역이 연결되며 스탠바이 모드에서 턴온되는 적어도 하나이상의 N채널 트랜지스터를 포함하는 로직 블록과; 액티브 모드에서는 상기 정전원 단자에 제1전원 전압을 공급하고 스탠바이 모드에서는 상기 정전원 단자에 제2전원전압을 공급하는 제1스위칭 유닛과; 액티브 모드에서는 상기 부전원 단자를 접지시키고 스탠바이 모드에서는 상기 부전원 단자에 백 바이어스 전압을 공급하는 제2스위칭 유닛을 구비함을 특징으로 한다.
저전력, 무임계전압 누설전류, 스위칭 유닛, 로직블록

Description

저전력 소모를 위한 반도체 장치{semiconductor device for low power dissipation}
도 1은 종래의 저전력 소모를 위한 반도체 장치의 회로도
도 2는 종래의 저전력 소모를 위한 다른 반도체 장치의 블록도
도 3은 본 발명의 일 실시예에 따른 저전력 소모를 위한 반도체 장치의 블록도
도 4 내지 도 7은 상기 도 3의 구체 적용예를 각각 나타낸 회로도
도 8은 본 발명의 다른 실시예에 따른 저전력 소모를 위한 반도체 장치의 블록도
도 9 내지 도 10은 상기 도 8의 구체 적용예를 각각 나타낸 회로도
*도면의 주요 부분에 대한 부호의 설명*
110 : 로직블록 122 : 제1스위칭 유닛
124 : 제2스위칭 유닛 VPP : 제2전원전압
VCC : 제1전원전압, 전원전압 VSS : 접지전압
VBB : 백 바이어스 전압
본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로는, 스탠바이 모드와 액티브 모드를 가지는 반도체 장치로써 저전력 소모를 위한 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 공급되는 전원전압의 레벨의 제곱에 비례해서 그 소모전력도 늘어난다. 따라서, 반도체 장치의 전력 소비를 줄이기 위해서 반도체 장치의 동작 전압을 낮추는 기술들이 제안되어 왔다. 그러나, 반도체 장치의 동작 전압인 전원전압 레벨을 낮추게 되면 성능이 저하되는 문제점이 발생된다. 통상적으로 이를 방지하기 위하여 문턱전압(threshold voltage)을 내리게 되면 고속 동작이 가능해 진다.
이러한 이유로 인하여, 반도체 장치의 고속 동작 및 저 전력 소모를 위하여는 공급되는 전원전압 및 문턱전압을 낮추는 방식이 사용되어 왔다.그러나, 이처럼 낮은 문턱전압으로 설계된 반도체 장치는 그 동작시에 전력 소모가 줄어드는 반면, 반도체 장치의 비동작 시에 부임계전압 누설전류(subthreshold leakage current)가 증가되는 문제점이 또한 발생하게 된다. 이러한 부임계전압 누설전류를 줄이기 위한 방법들은, 트랜지스터의 소오스 전원을 컷 오프(cut-off)시키는 방법 또는 트랜지스터의 백바이어스(back-bias)를 컨트롤 하는 방법 등이 있으며, 그 외에 여러 가지 방법이 제안되고 있는 실정에 있다.
상기한 트랜지스터의 소오스 전원을 컷 오프시키는 방법 중의 하나의 예가 미국특허등록 번호 U.S.P. No. 6,100,563호에 개시되어 있으며, 이를 도 1에 나타내었다.
도 1에 도시된 바와 같이, 종래의 저전력 소모를 위한 반도체 장치는, 정전원 단자(VCC*), 부전원 단자(VSS*), 직렬 접속되는 복수개(도면상에는 3개)의 인버터들(12a,12b,12c), PMOS 트랜지스터(MP9) 및 NMOS 트랜지스터를 포함한다.
상기 PMOS 트랜지스터들(MP6,MP7,MP8)과 NMOS 트랜지스터들(MN6,MN7,MN8)로 구성되는 인버터들(12a,12b,12c)은 상기 정전원 단자(VCC*)와 부전원 단자(VSS*)사이에 연결되는 구조를 가지며, 상기 첫째단의 PMOS 트랜지스터(MP6)와 NMOS 트랜지스터(MN6)로 구성되는 인버터(12a)에 입력신호(Vin)이 입력되고 최종단의 PMOS 트랜지스터(미도시)와 NMOS 트랜지스터(미도시)로 구성되는 인버터(미도시)에서 출력신호가 출력된다.
상기 정전원 단자(VCC*)는 상기 PMOS 트랜지스터(MP9)에 의하여 액티브(Active) 모드에서는 전원전압(VCC)이 공급되며, 스탠바이(Stand_by) 모드에서는 플로팅된다. 상기 부전원 단자(VSS*)는 상기 NMOS 트랜지스터(MN9)에 의하여 액티브 모드에서는 접지전압(VSS)이 공급되고, 스탠바이 모드에서는 플로팅된다. 따라서 액티브 모드에서는 상기 인버터 들(12a,12b,12c)이 전원전압(VCC)과 접지전압(VSS)이 공급되어 정상적인 인버팅 동작을 행할 수 있게 된다.
상기한 종래의 반도체 장치의 경우에, 스탠바이 모드에는 인버터 들(12a,12b,12c)이 전원전압(VCC) 및 접지전압(VSS)에서 분리된다. 따라서, 인버터들 (12a,12b,12c)을 구성하는 PMOS 트랜지스터들(MP6,MP7,MP8)과 NMOS 트랜지스터들(MN6,MN7,MN8)에 부임계전압 누설전류가 흐르더라도 상기 PMOS 트랜지스터(MP9) 및 상기 NMOS 트랜지스터(MN9)에 의하여 차단되므로 전원전압(VCC)이나 접지전압(VSS)에 상기 부임계전압 누설전류가 흐르는 것을 방지한다. 따라서 스탠바이 모드 동안에 소비전류를 감소시킬 수 있는 장점이 있다. 그러나, 상기 PMOS 트랜지스터(MP9) 및 상기 NMOS 트랜지스터(MN9)의 문턱전압 드롭(drop)에 의해 상기 인버터들(12a,12b,12c)의 동작시 동작 전압의 스윙(swing) 폭이 작아지므로 필수적으로 출력단에 별도의 풀 래치(full-latch)수단을 구비하여야 하고, 스피드 딜레이(speed delay)가 발생되는 문제점이 있다. 또한, 상기 정전원 단자(VCC*) 및 부전원 단자(VSS*)가 스탠바이 모드에서 플로팅 되어 입/출력단의 논리 레벨이 제대로 유지되지 못하는 문제점이 있다.
도 2는 상기한 트랜지스터의 백 바이어스를 컨트롤 하는 종래의 방법 중 하나의 예를 나타낸 종래의 반도체 장치의 블록도이다.
도 2에 도시된 바와 같이, 종래의 저전력 소모를 위한 반도체 장치는, 정전원 단자(VCC*), 부전원 단자(VSS*), 직렬 접속되는 복수개(도면상에는 2개)의 인버터들(16a,16b), 제1스위칭 유닛(22), 제2스위칭 유닛(24) 및 클럭발생기(30)를 포함한다.
상기 PMOS 트랜지스터들(P2,P4)과 NMOS 트랜지스터들(N2,N4)로 구성되는 인버터들(16a,16b)은 상기 PMOS 트랜지스터들(P2,P4)의 각각의 바디영역에 상기 정전원 단자(VCC*)가 연결되며, 상기 NMOS 트랜지스터들(N2,N4)의 각각의 바디영역에 상기 부전원 단자(VSS*)가 연결되는 사이에 연결되는 구조를 가지며, 전원전압(VCC)과 접지전압(VSS)사이에 연결되어 동작되는 구조로 되어있다.
그리고, 상기 정전원 단자(VCC*)에는 상기 제1스위칭 유닛(22)에 의해 액티브(Active) 모드에서는 전원전압(VCC)이 공급되며, 스탠바이(Stand_by) 모드에서는 상기 전원전압(VCC)보다 일정전압레벨이상 높은 전압레벨을 가지는 외부전원전압(VPP)이 공급된다. 상기 부전원 단자(VSS*)에는 상기 제2스위칭 유닛(24)에 의해 액티브 모드에서는 접지전압(VSS)이 공급되고, 스탠바이 모드에서는 백 바이어스전압(VBB)이 공급된다.
상기 제1스위칭 유닛(22) 및 상기 제2스위칭 유닛(24)은, 액티브 모드 및 스탠바이 모드를 구별하는 상기 클럭 발생기(30)의 신호에 따라 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)에 각각 다른 레벨의 전압을 공급하기 위한 것으로 레벨 시프트(level shift)회로나 전송 게이트(transmission gate) 회로를 포함하여 구성된다.
상기한 종래의 반도체 장치의 경우에, 스탠바이 모드에는 상기 PMOS 트랜지스터들(P2,P4)의 바디영역에 외부전원전압(VPP)을 공급하고, NMOS 트랜지스터들(N2,N4)의 바디영역에는 백 바이어스 전압(VBB)를 공급하여 부임계전압 누설전류를 방지 또는 최소화하여 소모전력을 줄일수 있다. 또한, 액티브 모드에는 상기 PMOS 트랜지스터들(P2,P4)의 바디영역에 전원전압(VCC)을 공급하고, NMOS 트랜지스터들(N2,N4)의 바디영역에는 접지전압(VSS)를 공급하여 고속(high speed) 동작이 가능하다는 장점이 있다.
그러나, 상기한 종래의 반도체 장치의 경우에는, 액티브 모드의 경우에 동작되는 회로의 주파수에 관계없이 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)에 전원전압(VCC) 및 접지전압(VSS)을 공급하여 동작되도록 구성되어 있다. 따라서, 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)에 고속 동작이 필요하지 않은 회로가 연결되어 구성되어 있는 경우에는 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)에 전원전압(VCC) 및 접지전압(VSS)이 공급되면 부임계전압 누설전류가 발생될 수 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 저전력 소모를 위한 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 부 임계전압 누설전류의 발생을 방지 또는 최소화 할 수 있는 저전력 소모를 위한 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 고속 동작을 행하면서도 부임계전압 누설전류를 방지 또는 최소화할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 액티브 모드의 경우에도 부 임계전압 누설전류의 발생을 방지 또는 최소화 할 수 있는 저전력 소모를 위한 반도체 장치를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 스탠바이 모드와 액티브 모드를 가지는 반도체 장치는, 정전원 단자와, 부전원 단자와, 상기 정전원 단자에 소오스 영역 및 바디 영역이 연결되며 스탠바이 모드에서 턴온 되는 적어도 하나이상의 P채널 트랜지스터와, 상기 부전원 단자에 소오스 영역이 연결되며 스탠바이 모드에서 턴온되는 적어도 하나이상의 N채널 트랜지스터를 포함하는 로직 블록과; 액티브 모드에서는 상기 정전원 단자에 제1전원 전압을 공급하고 스탠바이 모드에서는 상기 정전원 단자에 제2전원전압을 공급하는 제1스위칭 유닛과; 액티브 모드에서는 상기 부전원 단자를 접지시키고 스탠바이 모드에서는 상기 부전원 단자에 백 바이어스 전압을 공급하는 제2스위칭 유닛을 구비함을 특징으로 한다.
상기 제1전원전압은 내부전원전압 레벨을 가지며, 제2전원전압은 상기 제1전원전압 레벨보다 일정레벨이상 높은 레벨을 가질 수 있으며, 상기 백 바이어스 전압은 상기 접지레벨보다 일정레벨 이상 낮은 전압 레벨을 가질 수 있다. 또한, 상기 정전원 단자에는 상기 P채널 트랜지스터의 소오스 영역 및 바디영역이 연결되고, 상기 부전원 단자에는 상기 N채널 트랜지스터의 소오스 영역이 연결될 수 있다. 그리고, 상기 제1스위칭 유닛은, 액티브 모드에 동작되어 제1전원전압을 상기 정전원 단자에 공급하며 바디영역에 제2전원전압을 공급받는 제1 PMOS 트랜지스터와, 스탠바이 모드에 동작되어 제2전원전압을 상기 정전원 단자에 공급하며 바디영역에 제2전원전압을 공급받는 제2 PMOS 트랜지스터를 포함할 수 있으며, 상기 제2스위칭 유닛은, 액티브 모드에 동작되어 상기 부전원 단자를 접지시키며 바디영역에 백 바이어스 전압을 공급받는 제1 NMOS 트랜지스터와, 스탠바이 모드에 동작되어 상기 부전원 단자에 백 바이어스 전압을 공급하며 바디영역에 백 바이어스 전압을 공급받는 제2 NMOS 트랜지스터를 포함할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 스탠바이 모드와 액티브 모드를 가지는 반도체 장치는, 정전원 단자와, 부전원 단자와, 상기 정전원 단자에 일단이 연결되는 제1트랜지스터와, 일단이 전원전압 단자에 연결되고 상기 제1트랜지스터보다 작은 사이즈를 가지며 상기 제1트랜지스터에 병렬로 연결되어 입/출력을 공통으로 하는 제2트랜지스터를 포함하는 적어도 하나이상의 제1회로부와, 부전원 단자에 일단이 연결되는 제3트랜지스터와, 일단이 접지단자에 연결되고 상기 제3트랜지스터보다 작은 사이즈를 가지며 상기 제3트랜지스터에 병렬로 연결되어 입/출력을 공통으로 하는 제4트랜지스터를 포함하는 적어도 하나 이상의 제2회로부를 포함하는 로직블록과; 액티브 모드에서는 상기 정전원 단자에 전원전압을 공급하고 스탠바이 모드에서는 상기 정전원 단자를 플로팅 시키는 제1스위칭 유닛과; 액티브 모드에서는 상기 부전원단자를 접지시키고 스탠바이 모드에서는 상기 부전원 단자를 플로팅 시키는 제2스위칭 유닛을 구비함을 특징으로 한다.
상기 제1트랜지스터 및 상기 제2트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4트랜지스터는 NMOS 트랜지스터일 수 있다. 또한, 상기 제1스위칭 유닛은 액티브 모드에 동작되는 PMOS 트랜지스터를 포함하고, 제2스위칭 유닛은 액티브 모드에 동작되는 NMOS 트랜지스터를 포함하여 구성될 수 있으며, 상기 로직블록은, 상기 적어도 하나이상의 제1회로부 및 상기 적어도 하나이상의 제2회로부를 구비하여 구성되는 인버터 회로, 낸드 회로 또는 노어 회로를 포함할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 스탠바이 모드와 액티브 모드를 가지는 반도체 장치는, 정전원 단자와, 부전원 단자와, 상기 정전원 단자에 연결되는 적어도 하나이상의 P채널 트랜지스터와, 상기 부전원 단자에 연결되는 적어도 하나이상의 N채널 트랜지스터를 포함하는 로직블록과; 제1제어신호에 응답하여 상기 정전원 단자에 제1전원전압을 공급하고, 제2제어신호에 응답하여 상기 정전원 단자에 제2전원전압을 공급하기 위한 제1스위칭 유닛과; 제1제어신호에 응답하여 상기 부전원 단자를 접지시키고, 제2제어신호에 응답하여 상기 부전원 단자에 백 바이어스 전압을 공급하기 위한 제2스위칭 유닛과; 스탠바이 모드에서는 제2제어신호를 출력하고 액티브 모드에서는 상기 로직 블록의 클럭 레이턴시 또는 동작 주파수를 기준 클럭과 비교하여 제1제어신호 또는 제2제어신호를 출력하는 제어블록을 포함함을 특징으로 한다.
상기 제1전원전압은 내부전원전압 레벨을 가지며, 제2전원전압은 상기 제1전원전압 레벨보다 일정레벨이상 높은 레벨을 가질 수 있으며, 상기 백 바이어스 전압은 상기 접지레벨보다 일정레벨 이상 낮은 전압 레벨을 가질 수 있다.
상기 정전원 단자에는 상기 P채널 트랜지스터의 바디영역이 연결되고 상기 부전원 단자에는 상기 N채널 트랜지스터의 바디영역이 연결될 수 있으며, 상기 정전원 단자에는 상기 P채널 트랜지스터의 소오스 영역이 연결되고 상기 부전원 단자에는 상기 N채널 트랜지스터의 소오스 영역이 연결될 수 있다. 그리고, 상기 제어블록은 액티브 모드에서 클럭 레이턴시 또는 동작 주파수와 기준 클럭을 비교하는 주파수 디텍터와; 상기 주파수 디텍터의 출력신호와 액티브 모드 및 스탠바이 모드 인에이블 신호에 응답하는 낸드게이트와; 상기 낸드게이트의 출력을 버퍼링하는 적어도 하나 이상의 인버터를 포함할 수 있다.
상기 제1스위칭 유닛 및 제2스위칭 유닛은 레벨 시프트 회로 또는 전송 게이트 회로를 포함할 수 있다.
상기한 본 발명의 장치적 구성에 따르면, 부임계전압 누설전류를 방지 또는 최소화 할 수 있어 저전력 소모를 위한 반도체 장치의 구현이 가능하다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 3은 본 발명의 일 실시예에 따른 저전력 소모를 위한 반도체 장치의 블록도를 나타낸 것이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 액티브 모드와 스탠바이 모드를 가지는 반도체 장치로서, 로직 블록(110), 제1스위칭 유닛(122) 및 제2스위칭 유닛(124)를 포함한다.
상기 로직블록(110)은 정전원 단자(VCC*), 부전원 단자(VSS*) 및 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)에 연결되는 로직회로부(미도시)를 포함한다. 상기 로직회로부는 직렬연결되는 복수개의 인버터 들의 회로, 단일 인버터 회로, 낸드회로, 노어회로, 기타 회로 등을 포함할 수 있다.
상기 제1스위칭 유닛(122) 및 제2스위칭 유닛(124)은 상기 로직블록(110)을 구성하는 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)에, 액티브 모드 또는 스탠바이 모드에 따라 각각 서로 다른 레벨의 전압(VPP,VCC,VSS,VBB)을 공급하거나 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)를 플로팅 시킨다.
상기 제1스위칭 유닛(122) 및 제2 스위칭 유닛(124)은 액티브 모드 또는 스탠바이 모드에 동작되는 MOS 트랜지스터 들을 포함할 수 있다.
도 4는 상기 도 3의 하나의 적용예를 나타낸 회로도이다.
도 4에 도시된 바와 같이, 도 3의 하나의 적용 예에 따른 반도체 장치는, 로직 블록(110a), 제1스위칭 유닛(122a) 및 제2스위칭 유닛(124a)을 포함한다.
상기 로직블록(110a)은 액티브 모드에서는 입력신호에 논리 '로우(Low)'레벨이 입력되고 스탠바이 모드에서는 입력신호에 논리 '하이(High)' 레벨이 입력되는 경우를 가정한 상태에서 구성된 것으로, 정전원 단자(VCC*), 부전원 단자(VSS*) 및 로직회로부(112a,112b,112c,112d)를 포함한다.
상기 로직회로부(112a,112b,112c,112d)는 상기 정전원 단자(VCC*)에 연결되며 스탠바이 모드에서 턴온 되는 적어도 하나이상의 P채널 트랜지스터(MP107,MP109)와, 상기 부전원 단자(VSS*)에 연결되며 스탠바이 모드에서 턴온되는 적어도 하나이상의 N채널 트랜지스터(MN106,MN108)를 포함한다.
상기 로직회로부(112a,112b,112c,112d)는 적어도 하나 이상(도면상에는 4개)의 인버터 회로들(112a,112b,112c,112d)이 직렬연결되어 구성될 수 있다. 즉, 전원전압(VCC)을 소오스 영역 및 바디영역으로 공급받는 PMOS 트랜지스터(MP106)와 상 기 부전원 단자(VSS*)에 소오스 영역이 연결되는 NMOS 트랜지스터(MN106)로 구성되는 제1인버터 회로(112a), 소오스 영역 및 바디 영역이 상기 정전원 단자(VCC*)에 연결되는 PMOS트랜지스터(NP107)와 소오스 영역 및 바디 영역이 접지된 NMOS 트랜지스터(MN107)로 구성되는 제2인버터 회로(112b), 전원전압(VCC)을 소오스 영역 및 바디 영역으로 공급받는 PMOS 트랜지스터(MP108)와 상기 부전원 단자(VSS*)에 소오스 영역이 연결되는 NMOS 트랜지스터(MN108)로 구성되는 제3인버터 회로(112a), 소오스 영역 및 바디 영역이 상기 정전원 단자(VCC*)에 연결되는 PMOS트랜지스터(NP109)와 소오스 영역 및 바디영역이 접지된 NMOS 트랜지스터(MN109)로 구성되는 제4인버터 회로(112b) 등이 직렬 연결되어 구성될수 있다.
상기 로직회로부(112a,112b,112c,112d)는 단일 인버터 회로를 포함하여 구성될 수 있고, 더 많은 인버터 회로를 직렬 연결하여 구성될 수 있으며, 그 외에 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의하여 용이하게 다른 로직 회로들을 구비하여 구성될 수 있음은 당연하다. 또한 상기 로직 회로의 구성은 액티브 모드에서는 입력신호에 논리 '하이(High)'레벨이 입력되고 스탠바이 모드에서는 입력신호에 논리 '로우(Low)' 레벨이 입력되는 경우를 가정한 상태에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의하여 용이하게 본 실시예와는 다르게 구성될 수도 있다.
상기 제1스위칭 유닛(122a)은 액티브 모드에서는 상기 정전원 단자에 제1전원전압(VCC)을 공급하고 스탠바이 모드에서는 상기 정전원 단자에 제2전원전압(VPP)을 공급하도록 구성된다. 상기 제1스위칭 유닛(122a)은 액티브 모드에 동작되 어 제1전원전압(VCC)을 상기 정전원 단자(VCC*)에 공급하며 바디 영역에 제2전원전압(VPP)을 공급받는 제1 PMOS 트랜지스터(MP112)와, 스탠바이 모드에 동작되어 제2전원전압(VPP)을 상기 정전원 단자(VCC*)에 공급하며, 바디 영역에 제2전원전압(VPP)을 공급받는 제2 PMOS 트랜지스터(MP110)를 포함하여 구성될 수 있다.
상기 제2스위칭 유닛(124a)은 액티브 모드에서는 상기 부전원 단자(VSS*)를 접지시키고 스탠바이 모드에서는 상기 부전원 단자(VSS*)에 백 바이어스 전압(VBB)을 공급하도록 구성된다. 상기 제2스위칭 유닛(124a)은, 액티브 모드에 동작되어 상기 부전원 단자(VSS*)를 접지시키며 바디 영역에 백 바이어스 전압(VBB)을 공급받는 제1 NMOS 트랜지스터(MN112)와, 스탠바이 모드에 동작되어 상기 부전원 단자(VSS*)에 백 바이어스 전압(VBB)을 공급하며, 바디영역에 백 바이어스 전압(VBB)을 공급받는 제2 NMOS 트랜지스터(MN110)를 포함할 수 있다.
여기서 상기 제1전원전압(VCC)은 내부전원전압 레벨을 가지며, 제2전원전압(VPP)은 상기 제1전원전압(VCC) 레벨보다 일정레벨이상 높은 레벨을 가질 수 있다. 또한, 상기 백 바이어스 전압(VBB)은 상기 접지레벨(VSS,0V)보다 일정레벨 이상 낮은 전압 레벨(예를 들면, -0.4V)을 가질 수 있다.
상기한 바와 같은 구성을 가지는 반도체 장치의 동작을 살펴보면 다음과 같다.
우선 스탠바이 모드에서는, 입력으로 논리 '하이(High)' 신호가 입력되고 정전원 단자(VCC*)에는 제2전원전압(VPP)이 제1스위칭 유닛(122a)에 의하여 공급되며, 부전원 단자(VSS*)에는 백 바이어스 전압(VBB)이 공급된다. 따라서, 상기 부전원 단자(VSS*)에 연결된 NMOS 트랜지스터들(MN106,MN108)의 소오스 영역의 레벨이 백 바이어스 전압(VBB) 레벨이 되고, 상기 정전원 단자(VCC*)에 연결된 PMOS 트랜지스터들(MP107,MP109)의 소오스 영역의 레벨이 제2전원전압(VPP) 레벨이 된다. 상기 논리 '하이(High)' 신호의 입력으로 인하여 NMOS 트랜지스터(MN106, MN108) 및 PMOS 트랜지스터(MP107,MP109)가 턴온된다. 이에 따라 턴온되지 않은 PMOS 트랜지스터들(MP106,MP108) 및 NMOS 트랜지스터(MN107,MN109)에 부임계전압 누설전류가 발생될 가능성이 존재한다. 그러나, 상기 NMOS 트랜지스터(MN106, MN108)가 턴 온됨으로 인하여, 상기 NMOS 트랜지스터(MN107,MN109)의 게이트와 소오스 영역간의 전압 레벨이 음의 전압 레벨이 되어 부임계전압 누설전류가 차단된다. 또한, 상기PMOS 트랜지스터(MP107,MP109)가 턴 온 됨으로 인하여 상기 PMOS 트랜지스터(MP106,MP108)의 게이트와 소오스 영역간의 전압 레벨이 양의 전압 레벨이 되어 부 임계전압 누설전류가 차단된다. 따라서, 스탠바이 모드시에 전력 소모를 방지 또는 최소화가 가능해지며, 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)의 플로팅이 방지된다.
다음으로, 액티브 모드에서는 입력으로 논리 '로우(Low)' 신호가 입력되고 정전원 단자(VCC*)에는 제1전원전압(VCC)이 제1스위칭 유닛(122a)에 의하여 공급되며, 부전원 단자(VSS*)는 접지된다. 따라서, 상기 부전원 단자(VSS*)에 연결된 NMOS 트랜지스터들(MN106,MN108)의 소오스 영역의 레벨이 접지레벨(VSS)이 되고, 상기 정전원 단자(VCC*)에 연결된 PMOS 트랜지스터들(MP107,MP109)의 소오스 영역의 레벨이 제1전원전압(VCC) 레벨이 된다. 상기 논리 '로우(Low)' 신호의 입력으로 인하여 PMOS 트랜지스터(MP106), NMOS 트랜지스터(MN107), PMOS 트랜지스터(MP108) 및 NMOS 트랜지스터(MN109)가 순차적으로 턴 온되어 종래와 같이 고속동작을 행하게 된다.
도 5는 상기 도 3의 다른 적용예를 나타낸 회로도이다.
도 5에 도시된 바와 같이, 도 3의 다른 적용 예에 따른 반도체 장치는, 로직블록(110b), 제1스위칭 유닛(122b) 및 제2스위칭 유닛(124b)을 포함한다.
상기 로직블록(110b)은 정전원 단자(VCC*), 부전원 단자(VSS*), 적어도 하나 이상(도면상에는 2개)의 제1회로부(111,112) 및 적어도 하나이상(도면상에는 1개)의 제2회로부(113)를 포함한다.
상기 제1회로부(111)는 상기 정전원 단자(VCC*)에 일단이 연결되는 제1트랜지스터(MP101)와, 일단이 전원전압(VCC) 단자에 연결되고 상기 제1트랜지스터(MP101)보다 작은 사이즈(size)를 가지며 상기 제1트랜지스터(MP101)에 병렬로 연결되어 입/출력을 공통으로 하는 제2트랜지스터(MP102)를 포함한다.
상기 제1트랜지스터(MP101) 및 상기 제2트랜지스터(MP102)는 PMOS 트랜지스터로 구성될 수 있으며, 상기 제2트랜지스터(MP102)는 안정적으로 동작될 수 있는 최소한의 사이즈 또는 폭(width)을 갖는 MOS 트랜지스터로 구성될 수 있다.
그리고, 상기 제1트랜지스터(MP101)는 소오스 영역이 상기 정전원 단자(VCC*)에 연결되고, 상기 제2트랜지스터(MP102)는 소오스 영역으로 전원전압(VCC)을 공급받으며, 상기 제1트랜지스터(MP101)와 게이트 및 드레인을 공통으로 하도록 구성될 수 있다.
상기 또 다른 제1회로부(112)는 상기 정전원 단자(VCC*)에 일단이 연결되는 제1트랜지스터(MP103)와, 일단이 전원전압(VCC) 단자에 연결되고 상기 제1트랜지스터(MP103)보다 작은 사이즈를 가지며 상기 제1트랜지스터(MP103)에 병렬로 연결되어 입/출력을 공통으로 하는 제2트랜지스터(MP104)를 포함한다.
상기 제1트랜지스터(MP103) 및 상기 제2트랜지스터(MP104)는 PMOS 트랜지스터로 구성될 수 있으며, 상기 제2트랜지스터(MP104)는 안정적으로 동작될 수 있는 최소한의 사이즈 또는 폭(width)을 갖는 MOS 트랜지스터로 구성될 수 있다.
그리고, 상기 제1트랜지스터(MP103)는 소오스 영역이 상기 정전원 단자(VCC*)에 연결되고, 상기 제2트랜지스터(MP104)는 소오스 영역으로 전원전압(VCC)을 공급받으며, 상기 제1트랜지스터(MP103)와 게이트 및 드레인을 공통으로 하도록 구성될 수 있다.
상기 제2회로부(113)는 부전원 단자(VSS*)에 일단이 연결되는 제3트랜지스터(MN102)와, 일단이 접지단자(VSS)에 연결되고 상기 제3트랜지스터(MN102)보다 작은 사이즈를 가지며 상기 제3트랜지스터(MN102)에 병렬로 연결되어 입/출력을 공통으로 하는 제4트랜지스터(MN103)를 포함한다.
상기 제3 트랜지스터(MN102) 및 상기 제4트랜지스터(MN103)는 NMOS 트랜지스터로 구성될 수 있으며, 상기 제4트랜지스터(MN103)는 안정적으로 동작될 수 있는 최소한의 사이즈 또는 폭(width)을 갖는 MOS 트랜지스터로 구성될 수 있다.
그리고, 상기 제3트랜지스터(MN102)는 소오스 영역이 상기 부전원 단자(VSS*)에 연결되고, 상기 제4트랜지스터(MN103)는 소오스 영역이 접지되며 상기 제 3트랜지스터(MN102)와 게이트 및 드레인을 공통으로 하도록 구성될 수 있다.
상기 로직블록(110b)은 NMOS 트랜지스터인 제5트랜지스터(MN101)를 더 구비할 수 있다.
상기 로직블록(110c)은 상기 제1회로부(111)를 구성하는 상기 제1트랜지스터(MP101), 또 다른 제1회로부(112)를 구성하는 상기 제1트랜지스터(MP103), 상기 제2회로부(113)를 구성하는 상기 제3트랜지스터(MN102) 및 상기 제5트랜지스터(MN101)를 포함하여, 상기 제1트랜지스터(MP101,MP103) 각각의 게이트로 입력신호(A,B)를 입력받고 제5트랜지스터(MN101)의 게이트로 입력신호(A)를 입력받아 낸드(NAND) 연산을 행하여, 상기 제1트랜지스터들(MP101,MP103) 및 제5트랜지스터(MN101)의 공통 드레인을 출력노드로 하여 출력신호(output)을 출력하는 논리 낸드(NAND) 회로로 구성될 수 있다.
상기 제1스위칭 유닛(122b)은 액티브 모드에서는 상기 정전원 단자(VCC*)에 전원전압(VCC)을 공급하고 스탠바이 모드에서는 상기 정전원 단자(VCC*)를 플로팅 시킨다. 상기 제1스위칭 유닛(122b)은 PMOS 트랜지스터(MP105)를 포함할 수 있다.
상기 제2스위칭 유닛(124b)은 액티브 모드에서는 상기 부전원 단자(VSS*)를 접지시키고 스탠바이 모드에서는 상기 부전원 단자(VSS*)를 플로팅 시킨다. 상기 제2스위칭 유닛(124b)은 NMOS 트랜지스터(MN104)를 포함할 수 있다.
상기한 바와 같은 도 3의 다른 적용 예에 따른 반도체 장치는, 스탠바이 모드에서는 입력신호(A,B) 각각이 논리 '하이(High)' 또는 논리 '로우(Low)'의 레벨을 가지고 있을 때, 상기 제1스위칭 유닛(122b) 및 제2스위칭 유닛(124b)에 의하여 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)가 플로팅되고, 이에 따라 상기 제1트랜지스터들(MP101,MP103) 및 제3트랜지스터(MN102)에 존재할 수 있는 부임계전압 누설전류가 차단되어 진다. 또한, 상기 제1트랜지스터들(MP101,MP103) 및 제3트랜지스터(MN102) 각각과 병렬로 연결되어 있는 제2트랜지스터들(MP102,MP104) 및 제4트랜지스터(MN103)에 의하여 입출력 단의 신호들(A,B,output)의 논리 상태는 논리 '하이(High)' 또는 논리 '로우(Low)'의 레벨을 유지할 수 있게 된다. 그리고, 상기 제2트랜지스터들(MP102,MP104) 및 제4트랜지스터(MN103)의 누설전류는 상기 제2트랜지스터들(MP102,MP104) 및 제4트랜지스터(MN103)의 사이즈가 아주 작기 때문에 무시할 수 있을 정도의 누설전류만이 존재하게 된다.
액티브 모드에서는 상기 제1스위칭 유닛(122b)에 의하여 상기 정전원 단자(VCC*)에 전원전압(VCC)이 공급되고, 상기 제2스위칭 유닛(124b)에 의하여 상기 부전원 단자(VSS*)가 접지레벨(VSS)를 가지기 때문에 정상적인 낸드 회로로 동작되게 된다.
도 6은 상기 도 3의 또 다른 적용예를 나타낸 회로도이다.
도 6에 도시된 바와 같이, 도 3의 또 다른 적용 예에 따른 반도체 장치는, 로직블록(110c), 제1스위칭 유닛(122c) 및 제2스위칭 유닛(124c)을 포함한다.
상기 로직블록(110c)은 정전원 단자(VCC*), 부전원 단자(VSS*), 적어도 하나 이상(도면상에는 1개)의 제1회로부(114) 및 적어도 하나이상(도면상에는 2개)의 제2회로부(115,116)를 포함한다.
상기 제1회로부(114)는 상기 정전원 단자(VCC*)에 일단이 연결되는 제1트랜 지스터(MP106)와, 일단이 전원전압(VCC) 단자에 연결되고 상기 제1트랜지스터(MP106)보다 작은 사이즈(size)를 가지며 상기 제1트랜지스터(MP106)에 병렬로 연결되어 입/출력을 공통으로 하는 제2트랜지스터(MP107)를 포함한다.
상기 제1트랜지스터(MP106) 및 상기 제2트랜지스터(MP107)는 PMOS 트랜지스터로 구성될 수 있으며, 상기 제2트랜지스터(MP107)는 안정적으로 동작될 수 있는 최소한의 사이즈 또는 폭(width)을 갖는 MOS 트랜지스터로 구성될 수 있다.
그리고, 상기 제1트랜지스터(MP106)는 소오스 영역이 상기 정전원 단자(VCC*)에 연결되고, 상기 제2트랜지스터(MP107)는 소오스 영역으로 전원전압(VCC)을 공급받으며, 상기 제1트랜지스터(MP106)와 게이트 및 드레인을 공통으로 하도록 구성될 수 있다.
상기 제2회로부(115)는 부전원 단자(VSS*)에 일단이 연결되는 제3트랜지스터(MN106)와, 일단이 접지단자(VSS)에 연결되고 상기 제3트랜지스터(MN106)보다 작은 사이즈를 가지며 상기 제3트랜지스터(MN106)에 병렬로 연결되어 입/출력을 공통으로 하는 제4트랜지스터(MN107)를 포함한다.
상기 제3트랜지스터(MN106) 및 상기 제4트랜지스터(MN107)는 NMOS 트랜지스터로 구성될 수 있으며, 상기 제4트랜지스터(MN107)는 안정적으로 동작될 수 있는 최소한의 사이즈 또는 폭(width)을 갖는 MOS 트랜지스터로 구성될 수 있다.
그리고, 상기 제3트랜지스터(MN106)는 소오스 영역이 상기 부전원 단자(VSS*)에 연결되고, 상기 제4트랜지스터(MN107)는 소오스 영역이 접지되며 상기 제3트랜지스터(MN106)와 게이트 및 드레인을 공통으로 하도록 구성될 수 있다.
상기 또 다른 제2회로부(116)는 부전원 단자(VSS*)에 일단이 연결되는 제3트랜지스터(MN109)와, 일단이 접지단자(VSS)에 연결되고 상기 제3트랜지스터(MN109)보다 작은 사이즈를 가지며 상기 제3트랜지스터(MN109)에 병렬로 연결되어 입/출력을 공통으로 하는 제4트랜지스터(MN108)를 포함한다.
상기 제3트랜지스터(MN109) 및 상기 제4트랜지스터(MN108)는 NMOS 트랜지스터로 구성될 수 있으며, 상기 제4트랜지스터(MN108)는 안정적으로 동작될 수 있는 최소한의 사이즈 또는 폭(width)을 갖는 MOS 트랜지스터로 구성될 수 있다.
그리고, 상기 제3트랜지스터(MN109)는 소오스 영역이 상기 부전원 단자(VSS*)에 연결되고, 상기 제4트랜지스터(MN108)는 소오스 영역이 접지되며 상기 제3트랜지스터(MN109)와 게이트 및 드레인을 공통으로 하도록 구성될 수 있다.
상기 로직블록(110c)은 PMOS 트랜지스터인 제5트랜지스터(MP108)를 더 구비할 수 있다.
상기 로직블록(110c)은 상기 제1회로부(114)를 구성하는 상기 제1트랜지스터(MP106), 제2회로부(115)를 구성하는 상기 제3트랜지스터(MN106), 상기 또 다른 제2회로부(116)를 구성하는 상기 제3트랜지스터(MN109) 및 상기 제5트랜지스터(MN101)를 포함하여, 상기 제1트랜지스터(MP106) 및 제3트랜지스터(MN106)의 각각의 게이트로 입력신호(A)를 입력받고 제5트랜지스터(MP108) 및 제3트랜지스터(MN109)의 각각의 게이트로 입력신호(B)를 입력받아 노어(NOR) 연산을 행하여, 상기 제3트랜지스터들(MN106,MN109) 및 제5트랜지스터(MP108)의 공통 드레인을 출력노드로 하여 출력신호(output)을 출력하는 논리 노어(NOR) 회로로 구성될 수 있다.
상기 제1스위칭 유닛(122c)은 액티브 모드에서는 상기 정전원 단자(VCC*)에 전원전압(VCC)을 공급하고 스탠바이 모드에서는 상기 정전원 단자(VCC*)를 플로팅 시킨다. 상기 제1스위칭 유닛(122c)은 PMOS 트랜지스터(MP109)를 포함할 수 있다.
상기 제2스위칭 유닛(124c)은 액티브 모드에서는 상기 부전원 단자(VSS*)를 접지시키고 스탠바이 모드에서는 상기 부전원 단자(VSS*)를 플로팅 시킨다. 상기 제2스위칭 유닛(124c)은 NMOS 트랜지스터(MN110)를 포함할 수 있다.
상기한 바와 같은 도 3의 또다른 적용 예에 따른 반도체 장치는, 스탠바이 모드에서는 입력신호(A,B) 각각이 논리 '하이(High)' 또는 논리 '로우(Low)'의 레벨을 가지고 있을 때, 상기 제1스위칭 유닛(122c) 및 제2스위칭 유닛(124c)에 의하여 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)가 플로팅되고, 이에 따라 상기 제1트랜지스터(MP106) 및 제3트랜지스터들(MN106,MN109)에 존재할 수 있는 부임계전압 누설전류가 차단되어 진다. 또한, 상기 제1트랜지스터(MP106) 및 제3트랜지스터들(MN106,MN109) 각각과 병렬로 연결되어 있는 제2트랜지스터(MP107) 및 제4트랜지스터들(MN107,MN108)에 의하여 입출력 단의 신호들(A,B,output)의 논리 상태는 논리 '하이(High)' 또는 논리 '로우(Low)'의 레벨을 유지할 수 있게 된다. 그리고, 상기 제2트랜지스터(MP107) 및 제4트랜지스터들(MN107,MN108)의 누설전류는 상기 제2트랜지스터(MP107) 및 제4트랜지스터들(MN107,MN108)의 사이즈가 아주 작기 때문에 무시할 수 있을 정도의 누설전류만이 존재하게 된다.
액티브 모드에서는 상기 제1스위칭 유닛(122c)에 의하여 상기 정전원 단자(VCC*)에 전원전압(VCC)이 공급되고, 상기 제2스위칭 유닛(124c)에 의하여 상기 부 전원 단자(VSS*)가 접지레벨(VSS)를 가지기 때문에 정상적인 노어 회로로 동작되게 된다.
도 7은 상기 도 3의 또 다른 적용예를 나타낸 회로도이다.
도 7에 도시된 바와 같이, 도 3의 또 다른 적용 예에 따른 반도체 장치는, 로직블록(110d), 제1스위칭 유닛(122d) 및 제2스위칭 유닛(124d)을 포함한다.
상기 로직블록(110d)은 정전원 단자(VCC*), 부전원 단자(VSS*) 및 적어도 하나 이상(도면상에는 2개)의 제1회로부(118a,118b)와 적어도 하나 이상(도면상에는 2개)의 제2회로부(117a)를 포함한다. 상기 로직블록(110d)은 상기 제1회로부(118a)와 제2회로부(117a)의 결선구조와 동일한 결선구조를 가지는 또 다른 제1회로부(118b) 및 제2회로부(117b)의 구조와 직렬 연결되어 반복되는 구조로 되어있다. 따라서, 편의상, 제1회로부(118a) 및 제2회로부(117a)의 구성 및 동작에 대해서만 설명하고, 제1트랜지스터(MP114) 및 제2트랜지스터(MP115)로 구성되는 제1회로부(118b)와 제3트랜지스터(MN114) 및 제4트랜지스터(MN115)를 포함하여 구성되는 제2회로부(117b)의 구성 및 동작에 대한 설명은 생략한다.
상기 제1회로부(118a)는 상기 정전원 단자(VCC*)에 일단이 연결되는 제1트랜지스터(MP112)와, 일단이 전원전압(VCC) 단자에 연결되고 상기 제1트랜지스터(MP112)보다 작은 사이즈(size)를 가지며 상기 제1트랜지스터(MP112)에 병렬로 연결되어 입/출력을 공통으로 하는 제2트랜지스터(MP113)를 포함한다.
상기 제1트랜지스터(MP112) 및 상기 제2트랜지스터(MP113)는 PMOS 트랜지스터로 구성될 수 있으며, 상기 제2트랜지스터(MP113)는 안정적으로 동작될 수 있는 최소한의 사이즈 또는 폭(width)을 갖는 MOS 트랜지스터로 구성될 수 있다.
그리고, 상기 제1트랜지스터(MP112)는 소오스 영역이 상기 정전원 단자(VCC*)에 연결되고, 상기 제2트랜지스터(MP113)는 소오스 영역으로 전원전압(VCC)을 공급받으며, 상기 제1트랜지스터(MP112)와 게이트 및 드레인을 공통으로 하도록 구성될 수 있다.
상기 제2회로부(117a)는 부전원 단자(VSS*)에 일단이 연결되는 제3트랜지스터(MN112)와, 일단이 접지단자(VSS)에 연결되고 상기 제3트랜지스터(MN112)보다 작은 사이즈를 가지며 상기 제3트랜지스터(MN112)에 병렬로 연결되어 입/출력을 공통으로 하는 제4트랜지스터(MN113)를 포함한다.
상기 제3트랜지스터(MN112) 및 상기 제4트랜지스터(MN113)는 NMOS 트랜지스터로 구성될 수 있으며, 상기 제4트랜지스터(MN113)는 안정적으로 동작될 수 있는 최소한의 사이즈 또는 폭(width)을 갖는 MOS 트랜지스터로 구성될 수 있다.
그리고, 상기 제3트랜지스터(MN112)는 소오스 영역이 상기 부전원 단자(VSS*)에 연결되고, 상기 제4트랜지스터(MN113)는 소오스 영역이 접지되며 상기 제3트랜지스터(MN112)와 게이트 및 드레인을 공통으로 하도록 구성될 수 있다.
상기 로직블록(110d)은 상기 제1회로부(118a)를 구성하는 상기 제1트랜지스터(MP112), 제2회로부(117a)를 구성하는 상기 제3트랜지스터(MN112)를 포함하여, 상기 제1트랜지스터(MP112) 및 제3트랜지스터(MN112)의 공통 게이트로 입력신호(input)를 입력받아 인버팅하여 상기 제1트랜지스터(MP112) 및 제3트랜지스터(MN112)의 공통 드레인을 출력노드로 하여 출력신호(output)을 출력하는 단일 논리 인버터(inverter) 회로(119a)로 구성될 수 있다. 또한, 상기 로직블록(110d)은 상기 인버터 회로(119a)에 직렬 연결되는 적어도 하나 이상(도면상에는 1개)의 인버터 회로(119c)를 더 포함하여 구성될 수 있다.
상기 제1스위칭 유닛(122d)은 액티브 모드에서는 상기 정전원 단자(VCC*)에 전원전압(VCC)을 공급하고 스탠바이 모드에서는 상기 정전원 단자(VCC*)를 플로팅 시킨다. 상기 제1스위칭 유닛(122d)은 PMOS 트랜지스터(MP116)를 포함할 수 있다.
상기 제2스위칭 유닛(124d)은 액티브 모드에서는 상기 부전원 단자(VSS*)를 접지시키고 스탠바이 모드에서는 상기 부전원 단자(VSS*)를 플로팅 시킨다. 상기 제2스위칭 유닛(124d)은 NMOS 트랜지스터(MN116)를 포함할 수 있다.
상기한 바와 같은 도 3의 또 다른 적용 예에 따른 반도체 장치는, 스탠바이 모드에서는 입력신호(input)가 논리 '하이(High)' 또는 논리 '로우(Low)'의 레벨을 가지고 있을 때, 상기 제1스위칭 유닛(122d) 및 제2스위칭 유닛(124d)에 의하여 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)가 플로팅되고, 이에 따라 상기 제1트랜지스터(MP112) 및 제3트랜지스터(MN112)에 존재할 수 있는 부임계전압 누설전류가 차단되어 진다. 또한, 상기 제1트랜지스터(MP112) 및 제3트랜지스터(MN112) 각각과 병렬로 연결되어 있는 제2트랜지스터(MP113) 및 제4트랜지스터(MN113)에 의하여 입출력 단의 신호들(input,output)의 논리 상태는 논리 '하이(High)' 또는 논리 '로우(Low)'의 레벨을 유지할 수 있게 된다. 그리고, 상기 제2트랜지스터(MP113) 및 제4트랜지스터(MN113)의 누설전류는 상기 제2트랜지스터(MP113) 및 제4트랜지스터(MN113)의 사이즈가 아주 작기 때문에 무시할 수 있을 정도의 누설전류 만이 존재하게 된다.
액티브 모드에서는 상기 제1스위칭 유닛(122d)에 의하여 상기 정전원 단자(VCC*)에 전원전압(VCC)이 공급되고, 상기 제2스위칭 유닛(124d)에 의하여 상기 부전원 단자(VSS*)가 접지레벨(VSS)를 가지기 때문에 정상적인 인버터 회로로 동작되게 된다.
도 8은 본 발명의 다른 실시예에 따른 저전력 소모를 위한 반도체 장치의 블록도를 나타낸 것이다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치는 액티브 모드와 스탠바이 모드를 가지는 반도체 장치로서, 로직 블록(210), 제1스위칭 유닛(222), 제2스위칭 유닛(224) 및 제어블록(230)을 포함한다.
상기 로직블록(210)은 정전원 단자(VCC*), 부전원 단자(VSS*) 및 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)에 연결되는 로직회로부(미도시)를 포함한다. 상기 로직회로부는 직렬연결되는 복수개의 인버터 들의 회로, 단일 인버터 회로, 낸드회로, 노어회로, 기타 회로 등을 포함할 수 있다.
상기 제1스위칭 유닛(222) 및 제2스위칭 유닛(224)은 상기 제어블록(230)에서 출력되는 제어신호들에 응답하여 상기 로직블록(210)을 구성하는 상기 정전원 단자(VCC*) 및 상기 부전원 단자(VSS*)에 각각 서로 다른 레벨의 전압(VPP,VCC,VSS,VBB)을 공급한다.
상기 제1스위칭 유닛(222) 및 상기 제2 스위칭 유닛(224)은 액티브 모드 또는 스탠바이 모드에 동작되는 레벨 시프트(level shift) 회로나 전송 게이트 (transmission gate)회로 등을 포함할 수 있다.
상기 제어 블록(230)은 상기 로직블록(230)의 클럭 레이턴시(clock latency), 클럭 주파수 또는 클럭 사이클 타임(clock cycle time) 등의 정보, 액티브 모드 인에이블 신호 등에 의하여 상기 제1스위칭 유닛(222) 및 상기 제2 스위칭 유닛(224)을 컨트롤 할 수 있다.
도 9는 상기 도 8의 하나의 적용 예를 나타낸 회로도이다.
도 9에 도시된 바와 같이, 도 8의 하나의 적용 예에 따른 반도체 장치는, 로직블록(210a), 제1스위칭 유닛(222a), 제2스위칭 유닛(224a) 및 제어블록(230a)을 포함한다.
상기 로직블록(210a)은 정전원 단자(VCC*), 부전원 단자(VSS*), 상기 정전원 단자(VCC*)에 연결되는 적어도 하나 이상(도면상에는 2개)의 P채널 트랜지스터(P202,P204)와, 상기 부전원 단자(VSS*)에 연결되는 적어도 하나 이상(도면상에는 2개)의 N채널 트랜지스터(N202,N204)를 구비하는 로직회로부(207a,207b)를 포함한다.
상기 로직회로부(207a,207b)는 적어도 하나 이상(도면상에는 2개)의 인버터 회로들(207a,207b)이 서로 직렬연결되어 구성될 수 있다. 즉, 전원전압(VCC)를 소오스 영역으로 공급받고 상기 정전원 단자(VCC*)에 바디영역이 연결된 PMOS 트랜지스터(P202) 및 소오스 영역이 접지되고 상기 부전원 단자(VSS*)에 바디영역이 연결되는 NMOS 트랜지스터(N202)로 구성되는 제1인버터 회로(207a)와, 전원전압(VCC)를 소오스 영역으로 공급받고 상기 정전원 단자(VCC*)에 바디영역이 연결된 PMOS 트랜 지스터(P204) 및 소오스 영역이 접지되고 상기 부전원 단자(VSS*)에 바디 영역이 연결되는 NMOS 트랜지스터(N204)로 구성되는 제2인버터 회로(207b) 등이 직렬 연결되어 구성될수 있다.
상기 로직회로부(207a,207b)는 단일 인버터 회로를 포함하여 구성될 수 있고, 더 많은 복수개의 인버터 회로를 각각 직렬 연결함에 의하여 구성될 수 있으며, 그 외에 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의하여 용이하게 다른 로직 회로들을 구비하여 구성될 수 있음은 당연하다.
상기 제1스위칭 유닛(222a)은 제1제어신호에 응답하여 상기 정전원 단자(VCC*)에 제1전원전압(VCC)을 공급하고, 제2제어신호에 응답하여 상기 정전원 단자(VCC*)에 제2전원전압(VPP)을 공급하기 위한 것이다.
상기 제2스위칭 유닛(224a)은 제1제어신호에 응답하여 상기 부전원 단자(VSS*)를 접지시키고, 제2제어신호에 응답하여 상기 부전원 단자(VSS*)에 백 바이어스 전압(VBB)을 공급하기 위한 것이다.
상기 제1스위칭 유닛(222a) 및 제2스위칭 유닛(224a)은 레벨 시프트 회로 또는 전송 게이트 회로를 포함할 수 있다.
여기서 상기 제1전원전압(VCC)은 내부전원전압 레벨을 가지며, 제2전원전압(VPP)은 상기 제1전원전압(VCC) 레벨보다 일정레벨이상 높은 레벨을 가질 수 있다. 또한, 상기 백 바이어스 전압(VBB)은 상기 접지레벨(VSS,0V)보다 일정레벨 이상 낮은 전압 레벨(예를 들면, -0.4V)을 가질 수 있다.
상기 제어블록(230a)은 스탠바이 모드에서는 제2제어신호를 출력하고 액티브 모드에서는 상기 로직블록(210a)의 클럭 레이턴시 또는 동작 주파수를 기준 클럭과 비교하여 제1제어신호 또는 제2제어신호를 출력하여 상기 제1스위칭 유닛(222a) 및 상기 제2스위칭 유닛(224a)을 컨트롤 한다.
상기 제어블록(230a)은 액티브 모드에서 상기 로직블록(210a)의 클럭 레이턴시 또는 동작 주파수와 기준 클럭(reference clock)을 비교하는 주파수 디텍터(frequency detector;232a)와, 상기 주파수 디텍터(232a)의 출력신호와 액티브 모드 및 스탠바이 모드 인에이블 신호에 응답하는 낸드 게이트(234a)와, 상기 낸드게이트(234a)의 출력을 버퍼링하는 적어도 하나 이상의 인버터 회로(236a,238a)를 포함할 수 있다.
상기한 바와 같은 도 8의 하나의 적용예인 반도체 장치에서의 동작은 다음과 같다.
스탠바이 모드에서는 스탠바이 모드 인에이블 신호(stand_by)가 논리 '로우(Low)'레벨로 상기 제어블록(230a)을 구성하는 낸드 게이트(234a)의 입력이 됨에 따라 상기 주파수 디텍터(232a)의 출력신호와 관계없이, 상기 제어블록(230a)에서는 논리 '하이(High)' 레벨의 제2제어신호를 출력하게 된다. 이에 따라, 상기 제1스위칭 유닛(222a) 및 제2스위칭 유닛(224a)에서는 상기 제2제어신호에 응답하여 상기 정전원 단자(VCC*)에는 제2전원전압(VPP)을 공급하고 상기 부전원 단자(VSS*)에는 백 바이어스 전압(VBB)을 공급하여 누설전류를 방지 또는 최소화 하게 된다.
다음으로 액티브 모드에서는, 상기 로직블록(210a)의 클럭 레이턴시 또는 동작 주파수와 기준 클럭을 비교하여, 상기 클럭 레이턴시 또는 동작 주파수가 상기 기준클럭 보다 높으면 상기 주파수 디텍터(232a)에서 논리 '하이(High)' 레벨의 출력신호를 출력하고, 상기 클럭 레이턴시 또는 동작 주파수가 상기 기준클럭 보다 낮으면 상기 주파수 디텍터(232a)에서 논리 '로우(Low)' 레벨의 출력신호가 출력된다.
상기 논리 '로우(Low)' 레벨의 상기 주파수 디텍터(232a)의 출력신호가 상기 낸드 게이트(234a)의 입력이 됨에 따라 상기 액티브 모드 인에이블 신호(Active)와 관계없이, 상기 제어블록(230a)에서는 논리 '하이(High)' 레벨의 제2제어신호를 출력하게 된다. 이에 따라, 상기 제1스위칭 유닛(222a) 및 제2스위칭 유닛(224a)에서는 상기 제2제어신호에 응답하여 상기 정전원 단자(VCC*)에는 제2전원전압(VPP)을 공급하고 상기 부전원 단자(VSS*)에는 백 바이어스 전압(VBB)을 공급하여 누설전류를 방지 또는 최소화 하게 된다.
논리 '하이(High)' 레벨의 상기 주파수 디텍터(232a)의 출력신호는 액티브 모드 인에이블 신호(Active)와 상기 낸드 게이트(234a)에서 낸드 연산되어 논리 '로우(Low)' 레벨의 출력신호가 출력된다. 상기 논리 '로우(Low)' 레벨의 출력신호는 버퍼링 되어 결국 상기 제어블록(230a)에서는 논리 '로우(Low)' 레벨의 제1제어신호가 출력된다. 이에 따라, 상기 제1스위칭 유닛(222a) 및 제2스위칭 유닛(224a)에서는 상기 제1제어신호에 응답하여 상기 정전원 단자(VCC*)에는 제1전원전압(VCC)을 공급하고 상기 부전원 단자(VSS*)를 접지시켜 고속동작에 적합한 상태가 되도록 한다.
따라서, 스탠바이 모드 뿐 아니라 액티브 모드의 경우에도 동작되는 회로의 클럭 레이턴시 또는 동작 주파수를 판단하여, 동작되는 회로가 고속동작이 필요하지 않은 회로로 구성될 경우에는 상기 정전원 단자(VCC*) 및 부전원 단자(VSS*)의 레벨을 스탠바이 모드일 때와 동일하게 컨트롤함에 의하여 누설전류를 방지 또는 최소화 할 수 있게 된다.
도 10는 상기 도 8의 다른 적용 예를 나타낸 회로도이다.
도 10에 도시된 바와 같이, 도 8의 다른 적용 예에 따른 반도체 장치는, 로직블록(210b), 제1스위칭 유닛(222b), 제2스위칭 유닛(224b) 및 제어블록(230b)을 포함한다.
상기 로직블록(210b)은 정전원 단자(VCC*), 부전원 단자(VSS*), 상기 정전원 단자(VCC*)에 연결되는 적어도 하나 이상(도면상에는 2개)의 P채널 트랜지스터(P206,P208)와, 상기 부전원 단자(VSS*)에 연결되는 적어도 하나 이상(도면상에는 2개)의 N채널 트랜지스터(N206,N208)를 구비하는 로직회로부(209a,209b)를 포함한다.
상기 로직회로부(209a,209b)는 적어도 하나 이상(도면상에는 2개)의 인버터 회로들(209a,209b)이 서로 직렬연결되어 구성될 수 있다. 즉, 상기 정전원 단자(VCC*)에 소오스 영역이 연결되는 PMOS 트랜지스터(P206) 및 상기 부전원 단자(VSS*)에 소오스 영역이 연결되는 NMOS 트랜지스터(N206)로 구성되는 제1인버터 회로(209a)와, 상기 정전원 단자(VCC*)에 소오스 영역이 연결되는 PMOS 트랜지스터(P208) 및 상기 부전원 단자(VSS*)에 소오스 영역이 연결되는 NMOS 트랜지스터(N208)로 구성되는 제2인버터 회로(209b) 등이 직렬 연결되어 구성될수 있다.
상기 로직회로부(209a,209b)는 단일 인버터 회로를 포함하여 구성될 수 있고, 더 많은 복수개의 인버터 회로를 각각 직렬 연결함에 의하여 구성될 수 있으며, 그 외에 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의하여 용이하게 다른 로직 회로들을 구비하여 구성될 수 있음은 당연하다.
상기 제1스위칭 유닛(222b), 상기 제2스위칭 유닛(224b) 및 상기 제어블록(230b)의 구성이나 동작에 대한 설명은 도면 부호를 달리할 뿐 상기 도 9에서 설명한 바와 동일하므로 생략하기로 한다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 로직블록, 제1스위칭 유닛, 제2스위칭 유닛, 제어블록 등의 회로 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다
이상 설명한 바와 같이, 본 발명에 따르면 반도체 장치에서 누설전류의 발생을 방지 또는 최소화 할 수 있다. 즉, 고속 동작을 행하면서도 부임계전압 누설전류를 방지 또는 최소화를 동시에 이룰 수 있게 되며, 액티브 모드의 경우에도 부임계전압 누설전류의 발생을 방지 또는 최소화 할 수 있는 효과가 있다.

Claims (20)

  1. 스탠바이 모드와 액티브 모드를 가지는 반도체 장치에 있어서:
    정전원 단자와, 부전원 단자와, 상기 정전원 단자에 소오스 영역 및 바디 영역이 연결되며 스탠바이 모드에서 턴온 되는 적어도 하나이상의 P채널 트랜지스터와, 상기 부전원 단자에 소오스 영역이 연결되며 스탠바이 모드에서 턴온되는 적어도 하나이상의 N채널 트랜지스터를 포함하는 로직 블록과;
    액티브 모드에서는 상기 정전원 단자에 제1전원 전압을 공급하고 스탠바이 모드에서는 상기 정전원 단자에 제2전원전압을 공급하는 제1스위칭 유닛과;
    액티브 모드에서는 상기 부전원 단자를 접지시키고 스탠바이 모드에서는 상기 부전원 단자에 백 바이어스 전압을 공급하는 제2스위칭 유닛을 구비함을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1전원전압은 내부전원전압 레벨을 가지며, 제2전원전압은 상기 제1전원전압 레벨보다 일정레벨이상 높은 레벨을 가짐을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 백 바이어스 전압은 상기 접지레벨보다 일정레벨 이상 낮은 전압 레벨을 가짐을 특징으로 하는 반도체 장치.
  4. (삭제)
  5. 제3항에 있어서,
    상기 제1스위칭 유닛은, 액티브 모드에 동작되어 제1전원전압을 상기 정전원 단자에 공급하며 바디영역에 제2전원전압을 공급받는 제1 PMOS 트랜지스터와, 스탠바이 모드에 동작되어 제2전원전압을 상기 정전원 단자에 공급하며 바디영역에 제2전원전압을 공급받는 제2 PMOS 트랜지스터를 포함함을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2스위칭 유닛은, 액티브 모드에 동작되어 상기 부전원 단자를 접지시키며 바디영역에 백 바이어스 전압을 공급받는 제1 NMOS 트랜지스터와, 스탠바이 모드에 동작되어 상기 부전원 단자에 백 바이어스 전압을 공급하며 바디영역에 백 바이어스 전압을 공급받는 제2 NMOS 트랜지스터를 포함함을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 로직 블록은, 드레인을 공통으로 하는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되어 직렬접속되는 적어도 하나 이상의 인버터 회로를 포함함을 특징으로 하는 반도체 장치.
  8. 스탠바이 모드와 액티브 모드를 가지는 반도체 장치에 있어서:
    정전원 단자와,
    부전원 단자와,
    상기 정전원 단자에 일단이 연결되는 제1트랜지스터와, 일단이 전원전압 단자에 연결되고 상기 제1트랜지스터보다 작은 사이즈를 가지며 상기 제1트랜지스터에 병렬로 연결되어 입/출력을 공통으로 하는 제2트랜지스터를 포함하는 적어도 하나이상의 제1회로부와,
    부전원 단자에 일단이 연결되는 제3트랜지스터와, 일단이 접지단자에 연결되고 상기 제3트랜지스터보다 작은 사이즈를 가지며 상기 제3트랜지스터에 병렬로 연결되어 입/출력을 공통으로 하는 제4트랜지스터를 포함하는 적어도 하나 이상의 제2회로부를 포함하는 로직블록과;
    액티브 모드에서는 상기 정전원 단자에 전원전압을 공급하고 스탠바이 모드에서는 상기 정전원 단자를 플로팅 시키는 제1스위칭 유닛과;
    액티브 모드에서는 상기 부전원단자를 접지시키고 스탠바이 모드에서는 상기 부전원 단자를 플로팅 시키는 제2스위칭 유닛을 구비함을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1트랜지스터 및 상기 제2트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4트랜지스터는 NMOS 트랜지스터임을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1스위칭 유닛은 액티브 모드에 동작되는 PMOS 트랜지스터를 포함하고, 제2스위칭 유닛은 액티브 모드에 동작되는 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 로직블록은, 상기 적어도 하나이상의 제1회로부 및 상기 적어도 하나이상의 제2회로부를 구비하여 구성되는 인버터 회로를 포함함을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 로직블록은, 상기 적어도 하나이상의 제1회로부 및 상기 적어도 하나이상의 제2회로부를 구비하여 구성되는 낸드 회로를 포함함을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 로직블록은, 상기 적어도 하나이상의 제1회로부 및 상기 적어도 하나이상의 제2회로부를 구비하여 구성되는 노어 회로를 포함함을 특징으로 하는 반도체 장치.
  14. 스탠바이 모드와 액티브 모드를 가지는 반도체 장치에 있어서:
    정전원 단자와, 부전원 단자와, 상기 정전원 단자에 연결되는 적어도 하나이상의 P채널 트랜지스터와, 상기 부전원 단자에 연결되는 적어도 하나이상의 N채널 트랜지스터를 포함하는 로직블록과;
    제1제어신호에 응답하여 상기 정전원 단자에 제1전원전압을 공급하고, 제2제어신호에 응답하여 상기 정전원 단자에 제2전원전압을 공급하기 위한 제1스위칭 유닛과;
    제1제어신호에 응답하여 상기 부전원 단자를 접지시키고, 제2제어신호에 응답하여 상기 부전원 단자에 백 바이어스 전압을 공급하기 위한 제2스위칭 유닛과;
    스탠바이 모드에서는 제2제어신호를 출력하고 액티브 모드에서는 상기 로직 블록의 클럭 레이턴시 또는 동작 주파수를 기준 클럭과 비교하여 제1제어신호 또는 제2제어신호를 출력하는 제어블록을 포함함을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제1전원전압은 내부전원전압 레벨을 가지며, 제2전원전압은 상기 제1전원전압 레벨보다 일정레벨이상 높은 레벨을 가짐을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 백 바이어스 전압은 상기 접지레벨보다 일정레벨 이상 낮은 전압 레벨 을 가짐을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 정전원 단자에는 상기 P채널 트랜지스터의 바디영역이 연결되고 상기 부전원 단자에는 상기 N채널 트랜지스터의 바디영역이 연결됨을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 정전원 단자에는 상기 P채널 트랜지스터의 소오스 영역이 연결되고 상기 부전원 단자에는 상기 N채널 트랜지스터의 소오스 영역이 연결됨을 특징으로 하는 반도체 장치.
  19. 제17항 또는 제18항에 있어서, 상기 제어블록은,
    액티브 모드에서 클럭 레이턴시 또는 동작 주파수와 기준 클럭을 비교하는 주파수 디텍터와;
    상기 주파수 디텍터의 출력신호와 액티브 모드 및 스탠바이 모드 인에이블 신호에 응답하는 낸드게이트와;
    상기 낸드게이트의 출력을 버퍼링하는 적어도 하나 이상의 인버터를 포함함을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1스위칭 유닛 및 제2스위칭 유닛은 레벨 시프트 회로 또는 전송 게이트 회로를 포함함을 특징으로 하는 반도체 장치.
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