[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4343084B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP4343084B2
JP4343084B2 JP2004310392A JP2004310392A JP4343084B2 JP 4343084 B2 JP4343084 B2 JP 4343084B2 JP 2004310392 A JP2004310392 A JP 2004310392A JP 2004310392 A JP2004310392 A JP 2004310392A JP 4343084 B2 JP4343084 B2 JP 4343084B2
Authority
JP
Japan
Prior art keywords
film
semiconductor substrate
manufacturing
etching
etching solution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004310392A
Other languages
English (en)
Other versions
JP2005045285A (ja
Inventor
奎煥 郭
世鍾 高
景碩 黄
俊仍 吉
相五 朴
大勲 金
相文 全
昊均 ▲鄭▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005045285A publication Critical patent/JP2005045285A/ja
Application granted granted Critical
Publication of JP4343084B2 publication Critical patent/JP4343084B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体素子製造工程に関するもので、より詳しくは特定のエッチング液を利用してスピンエッチング方法を遂行して半導体基板上の薄膜をエッチングすることでタングステンプラグ形成、ポリシリコンプラグ形成及び層間絶縁膜の段差を最小化することができる半導体素子の製造方法に関するものである。
現在、半導体素子は高集積化、高密度化によりさらに微細なパターン形成技術を必要としており、配線の多層化構造を要求する領域も広くなっている。
これは半導体素子の表面構造が複雑になり、層間膜の段差の程度が酷くなるということを意味する。層間膜の段差は半導体素子製造工程で多くの工程不良を発生させる原因となっている。
特に、写真工程はウェーハ上にフォトレジストを塗布した後、フォトレジスト上に回路が形成されたマスクを整列させて光を利用した露光工程を遂行し、フォトレジストパターンを形成させる工程で、従来線幅が大きく低層構造を有する素子の製造時には問題がなかったが、微細パターンと多層構造によって段差が増加することにより段差の上層と下層の露光フォーカスをあわせにくく、正確なパターン形成をすることが難しくなっている。
従って、段差を除去するためにウェーハの平坦化技術の重要性が台頭された。平坦化技術としてＳＯＧ膜蒸着、エッチバックまたはリフロー（Ｒｅｆｌｏｗ）等の部分平坦化方法が開発されて工程に使用されてきたが、多くの問題点が発生してウェーハ全面に渡る平坦化、即ち広域平坦化（Ｇｌｏｂａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）のためにＣＭＰ技術が開発された。
ＣＭＰというのは、化学的、物理的な反応を通じてウェーハの表面を平坦化する技術である。
ＣＭＰ技術の原理は、ウェーハのパターンが形成されている薄膜表面を研磨パッド表面に接触するようにした状態で、スラリを供給してウェーハの薄膜表面を化学的に反応させると同時に回転運動させて物理的にウェーハ薄膜表面の凹凸部分を研磨して平坦化することである。
ＣＭＰ技術は、研磨速度と平坦度が重要で、これらはＣＭＰ装備の工程条件、スラリの種類及び研磨パッドの種類によって決定される。特に、ＣＭＰをする時、スラリの構成成分、ｐＨ及びイオン濃度等は薄膜との化学的反応に相当な影響を与える。
スラリは大きく二種類で、酸化膜スラリと金属膜スラリに分けられる。酸化膜スラリはアルカリ性で、金属膜スラリは酸性である。
酸化膜ＣＭＰのメカニズムは、一例でシリコンダイオキサイド（ＳｉＯ2）薄膜の場合、シリコンダイオキサイドの表面とアルカリ性であるスラリとの反応によって水分が浸透しやすい水溶性材質に変質されていく。変質されたシリコンダイオキサイド膜に水分が浸透してシリコンダイオキサイドの連結リングを切る。このように反応が行われたシリコンダイオキサイド層は、研磨粒子との摩擦によって除去される。
金属膜ＣＭＰのメカニズムは、スラリ内の酸化剤によって金属膜表面上に化学反応が起きて金属酸化膜を形成させ、このような金属酸化膜はパターン凹凸部の上部から研磨粒子によって摩滅現象によって機械的に除去される。
図１は、従来の半導体素子の製造方法を遂行するための概略的なＣＭＰ装置を示した構成図である。
まず、図１をみると、ＣＭＰ装置は下部にＣＭＰを遂行する半導体基板１００を固定させ、回転運動する研磨ヘッド１０２、ＣＭＰが遂行される研磨テーブル１０４、研磨テーブル１０４表面に位置し、スラリ供給管１０６から供給されるスラリによってウェーハと接触してウェーハ上の薄膜を研磨させる研磨パッド１０８で構成される。
即ち、研磨パッド１０８上に半導体基板１００が面接した状態で研磨ヘッド１０２によって半導体基板１００が回転する間、スラリが研磨パッド１０８上に供給されながらスラリと半導体基板１００の表面が反応する中、研磨パッド１０８によって研磨される。
図２から図７は、従来の半導体素子の製造方法によってタングステンプラグ形成工程を説明するための工程断面図で、タングステンプラグ部分とタングステンプラグ形成時、アラインマークの形成過程を同時に示す。
ここで、素子パターンが形成されるセル部Ｃとアラインマーク等が形成されるぺリ部Ｐに分けて図示した。
まず、半導体基板１１０上に絶縁膜として酸化膜１１４を形成する段階で、図２を参照すると、所定の間隔分、離隔された多数の局部パターン１１２が既に形成された半導体基板１１０上に絶縁膜として酸化膜１１４を形成する。局部パターン１１２は伝導層で、ポリシリコンパターンまたは金属パターンであり得る。酸化膜１１４は、通常の化学気相蒸着方法で形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ）または、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ）が使用される。この際、ペリ部Ｐのアラインマーク（表示しない）が形成される部分にも酸化膜１１４が形成される。
継続して、酸化膜１１４の平坦化段階として、図３を参照すると、図１のＣＭＰ装置を使用して局部パターン１１２によって屈曲を有する酸化膜１１４を平坦化する。
続いて、局部パターン１１２及び半導体基板１１０が露出されるように酸化膜１１４上にコンタクトホール１１６を形成させる段階で、図４を参照すると、酸化膜１１４にフォトレジストを塗布して通常の写真エッチング工程を通じて局部パターン１１２と半導体基板１１０が露出されるようにコンタクトホール１１６を形成させる。この際、アラインマークを形成するコンタクトホール１１６より直径が大きいペリパラルホール１１８が形成される。
継続して、コンタクトホール１１６の内部と酸化膜１１４上に境界金属膜１２０を形成させる段階として、図５を参照するとタングステン膜形成前に境界金属膜１２０でコンタクトホール１１６上にＴｉ／ＴｉＮ膜を形成する。Ｔｉ１２０ａ膜の形成は、通常のスパタリング方法を利用する。また、ＴｉＮ１２０ｂ膜の形成も同じく通常のスパタリングまたは化学気相蒸着方法を利用することができる。これらのうちいずれか一つの方法に限定されるものではない。境界金属膜１２０はタングステン膜のコンタクト抵抗を減少させ、酸化膜１１４とタングステン膜の接着力を向上させる役割をする。また、後続工程のタングステン膜除去時、ストッパ（Ｓｔｏｐｐｅｒ）層として使用され得る。この際、ペリパラルホール１１８内にも境界金属膜１２０が形成される。
続いて、コンタクトホール１１６上にタングステン膜１２２を形成する段階として図６を参照すると、コンタクトホール１１６を埋没させながら所定の厚さを有するタングステン膜１２２を酸化膜１１４上に形成する。現在、コンタクトホール１１６の内部にだけタングステン膜１２２を正確に埋没させることができない。それで、コンタクトホール１１６を埋没させながらコンタクトホール１１６上部にタングステン膜１２２を形成させる。この際、ペリパラルホール１１８内にもタングステン膜１２２が形成される。ペリパラルホール１１８は、セル部のコンタクトホール１１６より直径が大きいのでタングステン膜１２２が十分に埋没される。
続いて、タングステン膜１２２の所定の厚さを研磨して除去する段階として、図７を参照すると、タングステン膜１２２が形成された半導体基板１１０を図１のＣＭＰ装置の研磨ヘッド１０２にタングステン膜１２２が形成された半導体基板１１０を装着した後、スラリ供給管１０６から金属膜スラリを供給しながら、研磨ヘッド１０２を回転させて、研磨ヘッド１０８にタングステン膜１２２を接触させてコンタクトホール１１６内にタングステン膜１２２が存在するように境界金属膜１２０上のタングステン膜１２２を除去する。この際、ペリパラルホール１１８には相変わらずタングステン膜１２２が残っている。ペリパラルホール１１８内に残っているタングステン膜１１２は、後続工程でパーティクルとして作用し、写真工程のアライン能力を減少させることがある。
前述のように、コンタクトホール内にタングステン膜を埋没させるタングステンプラグを形成し、ＣＭＰ工程を実施することは現在の高集積化された半導体素子の製造に必須不可欠である。しかし、ＣＭＰ工程は研磨剤または研磨機の状況によってＣＭＰ工程を遂行した薄膜にマイクロスクラッチが発生する問題があるし、タングステン膜の厚さの２〜４倍の大きさを有するアラインマーク及びスクライブライン（Ｓｃｒｉｂｅ Ｌｉｎｅ）内には研磨剤が残り、後続工程でパーティクルソースとして作用するし、後続工程で写真工程のアライン能力を減少させる。
特に、トポロジ（Ｔｏｐｏｌｏｇｙ）が存在する絶縁膜の状態では必ず絶縁膜の平坦化の後、タングステンプラグ工程を行わなければならない。従って、関連のある工程の追加、生産性の低下、ＣＭＰ設備の工程能力を維持するための頻繁なテストウェーハによるモニタ及び高価の部品交換による原価上昇という短所がある。また、研磨のために研磨機が高い圧力でウェーハ表面に接触する関係で研磨機の摩耗と、ウェーハに加えられる圧力によってウェーハの割れが頻繁に発生するし、研磨機等の部品交換後、工程条件をセッティングするために長時間のダミー（Ｄｕｍｍｙ）研磨をするという問題で設備の実稼働率が非常に低調という問題点がある。
また、タングステンプラグ形成時、ドライエッチバック（Ｄｒｙ Ｅｔｃｈ Ｂａｃｋ）工程は、パターンの微細化によってプラズマの電気的チャージアップによる問題でコンタクト抵抗上昇及びトランジスタに電気的劣化をもたらす問題点がある。
従って、前述の短所を克服しながら工程が容易で、原価節減及び生産性を向上させることができる代替工程の開発が求められている。
本発明は回転する半導体基板上にエッチング液を供給しながらエッチング遂行するスピンエッチング方法を使用して、半導体基板上の伝導体膜または層間絶縁膜をエッチングすることができる半導体素子の製造方法を提供することにある。
本発明の他の目的は、半導体基板表面のマイクロスクラッチ発生及び高いコンタクト抵抗発生無しに層間絶縁膜の平坦化と伝導体プラグを形成することができる半導体素子の製造方法を提供することにある。
本発明のまた他の目的は、伝導体膜または酸化膜をスピンエッチング方法でエッチングすることができるようにするエッチング液を提供することにある。
本発明の請求項１記載の半導体素子の製造方法は、半導体基板上に所定の絶縁膜を形成する段階と、絶縁膜内にコンタクトホールを形成する段階と、コンタクトホールを埋没しながら絶縁膜上に所定の伝導体膜を形成する段階と、伝導体膜が形成された半導体基板を回転させる段階と、回転する半導体基板上にエッチング液を供給して、伝導体膜が前記コンタクトホール内にのみ存在し、絶縁膜上には存在しないように伝導体膜をエッチングする段階と、を含み、エッチング液は、半導体基板の上部に位置し半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給され、ブームスイングは、ノズルが移動可能な最大地点まで運動する遠距離ブームスイングと、遠距離ブームスイングより短い距離を運動する短距離ブームスイングとを順次的に連続して遂行するものであることを特徴とする。
本発明の請求項２記載の半導体素子の製造方法によると、エッチング液は、Ｈ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＮＨ 4 ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなる。
本発明の請求項３記載の半導体素子の製造方法によると、緩衝液は脱イオン水である。
本発明の請求項４記載の半導体素子の製造方法によると、伝導体膜はタングステン膜、銅膜または多結晶シリコン膜である。
本発明の請求項５記載の半導体素子の製造方法によると、タングステン膜を形成する前には、コンタクトホールを含めて半導体基板全面に境界金属膜を形成させる段階をさらに含む。
本発明の請求項６記載の半導体素子の製造方法によると、境界金属膜はＴｉ，ＴｉＮ，Ｔｉ／ＴｉＮ，Ｔａ，ＴａＮまたはＴａ／ＴａＮである。
本発明の請求項７記載の半導体素子の製造方法によると、エッチング液の温度は、２０℃〜９０℃である。
本発明の請求項８記載の半導体素子の製造方法によると、半導体基板は、エッチング液の供給時、エッチング液の温度の変化を最小化するためにエッチング液の温度の範囲に加熱される。
本発明の請求項９記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれる。
本発明の請求項１０記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸３〜５５重量％、増強剤弗化水素０．２〜３５重量％、及び残量に脱イオン水が含まれる。
本発明の請求項１１記載の半導体素子の製造方法によると、エッチング液は、酸化剤過酸化水素０．２〜３０重量％、増強剤水酸化アンモニウムが０．０１〜３０重量％、及び残量に脱イオン水が含まれる。
本発明の請求項１２記載の半導体素子の製造方法によると、伝導体膜のエッチングは、エッチング速度が速い第１エッチング液を供給する第１供給段階、及び前記第１供給段階の後、前記第１供給段階で使用する前記第１エッチング液よりエッチング速度が遅い第２エッチング液を供給する第２供給段階からなる少なくとも二つのエッチング工程を遂行することからなる。
本発明の請求項１３記載の半導体素子の製造方法は、半導体基板上に素子パターン構造を形成する段階と、素子パターン構造を含む半導体基板全面に層間絶縁膜を形成する段階と、半導体基板を回転させる段階と、回転する半導体基板上にエッチング液を供給して、層間絶縁膜が平坦になるように層間絶縁膜をエッチングする段階と、を含み、エッチング液は、半導体基板の上部に位置し、半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給され、ブームスイングは、ノズルが移動可能な最大地点まで運動する遠距離ブームスイングと、遠距離ブームスイングより短い距離を運動する短距離ブームスイングとを順次的に連続して遂行するものであることを特徴とする。
本発明の請求項１４記載の半導体素子の製造方法によると、エッチング液は、Ｈ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＮＨ 4 ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなる。
本発明の請求項１５記載の半導体素子の製造方法によると、層間絶縁膜は、酸化膜、窒化膜、ＢＰＳＧ膜、ＰＳＧ膜及びＴＥＯＳ膜からなるグループの中から選択された一つである。
本発明の請求項１６記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸０．０１〜６０重量％、増強剤弗化水素０．０５〜２５重量％、並びに残量で脱イオン水が含まれる。
本発明の請求項１７記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれる。
本発明の請求項１８記載の半導体素子の製造方法によると、半導体基板の回転速度は２００〜５０００ＲＰＭである。
本発明の請求項１９記載の半導体素子の製造方法によると、半導体基板は、エッチング液の供給時、エッチング液の温度の変化を最小化するためにエッチング液の温度範囲に加熱される。
以下、エッチング液を使用した本発明の好ましい半導体素子の製造方法に関する実施例を記述する。
以下の実施例は本発明を例証するためのもので、本発明の範囲を局限するものとして理解されてはならない。
本発明による新しいスピンエッチング方法、即ちＣＥＰ（ＣｈｅｍｉｃａｌＥｎｈａｎｃｅｄＰｏｌｉｓｈｉｎｇ）方法は、タングステン膜、銅膜、ポリシリコン膜、窒化膜または酸化膜等を所定の厚さ分だけエッチングする工程に用いられる。
ＣＥＰ方法は回転する半導体ウェーハ上に所定のエッチング液を供給しながら遂行されるもので、伝導体ライン及び伝導体プラグを含む半導体素子製造工程に用いられる。
伝導体ラインは、一般的に半導体素子の内部信号を外部に伝達する相互連絡ラインの役割をするし、伝導体プラグは、下部伝導体ラインと下部伝導体ラインと層間絶縁膜で分離されている上部伝導体ラインを連結させる機能をする。
また、ＣＥＰ方法は、後続工程の円滑な遂行のために現在工程で遂行された半導体ウェーハ表面を平坦化するために用いられる。
即ち、半導体ウェーハ上に形成された酸化膜及び窒化膜等のような絶縁膜は後続する写真工程の円滑な遂行のために表面の段差を減少させようとして平坦化させる。
本発明の目的を達成するための半導体素子製造用エッチング液は半導体基板上の特定被エッチング物質をスピンエッチングすることができるようにＨ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＮＨ 4 ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤（Ｅｎｈａｎｃｅｒ）、並びに緩衝液（ＢｕｆｆｅｒＳｏｌｕｔｉｏｎ）が所定の比率で混合されてなる。緩衝液は、エッチング液の濃度、温度及びコンタクトアングルを制御するもので、脱イオン水が好ましい。
本発明の目的を達成するための好ましいエッチング液は、酸化剤硝酸０．０１〜６０重量％、増強剤弗化水素０．０５〜３５重量％及び残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、タングステン膜、銅膜及びポリシリコン膜等を含む伝導体膜、または酸化膜及び窒化膜等を含む絶縁膜であり得る。
本発明の目的を達成するための好ましい他のエッチング液は、酸化剤過酸化水素０．２〜３０重量％、増強剤水酸化アンモニウム０．０１〜３０重量％及び残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。
本発明の目的を達成するための好ましい他のエッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。
図８は、エッチング液の組成比に対するタングステン膜のエッチング速度の傾向を説明するためのグラフで、特に酸化剤の組成比によるエッチング速度の傾向を説明するためのグラフである。
図８を参照すると、Ａ線は、酸化剤硝酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液のタングステン膜に対するエッチング速度を示すもので、酸化剤硝酸の組成比が増加するほどエッチング速度が速いことを示す。
Ｂ線は、酸化剤過酸化水素、増強剤水酸化アンモニウム及び脱イオン水が混合されたエッチング液のタングステン膜に対するエッチング速度を示すもので、酸化剤過酸化水素の組成比が増加するほどエッチング速度が遅いということを示す。
図９は、本発明の半導体素子の製造方法を遂行するためのスピンエッチング装置の概略的な構成図である。
図９で見るように、スピンエッチング装置２００は、モータ２１１、スピンチャック２１２、ボール２１３、複数個の噴射ノズル２１４、クランプ２１５、ヒータ２１６、ドレーン管２１７、レギュレータ２１８及び窒素ガス管２１９を備えてなる。
スピンチャック２１２は、半導体基板２１０の下部に位置し、エッチング液を供給する噴射ノズル２１４は半導体基板２１０上部に位置する。
噴射ノズル２１４は、エッチング液を半導体基板２１０に供給しながらスピンチャック２１２の左側または右側に運動することができる。
噴射ノズル２１４の一つは脱イオン水のような洗浄液用で使用することができる。
ボール２１３は、スピンチャック２１２を包みながら工程中、エッチング液が外部に漏れることを防止する。
窒素ガス管２１９を通じて供給される加熱された窒素ガスはスピンチャック２１２に供給されて半導体基板２１０をスピンチャック２１２から約２ｍｍ程度持ち上げるし、半導体基板２１０を加熱させる役割をする。
前述したように窒素ガスは、特に半導体基板２１０の後面を処理するのに有用である。
ヒータ２１６は、窒素ガスの温度を制御するために使用される。また、スピンエッチング装置２００は、エッチング液の温度を制御するための他のヒータ（表示しない）を備えることができる。
本発明では半導体基板２１０の加熱のための好ましいガスで窒素ガスを言及したが、他の不活性ガスも使用することができる。不活性ガスはエッチング工程に何の影響も与えないからである。
エッチング液の温度は２０〜９０℃範囲で、より好ましくはエッチング対象膜のエッチング速度を向上させるために３０〜７０℃の範囲が維持できるようにする。
窒素ガスの好ましい温度範囲も３０〜７０℃である。
もしも、エッチング液は特定の工程温度を維持するが、半導体基板２１０がエッチング液と同一な温度を維持しないと、エッチング液と半導体基板２１０の間に温度の差が発生してエッチング液が工程温度を維持しなくなり、エッチング対象膜のエッチング速度が低くなる結果を招来する。これはエッチング工程の後、エッチング対象膜が不均一なエッチング表面を有するようになる原因となる。
噴射ノズル２１４から半導体基板２１０に供給されるエッチング液の温度が低くなることは、エッチング液が半導体基板２１０の表面に沿って広がることに起因したもので、半導体基板２１０のそれぞれの地点の温度が異なるからである。
温度の差の結果として、エッチング液が最初に接触する半導体基板２１０の領域は、エッチング液が半導体基板２１０の表面に広がり、後で接触される半導体基板２１０の領域より高いエッチング速度を有する。
温度差は、次世代直径３００ｍｍを有するウェーハのように直径が大きいウェーハに対してさらに深刻である。これはウェーハの直径が大きければ大きいほどエッチング液がウェーハ表面を横切りながら広がる移動距離が長いからである。
従って、本発明は半導体基板の裏面に加熱された窒素ガスの供給、スピンチャック２１２内部のヒータの装着、工程チャンバーの密封などのような工程環境を組成することで均一な工程条件を調整し均一な工程条件を提供するための多様な方法を提供する。
従って、エッチング液の供給量は、０．１〜２．５ｌ／ｍｉｎであるし、エッチング液は、半導体基板の中心を基準に左右側の内一側で噴射ノズル２１４がブームスイングを遂行しながら供給され得る。
ブームスイングは、エッチング液を供給しながら半導体基板上を繰り返し動くノズル２１４の運動を意味する。
半導体基板２１０の中心から、左側へのブームスイングは（−）、半導体基板２１０の中心から右側へのブームスイングは（＋）に示し単位はｍｍである。
本発明でのブームスイングの領域は０〜（±）８０である。即ち、ノズル２１４は、半導体基板２１０の中心から左側または右側に８０ｍｍ離れた地点まで反復運動しながらエッチング液を半導体基板２１０上に供給する。
ブームスイングは、エッチングされる薄膜のエッチング均一度に影響を与える工程要素であるので最適化されることが好ましい。
ブームスイングは、遠距離ブームスイングと、近距離ブームスイングを順次的に連続して遂行することが好ましい。
遠距離ブームスイングは、噴射ノズル２１４が移動可能な最大地点まで運動するブームスイングである。反面、近距離ブームスイングは噴射ノズル２１４が遠距離ブームスイングより短い距離を運動するのである。
図１０は、半導体基板上で多様な位置を運動するブームスイングによるエッチング速度を示すグラフである。
グラフは酸化剤硝酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液組成物を使用してタングステン薄膜をエッチングする場合のエッチング速度を示す。
Ｃ線は、噴射ノズル２１４を半導体基板の中央に固定させて、エッチング液組成物を半導体基板上に供給する場合のエッチング速度を示す。Ｃ線は半導体基板の中央領域のエッチング速度が相対的に縁部位より高いことを示す。
Ｄ線は、噴射ノズル２１４が遠距離ブームスイングを遂行しながら、エッチング液組成物を半導体基板上に供給する場合のエッチング速度を示す。Ｄ線は、半導体基板の縁部位のエッチング速度が相対的に中央領域より高いことが分かる。
Ｅ線は、ノズル２１４を遠距離ブームスイングと近距離ブームスイングを順次的に連続して遂行しながら、エッチング液を半導体基板上に供給する場合のエッチング速度を示す。Ｅ線は、半導体基板の中央領域と縁部位領域のエッチング速度がほとんど同じで水平線をなすことを示す。
図１１は、多様なブームスイングに対するエッチング速度とエッチング均一度を示すグラフである。
グラフは、酸化剤硝酸、増強剤弗化アンモニウム及び脱イオン水が含まれたエッチング液を使用してタングステン薄膜をエッチングする場合を示す。Ｆ線は、エッチング均一度を示し、棒グラフエッチング速度を示す。
エッチング速度は、所定の時間の間エッチング液によってエッチングされるエッチング対象膜の厚さを示す。エッチング均一度は、エッチングが完了された後、半導体基板上の中心部、縁部、及び中心部と縁部の中間地点等のような複数の地点でのエッチング後のエッチング対象膜の厚さの偏差の程度を示す。
従って、偏差の程度が低ければ低いほど、エッチングが均一にできたことを示す。
図１１で見るように、ブームスイングが遠距離ブームスイングと近距離ブームスイングを順次的に連続して遂行する場合エッチング速度が高く、エッチング均一度が向上されることが分かる。ブームスイングが−２０〜０の場合、エッチング速度は約５４０Å／ｍｉｎでエッチング率は工程条件に満足されるが、エッチング均一度は１０％として非常に高いし、ブームスイングが−４０〜０の場合は、エッチング速度は低く、エッチング均一度は高いのでエッチング工程に適用できないということが分かる。
反面、ブームスイングを、−４０〜０である場合と、−２０〜０である場合を連続して遂行する場合、エッチング速度は約５４０Å／ｍｉｎであるし、エッチング均一度は、約１％として十分に工程に適用することができることが分かる。これは図１０のＥ線は、Ｄ線とＣ線の結合によって得られることを意味する。
もしも、半導体基板の特定領域のエッチング速度を高くする場合には、ノズルの留まる時間を長くするか、エッチング液の供給量を多くすることで実現することができる。
本発明でエッチング液の供給時、回転チャックの回転速度は２００〜５０００ｒｐｍが好ましい。
（第１実施例）
本実施例は、伝導体プラグ形成方法に関するものである。実施例は、ＣＭＰ工程によるウェーハ表面のマイクロスクラッチの発生及びドライエッチバックによるコンタクト抵抗上昇を防止する新しい伝導体プラグ形成方法を提供する。
本発明による伝導体プラグ形成方法は、半導体基板上に所定の絶縁膜を形成する段階と、絶縁膜内にコンタクトホールを形成する段階と、コンタクトホールを埋没させながら絶縁膜上に所定の伝導体膜を形成する段階と、伝導体膜が形成された半導体基板を回転させる段階と、回転する半導体基板上にＨ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＮＨ 4 ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤及び緩衝液を所定の比率で混合したエッチング液を供給して伝導体膜がコンタクトホール内にのみ存在し、絶縁膜上には存在しないように伝導体膜をエッチングする段階を備えてなる。
伝導体膜は、タングステン膜または銅膜であり得る。
伝導体プラグは絶縁膜に形成されたコンタクトホールを通じて下部伝導体膜と、上部伝導体膜を連結させる機能を遂行する。
伝導体プラグ形成方法は、まずエッチングする伝導体膜が形成されている半導体基板２１０を回転可能なスピンチャック２１２上に位置させた後、所定の速度に回転させる。
継続して、回転する半導体基板２１０の上部に位置した噴射ノズル２１４を通じてエッチング液を供給して半導体基板２１０上の伝導体膜をエッチングして、伝導体膜がコンタクトホール内にのみ存在し、絶縁膜上には存在しないようにする。
即ち、本発明はスピンチャック２１２の回転による半導体基板２１０の遠心力と伝導体膜と優秀な反応性を有する所定のエッチング液によって、伝導体膜の水平方向へのエッチングモメンタムが増加して半導体基板上の伝導体膜がエッチングされる。
スピンチャック２１２の回転速度が速ければ速いほど水平方向へのエッチングモメンタムはさらに増加して、伝導体膜のエッチング速度とエッチング均一度が向上し、エッチングされる伝導体膜表面に不必要なボイド（ｖｏｉｄ）の発生を防止できる。
半導体基板２１０上にエッチング液を供給する段階は、二つ以上の段階に分けて遂行することが好ましい。即ち、エッチング速度が速いエッチング液を供給する第１供給段階及び第１供給段階後、第１供給段階で使用するエッチング液よりエッチング速度が遅いエッチング液を供給する第２供給段階に分けることができる。
図１２から図１７は、本発明の第１実施例による半導体素子の製造方法によってタングステンプラグ形成工程を説明するための工程断面図で、タングステンプラグ形成と、タングステンプラグ形成時、アラインマークまたはスクライブラインの形成過程を示す。図面には素子パターンが形成されるセル部Ｃと、アラインマーク等が形成されるぺリ部Ｐが分離して図示されている。
図１２を参照すると、所定間隔分、離隔された多数の局部パターン２２２が既に形成された半導体基板２２０上に、絶縁膜として酸化膜２２４を形成する。局部パターン２２２は伝導層でポリシリコンパターンまたは金属パターンであり得る。酸化膜２２４は通常の化学気相蒸着方法で、形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にＰＳＧまたは、ＢＰＳＧが使用される。本実施例の酸化膜２２４の厚さは、４０００〜１５０００Åであり得る。アラインマーク（表示しない）が形成されるぺリ部Ｐにも酸化膜２２４が形成される。
図１３を参照すると、酸化膜２２４にフォトレジストを塗布して通常の写真エッチング工程を通じて局部パターン２２２と半導体基板２２０が露出されるようにコンタクトホール２２６を形成させる。この際、アラインマークまたはスクライブラインを形成するコンタクトホール２２６より直径が大きいペリパラルホール２２８が形成される。
図１４を参照すると、タングステン膜形成前に境界金属膜２３０としてＴｉ／ＴｉＮ膜（７００／７００Å）をコンタクトホール２２６、ペリパラルホール２２８及び酸化膜２２４上に形成する。Ｔｉ２３０ａ膜及びＴｉＮ２３０ｂ膜は、通常のスパタリングまたは化学気相蒸着方法を利用して形成する。境界金属膜２３０は、タングステン膜のコンタクト抵抗を減少させて、酸化膜２２４と後続されるタングステン膜の接着力を向上させる機能をする。また、後続工程のタングステン膜除去時、ストッパ（Ｓｔｏｐｐｅｒ）層として使用され得る。
図１５を参照すると、コンタクトホール２２６を埋没させながら所定の厚さを有する第１タングステン膜２３２を４０００〜７０００Å形成する。現在、コンタクトホール２２６の内部のみ第１タングステン膜２３２を正確に埋没させることができないので、コンタクトホール２２６を埋没させながらペリパラルホール２２８及び酸化膜２２４の上部に第１タングステン膜２３２を形成させる。ペリパラルホール２２８はセル部Ｃのコンタクトホール２２６より直径が大きいので第１タングステン膜２３２はペリパラルホール２２８の底と側壁に形成される。
図１６を参照すると、第１タングステン膜２３２が形成された半導体基板２２０を図９のスピンチャック２１２上に位置させた後、回転させると同時に噴射ノズル２１４を通じて半導体基板２２０上に酸化剤硝酸３〜５５重量％、増強剤弗化水素０．２〜３５重量％、及び残量に脱イオン水が含まれたものであり得るし、好ましくは、酸化剤硝酸１０〜４５重量％、増強剤弗化水素１〜２４重量％、及び残量に脱イオン水が含まれたエッチング液を０．１〜２．５ｌ／ｍｉｎで供給しながら第１タングステン膜２３２をエッチングして第２タングステン膜２３３を形成する。
エッチング液の工程温度は２０〜９０℃であるし、もっとも好ましいのは３０〜７０℃である。スピンチャック２１２の回転速度は、２００〜５０００ＲＰＭで、好ましくは１０００〜３０００ＲＰＭである。第１タングステン膜２３２のエッチング速度は７０〜２２０００Å／ｍｉｎである。工程時間は、第１タングステン膜２３２の厚さによって異なるし、工程条件によって調整可能である。ここで、第１タングステン膜２３２のエッチングの厚さは、本来第１タングステン膜２３２の厚さの４０〜９５％をエッチングできるし、好ましくは７０〜９０％である。
この際、半導体基板２２０の裏面には３０〜１５０℃に加熱された窒素ガスを供給して半導体基板２２０とエッチング液との温度差を減少させる。従って、エッチング工程の均一度を向上させる。
図１７を参照すると、境界金属膜２３０上に第２タングステン膜２３２が残っている半導体基板２２０を図９のスピンチャック２１２上に位置させた後、回転させると同時に噴射ノズル２１４を通じて、半導体基板２２０上に酸化剤過酸化水素０．２〜３０重量％、増強剤水酸化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれたものであり得るし、好ましは酸化剤過酸化水素０．１〜３０重量％、増強剤水酸化アンモニウム０．０１〜２９重量％、及び残量に脱イオン水が含まれたエッチング液を０．１〜２．５ｌ／ｍｉｎで供給しながら、残余第２タングステン膜２３３を除去してタングステンプラグ２３５を形成させる。この際、エッチング液の工程温度は２０〜９０℃で、スピンチャック２１２の回転速度は４００〜５０００ＲＰＭであるし、エッチング液のエッチング速度は３０〜１２０００Å／ｍｉｎである。工程時間は、残余第２タングステン膜２３３の厚さによって異なるし、工程条件によって調整することができる。この際、半導体基板２２０の裏面には３０〜１５０℃に加熱された窒素ガスを供給して半導体基盤２２０とエッチング液との温度差を減少させる。
エッチング工程によってペリパラルホール２２８内の第２タングステン膜２３３と境界金属膜２３０は除去される。即ち、ペリパラルホール２２８の大きさは、タングステンプラグ２３５を形成するコンタクトホール２２６より大きいので、エッチング液を利用したスピンエッチング時、十分にペリパラルホール２２８内にエッチング液が浸水され第２タングステン膜２３３及び境界金属膜が除去される。
前述のようにタングステンプラグ工程を２段階に二元化して、第１段階ではエッチング速度が速い弗化水素と硝酸が混合されたエッチング液を使用して第１タングステン膜２３２の厚さの４０〜９５％をエッチングし、第２段階ではエッチング速度が遅い過酸化水素と水酸化アンモニウムが混合されたエッチング液を使用して境界金属膜２３０上の第２タングステン膜２３３をエッチングする。従って、コンタクトホール２２６内部にのみタングステン膜が効果的に存在するようにしてタングステンプラグ２３５を形成する。また、タングステンプラグ２３５を形成するために第１タングステン膜２３２の除去を３次、４次及びそれ以上の多段階に分けて遂行することができることは当然である。
タングステンプラグ形成方法は、従来のＣＭＰ方法のように研磨機を、一定の圧力を加えて半導体基板に接触させた状態で研磨剤を供給して研磨する方法ではない半導体基板の高速回転力とタングステン膜との反応性が良いエッチング液を使用して半導体基板の高速回転による遠心力による半導体基板の水平方向へのエッチングモメンタムを増加させてＣＭＰ方法によって研磨することと同じ特性を有するようにする。特に、アラインマーク及びスクライブライン上の各種凹凸パターン等のようなタングステン膜の厚さの４倍以上の大きさを有するペリパラルホール内の金属膜がスピンエッチング過程で全て除去されて後続工程のパーティクル発生が抑制され、アライン能力が向上される。
従って、本発明による半導体素子の製造方法で形成された半導体素子は、半導体基板上に形成された所定の素子パターンを絶縁させる絶縁膜と、これらの素子パターンを互いに電気的に連結させる伝導体プラグを含むセル部と、セル部を包みながらセル部内の絶縁膜と同一な絶縁膜に対して伝導体プラグ形成のためのコンタクトホール形成と同一なエッチング過程によってエッチング形成された配線用各種凹凸パターンが備えられるペリパラル部からなる半導体素子において、ペリパラル部の凹凸パターン内には伝導体プラグを形成し、伝導体プラグを形成する伝導体膜が存在しない凹凸パターンが少なくとも一つ以上存在することができる。
図１８は、本発明による半導体素子の製造方法で形成した多層構造を示す。図１８で見るようにプラグ形成方法を連続して遂行し、従来のＣＭＰ工程を遂行しなくても好ましい多層構造Ｆ，Ｓ，Ｔを形成することができる。即ち、第１層構造F上に第２層構造Ｓの形成後、平坦化工程の遂行無しにも効率的に第３層構造Tを形成することができる。ここで多層構造は第３層構造に限定することではない。
前述したように、本発明は層間絶縁膜を平坦化させなくても良好なタングステンプラグを形成することができるので工程が簡単で生産性が向上される。
（第２実施例）
現在、半導体素子の高集積化によるコンタクトホールの深さは深くなり、直径は小さくなってコンタクトホール内部に薄膜を充填することがさらに難しくなっている。
従って、コンタクトホールが形成される位置の下部にパッドを形成させてコンタクトホールの深さを浅くすることでコンタクトホールのプロファイルを向上させることができる。
図１９から図２３は、本発明の第２実施例によって半導体素子の製造方法によりポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。
図１９を参照すると、セル（Ｃｅｌｌ）間の素子分離を目的とするトレンチ分離膜２５２によって活性領域及び非活性領域に区分される半導体基板２５０上にスペーサ２５４で囲まれ、所定間隔分、離隔される複数のゲート電極２５６上に第１絶縁膜２５８を形成する。即ち、ゲート電極２５６の間にセルパッド形成時、前記セルパッド間の絶縁のための第１絶縁膜２５８を形成する。第１絶縁膜２５８はＢＰＳＧであり得る。
図２０を参照すると、第１絶縁膜２５８から第２絶縁膜２５９を形成するためにＣＭＰ工程を遂行することで第１絶縁膜２５８を平坦化させる。
図２１を参照すると、平坦化された第２絶縁膜２５９上に、ゲート電極２５６及び半導体基板２５０が露出されるようにコンタクトホール２６０を形成する。即ち、平坦化された第２絶縁膜２５９上にフォトレジストを塗布した後、通常の写真工程を遂行してフォトレジストパターンを形成した後、フォトレジストパターンをエッチングマスクとして使用し、コンタクトホール２６０を形成する。
図２２を参照すると、コンタクトホール２６０を埋没させながら、第２絶縁膜２５９上に所定の厚さのポリシリコン膜２６２を形成する。
図２３を参照すると、第２絶縁膜２５９の上部表面が露出され、ポリシリコン膜２６２がコンタクトホール２６０内に存在するように、ポリシリコン膜２６２が形成されている半導体基板２７０を図９のスピンチャック２１２上に位置させた後、半導体基板２７０を回転させると同時にノズル２１４を通じてエッチング液を半導体基板２７０上に供給してポリシリコン膜２６２をエッチングする。
この際、エッチング液は、酸化剤硝酸３〜６０重量％、増強剤弗化水素０．０６〜３０重量％、及び残量に脱イオン水が含まれたものであり得るし、好ましくは酸化剤硝酸８〜４５重量％、増強剤弗化水素０．３〜１２重量％、及び残量に脱イオン水が含まれたものであり得る。
エッチング液の供給量は、０．１〜２．５ｌ／ｍｉｎで、エッチング液の工程温度は２０〜９０℃で、好ましくは３０〜７０℃である。
スピンチャンク２１２の回転速度は２００〜５０００ＲＰＭであるし、ポリシリコン膜２６２のエッチング速度は３０〜４８０００Å／ｍｉｎである。工程時間は、ポリシリコン膜２６２の厚さによって異なるし、工程条件によって調整することができる。
前述のように形成されたポリシリコンプラグ２６３は後続工程のセルパッドとして使用する。
（第３実施例）
現在、半導体素子の高集積化による多層構造によって素子パターンが形成されるセル部と、セル部の間のぺリ部との段差はさらに大きくなっている状況である。従って、段差が増加することによって写真工程で段差の上層と下層の露光フォーカスを合わせにくく正確なパターン形成がし難くなっている。それで、段差を除去するためにウェーハの平坦化技術の重要性が台頭されている。
図２４から図２８は、本発明の第３実施例による半導体素子の製造方法を利用した段差を最小化するための平坦化方法を説明するための工程断面図である。
まず、図２４を参照すると、半導体基盤２７０上に形成されたキャパシタ電極２７２を有する半導体素子の第１段差Ｈ１を示す。第１段差Ｈ１は、素子パターンが形成されるセル部Ｃとぺリ部Ｐの間に存在する。
図２５は、第１段差Ｈ１が形成されている半導体基板２７０上に層間絶縁膜として第１酸化膜２７４が形成されたことを示す断面図である。
第１段差Ｈ１のために第１酸化膜２７４もまたセル部Ｃとペリ部Ｐの間に第２段差Ｈ２が形成される。
段差Ｈ１，Ｈ２は、素子パターンの形成のための写真工程時、段差の下部と上部を同時に満足させる最適のフォーカスを合わせることを難しくして後続工程で素子パターンに不良を発生させる。
第１酸化膜２７４はＢＰＳＧ膜であり得るし、ＢＰＳＧ膜であると制限することではない。ＢＰＳＧ膜は、化学気相蒸着（ＣＶＤ）方法によって形成させることができるし、特に、低圧化学気相蒸着によって均一なＢＰＳＧ膜を形成することができる。
図２６は、第１酸化膜２７４をフロー平坦化させて、第２酸化膜２７５を形成させたことを示す断面図である。
第１酸化膜２７４を７５０℃以上の高温で、第２段差Ｈ２を最小化するためにフロー平坦化させる。フロー平坦化後、セル部Ｃの第２酸化膜２７５の厚さＬ２は、本来の第１酸化膜２７４の厚さＬより低くなった。即ち、第２酸化膜２７５の第３段差Ｈ３は、第１酸化膜２７４の第２段差Ｈ２より低い。従って、第３段差Ｈ３による第１傾斜角θ１も緩慢である。しかし、高温フロー平坦化工程は限界を有する。
図２７は、フロー平坦化させた第２酸化膜２７５をスピンエッチング方法を使用して平坦化させて第３酸化膜２７６を形成させたことを示す断面図である。
フロー平坦化させた第２酸化膜２７５を有する半導体基板２７０をスピンチャック２１２上に位置させた後、半導体基板２７０を回転させると同時に噴射ノズル２１４を通じてエッチング液を半導体基板２７０上に供給して第２酸化膜２７５をエッチングする。
この際、エッチング液は、酸化剤硝酸０．０１〜６０重量％、増強剤弗化水素０．０５〜２５重量％、及び残量に脱イオン水が含まれたものであり得るし、好ましくは酸化剤硝酸０〜６０重量％、増強剤弗化水素０．５〜１２重量％、及び残量に脱イオン水が含まれたものであり得る。
エッチング液の供給量は、０．１〜２．５ｌ／ｍｉｎであるし、エッチング液の工程温度は２０〜９０℃で、好ましくは３０〜７０℃である。
前記スピンチャック２１２の回転速度は、２００〜５０００ＲＰＭで、第２酸化膜２７５のエッチング速度は３０〜５２０００Å／ｍｉｎであり得る。工程時間は、第２酸化膜２７５の厚さによって異なるし、工程条件によって調整することができる。
従って、前記スピンエッチングによって平坦化された図２７の第３酸化膜２７６と図２６第２酸化膜２７５を比較してみると、Ｈ３＞Ｈ４、Ｌ２＞Ｌ４、Ｌ１＜Ｌ３及びθ１＞θ２の関係が分かる。その結果、第４段差Ｈ４及び第２傾斜角θ２はスピンエッチングによる平坦化を遂行することで最小化された。
第４段差Ｈ４は、スピンチャックの回転速度を増加させることができるほど第２傾斜角θ２は小さくなってさらに最小化される。しかし、回転速度は、無限定増加には限界があるので、本発明で言及する回転速度の増加は、エッチング液と第２酸化膜２７５の反応が充分に存在する範囲を言及する。スピンエッチングによって除去される酸化膜の厚さはＬ２−Ｌ４である。
図２８は、スピンエッチングによって平坦化された第３酸化膜２７６上にフォトレジストパターン２７８が形成されたことを示す断面図である。
フォトレジストパターン２７８は、第３酸化膜２７６上にフォトレジストを塗布した後、写真工程を遂行して形成する。
従って、前述のように本来の第１酸化膜２７４の上部と下部の段差Ｈ１を最小化させることで後続工程の写真工程で焦点深度（ＤＯＦ：Ｄｅｐｔｈ Ｏｆ Ｆｏｃｕｓ）を向上させることができる。
前述したように第１実施例、第２実施例及び第３実施例が示す本発明は、金属膜プラグ形成、ポリシリコンプラグ形成及び層間絶縁膜の段差の最小化工程時、従来のＣＭＰ方法のように半導体基板を研磨パッドに接触させた状態で研磨剤を供給しながら研磨機を使用して回転運動させながら物理化学的に半導体基板を全面研磨する方法とは異なって、特定の速度に回転する半導体基板上にエッチング対象膜との反応が優秀な特定のエッチング液を供給して、回転による遠心力によって半導体基板の水平方向へのエッチングモメンタムを増加させてエッチング対象膜をエッチングすることにその特徴がある。
また、本発明は、伝導体プラグ製造時、層間絶縁膜を平坦化させなくても良好な伝導体プラグを形成することができるので製造工程の生産性を向上させることができる。そして、アラインマーク及びスクライブライン上の各種凹凸パターン等のような伝導体膜厚さの４倍以上の大きさを有するホールパターン内部の伝導体膜がエッチング過程で完全に除去されて後続工程でパーティクル発生を抑制し、アライン能力が向上され、研磨剤による半導体基板のマイクロスクラッチ発生及び半導体基板の割れ等の問題を解決することができる。
そして、本発明は、半導体基板の回転力とエッチング液の供給量、噴射圧力、ノズルのブームスイングの変化等を調整することでエッチング特性を容易に可変させることができる。
従って、半導体素子製造時、製造工程の単純化、素子の信頼性向上及び製造工程の原価を節減させる効果がある。
以上で、本発明は記載された具体例についてのみ詳細に説明したが、本発明の技術思想範囲内で多様な変形および修正が可能であることは当業者にとって明白なことであり、このような変形および修正が添付された特許請求範囲に属するのは当然である。
従来の半導体素子の製造方法を遂行するための概略的なＣＭＰ装置の構成図である。 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 エッチング液の組成比に対するタングステン膜のエッチング速度の傾向を説明するためのグラフである。 本発明の半導体素子の製造方法を遂行するための概略的なスピンエッチング装置の構成図である。 ブームスイングによるエッチング率を示すグラフである。 多様なブームスイングに対するエッチング率と、エッチング均一度を示すグラフである。 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。 本発明の半導体素子の製造方法によって形成される多層構造を説明するための工程断面図である。 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。
符号の説明
１００、１１０、２２０、２５０、２７０ 半導体基板
１０２ 研磨ヘッド
１０４ 研磨テーブル
１０６ スラリ供給管
１０８ 研磨パッド
１１２、２２２ 局部パターン
１１４、２２４ 酸化膜
１１６、２２６、２６０ コンタクトホール
１１８、２２８ ペリパラルホール
１２０、２３０ 境界金属膜
１２０ａ、２３０ａ チタン膜
１２０ｂ、２３０ｂ チタンナイトライド膜
１２２ タングステン膜
１２３、２３５ タングステンプラグ
２００ エッチング装置
２１１ モータ
２１２ スピンチャック
２１３ ボール
２１５ クランプ
２１６ ヒータ
２１７ ドレーン管
２１８ レギュレータ
２１９ 窒素ガス管
２３２ 第１タングステン膜
２３３ 第２タングステン膜
２１４ 噴射ノズル
２５２ トレンチ分離膜
２５４ スペーサ
２５６ ゲート電極
２５８ 第１絶縁膜
２５９ 第２絶縁膜
２６２ ポリシリコン膜
２６３ ポリシリコンプラグ
２７２ キャパシタ電極
２７４ 第１酸化膜
２７５ 第２酸化膜
２７６ 第３酸化膜
２７８ フォトレジストパターン

Claims (19)

  1. 半導体基板上に所定の絶縁膜を形成する段階と、
    前記絶縁膜内にコンタクトホールを形成する段階と、
    前記コンタクトホールを埋没しながら前記絶縁膜上に所定の伝導体膜を形成する段階と、
    前記伝導体膜が形成された半導体基板を回転させる段階と、
    前記回転する半導体基板上にエッチング液を供給して、前記伝導体膜が前記コンタクトホール内にのみ存在し、前記絶縁膜上には存在しないように前記伝導体膜をエッチングする段階と、
    を含み、
    前記エッチング液は、前記半導体基板の上部に位置し半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行するノズルを通じて供給され、
    前記ブームスイングは、前記ノズルが移動可能な最大地点まで運動する遠距離ブームスイングと、前記遠距離ブームスイングより短い距離を運動する短距離ブームスイングとを順次的に連続して遂行するものであることを特徴とする半導体素子の製造方法。
  2. 前記エッチング液は、Ｈ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＮＨ 4 ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記緩衝液は脱イオン水であることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記伝導体膜はタングステン膜、銅膜または多結晶シリコン膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記タングステン膜を形成する前には、前記コンタクトホールを含めて前記半導体基板全面に境界金属膜を形成させる段階をさらに含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記境界金属膜はＴｉ，ＴｉＮ，Ｔｉ／ＴｉＮ，Ｔａ，ＴａＮまたはＴａ／ＴａＮであることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記エッチング液の温度は、２０℃〜９０℃であることを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記半導体基板は、前記エッチング液の供給時、前記エッチング液の温度の変化を最小化するために前記エッチング液の温度の範囲に加熱されることを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記エッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項４に記載の半導体素子の製造方法。
  10. 前記エッチング液は、酸化剤硝酸３〜５５重量％、増強剤弗化水素０．２〜３５重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項４に記載の半導体素子の製造方法。
  11. 前記エッチング液は、酸化剤過酸化水素０．２〜３０重量％、増強剤水酸化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項４に記載の半導体素子の製造方法。
  12. 前記伝導体膜のエッチングは、エッチング速度が速い第１エッチング液を供給する第１供給段階、及び前記第１供給段階の後、前記第１供給段階で使用する前記第１エッチング液よりエッチング速度が遅い第２エッチング液を供給する第２供給段階からなる少なくとも二つのエッチング工程を遂行することを特徴とする請求項１に記載の半導体素子の製造方法。
  13. 半導体基板上に素子パターン構造を形成する段階と、
    前記素子パターン構造を含む半導体基板全面に層間絶縁膜を形成する段階と、
    前記半導体基板を回転させる段階と、
    前記回転する半導体基板上にエッチング液を供給して、前記層間絶縁膜が平坦になるように前記層間絶縁膜をエッチングする段階と、
    を含み、
    前記エッチング液は、前記半導体基板の上部に位置し、半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給され、
    前記ブームスイングは、前記ノズルが移動可能な最大地点まで運動する遠距離ブームスイングと、前記遠距離ブームスイングより短い距離を運動する短距離ブームスイングとを順次的に連続して遂行するものであることを特徴とする半導体素子の製造方法。
  14. 前記エッチング液は、Ｈ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＮＨ 4 ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなることを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記層間絶縁膜は、酸化膜、窒化膜、ＢＰＳＧ膜、ＰＳＧ膜及びＴＥＯＳ膜からなるグループの中から選択された一つであることを特徴とする請求項１３に記載の半導体素子の製造方法。
  16. 前記エッチング液は、酸化剤硝酸０．０１〜６０重量％、増強剤弗化水素０．０５〜２５重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記エッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項１５に記載の半導体素子の製造方法。
  18. 前記半導体基板の回転速度は２００〜５０００ＲＰＭであることを特徴とする請求項１３に記載の半導体素子の製造方法。
  19. 前記半導体基板は、前記エッチング液の供給時、前記エッチング液の温度の変化を最小化するために前記エッチング液の温度範囲に加熱されることを特徴とする請求項１３に記載の半導体素子の製造方法。
JP2004310392A 1998-06-25 2004-10-26 半導体素子の製造方法 Expired - Fee Related JP4343084B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR19980024232 1998-06-25
KR1019980031544A KR100271769B1 (ko) 1998-06-25 1998-08-03 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP17850599A Division JP4180741B2 (ja) 1998-06-25 1999-06-24 半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2005045285A JP2005045285A (ja) 2005-02-17
JP4343084B2 true JP4343084B2 (ja) 2009-10-14

Family

ID=26633814

Family Applications (3)

Application Number Title Priority Date Filing Date
JP17850599A Expired - Fee Related JP4180741B2 (ja) 1998-06-25 1999-06-24 半導体素子の製造方法
JP2004310392A Expired - Fee Related JP4343084B2 (ja) 1998-06-25 2004-10-26 半導体素子の製造方法
JP2004310391A Pending JP2005057304A (ja) 1998-06-25 2004-10-26 半導体素子

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP17850599A Expired - Fee Related JP4180741B2 (ja) 1998-06-25 1999-06-24 半導体素子の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2004310391A Pending JP2005057304A (ja) 1998-06-25 2004-10-26 半導体素子

Country Status (5)

Country Link
JP (3) JP4180741B2 (ja)
KR (1) KR100271769B1 (ja)
DE (1) DE19928570B4 (ja)
NL (1) NL1012430C2 (ja)
TW (1) TW478130B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4240424B2 (ja) 1998-10-23 2009-03-18 エルジー ディスプレイ カンパニー リミテッド エッチング剤及びこれを用いた電子機器用基板の製造方法
US20010054706A1 (en) * 1999-07-19 2001-12-27 Joseph A. Levert Compositions and processes for spin etch planarization
KR100641950B1 (ko) * 2000-06-27 2006-11-02 주식회사 하이닉스반도체 반도체소자의 콘택플러그 형성방법
JP2002043201A (ja) * 2000-07-28 2002-02-08 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
KR100372647B1 (ko) * 2000-10-13 2003-02-19 주식회사 하이닉스반도체 다마신 금속게이트 형성방법
AU2001296420A1 (en) * 2000-11-28 2002-06-11 Lightcross, Inc Formation of a smooth surface on an optical component
JP3609761B2 (ja) 2001-07-19 2005-01-12 三洋電機株式会社 半導体装置の製造方法
KR100881388B1 (ko) * 2002-11-04 2009-02-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100536593B1 (ko) * 2002-12-05 2005-12-14 삼성전자주식회사 선택적인 막 제거를 위한 세정 용액 및 그 세정 용액을사용하여 실리사이드 공정에서 막을 선택적으로 제거하는방법
JP4355201B2 (ja) * 2003-12-02 2009-10-28 関東化学株式会社 タングステン金属除去液及びそれを用いたタングステン金属の除去方法
US7351642B2 (en) 2005-01-14 2008-04-01 Infineon Technologies Richmond, Lp Deglaze route to compensate for film non-uniformities after STI oxide processing
KR100624089B1 (ko) 2005-07-12 2006-09-15 삼성전자주식회사 패턴 형성 방법, 이를 이용한 다중게이트 산화막 및 플래쉬메모리 셀의 제조 방법
KR101264421B1 (ko) 2005-12-09 2013-05-14 동우 화인켐 주식회사 금속막 식각용액
EP1981072A4 (en) * 2006-01-31 2009-01-21 Sumco Corp METAL PROCESS FOR SINGLE WAFER
JP4906417B2 (ja) * 2006-07-11 2012-03-28 ラピスセミコンダクタ株式会社 半導体装置の製造方法
KR100860367B1 (ko) 2006-08-21 2008-09-25 제일모직주식회사 금속실리사이드막 대비 실리콘 산화막에 대한 상대적인 식각 선택성이 향상된 식각용액
JP5017709B2 (ja) 2006-09-07 2012-09-05 ジルトロニック アクチエンゲゼルシャフト シリコンウェーハのエッチング方法および半導体シリコンウェーハの製造方法
JP5047881B2 (ja) * 2007-07-13 2012-10-10 東京応化工業株式会社 窒化チタン剥離液、及び窒化チタン被膜の剥離方法
US8623236B2 (en) 2007-07-13 2014-01-07 Tokyo Ohka Kogyo Co., Ltd. Titanium nitride-stripping liquid, and method for stripping titanium nitride coating film
JP5439466B2 (ja) * 2011-12-26 2014-03-12 富士フイルム株式会社 シリコンエッチング方法、これに用いられるシリコンエッチング液、及びそのキット
WO2013099955A1 (ja) * 2011-12-27 2013-07-04 富士フイルム株式会社 半導体基板製品の製造方法及びこれに利用されるエッチング方法
JP2014146623A (ja) * 2013-01-25 2014-08-14 Fujifilm Corp 半導体基板のエッチング方法、エッチング液及び半導体素子の製造方法
JP6454605B2 (ja) 2015-06-01 2019-01-16 東芝メモリ株式会社 基板処理方法および基板処理装置
JP6917807B2 (ja) * 2017-07-03 2021-08-11 東京エレクトロン株式会社 基板処理方法
JP7398969B2 (ja) * 2019-03-01 2023-12-15 東京エレクトロン株式会社 基板処理方法、基板処理装置および記憶媒体

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5217995B2 (ja) * 1972-02-18 1977-05-19
JPS524140A (en) * 1975-06-28 1977-01-13 Victor Co Of Japan Ltd Data presentation system
US4345969A (en) * 1981-03-23 1982-08-24 Motorola, Inc. Metal etch solution and method
US4415606A (en) * 1983-01-10 1983-11-15 Ncr Corporation Method of reworking upper metal in multilayer metal integrated circuits
US4806504A (en) * 1986-09-11 1989-02-21 Fairchild Semiconductor Corporation Planarization method
GB2212979A (en) * 1987-12-02 1989-08-02 Philips Nv Fabricating electrical connections,particularly in integrated circuit manufacture
US4804438A (en) * 1988-02-08 1989-02-14 Eastman Kodak Company Method of providing a pattern of conductive platinum silicide
JPH0322428A (ja) * 1989-06-19 1991-01-30 Nec Kyushu Ltd 半導体装置の製造装置
US5279704A (en) * 1991-04-23 1994-01-18 Honda Giken Kogyo Kabushiki Kaisha Method of fabricating semiconductor device
US5486234A (en) * 1993-07-16 1996-01-23 The United States Of America As Represented By The United States Department Of Energy Removal of field and embedded metal by spin spray etching
US5340437A (en) * 1993-10-08 1994-08-23 Memc Electronic Materials, Inc. Process and apparatus for etching semiconductor wafers
KR950019922A (ko) * 1993-12-28 1995-07-24 김주용 다결정실리콘 습식식각용액
US5449639A (en) * 1994-10-24 1995-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Disposable metal anti-reflection coating process used together with metal dry/wet etch
JP3459137B2 (ja) * 1995-04-06 2003-10-20 日曹エンジニアリング株式会社 枚葉式スピンエッチング方法
US5863828A (en) * 1996-09-25 1999-01-26 National Semiconductor Corporation Trench planarization technique
KR100205321B1 (ko) * 1996-12-30 1999-07-01 구본준 크랙방지 패턴을 갖는 반도체소자의 제조방법

Also Published As

Publication number Publication date
DE19928570B4 (de) 2008-04-10
JP2000031114A (ja) 2000-01-28
KR100271769B1 (ko) 2001-02-01
NL1012430C2 (nl) 2004-10-13
DE19928570A1 (de) 1999-12-30
JP4180741B2 (ja) 2008-11-12
JP2005045285A (ja) 2005-02-17
JP2005057304A (ja) 2005-03-03
NL1012430A1 (nl) 2000-01-04
TW478130B (en) 2002-03-01
KR20000004840A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
JP4343084B2 (ja) 半導体素子の製造方法
US6232228B1 (en) Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method
US6436809B1 (en) Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices made using this method
KR100359552B1 (ko) 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도성 플러그 생성 방법
US6887137B2 (en) Chemical mechanical polishing slurry and chemical mechanical polishing method using the same
US7718535B2 (en) Slurry compositions and CMP methods using the same
US20020048959A1 (en) Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow
US20050130428A1 (en) Slurry compositions and CMP methods using the same
KR100350111B1 (ko) 반도체 장치의 배선 및 이의 제조 방법
KR100343391B1 (ko) 화학 및 기계적 연마용 비선택성 슬러리 및 그제조방법과, 이를 이용하여 웨이퍼상의 절연층 내에플러그를 형성하는 방법
JP2004363191A (ja) 有機膜用化学的機械的研磨スラリー、有機膜の化学的機械的研磨方法および半導体装置の製造方法
JP3904578B2 (ja) 半導体装置の製造方法
US6825117B2 (en) High PH slurry for chemical mechanical polishing of copper
KR100440082B1 (ko) 반도체소자의 도전배선 형성방법
KR100433937B1 (ko) 반도체 소자의 평탄화 방법
US7074702B2 (en) Methods of manufacturing semiconductor devices
JP3257511B2 (ja) ポリッシュ工程を備えた半導体装置の製造方法
US6899597B2 (en) Chemical mechanical polishing (CMP) process using fixed abrasive pads
KR100623611B1 (ko) 반도체소자의 화학적기계적연마 방법
US20060046491A1 (en) CMP polishing method and method for manufacturing semiconductor device
KR100605230B1 (ko) 반도체 소자의 브리지 방지 방법
KR20040001917A (ko) 반도체 소자의 평탄화 방법
JP2002270557A (ja) 半導体装置の製造方法
JP2005109327A (ja) 配線形成方法
KR20040001935A (ko) 반도체소자 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090204

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090501

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090511

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090615

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090708

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130717

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees