JP2005057304A - 半導体素子 - Google Patents
半導体素子 Download PDFInfo
- Publication number
- JP2005057304A JP2005057304A JP2004310391A JP2004310391A JP2005057304A JP 2005057304 A JP2005057304 A JP 2005057304A JP 2004310391 A JP2004310391 A JP 2004310391A JP 2004310391 A JP2004310391 A JP 2004310391A JP 2005057304 A JP2005057304 A JP 2005057304A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- semiconductor substrate
- tungsten
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 238000000034 method Methods 0.000 claims abstract description 152
- 230000008569 process Effects 0.000 claims abstract description 122
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 239000004020 conductor Substances 0.000 claims abstract description 52
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 89
- 229910052721 tungsten Inorganic materials 0.000 claims description 89
- 239000010937 tungsten Substances 0.000 claims description 89
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 59
- 230000002093 peripheral effect Effects 0.000 abstract description 25
- 239000002245 particle Substances 0.000 abstract description 8
- 239000000126 substance Substances 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 234
- 238000005530 etching Methods 0.000 description 134
- 239000000243 solution Substances 0.000 description 43
- 238000005498 polishing Methods 0.000 description 31
- 229910052751 metal Inorganic materials 0.000 description 25
- 239000002184 metal Substances 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 22
- 235000012431 wafers Nutrition 0.000 description 22
- 239000007800 oxidant agent Substances 0.000 description 18
- 239000008367 deionised water Substances 0.000 description 17
- 229910021641 deionized water Inorganic materials 0.000 description 17
- 239000002002 slurry Substances 0.000 description 17
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 17
- 239000003623 enhancer Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000010409 thin film Substances 0.000 description 14
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 12
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 12
- 239000010410 layer Substances 0.000 description 12
- 229910017604 nitric acid Inorganic materials 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910001873 dinitrogen Inorganic materials 0.000 description 11
- 230000001590 oxidative effect Effects 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 10
- 230000001965 increasing effect Effects 0.000 description 9
- 239000000203 mixture Substances 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000007921 spray Substances 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 5
- 239000000908 ammonium hydroxide Substances 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000007853 buffer solution Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- XKIBROFIMNVGKX-UHFFFAOYSA-N OP(O)(=O)P(=O)=O Chemical compound OP(O)(=O)P(=O)=O XKIBROFIMNVGKX-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000002195 soluble material Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- C—CHEMISTRY; METALLURGY
- C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
- C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
- C09K13/00—Etching, surface-brightening or pickling compositions
- C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 製造時にパーティクルの発生を抑制し、アライン能力を向上する半導体素子を提供する。
【解決手段】 本発明は、半導体基板220上に形成された素子パターンを互いに電気的に連結させる伝導体プラグ235等を含むセル部と、伝導体プラグ235形成のためのコンタクトホール形成工程と同一の工程によって形成されたスクライブライン及びアラインマークのためのホールパターン228を含むペリ部とからなる半導体素子において、ペリ部のホールパターン228内にはセル部の伝導体プラグ235を形成する伝導体物質が存在しないことを特徴とする。
【選択図】 図17
【解決手段】 本発明は、半導体基板220上に形成された素子パターンを互いに電気的に連結させる伝導体プラグ235等を含むセル部と、伝導体プラグ235形成のためのコンタクトホール形成工程と同一の工程によって形成されたスクライブライン及びアラインマークのためのホールパターン228を含むペリ部とからなる半導体素子において、ペリ部のホールパターン228内にはセル部の伝導体プラグ235を形成する伝導体物質が存在しないことを特徴とする。
【選択図】 図17
Description
本発明は、半導体素子に関するものである。
現在、半導体素子は高集積化、高密度化によりさらに微細なパターン形成技術を必要としており、配線の多層化構造を要求する領域も広くなっている。
これは半導体素子の表面構造が複雑になり、層間膜の段差の程度が酷くなるということを意味する。層間膜の段差は半導体素子製造工程で多くの工程不良を発生させる原因となっている。
これは半導体素子の表面構造が複雑になり、層間膜の段差の程度が酷くなるということを意味する。層間膜の段差は半導体素子製造工程で多くの工程不良を発生させる原因となっている。
特に、写真工程はウェーハ上にフォトレジストを塗布した後、フォトレジスト上に回路が形成されたマスクを整列させて光を利用した露光工程を遂行し、フォトレジストパターンを形成させる工程で、従来線幅が大きく低層構造を有する素子の製造時には問題がなかったが、微細パターンと多層構造によって段差が増加することにより段差の上層と下層の露光フォーカスをあわせにくく、正確なパターン形成をすることが難しくなっている。
従って、段差を除去するためにウェーハの平坦化技術の重要性が台頭された。平坦化技術としてSOG膜蒸着、エッチバックまたはリフロー(Reflow)等の部分平坦化方法が開発されて工程に使用されてきたが、多くの問題点が発生してウェーハ全面に渡る平坦化、即ち広域平坦化(Global Planarization)のためにCMP技術が開発された。
CMPというのは、化学的、物理的な反応を通じてウェーハの表面を平坦化する技術である。
CMP技術の原理は、ウェーハのパターンが形成されている薄膜表面を研磨パッド表面に接触するようにした状態で、スラリを供給してウェーハの薄膜表面を化学的に反応させると同時に回転運動させて物理的にウェーハ薄膜表面の凹凸部分を研磨して平坦化することである。
CMP技術の原理は、ウェーハのパターンが形成されている薄膜表面を研磨パッド表面に接触するようにした状態で、スラリを供給してウェーハの薄膜表面を化学的に反応させると同時に回転運動させて物理的にウェーハ薄膜表面の凹凸部分を研磨して平坦化することである。
CMP技術は、研磨速度と平坦度が重要で、これらはCMP装備の工程条件、スラリの種類及び研磨パッドの種類によって決定される。特に、CMPをする時、スラリの構成成分、pH及びイオン濃度等は薄膜との化学的反応に相当な影響を与える。
スラリは大きく二種類で、酸化膜スラリと金属膜スラリに分けられる。酸化膜スラリはアルカリ性で、金属膜スラリは酸性である。
スラリは大きく二種類で、酸化膜スラリと金属膜スラリに分けられる。酸化膜スラリはアルカリ性で、金属膜スラリは酸性である。
酸化膜CMPのメカニズムは、一例でシリコンダイオキサイド(SiO2)薄膜の場合、シリコンダイオキサイドの表面とアルカリ性であるスラリとの反応によって水分が浸透しやすい水溶性材質に変質されていく。変質されたシリコンダイオキサイド膜に水分が浸透してシリコンダイオキサイドの連結リングを切る。このように反応が行われたシリコンダイオキサイド層は、研磨粒子との摩擦によって除去される。
金属膜CMPのメカニズムは、スラリ内の酸化剤によって金属膜表面上に化学反応が起きて金属酸化膜を形成させ、このような金属酸化膜はパターン凹凸部の上部から研磨粒子によって摩滅現象によって機械的に除去される。
図1は、従来の半導体素子の製造方法を遂行するための概略的なCMP装置を示した構成図である。
まず、図1をみると、CMP装置は下部にCMPを遂行する半導体基板100を固定させ、回転運動する研磨ヘッド102、CMPが遂行される研磨テーブル104、研磨テーブル104表面に位置し、スラリ供給管106から供給されるスラリによってウェーハと接触してウェーハ上の薄膜を研磨させる研磨パッド108で構成される。
まず、図1をみると、CMP装置は下部にCMPを遂行する半導体基板100を固定させ、回転運動する研磨ヘッド102、CMPが遂行される研磨テーブル104、研磨テーブル104表面に位置し、スラリ供給管106から供給されるスラリによってウェーハと接触してウェーハ上の薄膜を研磨させる研磨パッド108で構成される。
即ち、研磨パッド108上に半導体基板100が面接した状態で研磨ヘッド102によって半導体基板100が回転する間、スラリが研磨パッド108上に供給されながらスラリと半導体基板100の表面が反応する中、研磨パッド108によって研磨される。
図2から図7は、従来の半導体素子の製造方法によってタングステンプラグ形成工程を説明するための工程断面図で、タングステンプラグ部分とタングステンプラグ形成時、アラインマークの形成過程を同時に示す。
ここで、素子パターンが形成されるセル部Cとアラインマーク等が形成されるぺリ部Pに分けて図示した。
まず、半導体基板110上に絶縁膜として酸化膜114を形成する段階で、図2を参照すると、所定の間隔分、離隔された多数の局部パターン112が既に形成された半導体基板110上に絶縁膜として酸化膜114を形成する。局部パターン112は伝導層で、ポリシリコンパターンまたは金属パターンであり得る。酸化膜114は、通常の化学気相蒸着方法で形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にPSG(Phosphosilicate)または、BPSG(Borophosphosilicate)が使用される。この際、ペリ部Pのアラインマーク(表示しない)が形成される部分にも酸化膜114が形成される。
まず、半導体基板110上に絶縁膜として酸化膜114を形成する段階で、図2を参照すると、所定の間隔分、離隔された多数の局部パターン112が既に形成された半導体基板110上に絶縁膜として酸化膜114を形成する。局部パターン112は伝導層で、ポリシリコンパターンまたは金属パターンであり得る。酸化膜114は、通常の化学気相蒸着方法で形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にPSG(Phosphosilicate)または、BPSG(Borophosphosilicate)が使用される。この際、ペリ部Pのアラインマーク(表示しない)が形成される部分にも酸化膜114が形成される。
継続して、酸化膜114の平坦化段階として、図3を参照すると、図1のCMP装置を使用して局部パターン112によって屈曲を有する酸化膜114を平坦化する。
続いて、局部パターン112及び半導体基板110が露出されるように酸化膜114上にコンタクトホール116を形成させる段階で、図4を参照すると、酸化膜114にフォトレジストを塗布して通常の写真エッチング工程を通じて局部パターン112と半導体基板110が露出されるようにコンタクトホール116を形成させる。この際、アラインマークを形成するコンタクトホール116より直径が大きいペリパラルホール118が形成される。
継続して、コンタクトホール116の内部と酸化膜114上に境界金属膜120を形成させる段階として、図5を参照するとタングステン膜形成前に境界金属膜120でコンタクトホール116上にTi/TiN膜を形成する。Ti120a膜の形成は、通常のスパタリング方法を利用する。また、TiN120b膜の形成も同じく通常のスパタリングまたは化学気相蒸着方法を利用することができる。これらのうちいずれか一つの方法に限定されるものではない。境界金属膜120はタングステン膜のコンタクト抵抗を減少させ、酸化膜114とタングステン膜の接着力を向上させる役割をする。また、後続工程のタングステン膜除去時、ストッパ(Stopper)層として使用され得る。この際、ペリパラルホール118内にも境界金属膜120が形成される。
続いて、コンタクトホール116上にタングステン膜122を形成する段階として図6を参照すると、コンタクトホール116を埋没させながら所定の厚さを有するタングステン膜122を酸化膜114上に形成する。現在、コンタクトホール116の内部にだけタングステン膜122を正確に埋没させることができない。それで、コンタクトホール116を埋没させながらコンタクトホール116上部にタングステン膜122を形成させる。この際、ペリパラルホール118内にもタングステン膜122が形成される。ペリパラルホール118は、セル部のコンタクトホール116より直径が大きいのでタングステン膜122が十分に埋没される。
続いて、タングステン膜122の所定の厚さを研磨して除去する段階として、図7を参照すると、タングステン膜122が形成された半導体基板110を図1のCMP装置の研磨ヘッド102にタングステン膜122が形成された半導体基板110を装着した後、スラリ供給管106から金属膜スラリを供給しながら、研磨ヘッド102を回転させて、研磨ヘッド108にタングステン膜122を接触させてコンタクトホール116内にタングステン膜122が存在するように境界金属膜120上のタングステン膜122を除去する。この際、ペリパラルホール118には相変わらずタングステン膜122が残っている。ペリパラルホール118内に残っているタングステン膜112は、後続工程でパーティクルとして作用し、写真工程のアライン能力を減少させることがある。
前述のように、コンタクトホール内にタングステン膜を埋没させるタングステンプラグを形成し、CMP工程を実施することは現在の高集積化された半導体素子の製造に必須不可欠である。しかし、CMP工程は研磨剤または研磨機の状況によってCMP工程を遂行した薄膜にマイクロスクラッチが発生する問題があるし、タングステン膜の厚さの2〜4倍の大きさを有するアラインマーク及びスクライブライン(Scribe Line)内には研磨剤が残り、後続工程でパーティクルソースとして作用するし、後続工程で写真工程のアライン能力を減少させる。
特に、トポロジ(Topology)が存在する絶縁膜の状態では必ず絶縁膜の平坦化の後、タングステンプラグ工程を行わなければならない。従って、関連のある工程の追加、生産性の低下、CMP設備の工程能力を維持するための頻繁なテストウェーハによるモニタ及び高価の部品交換による原価上昇という短所がある。また、研磨のために研磨機が高い圧力でウェーハ表面に接触する関係で研磨機の摩耗と、ウェーハに加えられる圧力によってウェーハの割れが頻繁に発生するし、研磨機等の部品交換後、工程条件をセッティングするために長時間のダミー(Dummy)研磨をするという問題で設備の実稼働率が非常に低調という問題点がある。
また、タングステンプラグ形成時、ドライエッチバック(Dry Etch Back)工程は、パターンの微細化によってプラズマの電気的チャージアップによる問題でコンタクト抵抗上昇及びトランジスタに電気的劣化をもたらす問題点がある。
従って、前述の短所を克服しながら工程が容易で、原価節減及び生産性を向上させることができる代替工程の開発が求められている。
従って、前述の短所を克服しながら工程が容易で、原価節減及び生産性を向上させることができる代替工程の開発が求められている。
本発明は、製造時にパーティクルの発生を抑制し、アライン能力を向上する半導体素子を提供することにある。
本発明の請求項1記載の半導体素子は、半導体基板上に形成された素子パターンを互いに電気的に連結させる伝導体プラグ等を含むセル部と、伝導体プラグ形成のためのコンタクトホール形成工程と同一の工程によって形成されたスクライブライン及びアラインマークのためのホールパターンを含むペリ部とからなる半導体素子において、ペリ部のホールパターン内にはセル部の伝導体プラグを形成する伝導体物質が存在しない。
本発明の請求項2記載の半導体素子によると、伝導体は、タングステン膜、銅膜または多結晶シリコン膜である。
本発明の請求項2記載の半導体素子によると、伝導体は、タングステン膜、銅膜または多結晶シリコン膜である。
以下、エッチング液を使用した本発明の好ましい半導体素子の製造方法に関する実施例を記述する。
以下の実施例は本発明を例証するためのもので、本発明の範囲を局限するものとして理解されてはならない。
以下の実施例は本発明を例証するためのもので、本発明の範囲を局限するものとして理解されてはならない。
本発明による新しいスピンエッチング方法、即ちCEP(ChemicalEnhancedPolishing)方法は、タングステン膜、銅膜、ポリシリコン膜、窒化膜または酸化膜等を所定の厚さ分だけエッチングする工程に用いられる。
CEP方法は回転する半導体ウェーハ上に所定のエッチング液を供給しながら遂行されるもので、伝導体ライン及び伝導体プラグを含む半導体素子製造工程に用いられる。
伝導体ラインは、一般的に半導体素子の内部信号を外部に伝達する相互連絡ラインの役割をするし、伝導体プラグは、下部伝導体ラインと下部伝導体ラインと層間絶縁膜で分離されている上部伝導体ラインを連結させる機能をする。
伝導体ラインは、一般的に半導体素子の内部信号を外部に伝達する相互連絡ラインの役割をするし、伝導体プラグは、下部伝導体ラインと下部伝導体ラインと層間絶縁膜で分離されている上部伝導体ラインを連結させる機能をする。
また、CEP方法は、後続工程の円滑な遂行のために現在工程で遂行された半導体ウェーハ表面を平坦化するために用いられる。
即ち、半導体ウェーハ上に形成された酸化膜及び窒化膜等のような絶縁膜は後続する写真工程の円滑な遂行のために表面の段差を減少させようとして平坦化させる。
即ち、半導体ウェーハ上に形成された酸化膜及び窒化膜等のような絶縁膜は後続する写真工程の円滑な遂行のために表面の段差を減少させようとして平坦化させる。
本発明の目的を達成するための半導体素子製造用エッチング液は半導体基板上の特定被エッチング物質をスピンエッチングすることができるようにH2O2,O2,IO4 -,BrO3,ClO3,S2O8 -,KIO3,H5IO6,KOH及びHNO3からなるグループの中から選択された少なくとも一つ以上の酸化剤、HF,HN4OH,H3PO4,H2SO4,HClからなるグループの中から選択された少なくとも一つ以上の増強剤(Enhancer)、並びに緩衝液(BufferSolution)が所定の比率で混合されてなる。緩衝液は、エッチング液の濃度、温度及びコンタクトアングルを制御するもので、脱イオン水が好ましい。
本発明の目的を達成するための好ましいエッチング液は、酸化剤窒酸0.01〜60重量%、増強剤弗化水素0.05〜35重量%及び残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、タングステン膜、銅膜及びポリシリコン膜等を含む伝導体膜、または酸化膜及び窒化膜等を含む絶縁膜であり得る。
エッチング液によってエッチングされる薄膜は、タングステン膜、銅膜及びポリシリコン膜等を含む伝導体膜、または酸化膜及び窒化膜等を含む絶縁膜であり得る。
本発明の目的を達成するための好ましい他のエッチング液は、酸化剤過酸化水素0.2〜30重量%、増強剤水酸化アンモニウム0.01〜30重量%及び残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。
本発明の目的を達成するための好ましい他のエッチング液は、酸化剤窒酸0.01〜30重量%、増強剤弗化アンモニウム0.01〜30重量%、残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。
図8は、エッチング液の組成比に対するタングステン膜のエッチング速度の傾向を説明するためのグラフで、特に酸化剤の組成比によるエッチング速度の傾向を説明するためのグラフである。
図8を参照すると、A線は、酸化剤窒酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液のタングステン膜に対するエッチング速度を示すもので、酸化剤窒酸の組成比が増加するほどエッチング速度が速いことを示す。
B線は、酸化剤過酸化水素、増強剤水酸化アンモニウム及び脱イオン水が混合されたエッチング液のタングステン膜に対するエッチング速度を示すもので、酸化剤過酸化水素の組成比が増加するほどエッチング速度が遅いということを示す。
図9は、本発明の半導体素子の製造方法を遂行するためのスピンエッチング装置の概略的な構成図である。
図9で見るように、スピンエッチング装置200は、モータ211、スピンチャック212、ボール213、複数個の噴射ノズル214、クランプ215、ヒータ216、ドレーン管217、レギュレータ218及び窒素ガス管219を備えてなる。
図9で見るように、スピンエッチング装置200は、モータ211、スピンチャック212、ボール213、複数個の噴射ノズル214、クランプ215、ヒータ216、ドレーン管217、レギュレータ218及び窒素ガス管219を備えてなる。
スピンチャック212は、半導体基板210の下部に位置し、エッチング液を供給する噴射ノズル214は半導体基板210上部に位置する。
噴射ノズル214は、エッチング液を半導体基板210に供給しながらスピンチャック212の左側または右側に運動することができる。
噴射ノズル214は、エッチング液を半導体基板210に供給しながらスピンチャック212の左側または右側に運動することができる。
噴射ノズル214の一つは脱イオン水のような洗浄液用で使用することができる。
ボール213は、スピンチャック212を包みながら工程中、エッチング液が外部に漏れることを防止する。
ボール213は、スピンチャック212を包みながら工程中、エッチング液が外部に漏れることを防止する。
窒素ガス管219を通じて供給される加熱された窒素ガスはスピンチャック212に供給されて半導体基板210をスピンチャック212から約2mm程度持ち上げるし、半導体基板210を加熱させる役割をする。
前述したように窒素ガスは、特に半導体基板210の後面を処理するのに有用である。
前述したように窒素ガスは、特に半導体基板210の後面を処理するのに有用である。
ヒータ216は、窒素ガスの温度を制御するために使用される。また、スピンエッチング装置200は、エッチング液の温度を制御するための他のヒータ(表示しない)を備えることができる。
本発明では半導体基板210の加熱のための好ましいガスで窒素ガスを言及したが、他の不活性ガスも使用することができる。不活性ガスはエッチング工程に何の影響も与えないからである。
エッチング液の温度は20〜90℃範囲で、より好ましくはエッチング対象膜のエッチング速度を向上させるために30〜70℃の範囲が維持できるようにする。
窒素ガスの好ましい温度範囲も30〜70℃である。
窒素ガスの好ましい温度範囲も30〜70℃である。
もしも、エッチング液は特定の工程温度を維持するが、半導体基板210がエッチング液と同一な温度を維持しないと、エッチング液と半導体基板210の間に温度の差が発生してエッチング液が工程温度を維持しなくなり、エッチング対象膜のエッチング速度が低くなる結果を招来する。これはエッチング工程の後、エッチング対象膜が不均一なエッチング表面を有するようになる原因となる。
噴射ノズル214から半導体基板210に供給されるエッチング液の温度が低くなることは、エッチング液が半導体基板210の表面に沿って広がることに起因したもので、半導体基板210のそれぞれの地点の温度が異なるからである。
温度の差の結果として、エッチング液が最初に接触する半導体基板210の領域は、エッチング液が半導体基板210の表面に広がり、後で接触される半導体基板210の領域より高いエッチング速度を有する。
温度の差の結果として、エッチング液が最初に接触する半導体基板210の領域は、エッチング液が半導体基板210の表面に広がり、後で接触される半導体基板210の領域より高いエッチング速度を有する。
温度差は、次世代直径300mmを有するウェーハのように直径が大きいウェーハに対してさらに深刻である。これはウェーハの直径が大きければ大きいほどエッチング液がウェーハ表面を横切りながら広がる移動距離が長いからである。
従って、本発明は半導体基板の裏面に加熱された窒素ガスの供給、スピンチャック212内部のヒータの装着、工程チャンバーの密封などのような工程環境を組成することで均一な工程条件を調整し均一な工程条件を提供するための多様な方法を提供する。
従って、本発明は半導体基板の裏面に加熱された窒素ガスの供給、スピンチャック212内部のヒータの装着、工程チャンバーの密封などのような工程環境を組成することで均一な工程条件を調整し均一な工程条件を提供するための多様な方法を提供する。
従って、エッチング液の供給量は、0.1〜2.5l/minであるし、エッチング液は、半導体基板の中心を基準に左右側の内一側で噴射ノズル214がブームスイングを遂行しながら供給され得る。
ブームスイングは、エッチング液を供給しながら半導体基板上を繰り返し動くノズル214の運動を意味する。
ブームスイングは、エッチング液を供給しながら半導体基板上を繰り返し動くノズル214の運動を意味する。
半導体基板210の中心から、左側へのブームスイングは(−)、半導体基板210の中心から右側へのブームスイングは(+)に示し単位はmmである。
本発明でのブームスイングの領域は0〜(±)80である。即ち、ノズル214は、半導体基板210の中心から左側または右側に80mm離れた地点まで反復運動しながらエッチング液を半導体基板210上に供給する。
本発明でのブームスイングの領域は0〜(±)80である。即ち、ノズル214は、半導体基板210の中心から左側または右側に80mm離れた地点まで反復運動しながらエッチング液を半導体基板210上に供給する。
ブームスイングは、エッチングされる薄膜のエッチング均一度に影響を与える工程要素であるので最適化されることが好ましい。
ブームスイングは、遠距離ブームスイングと、近距離ブームスイングを順次的に連続して遂行することが好ましい。
ブームスイングは、遠距離ブームスイングと、近距離ブームスイングを順次的に連続して遂行することが好ましい。
遠距離ブームスイングは、噴射ノズル214が移動可能な最大地点まで運動するブームスイングである。反面、近距離ブームスイングは噴射ノズル214が遠距離ブームスイングより短い距離を運動するのである。
図10は、半導体基板上で多様な位置を運動するブームスイングによるエッチング速度を示すグラフである。
グラフは酸化剤窒酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液組成物を使用してタングステン薄膜をエッチングする場合のエッチング速度を示す。
グラフは酸化剤窒酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液組成物を使用してタングステン薄膜をエッチングする場合のエッチング速度を示す。
C線は、噴射ノズル214を半導体基板の中央に固定させて、エッチング液組成物を半導体基板上に供給する場合のエッチング速度を示す。C線は半導体基板の中央領域のエッチング速度が相対的に縁部位より高いことを示す。
D線は、噴射ノズル214が遠距離ブームスイングを遂行しながら、エッチング液組成物を半導体基板上に供給する場合のエッチング速度を示す。D線は、半導体基板の縁部位のエッチング速度が相対的に中央領域より高いことが分かる。
E線は、ノズル214を遠距離ブームスイングと近距離ブームスイングを順次的に連続して遂行しながら、エッチング液を半導体基板上に供給する場合のエッチング速度を示す。E線は、半導体基板の中央領域と縁部位領域のエッチング速度がほとんど同じで水平線をなすことを示す。
図11は、多様なブームスイングに対するエッチング速度とエッチング均一度を示すグラフである。
グラフは、酸化剤窒酸、増強剤弗化アンモニウム及び脱イオン水が含まれたエッチング液を使用してタングステン薄膜をエッチングする場合を示す。F線は、エッチング均一度を示し、棒グラフエッチング速度を示す。
グラフは、酸化剤窒酸、増強剤弗化アンモニウム及び脱イオン水が含まれたエッチング液を使用してタングステン薄膜をエッチングする場合を示す。F線は、エッチング均一度を示し、棒グラフエッチング速度を示す。
エッチング速度は、所定の時間の間エッチング液によってエッチングされるエッチング対象膜の厚さを示す。エッチング均一度は、エッチングが完了された後、半導体基板上の中心部、縁部、及び中心部と縁部の中間地点等のような複数の地点でのエッチング後のエッチング対象膜の厚さの偏差の程度を示す。
従って、偏差の程度が低ければ低いほど、エッチングが均一にできたことを示す。
従って、偏差の程度が低ければ低いほど、エッチングが均一にできたことを示す。
図11で見るように、ブームスイングが遠距離ブームスイングと近距離ブームスイングを順次的に連続して遂行する場合エッチング速度が高く、エッチング均一度が向上されることが分かる。ブームスイングが−20〜0の場合、エッチング速度は約540Å/minでエッチング率は工程条件に満足されるが、エッチング均一度は10%として非常に高いし、ブームスイングが−40〜0の場合は、エッチング速度は低く、エッチング均一度は高いのでエッチング工程に適用できないということが分かる。
反面、ブームスイングを、−40〜0である場合と、−20〜0である場合を連続して遂行する場合、エッチング速度は約540Å/minであるし、エッチング均一度は、約1%として十分に工程に適用することができることが分かる。これは図10のE線は、D線とC線の結合によって得られることを意味する。
もしも、半導体基板の特定領域のエッチング速度を高くする場合には、ノズルの留まる時間を長くするか、エッチング液の供給量を多くすることで実現することができる。
本発明でエッチング液の供給時、回転チャックの回転速度は200〜5000rpmが好ましい。
本発明でエッチング液の供給時、回転チャックの回転速度は200〜5000rpmが好ましい。
(第1実施例)
本実施例は、伝導体プラグ形成方法に関するものである。実施例は、CMP工程によるウェーハ表面のマイクロスクラッチの発生及びドライエッチバックによるコンタクト抵抗上昇を防止する新しい伝導体プラグ形成方法を提供する。
本実施例は、伝導体プラグ形成方法に関するものである。実施例は、CMP工程によるウェーハ表面のマイクロスクラッチの発生及びドライエッチバックによるコンタクト抵抗上昇を防止する新しい伝導体プラグ形成方法を提供する。
本発明による伝導体プラグ形成方法は、半導体基板上に所定の絶縁膜を形成する段階と、絶縁膜内にコンタクトホールを形成する段階と、コンタクトホールを埋没させながら絶縁膜上に所定の伝導体膜を形成する段階と、伝導体膜が形成された半導体基板を回転させる段階と、回転する半導体基板上にH2O2,O2,IO4 -,BrO3,ClO3,S2O8 -,KIO3,H5IO6,KOH及びHNO3からなるグループの中から選択された少なくとも一つ以上の酸化剤、HF,HN4OH,H3PO4,H2SO4,NH4F及びHClからなるグループの中から選択された少なくとも一つ以上の増強剤及び緩衝液を所定の比率で混合したエッチング液を供給して伝導体膜がコンタクトホール内にのみ存在し、絶縁膜上には存在しないように伝導体膜をエッチングする段階を備えてなる。
伝導体膜は、タングステン膜または銅膜であり得る。
伝導体プラグは絶縁膜に形成されたコンタクトホールを通じて下部伝導体膜と、上部伝導体膜を連結させる機能を遂行する。
伝導体プラグ形成方法は、まずエッチングする伝導体膜が形成されている半導体基板210を回転可能なスピンチャック212上に位置させた後、所定の速度に回転させる。
伝導体プラグは絶縁膜に形成されたコンタクトホールを通じて下部伝導体膜と、上部伝導体膜を連結させる機能を遂行する。
伝導体プラグ形成方法は、まずエッチングする伝導体膜が形成されている半導体基板210を回転可能なスピンチャック212上に位置させた後、所定の速度に回転させる。
継続して、回転する半導体基板210の上部に位置した噴射ノズル214を通じてエッチング液を供給して半導体基板210上の伝導体膜をエッチングして、伝導体膜がコンタクトホール内にのみ存在し、絶縁膜上には存在しないようにする。
即ち、本発明はスピンチャック212の回転による半導体基板210の遠心力と伝導体膜と優秀な反応性を有する所定のエッチング液によって、伝導体膜の水平方向へのエッチングモメンタムが増加して半導体基板上の伝導体膜がエッチングされる。
即ち、本発明はスピンチャック212の回転による半導体基板210の遠心力と伝導体膜と優秀な反応性を有する所定のエッチング液によって、伝導体膜の水平方向へのエッチングモメンタムが増加して半導体基板上の伝導体膜がエッチングされる。
スピンチャック212の回転速度が速ければ速いほど水平方向へのエッチングモメンタムはさらに増加して、伝導体膜のエッチング速度とエッチング均一度が向上し、エッチングされる伝導体膜表面に不必要なボイド(void)の発生を防止できる。
半導体基板210上にエッチング液を供給する段階は、二つ以上の段階に分けて遂行することが好ましい。即ち、エッチング速度が速いエッチング液を供給する第1供給段階及び第1供給段階後、第1供給段階で使用するエッチング液よりエッチング速度が遅いエッチング液を供給する第2供給段階に分けることができる。
図12から図17は、本発明の第1実施例による半導体素子の製造方法によってタングステンプラグ形成工程を説明するための工程断面図で、タングステンプラグ形成と、タングステンプラグ形成時、アラインマークまたはスクライブラインの形成過程を示す。図面には素子パターンが形成されるセル部Cと、アラインマーク等が形成されるぺリ部Pが分離して図示されている。
図12を参照すると、所定間隔分、離隔された多数の局部パターン222が既に形成された半導体基板220上に、絶縁膜として酸化膜224を形成する。局部パターン222は伝導層でポリシリコンパターンまたは金属パターンであり得る。酸化膜224は通常の化学気相蒸着方法で、形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にPSGまたは、BPSGが使用される。本実施例の酸化膜224の厚さは、4000〜15000Åであり得る。アラインマーク(表示しない)が形成されるぺリ部Pにも酸化膜224が形成される。
図13を参照すると、酸化膜224にフォトレジストを塗布して通常の写真エッチング工程を通じて局部パターン222と半導体基板220が露出されるようにコンタクトホール226を形成させる。この際、アラインマークまたはスクライブラインを形成するコンタクトホール226より直径が大きいペリパラルホール228が形成される。
図14を参照すると、タングステン膜形成前に境界金属膜230としてTi/TiN膜(700/700Å)をコンタクトホール226、ペリパラルホール228及び酸化膜224上に形成する。Ti230a膜及びTiN230b膜は、通常のスパタリングまたは化学気相蒸着方法を利用して形成する。境界金属膜230は、タングステン膜のコンタクト抵抗を減少させて、酸化膜224と後続されるタングステン膜の接着力を向上させる機能をする。また、後続工程のタングステン膜除去時、ストッパ(Stopper)層として使用され得る。
図15を参照すると、コンタクトホール226を埋没させながら所定の厚さを有する第1タングステン膜232を4000〜7000Å形成する。現在、コンタクトホール226の内部のみ第1タングステン膜232を正確に埋没させることができないので、コンタクトホール226を埋没させながらペリパラルホール228及び酸化膜224の上部に第1タングステン膜232を形成させる。ペリパラルホール228はセル部Cのコンタクトホール226より直径が大きいので第1タングステン膜232はペリパラルホール228の底と側壁に形成される。
図16を参照すると、第1タングステン膜232が形成された半導体基板220を図9のスピンチャック212上に位置させた後、回転させると同時に噴射ノズル214を通じて半導体基板220上に酸化剤窒酸3〜55重量%、増強剤弗化水素0.2〜35重量%、及び残量に脱イオン水が含まれたものであり得るし、好ましくは、酸化剤窒酸10〜45重量%、増強剤弗化水素1〜24重量%、及び残量に脱イオン水が含まれたエッチング液を0.1〜2.5l/minで供給しながら第1タングステン膜232をエッチングして第2タングステン膜233を形成する。
エッチング液の工程温度は20〜90℃であるし、もっとも好ましいのは30〜70℃である。スピンチャック212の回転速度は、200〜5000RPMで、好ましくは1000〜3000RPMである。第1タングステン膜232のエッチング速度は70〜22000Å/minである。工程時間は、第1タングステン膜232の厚さによって異なるし、工程条件によって調整可能である。ここで、第1タングステン膜232のエッチングの厚さは、本来第1タングステン膜232の厚さの40〜95%をエッチングできるし、好ましくは70〜90%である。
この際、半導体基板220の裏面には30〜150℃に加熱された窒素ガスを供給して半導体基板220とエッチング液との温度差を減少させる。従って、エッチング工程の均一度を向上させる。
図17を参照すると、境界金属膜230上に第2タングステン膜232が残っている半導体基板220を図9のスピンチャック212上に位置させた後、回転させると同時に噴射ノズル214を通じて、半導体基板220上に酸化剤過酸化水素0.2〜30重量%、増強剤水酸化アンモニウム0.01〜30重量%、及び残量に脱イオン水が含まれたものであり得るし、好ましは酸化剤過酸化水素0.1〜30重量%、増強剤水酸化アンモニウム0.01〜29重量%、及び残量に脱イオン水が含まれたエッチング液を0.1〜2.5l/minで供給しながら、残余第2タングステン膜233を除去してタングステンプラグ235を形成させる。この際、エッチング液の工程温度は20〜90℃で、スピンチャック212の回転速度は400〜5000RPMであるし、エッチング液のエッチング速度は30〜12000Å/minである。工程時間は、残余第2タングステン膜233の厚さによって異なるし、工程条件によって調整することができる。この際、半導体基板220の裏面には30〜150℃に加熱された窒素ガスを供給して半導体基盤220とエッチング液との温度差を減少させる。
エッチング工程によってペリパラルホール228内の第2タングステン膜233と境界金属膜230は除去される。即ち、ペリパラルホール228の大きさは、タングステンプラグ235を形成するコンタクトホール226より大きいので、エッチング液を利用したスピンエッチング時、十分にペリパラルホール228内にエッチング液が浸水され第2タングステン膜233及び境界金属膜が除去される。
前述のようにタングステンプラグ工程を2段階に二元化して、第1段階ではエッチング速度が速い弗化水素と窒酸が混合されたエッチング液を使用して第1タングステン膜232の厚さの40〜95%をエッチングし、第2段階ではエッチング速度が遅い過酸化水素と水酸化アンモニウムが混合されたエッチング液を使用して境界金属膜230上の第2タングステン膜233をエッチングする。従って、コンタクトホール226内部にのみタングステン膜が効果的に存在するようにしてタングステンプラグ235を形成する。また、タングステンプラグ235を形成するために第1タングステン膜232の除去を3次、4次及びそれ以上の多段階に分けて遂行することができることは当然である。
タングステンプラグ形成方法は、従来のCMP方法のように研磨機を、一定の圧力を加えて半導体基板に接触させた状態で研磨剤を供給して研磨する方法ではない半導体基板の高速回転力とタングステン膜との反応性が良いエッチング液を使用して半導体基板の高速回転による遠心力による半導体基板の水平方向へのエッチングモメンタムを増加させてCMP方法によって研磨することと同じ特性を有するようにする。特に、アラインマーク及びスクライブライン上の各種凹凸パターン等のようなタングステン膜の厚さの4倍以上の大きさを有するペリパラルホール内の金属膜がスピンエッチング過程で全て除去されて後続工程のパーティクル発生が抑制され、アライン能力が向上される。
従って、本発明による半導体素子の製造方法で形成された半導体素子は、半導体基板上に形成された所定の素子パターンを絶縁させる絶縁膜と、これらの素子パターンを互いに電気的に連結させる伝導体プラグを含むセル部と、セル部を包みながらセル部内の絶縁膜と同一な絶縁膜に対して伝導体プラグ形成のためのコンタクトホール形成と同一なエッチング過程によってエッチング形成された配線用各種凹凸パターンが備えられるペリパラル部からなる半導体素子において、ペリパラル部の凹凸パターン内には伝導体プラグを形成し、伝導体プラグを形成する伝導体膜が存在しない凹凸パターンが少なくとも一つ以上存在することができる。
図18は、本発明による半導体素子の製造方法で形成した多層構造を示す。図18で見るようにプラグ形成方法を連続して遂行し、従来のCMP工程を遂行しなくても好ましい多層構造F,S,Tを形成することができる。即ち、第1層構造F上に第2層構造Sの形成後、平坦化工程の遂行無しにも効率的に第3層構造Tを形成することができる。ここで多層構造は第3層構造に限定することではない。
前述したように、本発明は層間絶縁膜を平坦化させなくても良好なタングステンプラグを形成することができるので工程が簡単で生産性が向上される。
前述したように、本発明は層間絶縁膜を平坦化させなくても良好なタングステンプラグを形成することができるので工程が簡単で生産性が向上される。
(第2実施例)
現在、半導体素子の高集積化によるコンタクトホールの深さは深くなり、直径は小さくなってコンタクトホール内部に薄膜を充填することがさらに難しくなっている。
従って、コンタクトホールが形成される位置の下部にパッドを形成させてコンタクトホールの深さを浅くすることでコンタクトホールのプロファイルを向上させることができる。
現在、半導体素子の高集積化によるコンタクトホールの深さは深くなり、直径は小さくなってコンタクトホール内部に薄膜を充填することがさらに難しくなっている。
従って、コンタクトホールが形成される位置の下部にパッドを形成させてコンタクトホールの深さを浅くすることでコンタクトホールのプロファイルを向上させることができる。
図19から図23は、本発明の第2実施例によって半導体素子の製造方法によりポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。
図19を参照すると、セル(Cell)間の素子分離を目的とするトレンチ分離膜252によって活性領域及び非活性領域に区分される半導体基板250上にスペーサ254で囲まれ、所定間隔分、離隔される複数のゲート電極256上に第1絶縁膜258を形成する。即ち、ゲート電極256の間にセルパッド形成時、前記セルパッド間の絶縁のための第1絶縁膜258を形成する。第1絶縁膜258はBPSGであり得る。
図19を参照すると、セル(Cell)間の素子分離を目的とするトレンチ分離膜252によって活性領域及び非活性領域に区分される半導体基板250上にスペーサ254で囲まれ、所定間隔分、離隔される複数のゲート電極256上に第1絶縁膜258を形成する。即ち、ゲート電極256の間にセルパッド形成時、前記セルパッド間の絶縁のための第1絶縁膜258を形成する。第1絶縁膜258はBPSGであり得る。
図20を参照すると、第1絶縁膜258から第2絶縁膜259を形成するためにCMP工程を遂行することで第1絶縁膜258を平坦化させる。
図21を参照すると、平坦化された第2絶縁膜259上に、ゲート電極256及び半導体基板250が露出されるようにコンタクトホール260を形成する。即ち、平坦化された第2絶縁膜259上にフォトレジストを塗布した後、通常の写真工程を遂行してフォトレジストパターンを形成した後、フォトレジストパターンをエッチングマスクとして使用し、コンタクトホール260を形成する。
図21を参照すると、平坦化された第2絶縁膜259上に、ゲート電極256及び半導体基板250が露出されるようにコンタクトホール260を形成する。即ち、平坦化された第2絶縁膜259上にフォトレジストを塗布した後、通常の写真工程を遂行してフォトレジストパターンを形成した後、フォトレジストパターンをエッチングマスクとして使用し、コンタクトホール260を形成する。
図22を参照すると、コンタクトホール260を埋没させながら、第2絶縁膜259上に所定の厚さのポリシリコン膜262を形成する。
図23を参照すると、第2絶縁膜259の上部表面が露出され、ポリシリコン膜262がコンタクトホール260内に存在するように、ポリシリコン膜262が形成されている半導体基板270を図9のスピンチャック212上に位置させた後、半導体基板270を回転させると同時にノズル214を通じてエッチング液を半導体基板270上に供給してポリシリコン膜262をエッチングする。
図23を参照すると、第2絶縁膜259の上部表面が露出され、ポリシリコン膜262がコンタクトホール260内に存在するように、ポリシリコン膜262が形成されている半導体基板270を図9のスピンチャック212上に位置させた後、半導体基板270を回転させると同時にノズル214を通じてエッチング液を半導体基板270上に供給してポリシリコン膜262をエッチングする。
この際、エッチング液は、酸化剤窒酸3〜60重量%、増強剤弗化水素0.06〜30重量%、及び残量に脱イオン水が含まれたものであり得るし、好ましくは酸化剤窒酸8〜45重量%、増強剤弗化水素0.3〜12重量%、及び残量に脱イオン水が含まれたものであり得る。
エッチング液の供給量は、0.1〜2.5l/minで、エッチング液の工程温度は20〜90℃で、好ましくは30〜70℃である。
スピンチャンク212の回転速度は200〜5000RPMであるし、ポリシリコン膜262のエッチング速度は30〜48000Å/minである。工程時間は、ポリシリコン膜262の厚さによって異なるし、工程条件によって調整することができる。
前述のように形成されたポリシリコンプラグ263は後続工程のセルパッドとして使用する。
スピンチャンク212の回転速度は200〜5000RPMであるし、ポリシリコン膜262のエッチング速度は30〜48000Å/minである。工程時間は、ポリシリコン膜262の厚さによって異なるし、工程条件によって調整することができる。
前述のように形成されたポリシリコンプラグ263は後続工程のセルパッドとして使用する。
(第3実施例)
現在、半導体素子の高集積化による多層構造によって素子パターンが形成されるセル部と、セル部の間のぺリ部との段差はさらに大きくなっている状況である。従って、段差が増加することによって写真工程で段差の上層と下層の露光フォーカスを合わせにくく正確なパターン形成がし難くなっている。それで、段差を除去するためにウェーハの平坦化技術の重要性が台頭されている。
現在、半導体素子の高集積化による多層構造によって素子パターンが形成されるセル部と、セル部の間のぺリ部との段差はさらに大きくなっている状況である。従って、段差が増加することによって写真工程で段差の上層と下層の露光フォーカスを合わせにくく正確なパターン形成がし難くなっている。それで、段差を除去するためにウェーハの平坦化技術の重要性が台頭されている。
図24から図28は、本発明の第3実施例による半導体素子の製造方法を利用した段差を最小化するための平坦化方法を説明するための工程断面図である。
まず、図24を参照すると、半導体基盤270上に形成されたキャパシタ電極272を有する半導体素子の第1段差H1を示す。第1段差H1は、素子パターンが形成されるセル部Cとぺリ部Pの間に存在する。
まず、図24を参照すると、半導体基盤270上に形成されたキャパシタ電極272を有する半導体素子の第1段差H1を示す。第1段差H1は、素子パターンが形成されるセル部Cとぺリ部Pの間に存在する。
図25は、第1段差H1が形成されている半導体基板270上に層間絶縁膜として第1酸化膜274が形成されたことを示す断面図である。
第1段差H1のために第1酸化膜274もまたセル部Cとペリ部Pの間に第2段差H2が形成される。
第1段差H1のために第1酸化膜274もまたセル部Cとペリ部Pの間に第2段差H2が形成される。
段差H1,H2は、素子パターンの形成のための写真工程時、段差の下部と上部を同時に満足させる最適のフォーカスを合わせることを難しくして後続工程で素子パターンに不良を発生させる。
第1酸化膜274はBPSG膜であり得るし、BPSG膜であると制限することではない。BPSG膜は、化学気相蒸着(CVD)方法によって形成させることができるし、特に、低圧化学気相蒸着によって均一なBPSG膜を形成することができる。
第1酸化膜274はBPSG膜であり得るし、BPSG膜であると制限することではない。BPSG膜は、化学気相蒸着(CVD)方法によって形成させることができるし、特に、低圧化学気相蒸着によって均一なBPSG膜を形成することができる。
図26は、第1酸化膜274をフロー平坦化させて、第2酸化膜275を形成させたことを示す断面図である。
第1酸化膜274を750℃以上の高温で、第2段差H2を最小化するためにフロー平坦化させる。フロー平坦化後、セル部Cの第2酸化膜275の厚さL2は、本来の第1酸化膜274の厚さLより低くなった。即ち、第2酸化膜275の第3段差H3は、第1酸化膜274の第2段差H2より低い。従って、第3段差H3による第1傾斜角θ1も緩慢である。しかし、高温フロー平坦化工程は限界を有する。
第1酸化膜274を750℃以上の高温で、第2段差H2を最小化するためにフロー平坦化させる。フロー平坦化後、セル部Cの第2酸化膜275の厚さL2は、本来の第1酸化膜274の厚さLより低くなった。即ち、第2酸化膜275の第3段差H3は、第1酸化膜274の第2段差H2より低い。従って、第3段差H3による第1傾斜角θ1も緩慢である。しかし、高温フロー平坦化工程は限界を有する。
図27は、フロー平坦化させた第2酸化膜275をスピンエッチング方法を使用して平坦化させて第3酸化膜276を形成させたことを示す断面図である。
フロー平坦化させた第2酸化膜275を有する半導体基板270をスピンチャック212上に位置させた後、半導体基板270を回転させると同時に噴射ノズル214を通じてエッチング液を半導体基板270上に供給して第2酸化膜275をエッチングする。
フロー平坦化させた第2酸化膜275を有する半導体基板270をスピンチャック212上に位置させた後、半導体基板270を回転させると同時に噴射ノズル214を通じてエッチング液を半導体基板270上に供給して第2酸化膜275をエッチングする。
この際、エッチング液は、酸化剤窒酸0.01〜60重量%、増強剤弗化水素0.05〜25重量%、及び残量に脱イオン水が含まれたものであり得るし、好ましくは酸化剤窒酸0〜60重量%、増強剤弗化水素0.5〜12重量%、及び残量に脱イオン水が含まれたものであり得る。
エッチング液の供給量は、0.1〜2.5l/minであるし、エッチング液の工程温度は20〜90℃で、好ましくは30〜70℃である。
前記スピンチャック212の回転速度は、200〜5000RPMで、第2酸化膜275のエッチング速度は30〜52000Å/minであり得る。工程時間は、第2酸化膜275の厚さによって異なるし、工程条件によって調整することができる。
前記スピンチャック212の回転速度は、200〜5000RPMで、第2酸化膜275のエッチング速度は30〜52000Å/minであり得る。工程時間は、第2酸化膜275の厚さによって異なるし、工程条件によって調整することができる。
従って、前記スピンエッチングによって平坦化された図27の第3酸化膜276と図26第2酸化膜275を比較してみると、H3>H4、L2>L4、L1<L3及びθ1>θ2の関係が分かる。その結果、第4段差H4及び第2傾斜角θ2はスピンエッチングによる平坦化を遂行することで最小化された。
第4段差H4は、スピンチャックの回転速度を増加させることができるほど第2傾斜角θ2は小さくなってさらに最小化される。しかし、回転速度は、無限定増加には限界があるので、本発明で言及する回転速度の増加は、エッチング液と第2酸化膜275の反応が充分に存在する範囲を言及する。スピンエッチングによって除去される酸化膜の厚さはL2−L4である。
図28は、スピンエッチングによって平坦化された第3酸化膜276上にフォトレジストパターン278が形成されたことを示す断面図である。
フォトレジストパターン278は、第3酸化膜276上にフォトレジストを塗布した後、写真工程を遂行して形成する。
従って、前述のように本来の第1酸化膜274の上部と下部の段差H1を最小化させることで後続工程の写真工程で焦点深度(DOF:Depth Of Focus)を向上させることができる。
フォトレジストパターン278は、第3酸化膜276上にフォトレジストを塗布した後、写真工程を遂行して形成する。
従って、前述のように本来の第1酸化膜274の上部と下部の段差H1を最小化させることで後続工程の写真工程で焦点深度(DOF:Depth Of Focus)を向上させることができる。
前述したように第1実施例、第2実施例及び第3実施例が示す本発明は、金属膜プラグ形成、ポリシリコンプラグ形成及び層間絶縁膜の段差の最小化工程時、従来のCMP方法のように半導体基板を研磨パッドに接触させた状態で研磨剤を供給しながら研磨機を使用して回転運動させながら物理化学的に半導体基板を全面研磨する方法とは異なって、特定の速度に回転する半導体基板上にエッチング対象膜との反応が優秀な特定のエッチング液を供給して、回転による遠心力によって半導体基板の水平方向へのエッチングモメンタムを増加させてエッチング対象膜をエッチングすることにその特徴がある。
また、本発明は、伝導体プラグ製造時、層間絶縁膜を平坦化させなくても良好な伝導体プラグを形成することができるので製造工程の生産性を向上させることができる。そして、アラインマーク及びスクライブライン上の各種凹凸パターン等のような伝導体膜厚さの4倍以上の大きさを有するホールパターン内部の伝導体膜がエッチング過程で完全に除去されて後続工程でパーティクル発生を抑制し、アライン能力が向上され、研磨剤による半導体基板のマイクロスクラッチ発生及び半導体基板の割れ等の問題を解決することができる。
そして、本発明は、半導体基板の回転力とエッチング液の供給量、噴射圧力、ノズルのブームスイングの変化等を調整することでエッチング特性を容易に可変させることができる。
そして、本発明は、半導体基板の回転力とエッチング液の供給量、噴射圧力、ノズルのブームスイングの変化等を調整することでエッチング特性を容易に可変させることができる。
従って、半導体素子製造時、製造工程の単純化、素子の信頼性向上及び製造工程の原価を節減させる効果がある。
以上で、本発明は記載された具体例についてのみ詳細に説明したが、本発明の技術思想範囲内で多様な変形および修正が可能であることは当業者にとって明白なことであり、このような変形および修正が添付された特許請求範囲に属するのは当然である。
以上で、本発明は記載された具体例についてのみ詳細に説明したが、本発明の技術思想範囲内で多様な変形および修正が可能であることは当業者にとって明白なことであり、このような変形および修正が添付された特許請求範囲に属するのは当然である。
100、110、220、250、270 半導体基板
102 研磨ヘッド
104 研磨テーブル
106 スラリ供給管
108 研磨パッド
112、222 局部パターン
114、224 酸化膜
116、226、260 コンタクトホール
118、228 ペリパラルホール
120、230 境界金属膜
120a、230a チタン膜
120b、230b チタンナイトライド膜
122 タングステン膜
123、235 タングステンプラグ
200 エッチング装置
211 モータ
212 スピンチャック
213 ボール
215 クランプ
216 ヒータ
217 ドレーン管
218 レギュレータ
219 窒素ガス管
232 第1タングステン膜
233 第2タングステン膜
214 噴射ノズル
252 トレンチ分離膜
254 スペーサ
256 ゲート電極
258 第1絶縁膜
259 第2絶縁膜
262 ポリシリコン膜
263 ポリシリコンプラグ
272 キャパシタ電極
274 第1酸化膜
275 第2酸化膜
276 第3酸化膜
278 フォトレジストパターン
102 研磨ヘッド
104 研磨テーブル
106 スラリ供給管
108 研磨パッド
112、222 局部パターン
114、224 酸化膜
116、226、260 コンタクトホール
118、228 ペリパラルホール
120、230 境界金属膜
120a、230a チタン膜
120b、230b チタンナイトライド膜
122 タングステン膜
123、235 タングステンプラグ
200 エッチング装置
211 モータ
212 スピンチャック
213 ボール
215 クランプ
216 ヒータ
217 ドレーン管
218 レギュレータ
219 窒素ガス管
232 第1タングステン膜
233 第2タングステン膜
214 噴射ノズル
252 トレンチ分離膜
254 スペーサ
256 ゲート電極
258 第1絶縁膜
259 第2絶縁膜
262 ポリシリコン膜
263 ポリシリコンプラグ
272 キャパシタ電極
274 第1酸化膜
275 第2酸化膜
276 第3酸化膜
278 フォトレジストパターン
Claims (2)
- 半導体基板上に形成された素子パターンを互いに電気的に連結させる伝導体プラグ等を含むセル部と、前記伝導体プラグ形成のためのコンタクトホール形成工程と同一の工程によって形成されたスクライブライン及びアラインマークのためのホールパターンを含むペリ部とからなる半導体素子において、
前記ペリ部のホールパターン内には前記セル部の伝導体プラグを形成する伝導体物質が存在しないことを特徴とする半導体素子。 - 前記伝導体は、タングステン膜、銅膜または多結晶シリコン膜であることを特徴とする請求項1に記載の半導体素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR19980024232 | 1998-06-25 | ||
KR1019980031544A KR100271769B1 (ko) | 1998-06-25 | 1998-08-03 | 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17850599A Division JP4180741B2 (ja) | 1998-06-25 | 1999-06-24 | 半導体素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005057304A true JP2005057304A (ja) | 2005-03-03 |
Family
ID=26633814
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17850599A Expired - Fee Related JP4180741B2 (ja) | 1998-06-25 | 1999-06-24 | 半導体素子の製造方法 |
JP2004310392A Expired - Fee Related JP4343084B2 (ja) | 1998-06-25 | 2004-10-26 | 半導体素子の製造方法 |
JP2004310391A Pending JP2005057304A (ja) | 1998-06-25 | 2004-10-26 | 半導体素子 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17850599A Expired - Fee Related JP4180741B2 (ja) | 1998-06-25 | 1999-06-24 | 半導体素子の製造方法 |
JP2004310392A Expired - Fee Related JP4343084B2 (ja) | 1998-06-25 | 2004-10-26 | 半導体素子の製造方法 |
Country Status (5)
Country | Link |
---|---|
JP (3) | JP4180741B2 (ja) |
KR (1) | KR100271769B1 (ja) |
DE (1) | DE19928570B4 (ja) |
NL (1) | NL1012430C2 (ja) |
TW (1) | TW478130B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020145412A (ja) * | 2019-03-01 | 2020-09-10 | 東京エレクトロン株式会社 | 基板処理方法、基板処理装置および記憶媒体 |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4240424B2 (ja) | 1998-10-23 | 2009-03-18 | エルジー ディスプレイ カンパニー リミテッド | エッチング剤及びこれを用いた電子機器用基板の製造方法 |
US20010054706A1 (en) * | 1999-07-19 | 2001-12-27 | Joseph A. Levert | Compositions and processes for spin etch planarization |
KR100641950B1 (ko) * | 2000-06-27 | 2006-11-02 | 주식회사 하이닉스반도체 | 반도체소자의 콘택플러그 형성방법 |
JP2002043201A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
KR100372647B1 (ko) * | 2000-10-13 | 2003-02-19 | 주식회사 하이닉스반도체 | 다마신 금속게이트 형성방법 |
AU2001296420A1 (en) * | 2000-11-28 | 2002-06-11 | Lightcross, Inc | Formation of a smooth surface on an optical component |
JP3609761B2 (ja) | 2001-07-19 | 2005-01-12 | 三洋電機株式会社 | 半導体装置の製造方法 |
KR100881388B1 (ko) * | 2002-11-04 | 2009-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100536593B1 (ko) * | 2002-12-05 | 2005-12-14 | 삼성전자주식회사 | 선택적인 막 제거를 위한 세정 용액 및 그 세정 용액을사용하여 실리사이드 공정에서 막을 선택적으로 제거하는방법 |
JP4355201B2 (ja) * | 2003-12-02 | 2009-10-28 | 関東化学株式会社 | タングステン金属除去液及びそれを用いたタングステン金属の除去方法 |
US7351642B2 (en) | 2005-01-14 | 2008-04-01 | Infineon Technologies Richmond, Lp | Deglaze route to compensate for film non-uniformities after STI oxide processing |
KR100624089B1 (ko) | 2005-07-12 | 2006-09-15 | 삼성전자주식회사 | 패턴 형성 방법, 이를 이용한 다중게이트 산화막 및 플래쉬메모리 셀의 제조 방법 |
KR101264421B1 (ko) | 2005-12-09 | 2013-05-14 | 동우 화인켐 주식회사 | 금속막 식각용액 |
EP1981072A4 (en) * | 2006-01-31 | 2009-01-21 | Sumco Corp | METAL PROCESS FOR SINGLE WAFER |
JP4906417B2 (ja) * | 2006-07-11 | 2012-03-28 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
KR100860367B1 (ko) | 2006-08-21 | 2008-09-25 | 제일모직주식회사 | 금속실리사이드막 대비 실리콘 산화막에 대한 상대적인 식각 선택성이 향상된 식각용액 |
JP5017709B2 (ja) | 2006-09-07 | 2012-09-05 | ジルトロニック アクチエンゲゼルシャフト | シリコンウェーハのエッチング方法および半導体シリコンウェーハの製造方法 |
JP5047881B2 (ja) * | 2007-07-13 | 2012-10-10 | 東京応化工業株式会社 | 窒化チタン剥離液、及び窒化チタン被膜の剥離方法 |
US8623236B2 (en) | 2007-07-13 | 2014-01-07 | Tokyo Ohka Kogyo Co., Ltd. | Titanium nitride-stripping liquid, and method for stripping titanium nitride coating film |
JP5439466B2 (ja) * | 2011-12-26 | 2014-03-12 | 富士フイルム株式会社 | シリコンエッチング方法、これに用いられるシリコンエッチング液、及びそのキット |
WO2013099955A1 (ja) * | 2011-12-27 | 2013-07-04 | 富士フイルム株式会社 | 半導体基板製品の製造方法及びこれに利用されるエッチング方法 |
JP2014146623A (ja) * | 2013-01-25 | 2014-08-14 | Fujifilm Corp | 半導体基板のエッチング方法、エッチング液及び半導体素子の製造方法 |
JP6454605B2 (ja) | 2015-06-01 | 2019-01-16 | 東芝メモリ株式会社 | 基板処理方法および基板処理装置 |
JP6917807B2 (ja) * | 2017-07-03 | 2021-08-11 | 東京エレクトロン株式会社 | 基板処理方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5217995B2 (ja) * | 1972-02-18 | 1977-05-19 | ||
JPS524140A (en) * | 1975-06-28 | 1977-01-13 | Victor Co Of Japan Ltd | Data presentation system |
US4345969A (en) * | 1981-03-23 | 1982-08-24 | Motorola, Inc. | Metal etch solution and method |
US4415606A (en) * | 1983-01-10 | 1983-11-15 | Ncr Corporation | Method of reworking upper metal in multilayer metal integrated circuits |
US4806504A (en) * | 1986-09-11 | 1989-02-21 | Fairchild Semiconductor Corporation | Planarization method |
GB2212979A (en) * | 1987-12-02 | 1989-08-02 | Philips Nv | Fabricating electrical connections,particularly in integrated circuit manufacture |
US4804438A (en) * | 1988-02-08 | 1989-02-14 | Eastman Kodak Company | Method of providing a pattern of conductive platinum silicide |
JPH0322428A (ja) * | 1989-06-19 | 1991-01-30 | Nec Kyushu Ltd | 半導体装置の製造装置 |
US5279704A (en) * | 1991-04-23 | 1994-01-18 | Honda Giken Kogyo Kabushiki Kaisha | Method of fabricating semiconductor device |
US5486234A (en) * | 1993-07-16 | 1996-01-23 | The United States Of America As Represented By The United States Department Of Energy | Removal of field and embedded metal by spin spray etching |
US5340437A (en) * | 1993-10-08 | 1994-08-23 | Memc Electronic Materials, Inc. | Process and apparatus for etching semiconductor wafers |
KR950019922A (ko) * | 1993-12-28 | 1995-07-24 | 김주용 | 다결정실리콘 습식식각용액 |
US5449639A (en) * | 1994-10-24 | 1995-09-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Disposable metal anti-reflection coating process used together with metal dry/wet etch |
JP3459137B2 (ja) * | 1995-04-06 | 2003-10-20 | 日曹エンジニアリング株式会社 | 枚葉式スピンエッチング方法 |
US5863828A (en) * | 1996-09-25 | 1999-01-26 | National Semiconductor Corporation | Trench planarization technique |
KR100205321B1 (ko) * | 1996-12-30 | 1999-07-01 | 구본준 | 크랙방지 패턴을 갖는 반도체소자의 제조방법 |
-
1998
- 1998-08-03 KR KR1019980031544A patent/KR100271769B1/ko not_active IP Right Cessation
-
1999
- 1999-06-22 DE DE19928570A patent/DE19928570B4/de not_active Expired - Fee Related
- 1999-06-24 JP JP17850599A patent/JP4180741B2/ja not_active Expired - Fee Related
- 1999-06-24 NL NL1012430A patent/NL1012430C2/nl not_active IP Right Cessation
- 1999-06-25 TW TW087112709A patent/TW478130B/zh active
-
2004
- 2004-10-26 JP JP2004310392A patent/JP4343084B2/ja not_active Expired - Fee Related
- 2004-10-26 JP JP2004310391A patent/JP2005057304A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020145412A (ja) * | 2019-03-01 | 2020-09-10 | 東京エレクトロン株式会社 | 基板処理方法、基板処理装置および記憶媒体 |
JP7398969B2 (ja) | 2019-03-01 | 2023-12-15 | 東京エレクトロン株式会社 | 基板処理方法、基板処理装置および記憶媒体 |
Also Published As
Publication number | Publication date |
---|---|
DE19928570B4 (de) | 2008-04-10 |
JP2000031114A (ja) | 2000-01-28 |
JP4343084B2 (ja) | 2009-10-14 |
KR100271769B1 (ko) | 2001-02-01 |
NL1012430C2 (nl) | 2004-10-13 |
DE19928570A1 (de) | 1999-12-30 |
JP4180741B2 (ja) | 2008-11-12 |
JP2005045285A (ja) | 2005-02-17 |
NL1012430A1 (nl) | 2000-01-04 |
TW478130B (en) | 2002-03-01 |
KR20000004840A (ko) | 2000-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4180741B2 (ja) | 半導体素子の製造方法 | |
US6232228B1 (en) | Method of manufacturing semiconductor devices, etching composition for manufacturing semiconductor devices, and semiconductor devices made using the method | |
US6436809B1 (en) | Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices made using this method | |
KR100359552B1 (ko) | 반도체 기판의 표면 평탄화 처리 방법 및 절연층에서의 전도성 플러그 생성 방법 | |
US7252778B2 (en) | Etching method and etching device | |
US20020048959A1 (en) | Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow | |
KR20020081544A (ko) | 반도체 집적 회로 장치의 제조 방법 | |
KR100350111B1 (ko) | 반도체 장치의 배선 및 이의 제조 방법 | |
JP2004363191A (ja) | 有機膜用化学的機械的研磨スラリー、有機膜の化学的機械的研磨方法および半導体装置の製造方法 | |
JP3904578B2 (ja) | 半導体装置の製造方法 | |
KR100440082B1 (ko) | 반도체소자의 도전배선 형성방법 | |
KR100433937B1 (ko) | 반도체 소자의 평탄화 방법 | |
US7074702B2 (en) | Methods of manufacturing semiconductor devices | |
US20020001877A1 (en) | Interconnect formation in a semiconductor device | |
KR100623611B1 (ko) | 반도체소자의 화학적기계적연마 방법 | |
KR100605230B1 (ko) | 반도체 소자의 브리지 방지 방법 | |
JP3421890B2 (ja) | 研磨用スラリーおよび半導体装置の製造方法 | |
US6899597B2 (en) | Chemical mechanical polishing (CMP) process using fixed abrasive pads | |
US20060046491A1 (en) | CMP polishing method and method for manufacturing semiconductor device | |
KR20000044667A (ko) | 반도체소자의 콘택 형성방법 | |
KR20040001917A (ko) | 반도체 소자의 평탄화 방법 | |
KR20060068109A (ko) | 화학 기계적 연마 공정의 이물질을 제거하는 반도체 소자제조 방법 | |
JP2005109327A (ja) | 配線形成方法 | |
KR20040001935A (ko) | 반도체소자 제조방법 | |
KR20010083644A (ko) | 반도체 제조 공정에서 스크래치 제거 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050104 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090202 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090629 |