[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2013099955A1 - 半導体基板製品の製造方法及びこれに利用されるエッチング方法 - Google Patents

半導体基板製品の製造方法及びこれに利用されるエッチング方法 Download PDF

Info

Publication number
WO2013099955A1
WO2013099955A1 PCT/JP2012/083673 JP2012083673W WO2013099955A1 WO 2013099955 A1 WO2013099955 A1 WO 2013099955A1 JP 2012083673 W JP2012083673 W JP 2012083673W WO 2013099955 A1 WO2013099955 A1 WO 2013099955A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
film
etching
silicon film
product according
Prior art date
Application number
PCT/JP2012/083673
Other languages
English (en)
French (fr)
Inventor
雅史 榎戸
稲葉　正
篤史 水谷
Original Assignee
富士フイルム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士フイルム株式会社 filed Critical 富士フイルム株式会社
Priority to KR1020147020565A priority Critical patent/KR101554190B1/ko
Publication of WO2013099955A1 publication Critical patent/WO2013099955A1/ja
Priority to US14/316,327 priority patent/US9159572B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the present invention relates to a method for manufacturing a semiconductor substrate product and an etching method used therefor.
  • a concave type has been adopted as a capacitor structure of a DRAM.
  • the lower electrode film is formed in the cylinder hole, and only the inner side surface functions as an electrode. According to this, the area occupied by the capacitor can surely be reduced, but the diameter of the cylinder hole is inevitably reduced.
  • the capacity required for the device operation of the DRAM must be secured. In order to satisfy both of these requirements, the depth of the cylinder hole is becoming deeper and it is becoming difficult to cope with the fine processing technology.
  • An object of the present invention is to provide a method of manufacturing a semiconductor substrate product using etching and an etching method thereof.
  • [3] The method of manufacturing a semiconductor substrate product according to [1] or [2], wherein the semiconductor substrate includes a Ti compound, and the silicon film portion is selectively etched with respect to the Ti compound.
  • [4] The method for producing a semiconductor substrate product according to any one of [1] to [3], wherein the aqueous solution contains only one kind of quaternary alkyl ammonium hydroxide.
  • [5] Manufacture of a semiconductor substrate product according to any one of [1] to [4], wherein an aqueous solution is applied to a silicon film made of a polycrystalline silicon film or an amorphous silicon film that has not been subjected to oxide film removal treatment. Method.
  • [6] The method for manufacturing a semiconductor substrate product according to any one of [1] to [5], wherein a concavo-convex shape to be a capacitor is formed by removing a part or all of the silicon film.
  • [7] The method for manufacturing a semiconductor substrate product according to any one of [1] to [6], wherein the aqueous solution is applied to the silicon film in an inert atmosphere.
  • [8] The method for manufacturing a semiconductor substrate product according to [6] or [7], wherein a cylindrical structure having an aspect ratio (depth / opening width) of 15 to 100 is formed as the uneven shape.
  • a multilayer film structure including a silicon film is formed, and irregularities are formed on the semiconductor substrate, Forming a conductive film on at least the upper surface of the uneven surface and the wall surface of the recess; Providing a buried film on the conductive film and filling the recess with the buried film; Removing the conductive film portion provided on the upper surface and a part of the embedded film to expose the silicon film of the semiconductor substrate, and then Any one of [1] to [20], wherein in the silicon film etching step, an aqueous solution is applied to the semiconductor substrate to remove the exposed silicon film and the embedded film while leaving the conductive film on the recess wall surface. Manufacturing method of semiconductor substrate products.
  • the etching of amorphous silicon or polycrystalline silicon film is not based on an etchant containing an alkali metal, which is an essential component of which the performance degradation of the semiconductor element is a concern, It can be carried out at high speed and accurately and with a long liquid life if necessary.
  • high-speed etching that achieves the above-described high quality can be achieved with an extremely simple configuration, and particularly has an advantage that it is suitable for forming a capacitor structure having an uneven shape.
  • FIG. 4 is a cross-sectional view schematically showing a manufacturing process example of a capacitor structure applied to the present invention (continuation of FIG. 3).
  • FIG. 5 is a cross-sectional view schematically showing an example of a manufacturing process of a capacitor structure applied to the present invention (continuation of FIG. 4). It is sectional drawing which shows typically another example of the capacitor structure applied to this invention.
  • FIG. 8 is a cross-sectional view taken along the line VII-VII shown in FIG. It is an apparatus block diagram which shows a part of removal apparatus which concerns on preferable embodiment of this invention.
  • the first molded film 1 and the second molded film 2 are formed on the silicon wafer 3.
  • the first molding film 1 is an etching stopper film when the cylinder hole is opened, and is a film having an etching rate ratio with the second molding film 2 by an anisotropic dry etching process.
  • Examples of the first molded film 1 include a nitride film formed by an LP-CVD (Low-Pressure Chemical Vapor Deposition) process.
  • a polycrystalline silicon film or an amorphous silicon film is employed as the second molding film 2.
  • a protective film may be provided.
  • a predetermined circuit structure is usually formed here.
  • those using an isolation insulating film, gate oxide film, gate electrode, diffusion layer region, polysilicon plug, silicon oxide film, silicon nitride film, bit line, metal plug, nitride film, plasma oxide film, BPSG film, etc. (For example, refer to Patent Document 1).
  • FIGS. 2 to 6 although not particularly shown with hatching, cross sections of the respective members are shown.
  • the depth h 2 of the cylinder hole wall is not particularly limited, but it is practical to be 500 to 2000 nm in consideration of the normal structure of this type of device.
  • the etching solution of the present invention is preferably applied to the surface smoothed by the etch back or the like as described above, and it is preferable that the buried film is removed therefrom to form a trench structure.
  • the capacitor structure may be a capacitor itself or a structure part constituting a part of the capacitor.
  • the lower electrode 50, the capacitor insulating film 9, The capacitor structure 10 is shown as comprising.
  • the lower electrode 50 and the wafer 3 are shown as being separated from each other by the molding film 1. However, if necessary, the lower electrode 50 and the wafer 3 are electrically connected at the cross section or at different positions in the figure.
  • a plug structure or damascene structure may be formed in the molding film 1 to ensure conduction, or the lower electrode 50 may be formed so as to penetrate the molding film 1. Further, the capacitor insulating film 9 may be formed not only on the lower electrode 50 but also on other substrate surfaces.
  • FIG. 6 shows a modification of the capacitor structure of the above embodiment.
  • the bottom 81 and the main part 82 of the lower electrode (cylinder structure) are made of different materials.
  • the bottom 81 is made of Si 3 N 4 and the main part 82 is made of TiN.
  • FIG. 7 shows a modification of the manufacturing example of the above embodiment.
  • a first molding film 1, a second molding film 2, a third molding film 21 and a fourth molding film 31 are sequentially formed on the silicon wafer 3.
  • the first molding film 1 is an etching stopper film when the cylinder hole is opened
  • the second molding film 2 is a film having an etching rate ratio in an anisotropic dry etching process.
  • Examples of the first molded film 1 include a nitride film formed by an LP-CVD process.
  • the second molded film 2, the third molded film 21, and the fourth molded film 31 have a combination of films that do not have an etching rate ratio by anisotropic dry etching and can obtain an etching rate ratio by isotropic etching. Further, it is preferable to form the second molding film 2, the third molding film 21, and the fourth molding film 31 with a film that can be removed at once with the same wet etching solution at the time of capacitor formation.
  • the etching rate ratio in the isotropic etching is such that the second molding film 2 and the fourth molding film 31 have the same etching rate, and the third molding film 21 has the second molding film 2 and the fourth molding film 21. It is preferable that the film has a larger etching rate than that of the molded film 31.
  • the second molding film 2 and the fourth molding film 31 may be the same film or different films. Further, although not shown, a protective film may be provided.
  • the silicon wafer 3 is greatly simplified and shown as a single layer, but as described above, a predetermined circuit structure is usually formed here. Further, in FIG. 7, although not particularly shown with hatching, a cross section of each member is shown, and in FIG. 8, a flat cross-sectional view is shown with hatching.
  • Electrode protective film 7 is a molded film having a sufficient etching rate ratio with respect to the etching solution used for removing the second molded film 2, the third molded film 21, and the fourth molded film 31 at the time of capacitor formation.
  • the film can be formed uniformly over the entire recess Ka, and the recess 7 formed in the middle of the recess Ka can be completely embedded.
  • examples thereof include a nitride film using an ALD (Atomic Layer Deposition) method and a tantalum pentoxide (Ta 2 O 5 ) film.
  • the lower electrode (cylinder wall) 50 of the capacitor having the cylinder hole Kc is formed.
  • the capacitor insulating film 9 is formed, and then the plate electrode (upper electrode) (not shown) is sequentially formed to form the capacitor structure.
  • the capacitor structure may be a capacitor itself or a structure part constituting a part of the capacitor.
  • the etching solution in the present invention is characterized by containing a quaternary ammonium hydroxide at a specific concentration. Specifically, it is essential to contain at 7 mass% or more and 25 mass% or less, and it is preferable that it is 9 mass% or more. By setting it to this lower limit value or more, extremely effective etching force can be exhibited in high temperature etching described later.
  • the upper limit is not particularly limited, but if this amount is too large, the increase in the etching effect reaches its peak, or on the contrary, it decreases, and it is preferable to limit it to an appropriate amount.
  • the quaternary ammonium hydroxide is preferably 18% by mass or less, and more preferably 15% by mass or less.
  • the etching solution according to the present invention is preferably prepared and etched in a form that prevents carbon dioxide from being mixed with an inert gas or the like. This is for the purpose of preventing this because the pH in the liquid becomes acidic due to the mixing of carbon dioxide and the etching is lowered.
  • the CO 2 concentration in the liquid is preferably suppressed to 1 ppm (mass basis) or less, and more preferably 0.1 ppm or less. Although there is no particular lower limit value for the CO 2 concentration, it is practical that it is 0.001 ppm or more in consideration of inevitable contamination.
  • the tetraalkylammonium hydroxide is preferable. Specifically, tetramethylammonium hydroxide (TMAH), tetraethylammonium hydroxide (TEAH), benzyltrimethylammonium hydroxide, ethyltrimethylammonium hydroxide, 2-hydroxyethyltrimethylammonium hydroxide, benzyltriethyl Examples thereof include ammonium hydroxide, hexadecyltrimethylammonium hydroxide, tetrabutylammonium hydroxide, tetrahexylammonium hydroxide, and tetrapropylammonium hydroxide.
  • TMAH tetramethylammonium hydroxide
  • TEAH tetraethylammonium hydroxide
  • benzyltrimethylammonium hydroxide ethyltrimethylammonium hydroxide
  • 2-hydroxyethyltrimethylammonium hydroxide
  • a tetraalkylammonium hydroxide having 3 or more methyl groups and / or ethyl groups is more preferred. Most preferred is tetramethylammonium hydroxide or ethyltrimethylammonium hydroxide.
  • quaternary ammonium hydroxides may be used in combination of a plurality of types, it is preferable to use only one type.
  • a treatment liquid having a simple configuration can be obtained and a sharp etching effect can be obtained.
  • the component of the treatment liquid is simpler, and it is preferable not to use two or more kinds of quaternary ammonium hydroxides or other additives as described above, and it is preferable to use one kind of quaternary ammonium.
  • a substantially binary system of hydroxide and water, or a substantially ternary system of TMAH, one kind of quaternary ammonium hydroxide and a metal concealing material is preferable.
  • the etching solution according to the present invention may contain other components as long as the effects of the present invention are not impaired. For example, it is impossible to prevent inevitable impurities (organic salts, inorganic salts, etc.) of about 1 ppm. However, as shown in the reference example, even if there is activity as a chemical solution, it is preferable not to include a component that shortens its life. Specifically, the hydroxylamine content is preferably suppressed to 1 ppm or less, and more preferably not contained at all.
  • a quaternary ammonium hydroxide solution (chemical solution) is heated to 80 ° C. or higher and applied to a polycrystalline silicon film or an amorphous silicon film (hereinafter sometimes simply referred to as “silicon film”).
  • the application temperature is preferably 82 ° C. or higher, more preferably 85 ° C. or higher, and particularly preferably 90 ° C. or higher. By increasing this temperature, the etching rate can be improved.
  • this temperature refers to the temperature of the supply tank at the time of applying etching liquid unless there is particular notice.
  • the temperature of the etching solution in the tank depends on the conditions measured in the examples described below unless otherwise specified.
  • the heating temperature in the chemical liquid heating tank and / or in-line is set to the specific temperature, and this is discharged and brought into contact with the silicon film.
  • the etching of the amorphous silicon film it is preferable to omit the pretreatment for removing the oxide film with a hydrofluoric acid aqueous solution or the like, and the temperature of the chemical solution in the tank and / or in-line or the etching bath temperature is set. It is preferable to set it at 82 ° C. or higher.
  • the temperature on the wafer is set to a higher temperature range. That is, the temperature on the wafer is preferably 80 ° C. or higher, more preferably 82 ° C. or higher, and particularly preferably 85 ° C. or higher. Although there is no upper limit in particular, it is preferable that it is 99 degrees C or less, and it is especially preferable that it is 95 degrees C or less.
  • the etching chamber may be heated or the wafer may be heated. Note that the temperature on the wafer depends on the conditions measured in the examples described below unless otherwise specified.
  • FIG. 9 is an apparatus configuration diagram showing an example of a single wafer apparatus that can be suitably used in the present invention.
  • the removal process of the present embodiment will be described with reference to the same drawing.
  • the prepared etching liquid liquid composition
  • the discharge port 13 is supplied from the supply unit A, and then transferred to the discharge port 13 through the flow path fc. ing. Thereafter, the removing agent is sprayed from the discharge port 13 and applied to the upper surface of the semiconductor substrate S in the reaction vessel 11.
  • a flow path fd indicates a return path for reusing the chemical solution.
  • the semiconductor substrate S is on the turntable 12 and is rotated together with the turntable by the rotation drive unit M.
  • the heated chemical supply line format is not particularly limited, but preferred examples are described below.
  • Example of chemical supply line 1) a) Chemical storage tank-> b) Heating tank-> c) Inline heating-> d) Discharge to wafer-> a) or b) 2) a) Chemical solution tank-> b) Heating tank-> d) Wafer 3) a) Chemical tank ⁇ c) In-line heating ⁇ d) Discharge onto wafer ⁇ a) 4) a) Chemical tank ⁇ b) Heating tank ⁇ e) Etching bath (circulation heating) 5) a) Chemical tank ⁇ e) Etching bath (circulation heating) 6) b) Heating tank ⁇ d) Discharge to wafer ⁇ b) 7) b) Heating tank ⁇ c) Inline heating ⁇ d) Discharge to wafer ⁇ b) 8) b) Heating tank ⁇ e) Etching bath (circulation) There are usage methods such as heating.
  • the chemical solution used in the method of the present invention can be circulated and reused.
  • it is a method of circulating and reusing rather than pouring (no reuse). Circulation can be performed for 1 hour or more after heating, and repeated etching can be performed.
  • etching rate deteriorates.
  • there is no upper limit time for circulating reheating replacement within one week is preferable because the etching rate deteriorates.
  • Within 3 days is more preferable, and it is particularly preferable to replace with a new solution every day.
  • medical solution has the property to absorb a carbon dioxide, it is preferable to use it as a sealed system as much as possible, or to use it, flowing nitrogen. Nitrogen flow is more preferred.
  • the measurement position of the heating temperature of the chemical solution may be appropriately determined in relation to the line configuration or the wafer, but typically may be managed based on the tank temperature. If measurement and management are possible, such as when severer conditions are required, the temperature may be defined by the wafer surface temperature.
  • the manufacturing method of the present invention it is preferable to carry out the etching after the step of cleaning the semiconductor substrate with ultrapure water, the step of removing the silicon oxide film, and the step of cleaning the semiconductor substrate with ultrapure water again.
  • an effect of reducing defects can be expected.
  • after the silicon oxide film removing step it is also preferable from the same viewpoint to perform water washing with warmed ultrapure water (for example, 50 to 80 ° C.).
  • warmed ultrapure water for example, 50 to 80 ° C.
  • the ultrapure water is preferably nitrogen-substituted ultrapure water.
  • the etching is preferably performed by any one of the following processes A and B as described above.
  • A The aqueous solution at the specific temperature is discharged in the heating tank and / or in-line to bring the solution into contact with the silicon film.
  • B The aqueous solution in the bath is set to the specific temperature, and the silicon film is immersed in the aqueous solution and brought into contact therewith.
  • a process it is preferable to perform etching at a semiconductor substrate rotation speed of 1000 rpm or more.
  • the chemical solution used in the present invention may contain additives other than quaternary ammonium hydroxide.
  • metal masking agents for example, metal masking agents, etching accelerators, etching inhibitors for members other than silicon, and the like can be mentioned.
  • a metal masking agent for example, metal masking agent, etching accelerators, etching inhibitors for members other than silicon, and the like can be mentioned.
  • a metal masking agent it is preferable to add a metal masking agent.
  • Complexane is preferable.
  • Aminopolycarboxylic acids are more preferable, and EDTA (ethylenediaminetetraacetic acid), DTPA (diethylenetriaminepentaacetic acid), and CyDTA (cyclohexanediaminetetraacetic acid) are more preferable.
  • the addition amount is preferably 0.00001 to 1% by mass, more preferably 0.0001 to 0.1% by mass.
  • the method of increasing the solubility varies depending on the material, and salt (sodium chloride) and the like slightly increase the solubility, but alum (potassium aluminum sulfate) and the like rapidly increase in accordance with the temperature.
  • the solubility of polycrystalline silicon and amorphous silicon used in the present invention is substantially the same, and the solubility increases rapidly as the temperature rises.
  • polycrystalline silicon generally has a higher dissolution rate in an alkaline solution.
  • a liquid containing a specific agent or a liquid containing a combination means a liquid composition containing the agent, and each agent or a liquid containing the agent is mixed before use.
  • the meaning as a kit is included.
  • the silicon etching solution of the present invention is alkaline and is preferably adjusted to pH 11 or higher. This adjustment can be performed by adjusting the amount of the alkali compound and other additives. However, as long as the effects of the present invention are not impaired, other pH adjusting agents may be used to adjust the pH within the above range.
  • the pH of the silicon etching solution is preferably 12 or more, and more preferably 13 or more. When this pH is equal to or higher than the lower limit, a sufficient etching rate can be obtained. There is no particular upper limit to the pH, but it is practical that it is 14 or less. In the present invention, unless otherwise specified, pH is a value measured at room temperature (25 ° C.) with F-51 (trade name) manufactured by HORIBA.
  • the etching solution of the present embodiment is preferably an aqueous liquid composition (aqueous solution) using an aqueous medium as a medium.
  • An aqueous medium refers to an aqueous solution in which water and a water-soluble solute are dissolved.
  • the solute include alcohols and salts of inorganic compounds.
  • the aqueous composition or aqueous solution means that water is the main medium.
  • the majority of the medium other than the solid content is preferably water, more preferably 80% by mass or more, and 85% by mass. The above is particularly preferable.
  • various impurities are reduced as much as possible for the etching liquid of this embodiment for the semiconductor use. Impurities that are preferably reduced include metals and various particles.
  • the etching solution of the present invention can be stored, transported and used by being filled in an arbitrary container as long as corrosion resistance or the like is not a problem.
  • a container having a high cleanliness and a low impurity elution is preferable.
  • the containers that can be used include, but are not limited to, “Clean Bottle” series manufactured by Aicero Chemical Co., Ltd., “Pure Bottle” manufactured by Kodama Resin Co., Ltd., and the like.
  • the surface treatment method is not limited as long as the formed oxide film can be removed.
  • the surface treatment may be performed with an acidic aqueous solution containing fluorine atoms.
  • the acidic aqueous solution containing fluorine atoms is preferably hydrofluoric acid, and the content of hydrofluoric acid is about 0.1 to about 5 mass% with respect to the total mass of the liquid of the present embodiment. It is preferably 0.5 to 1.5% by mass.
  • semiconductor substrate is used to include not only a wafer but also the entire substrate structure having a circuit structure formed thereon.
  • a semiconductor substrate member refers to the member which comprises the semiconductor substrate defined above, and may consist of one material or may consist of several materials.
  • a processed semiconductor substrate is sometimes referred to as a semiconductor substrate product, and is further distinguished as necessary, and a chip that has been processed and diced out and processed product thereof is referred to as a semiconductor element. That is, in a broad sense, a semiconductor element belongs to a semiconductor substrate product.
  • any material can be etched by applying the etching solution of the present embodiment, but examples of a substrate material used for manufacturing a general capacitor include polycrystalline silicon and amorphous silicon.
  • a Ti compound such as titanium nitride (TiN) can be cited as an electrode material that forms the core of the capacitor structure (however, the present invention is not limited to the electrode material and may be an etching form that leaves a part of the substrate constituent member containing TiN. Good.) That is, it is preferable that the etching solution of the present embodiment has a large ratio (ERs / ERe) between the etching rate (ERs) of the substrate material and the etching rate (ERe) of the constituent member such as the electrode material.
  • the specific ratio value is not particularly limited because it depends on the type and structure of the material, but ERs / ERe is preferably 100 or more, more preferably 200 or more. Although there is no particular upper limit, it is practical that the upper limit is 10,000 or less.
  • using an etchant to etch a silicon substrate is referred to as “application”, but the embodiment is not particularly limited.
  • the etching may be performed by being immersed in a batch type, or may be performed by discharging a single wafer type.
  • Ti compound is the meaning containing Ti itself and the compound containing this.
  • TiN and further a composite compound of Ti, N, and C can be used. Of these, TiN is preferable.
  • the shape and dimensions of the capacitor structure to be processed are not particularly limited. However, if the cylinder structure as described above is used, the etching liquid of this embodiment is particularly high when the aspect ratio of the cylinder hole is 5 or more. The effect is utilized and preferable. From the same viewpoint, the aspect ratio is preferably 10 or more, more preferably 15 or more, and even more preferably 20 or more. Although there is no upper limit, it is practical that the aspect ratio is 100 or less. Although the opening diameter d c of the cylinder bore is not particularly limited, is effective exerted in this embodiment, in consideration of the miniaturization of the recent capacitor structure, it is preferable in the 20 ⁇ 80 nm.
  • the trench or its structure is a concept including a cylinder structure, and is not particularly limited as long as it has a concave shape in a specific cross section, and not only a groove shape but also a hole shape. It may be the shape, conversely, a large number of needle-like structures protruding around it.
  • the cylinder hole Kc corresponds to a hole-shaped trench structure, in which the concave portion Kd is a trench structure formed by a large number of needle-shaped structure portions protruding therefrom.
  • the cylinder bore Kc is a value obtained by dividing the depth h 2 a width d c of the concave portion.
  • the aspect ratio of the concave portion Kd that protrudes around the needle-like structure portion is, for example, a value obtained by dividing the depth h 1 by the width d d of the concave portion.
  • the ratio (Rc / Re) between the etching rate Re at the end and the etching rate Rc at the center is preferably 0.7 to 1.5, and preferably 0.85 to 1. More preferably, it is 15. This is preferable because it contributes to the realization of both high manufacturing quality and high manufacturing efficiency of capacitor manufacturing that are recently required. Furthermore, from the above viewpoint, in the present invention, it is preferable to perform etching on the polycrystalline silicon film or the amorphous silicon film while leaving at least the capacitor constituting member containing TiN on the wall surface of the uneven structure.
  • the components, other than TiN, HfOx, SiN, may contain SiO 2 and the like.
  • TiN typically forms an electrode film.
  • a semiconductor substrate having a substantially flat surface having the polycrystalline silicon film or the amorphous silicon film is prepared, and the etching solution is applied to a surface of the semiconductor substrate, and the polycrystalline silicon film or the amorphous silicon film is formed.
  • the removed portion be a concave portion and the convex portion left in the substrate be a capacitor.
  • the TiN film remains on the wall surface of the recess. That is, according to the etching solution of the preferred embodiment of the present invention, if necessary, it can be applied to a capacitor structure including an electrode having a cylinder structure.
  • the polycrystalline silicon film or the amorphous silicon film (including the outside) can be selectively removed.
  • a multilayer film structure including the silicon film is formed, and irregularities are formed on the semiconductor substrate, Forming a conductive film on at least the upper surface of the irregular surface and the wall surface of the recess; Providing a buried film on the conductive film and filling the recess with the buried film; Removing the conductive film portion applied to the upper surface and a part of the embedded film to expose the silicon film of the semiconductor substrate, and In the silicon film etching step, the etching solution is applied to the semiconductor substrate to remove the exposed silicon film and the embedded film while leaving the conductive film on the wall surface of the recess.
  • a semiconductor substrate having a substantially flat surface is prepared, the etching solution is applied to the surface of the semiconductor substrate, the silicon film and the embedded film are removed, and the removed portion Is a concave portion, and the convex portion including the conductive film left in the substrate is a capacitor electrode.
  • etching solution was prepared by containing the components shown in Table 1 below and the composition (mass%) shown in the following prescription.
  • Test wafer A polycrystalline silicon wafer having a thickness of 1000 nm formed on a single crystal ⁇ 100> silicon was prepared.
  • a 0.5% hydrofluoric acid solution 23 ° C., 2 L / min, 500 rpm
  • a single wafer type apparatus manufactured by SPS-Europe BV, POLOS (trade name)
  • Pretreatment was performed for 1 minute, and the substrate was sufficiently washed with pure water (23 ° C., 2 L / min, 500 rpm, 30 seconds). After rotating at 2000 rpm for 30 seconds to completely remove water, etching was performed under the following conditions to perform an evaluation test.
  • a wafer having a diameter of 300 mm was used, and the average etching rate (Ave) was evaluated by ellipsometry (a film thickness measuring method using a spectroscopic ellipsometer). In the measurement, five points were equally set from the center to the edge of the wafer, and evaluation was made based on the results of these five points. Next, after etching the five wafers with the same chemical solution, the collected liquid was put back into the tank and the etching test was performed again. The number of defects on the wafer surface was counted with an optical microscope. The number of defects existing in an area of 1 cm ⁇ 1 cm square (number of remaining portions of residue) is shown in the table. The configuration of the single-mode etching apparatus was as shown in FIG.
  • thermometer IT-550F (trade name) manufactured by HORIBA, Ltd.
  • thermometer was directed onto the wafer surface 2 cm outside from the wafer center, and the temperature was measured while flowing a chemical solution.
  • the temperature was digitally output from the radiation thermometer and recorded continuously with a personal computer. Among these, the value obtained by averaging the temperature for 10 seconds at which the temperature was stabilized was defined as the temperature on the wafer.
  • the silicon etching method of the present invention As shown in the above table, according to the silicon etching method of the present invention, a sufficient etching rate was realized for polycrystalline silicon. Moreover, the etching process can be performed without any unevenness in the wafer surface. Furthermore, it was confirmed that the silicon etching solution of the present invention caused very little damage to each film on TiN which is a constituent member such as an electrode material of the element. On the other hand, in the comparative example, the etching rate was low. In recent years, a short time (1 to 2 minutes) treatment of a thick film has been desired, but it was not suitable for the treatment.
  • Example 2 and Comparative Example 2 Amorphous silicon Evaluation was made in exactly the same manner except that the polycrystalline silicon in Example 1 was changed to amorphous silicon.
  • Example 3 Comparative Example 3> Amorphous silicon, no pretreatment Evaluation was performed in the same manner except that the pretreatment of hydrofluoric acid in Example 2 was omitted.
  • a high etching rate was realized for amorphous silicon even if the pretreatment for removing the oxide film was omitted. With this speed, it is possible to perform processing in a shorter total time than the total time in which the pretreatment is performed and the etching treatment is performed.
  • Example 4 Metal ion + metal concealing agent
  • Teflon (registered trademark) bath 0.001% by mass of Ti ions (added TiCl 3 ), Fe ions of 0.1%.
  • 001 wt% was added to a (the FeCl 3 added).
  • Teflon (registered trademark) lid After placing a Teflon (registered trademark) lid on the bath, heating was continued at 90 ° C. for 1 week while circulating the liquid. The evaporated water was replenished as needed to keep the liquid volume constant.
  • the same evaluation as Example 2 was performed using the liquid. Furthermore, the number of defects in a wafer 1 cm ⁇ 1 cm square was evaluated by observation with an optical microscope.
  • the defect means a defect formed on the wafer surface, and specifically includes residues, scratches, corrosion, particles, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Weting (AREA)
  • Semiconductor Memories (AREA)

Abstract

　４級アルキルアンモニウム水酸化物を７質量％以上２５質量％以下含む水溶液を準備する工程と、多結晶シリコン膜またはアモルファスシリコン膜からなるシリコン膜を有する半導体基板を準備する工程と、前記半導体基板に前記水溶液を８０℃以上に加熱して適用し、前記シリコン膜の少なくとも一部をエッチングする工程とを有する半導体基板製品の製造方法。アモルファスシリコン又は多結晶シリコン膜のエッチングを、半導体素子の性能劣化が懸念されるアルカリ金属を必須成分に含むエッチング液によらずに、高速に行うことができる。

Description

半導体基板製品の製造方法及びこれに利用されるエッチング方法
　本発明は、半導体基板製品の製造方法及びこれに利用されるエッチング方法に関する。
　従来、ＤＲＡＭのキャパシタ構造としてコンケーブ型が採用されてきた。この構造では、シリンダ孔内に下部電極膜を形成し、その内側面のみを電極として機能させる。これによれば、確かにキャパシタの占める面積を小さくすることができるが、シリンダ孔の径も必然的に縮小する。一方でＤＲＡＭのデバイス動作に必要な容量は確保しなければならない。この両者を満たすため、シリンダ孔の深さは益々深くなり、その微細加工技術面での対応が難しくなってきている。
　キャパシタ構造のアスペクト比を抑える努力もなされているものの、微細なシリンダ構造やその孔を精度良く加工して形成することは、それ自体容易ではない。通常、この加工はウエットエッチングによって行われている。すなわち、エッチング液により、ナノメートル～サブマイクロメートルサイズで深さのあるシリンダ壁をもつ筒状構造を半導体基板に残すよう、その内外の部材を除去しなければならない。特にシリンダ孔内もしくはシリンダ構造間の部材の除去は、包囲された空間から材料をえぐり取るように除去しなければならず、ウエットエッチングにより行う加工として困難を伴う。
特開２００６－３５１８１３号公報 特開２００６－０５４３６３号公報
　単結晶のシリコンに対するエッチング液としてアルカリ化合物を主成分とするものを提案した例はある（特許文献１、２等参照）。しかし、多結晶シリコン膜またはアモルファスシリコン膜の除去性に関する研究例はあまりなく、新たな研究開発が望まれた。
　特に近年半導体デバイスの構造に関する一層の効率化の要請を受け、エッチングについても高速化が欠かせない課題となっている。アルカリ性を高め、ＫＯＨなどのアルカリ金属水酸化物の溶液を用いることが考えられる。これにより高速エッチングは達成されるが、アルカリ金属は半導体素子の性能を劣化させる懸念があり、できればその製造材料としての使用を避けたい。上記のように未明の点の多い多結晶シリコンまたはアモルファスシリコンのエッチングに関する状況に鑑み、アルカリ金属を必須の成分として含むことなく、極力シンプルな構成で達成された、高速かつ的確な（ディフェクトを抑えた）エッチングを利用する半導体基板製品の製造方法及びそのエッチング方法の提供を目的とする。
　上記の課題は以下の手段により解決された。
〔１〕４級アルキルアンモニウム水酸化物を７質量％以上２５質量％以下含む水溶液を準備する工程と、
　多結晶シリコン膜またはアモルファスシリコン膜からなるシリコン膜を有する半導体基板を準備する工程と、
　半導体基板に水溶液を８０℃以上に加熱して適用し、シリコン膜の少なくとも一部をエッチングする工程とを有する半導体基板製品の製造方法。
〔２〕水溶液の温度を９０℃以上とする〔１〕に記載の半導体製品の製造方法。
〔３〕半導体基板がＴｉ化合物を含み、Ｔｉ化合物に対して、シリコン膜部分を選択的にエッチングする〔１〕または〔２〕に記載の半導体基板製品の製造方法。
〔４〕水溶液が４級アルキルアンモニウム水酸化物を１種のみ含む〔１〕～〔３〕のいずれか１項に記載の半導体基板製品の製造方法。
〔５〕酸化膜の除去処理が施されていない多結晶シリコン膜またはアモルファスシリコン膜からなるシリコン膜に水溶液を適用する〔１〕～〔４〕のいずれか１項に記載の半導体基板製品の製造方法。
〔６〕シリコン膜の一部または全てを除去することにより、キャパシタとなる凹凸形状を形成する〔１〕～〔５〕のいずれか１項に記載の半導体基板製品の製造方法。
〔７〕シリコン膜に対する水溶液の適用を不活性雰囲気下で行う〔１〕～〔６〕のいずれか１項に記載の半導体基板製品の製造方法。
〔８〕凹凸形状として、アスペクト比（深さ／開口幅）１５～１００のシリンダ構造を形成する〔６〕又は〔７〕に記載の半導体基板製品の製造方法。
〔９〕４級アルキルアンモニウム水酸化物がメチル基またはエチル基を３個以上含む化合物である〔１〕～〔８〕のいずれか１項に記載の半導体基板製品の製造方法。
〔１０〕金属隠蔽剤を０．０００１～０．１質量％含有することを特徴とする〔１〕～〔９〕のいずれか１項に記載の半導体基板製品の製造方法。
〔１１〕超純水による半導体基板の洗浄工程、シリコン酸化膜の除去工程、再度の超純水による半導体基板の水洗浄工程の後、上記エッチングを実施する〔１〕～〔１０〕のいずれか１項に記載の半導体基板製品の製造方法。
〔１２〕シリコン酸化膜除去工程の後、加温した超純水で水洗浄する〔１１〕に記載の半導体基板製品の製造方法。
〔１３〕再度の超純水による洗浄工程の後、ウェハをプレヒートし、次いでエッチングを施す〔１１〕または〔１２〕に記載の半導体基板製品の製造方法。
〔１４〕洗浄工程に窒素置換した超純水を使用する〔１１〕～〔１３〕のいずれか１項に記載の半導体基板製品の製造方法。
〔１５〕水溶液のシリコン膜への適用を下記Ａ及びＢのいずれかのプロセスで行う〔１〕～〔１４〕のいずれか１項に記載の半導体基板製品の製造方法。
〔Ａ：加熱タンク内および／またはインラインで特定温度の水溶液を吐出して溶液をシリコン膜に接触させる。〕
〔Ｂ：浴槽内の水溶液を特定温度とし、シリコン膜を水溶液に浸漬させて接触させる。〕
〔１６〕Ａプロセスにおいて、半導体基板の回転数１０００ｒｐｍ以上でエッチングする〔１５〕に記載の半導体基板製品の製造方法。
〔１７〕Ａプロセスにおいて、薬液ノズルを２０往復／分以上、半導体基板の中心から２ｃｍ以上平行移動させながらエッチングする〔１６〕に記載の半導体基板製品の製造方法。
〔１８〕水溶液の温度をタンク温度またはウェハ表面温度で管理する〔１〕～〔１７〕のいずれか１項に記載の半導体基板製品の製造方法。
〔１９〕水溶液における４級アルキルアンモニウム水酸化物の濃度を１８質量％以下とする〔１〕～〔１８〕のいずれか１項に記載の半導体基板製品の製造方法。
〔２０〕シリコン膜のエッチングレート（ＥＲｓ）とチタン化合物のエッチングレート（ＥＲｅ）との比率（ＥＲｓ／ＥＲｅ）を１００以上とする〔１〕～〔１９〕のいずれか１項に記載の半導体基板製品の製造方法。
〔２１〕半導体基板を準備する工程において、シリコン膜を含む多層膜構造を形成し、かつ半導体基板に凹凸を形成しておき、その後、
　凹凸表面の少なくとも上面と凹部壁面とに導電膜を形成する工程と、
　導電膜上に埋設膜を付与して凹部を埋設膜で充填する工程と、
　上面に付与された導電膜部分および埋設膜の一部を除去して、半導体基板のシリコン膜を露出させる工程とを有し、次いで、
　シリコン膜のエッチング工程において、半導体基板に水溶液を付与して、凹部壁面の導電膜は残しつつ、露出したシリコン膜と埋設膜とを除去する〔１〕～〔２０〕のいずれか１項に記載の半導体基板製品の製造方法。
〔２２〕４級アルキルアンモニウム水酸化物を７質量％以上２５質量％以下含む水溶液を準備する工程と、水溶液を温度８０℃以上に加熱し、多結晶シリコン膜またはアモルファスシリコン膜に適用して、膜の少なくとも一部を除去する工程とを含むエッチング方法。
〔２３〕前記水溶液は実質的にヒドロキシルアミン（ＨＡ）を含まない〔１〕～〔２２〕のいずれか１項に記載の方法。
　本発明の半導体基板製品の製造方法及びエッチング方法によれば、アモルファスシリコン又は多結晶シリコン膜のエッチングを、半導体素子の性能劣化が懸念されるアルカリ金属を必須成分に含むエッチング液によらずに、高速かつ的確に、また必要により液ライフを長期化して行うことができる。また、上記の高品位を実現する高速エッチングを極めてシンプルな構成で達成することができ、とりわけ凹凸形状を有するキャパシタ構造の形成に適合するという利点を有する。
　本発明の上記及び他の特徴及び利点は、下記の記載および添付の図面からより明らかになるであろう。
実施例・比較例で用いられたエッチング液の特定成分の濃度によるエッチング速度の変化を示したグラフである。 本発明に適用されるキャパシタ構造の作製工程例を模式的に示す断面図である。 本発明に適用されるキャパシタ構造の作製工程例を模式的に示す断面図である（図２のつづき）。 本発明に適用されるキャパシタ構造の作製工程例を模式的に示す断面図であ（図３のつづき）。 本発明に適用されるキャパシタ構造の作製工程例を模式的に示す断面図である（図４のつづき）。 本発明に適用されるキャパシタ構造の別の例を模式的に示す断面図である。 本発明に適用されるキャパシタ構造の別の作製工程例を模式的に示す断面図である。 図７に示したＶＩＩ－ＶＩＩ線矢視断面の断面図である。 本発明の好ましい実施形態に係る除去装置の一部を示す装置構成図である。
［キャパシタ構造の形成］
　まず、本発明に係るエッチング液について説明する前に、本発明において好適に採用することができるキャパシタ構造の製造例について添付の図面に基づき説明する。なお、下記詳細な説明では本発明のエッチング方法の好ましい適用対象であるキャパシタ構造の形成について主に説明するが、本発明がこれに限定して解釈されるものではない。
（工程ａ）
　本実施形態の製造例においては、シリコンウエハ３の上に第１の成形膜１と第２の成形膜２が形成されている。第１の成形膜１はシリンダ孔の開孔時のエッチングストッパー膜であり、第２の成形膜２と異方性ドライエッチングプロセスでエッチングレート比を有する膜である。第１の成形膜１としては、例えばＬＰ－ＣＶＤ（Ｌｏｗ－Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）プロセスで形成した窒化膜等が挙げられる。一方、本実施形態において、第２の成形膜２には多結晶シリコンもしくはアモルファスシリコンの膜が採用されている。さらに図示していないが保護膜を設けてもよい。
　なお、シリコンウエハ３は大幅に簡略化して単層のものとして示しているが、通常はここに所定の回路構造が形成されている。たとえば、分離絶縁膜、ゲート酸化膜、ゲート電極、拡散層領域、ポリシリコンプラグ、酸化シリコン膜、窒化シリコン膜、ビット線、金属プラグ、窒化膜、プラズマ酸化膜、ＢＰＳＧ膜などを用いたものが挙げられる（例えば前記特許文献１参照）。また、図２～６においては、特にハッチングを付して示していないが、各部材の断面を示している。
（工程ｂ）
　次に、フォトリソグラフィー工程を用いてフォトレジスト４をパターンニングした後、異方性ドライエッチングにて開孔する（凹部Ｋａ）。このときのフォトレジスト４及びドライエッチングの手法については、この種の製品に適用される通常の物あるいは方法を適用すればよい。
（工程ｃ）、（工程ｄ）
　さらに、開孔後に凹部Ｋａの壁面Ｗａと成形膜（シリコン膜）２の上面Ｗｂに沿って、ＴｉＮからなる導電膜５及び導電膜５を保護するための埋設膜６（例えば多結晶シリコンもしくはアモルファスシリコンの膜）を順次成膜する。このとき中間的に（導電膜５形成後に）形成される凹部をＫｂとして示している。
（工程ｅ）（工程ｆ）
　埋設膜６の成膜後はＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）にてウエハ表面の埋設膜６及び導電膜５（図３，３）の一部を除去し、エッチバックラインＥまで露出させる。ここで、第２の成形膜２及び埋設膜６をウエットエッチングにより除去する。本発明においてはこの工程が重要であり、後述する本発明に係るエッチング液が高い効果を発揮する。この工程を経て、シリンダ孔Ｋｃを有するキャパシタの下部電極（シリンダ壁）５０（図４）が形成される。シリンダ孔壁の深さｈ２は特に限定されないが、この種のデバイスの通常の構造を考慮すると、５００～２０００ｎｍであることが実際的である。なお、本発明のエッチング液は上記のようにエッチバック等により平滑にされた面に適用することが好ましく、そこから埋設膜を除去して、トレンチ構造を形成することが好ましい。
（工程ｇ）
　上記のようにして形成したキャパシタの下部電極５０形成後に、容量絶縁膜９を形成し、次いでプレート電極（上部電極）（図示せず）の形成を順次行うことでキャパシタ構造１０が形成できる。なお、本明細書においてキャパシタ構造とは、キャパシタそのものであっても、キャパシタの一部を構成する構造部であってもよく、図５に示した例では、下部電極５０と容量絶縁膜９とから構成されるものとしてキャパシタ構造１０を示している。なお、図示したものでは下部電極５０とウエハ３とを成形膜１で隔てた構成として示しているが、必要により同図の断面もしくは別の位置で両者が電気的に接続された構成であるものとして解してよい。例えば、成形膜１の部分にプラグ構造やダマシン構造を形成して導通を確保する構造であったり、下部電極５０を成形膜１を貫通する形で形成したものであったりしてもよい。また、容量絶縁膜９は下部電極５０のみではなく、その他の基板表面に形成されていてもよい。
　図６は上記実施形態のキャパシタ構造の変形例を示している。この例では下部電極（シリンダ構造）の底部８１と主要部８２とは別の材料で構成されている。例えば、底部８１をＳｉ３Ｎ４で構成し、主要部８２をＴｉＮで構成する例が挙げられる。
（工程ａ’）
　図７は上記実施形態の製造例の変形例を示している。シリコンウエハ３の上に第１の成形膜１と第２の成形膜２と第３の成形膜２１と第４の成形膜３１とが順に形成されている。第１の成形膜１はシリンダ孔の開孔時のエッチングストッパー膜であり、第２の成形膜２は異方性ドライエッチングプロセスでエッチングレート比を有する膜である。第１の成形膜１としては、たとえばＬＰ－ＣＶＤプロセスで形成した窒化膜等が挙げられる。第２の成形膜２と第３の成形膜２１と第４の成形膜３１は、異方性ドライエッチングでのエッチングレート比がなく、等方性エッチングにてエッチングレート比の得られる膜の組み合わせが好ましく、さらにキャパシタ形成時に第２の成形膜２と第３の成形膜２１と第４の成形膜３１を同じウエットエッチング液で一度に除去できる膜で形成することが好ましい。
　等方性エッチングでのエッチングレート比は、第２の成形膜２と第４の成形膜３１とが同等のエッチングレートを有し、第３の成形膜２１は第２の成形膜２及び第４の成形膜３１に比べて大きいエッチングレートを有する膜であることが好ましい。さらに第２の成形膜２と第４の成形膜３１とは同じ膜を適用しても異なる膜を適用してもよい。さらに図示していないが、保護膜を設けてもよい。なお、シリコンウエハ３は大幅に簡略化して単層のものとして示しているが、上述のとおり通常はここに所定の回路構造が形成されている。また、図７においては、特にハッチングを付して示していないが、各部材の断面を示しており、図８においてはハッチングを付して平断面図を示している。
（工程ｂ’）
　次に、フォトリソグラフィー工程を用いてフォトレジスト４をパターンニングした後、異方性ドライエッチングにて開孔する（凹部Ｋａ）。このときのフォトレジスト４及びドライエッチングの手法については、この種の製品に適用される通常の物あるいは方法を適用すればよい。
　開孔後に等方性エッチングを行い、第３の成形膜２１の部分に凹部Ｖａを形成した後、電極保護膜７を成長させる。電極保護膜７はキャパシタ形成時の第２の成形膜２と第３の成形膜２１と第４の成形膜３１の除去に用いるエッチング液に対して十分なエッチングレート比を有する成形膜であることが好ましく、さらに凹部Ｋａの全体に均一に成膜でき、かつ凹部Ｋａの中腹部に形成した凹部７を完全に埋設できる膜であることが好ましい。たとえば、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いた窒化膜や五酸化タンタル（Ｔａ２Ｏ５）膜等が挙げられる。
　電極保護膜７の成長後、エッチングにより電極保護膜７を除去する。このとき、凹部Ｖａ内の電極保護膜７は除去されずに残る。
（工程ｃ’）
　上記工程（ｃ）～（ｇ）と同様にして、シリンダ孔Ｋｃを有するキャパシタの下部電極（シリンダ壁）５０が形成される。上記の製造例と同様にして、キャパシタの下部電極５０形成後に、容量絶縁膜９を形成し、次いでプレート電極（上部電極）（図示せず）の形成を順次行うことでキャパシタ構造が形成できる。なお、本明細書においてキャパシタ構造とは、キャパシタそのものであっても、キャパシタの一部を構成する構造部であってもよい。
［シリコンエッチング液］
　次に、上記工程ｅにおいて説明したウエットエッチングに極めて効果的に用いることができる本発明におけるシリコンエッチング液の好ましい実施形態について説明する。
　本発明におけるエッチング液は、４級アンモニウム水酸化物を特定濃度で含むことが特徴である。具体的には７質量％以上２５質量％以下で含むことを必須とし、９質量％以上であることが好ましい。この下限値以上とすることで、後述する高温エッチングにおいて極めて効果的なエッチング力を発揮させることができる。
　上限は特に限定されないが、この量が多すぎるとエッチング効果の上昇が頭打ちになるか、あるいはかえってこれが低下するため適量に制限することが好ましい。具体的には４級アンモニウム水酸化物を１８質量％以下とすることが好ましく、１５質量％以下とすることがより好ましい。
　本発明に係るエッチング液は不活性ガスなどにより二酸化炭素の混入を防ぐ形態で、調液及びエッチング処理を行うことが好ましい。これは、二酸化炭素の混入により液中のｐＨが酸性になり、エッチングが低下するためこれを防ぐ目的である。液中のＣＯ２濃度は１ｐｐｍ（質量基準）以下に抑えられていることが好ましく、０．１ｐｐｍ以下に抑えられることがより好ましい。ＣＯ２濃度の下限値は特にないが、不可避的な混入分を考慮すると、０．００１ｐｐｍ以上であることが実際的である。
・４級アンモニウム水酸化物
　４級アンモニウム水酸化物としては、テトラアルキルアンモニウム水酸化物が好ましい。具体的には、テトラメチルアンモニウム水酸化物（ＴＭＡＨ）、テトラエチルアンモニウム水酸化物（ＴＥＡＨ）、ベンジルトリメチルアンモニウム水酸化物、エチルトリメチルアンモニウム水酸化物、２－ヒドロキシエチルトリメチルアンモニウム水酸化物、ベンジルトリエチルアンモニウム水酸化物、ヘキサデシルトリメチルアンモニウム水酸化物、テトラブチルアンモニウム水酸化物、テトラヘキシルアンモニウム水酸化物、テトラプロピルアンモニウム水酸化物、などが挙げられる。
　メチル基及び／またはエチル基を３個以上有するテトラアルキルアンモニウム水酸化物がより好ましい。最も好ましくは、テトラメチルアンモニウム水酸化物、またはエチルトリメチルアンモニウム水酸化物である。
　４級アンモニウム水酸化物は複数の種類を組み合わせて用いてもよいが、一種のみを限定して用いることが好ましい。このように一種のみの４級アンモニウム水酸化物を使用することにより、シンプルな構成の処理液とすることができ、かつ、シャープなエッチング効果を得ることができる。なお、処理液の成分はシンプルなものほど好ましく、上記のように２種以上の４級アンモニウム水酸化物を併用しないことや、他の添加剤を用いないことが好ましく、１種の４級アンモニウム水酸化物と水との実質２元系、あるいはＴＭＡＨと１種の４級アンモニウム水酸化物と金属隠蔽材の実質３元系が好ましい。
　本発明に係るエッチング液は、本発明の効果を損ねない範囲でその他の成分を含有していてもよい。たとえば、１ｐｐｍ程度の不可避不純物（有機塩、無機塩等）を含むことを防げない。ただし、参考例で示すように薬液としての活性はあったとしても、その寿命が短くなる成分は含まれないことが好ましい。具体的には、ヒドロキシルアミンの含有量はあったとしても１ｐｐｍ以下に抑えられていることが好ましく、全く含まれないことがより好ましい。
　［使用方法］
　本発明においては、４級アンモニウム水酸化物の溶液（薬液）を８０℃以上に加熱して多結晶シリコン膜もしくはアモルファスシリコン膜（以下、単に「シリコン膜」ということがある。）に適用する。前記の適用温度は、８２℃以上であることが好ましく、８５℃以上であることがより好ましく、９０℃以上であることが特に好ましい。この温度を高めることで、エッチング速度を向上させることができる。上限は特にないが、水を含む薬液であることを考慮し、その沸点以下であることが好ましく、９９℃以下であることがより好ましく、９５℃以下であることが特に好ましい。なお、この温度は、特に断らない限り、エッチング液を適用する際の供給タンクの温度を指す。なお、タンク内のエッチング液の温度は特に断らない限り、後記実施例で測定した条件によるものとする。
　本発明においては、枚葉式装置を使用する場合、薬液の加熱タンク内及び／またはインラインでの加熱温度前記特定温度とし、これを吐出してシリコン膜に接触させることが好ましい。また、バッチ式の浴槽を使用する場合、エッチングの浴槽温度を前記特定温度とし、そこにシリコン膜を浸漬させてエッチング処理することが好ましい。
　いずれも場合も、アモルファスシリコン膜のエッチングにおいては、フッ酸水溶液等による酸化膜を除去する前処理を省略することが好ましく、タンク内及び／またはインラインでの薬液の温度、またはエッチングの浴槽温度を８２℃以上にすることが好ましい。
　枚葉式洗浄装置の場合、ウェハ上の温度は高ければ高いほどエッチング速度は速くなり好ましいが、７０℃以上であることが好ましく、７５℃以上であることがより好ましい。特に好ましくは８０℃以上である。より高温での処理を考慮するときには、ウェハ上の温度をさらに高い温度範囲とすることが好ましい。つまり、ウェハ上の温度を、８０℃以上とすることが好ましく、８２℃以上とすることがより好ましく、８５℃以上とすることが特に好ましい。上限は特にないが、９９℃以下であることが好ましく、９５℃以下であることが特に好ましい。上記温度範囲とするために、エッチング室内を加温したり、ウェハを加熱したりしてもよい。なお、ウェハ上の温度は、特に断らない限り、後記実施例で測定した条件によるものとする。
　本発明は、エッチング浴槽に薬液を入れ、ウェハを浸漬するバッチ方式より、枚葉式洗浄装置で１枚ずつ処理する方法により適している。
　図９は、本発明に好適に用いられることができる枚葉式装置の例を示した装置構成図である。本実施形態の除去処理について、同図を用いて説明すると、調製されたエッチング液（液組成物）が供給部Ａから供給され、その後流路ｆｃを介して吐出口１３に移行するようにされている。その後、除去剤は吐出口１３から噴射され、反応容器１１内の半導体基板Ｓの上面に適用される。流路ｆｄは薬液を再利用するための返戻経路を示している。本実施形態において半導体基板Ｓは回転テーブル１２上にあり、回転駆動部Ｍによって回転テーブルとともに回転されている。
　［供給系と加熱］
　本発明において、加熱した薬液供給ライン形式は、特に限定されないが、好ましい例を以下に記す。
薬液の供給ライン例
１）ａ）薬液保管タンク→ｂ）加熱タンク→ｃ）インライン加熱→ｄ）ウェハに吐出→ａ）　ｏｒ　ｂ）へ
２）ａ）薬液タンク→ｂ）加熱タンク→ｄ）ウェハに吐出→ａ）　ｏｒ　ｂ）へ
３）ａ）薬液タンク→ｃ）インライン加熱→ｄ）ウェハに吐出→ａ）へ
４）ａ）薬液タンク→ｂ）加熱タンク→ｅ）エッチング浴槽（循環加熱）
５）ａ）薬液タンク→ｅ）エッチング浴槽（循環加熱）
６）ｂ）加熱タンク→ｄ）ウェハに吐出→ｂ）へ
７）ｂ）加熱タンク→ｃ）インライン加熱→ｄ）ウェハに吐出→ｂ）へ
８）ｂ）加熱タンク→ｅ）エッチング浴槽（循環加熱）などの使用方法がある。
　本発明の方法で使用した薬液は、循環して再使用することができる。好ましくは、掛け流し（再使用なし）ではなく、循環して再使用する方法である。循環は加熱後１時間以上可能であり、繰り返しのエッチングができる。循環再加熱の上限時間は特にないが、エッチング速度が劣化するため、１週間以内での交換が好ましい。３日以内がより好ましく、１日ごとに新しい液に入れ替えることが特に好ましい。また、アルカリ性の薬液は、二酸化炭素を吸収する性質があるため、できる限り密閉された系で使用するか、窒素フローしながら使用することが好ましい。窒素フローがより好ましい。なお、上記ライン形式のエッチングにおいて前記薬液の加熱温度の測定位置は適宜ライン構成やウェハとの関係で定めればよいが、典型的には、前記タンク温度によって管理すればよい。性能的によりシビアな条件が求められる場合など、測定及び管理が可能であれば、ウェハ表面温度によって定義してもよい。
　以下に本発明の好ましい変形例について説明する。
　本発明の製造方法においては、超純水による半導体基板の洗浄工程、シリコン酸化膜の除去工程、再度の超純水による半導体基板の水洗浄工程の後、上記エッチングを実施することが好ましい。これにより、ディフェクト（残渣残り、欠陥、パーティクル、等）の低減という効果が期待できる。さらに、シリコン酸化膜除去工程の後、加温した（例えば、５０～８０℃）超純水で水洗浄することも同様の観点から好ましい。さらに同様の観点から、前記再度の超純水による洗浄工程の後、ウェハをプレヒート（例えば、ウェハ表面温度で５０～８０℃）し、次いで前記エッチングを施すことも好ましい。上記の超純水は、窒素置換した超純水が好ましい。
　本発明において、エッチングは、上述のように、下記Ａ及びＢのいずれかのプロセスで行うことが好ましい。
〔Ａ：加熱タンク内および／またはインラインで前記特定温度の水溶液を吐出して該溶液を前記シリコン膜に接触させる。〕
〔Ｂ：浴槽内の前記水溶液を前記特定温度とし、前記シリコン膜を該水溶液に浸漬させて接触させる。〕
　前記Ａプロセスにおいては、半導体基板の回転数１０００ｒｐｍ以上でエッチングすることが好ましい。またＡプロセスにおいて、薬液ノズルを２０往復／分以上、半導体基板の中心から２ｃｍ以上平行移動させながらエッチングすることも好ましい。このようにすることで、面内均一性の向上という効果が期待できる。
　［添加剤］
　本発明で使用する薬液は、４級アンモニウム水酸化物以外の添加剤を入れても構わない。例えば、金属隠蔽剤、エッチング促進剤、シリコン以外の部材のエッチング抑制剤等が挙げられる。中でも金属隠蔽剤を添加することが好ましい。
　添加する金属隠蔽剤としては、特に制限はないが、コンプレキサン類が好ましい。アミノポリカルボン酸類がより好ましく、ＥＤＴＡ（エチレンジアミン四酢酸）、ＤＴＰＡ（ジエチレントリアミン五酢酸）、ＣｙＤＴＡ（シクロヘキサンジアミン四酢酸）が更に好ましい。
　添加量は、０．００００１～１質量％含有させることが好ましく、０．０００１～０．１質量％含有することがより好ましい。
　本発明を適用することにより、電極等の部材を傷めずに、上述のような凹凸形状のあるキャパシタ構造の形成に係る多結晶シリコン膜またはアモルファスシリコン膜の除去を的確に行うことを可能にした。
　一般に温度が高くなればなるほど溶解度は上がる傾向にあるが、溶解度の序列は、溶解速度の序列とは必ずしも一致しない。溶解度の上がり方は素材によって様々であり、塩（塩化ナトリウム）などは僅かに溶解度が上がる程度であるが、みょうばん（硫酸アルミニウムカリウム）などは、温度に応じ急激に溶解度が上がる。本発明で用いられる多結晶シリコンとアモルファスシリコンの溶解度は実質的に同じであり、温度上昇に合わせて急激に溶解度が増す。しかし、それら２つの溶解速度には違いがあり、アルカリ溶液中では多結晶シリコンの方が一般に溶解速度が速い。しかし、本発明の方法ではその違いにかかわらず、工程上区別なくシリコン膜の除去を的確に行うことが可能であり、本発明の利点の１つとなる。
　なお、本明細書において、特定の剤を含む液あるいは組み合わせた液とは、当該剤を含有する液組成物を意味するほか、使用前にそれぞれの剤ないしそれを含有する液を混合して用いるキットとしての意味を包含するものである。
（ｐＨ）
　本発明のシリコンエッチング液はアルカリ性であり、ｐＨ１１以上に調整されていることが好ましい。この調整は上記アルカリ化合物とその他の添加物の量を調整することで行うことができる。ただし、本発明の効果を損なわない限りにおいて、他のｐＨ調整剤を用いて上記範囲のｐＨとしてもよい。シリコンエッチング液のｐＨは１２以上であることが好ましく、１３以上であることがより好ましい。このｐＨが上記下限値以上であることで、十分なエッチング速度を得るとすることができる。上記ｐＨに特に上限はないが、１４以下であることが実際的である。なお、本発明においてｐＨは特に断らない限り室温（２５℃）においてＨＯＲＩＢＡ社製、Ｆ－５１（商品名）で測定した値である。
（水性媒体）
　本実施形態のエッチング液は、水性媒体を媒体とする水系の液組成物（水溶液）であることが好ましい。水性媒体とは、水及び水に可溶な溶質を溶解した水溶液を言う。溶質としては、例えば、アルコールや無機化合物の塩が挙げられる。ただし、溶質を適用する場合でもその量は所望の効果が奏する範囲に抑えられていることが好ましい。また、上記水系の組成物ないし水溶液とは、水が主たる媒体となっていることをいい、固形分以外の媒体の過半が水であることが好ましく、８０質量％以上がより好ましく、８５質量％以上であることが特に好ましい。
　なお、本実施形態のエッチング液は、半導体用途であることを踏まえ、種々の不純物ができるだけ低減されていることが好ましい。低減されていることが好ましい不純物としては、メタル分、種々のパーティクルなどである。
（容器）
　本発明のエッチング液は、対腐食性等が問題とならない限り、任意の容器に充填して保管、運搬、そして使用することができる。また、半導体用途向けに、容器のクリーン度が高く、不純物の溶出が少ないものが好ましい。使用可能な容器としては、アイセロ化学（株）製の「クリーンボトル」シリーズ、コダマ樹脂工業（株）製の「ピュアボトル」などが挙げられるが、これらに限定されるものではない。
（シリコン基板表面処理）
　本実施形態においては、特にアモルファスシリコン膜について、シリコン基板表面に自然に形成される酸化膜除去処理を組み合わせずに適用することが好ましい。これにより、前記エッチング液を適用する前に適用しておく必要がなく、その分時間短縮につながる。表面処理の方法は、形成される酸化膜が除去できる限り限定されないが、例えばフッ素原子を含有する酸性水溶液で処理することが挙げられる。フッ素原子を含有する酸性水溶液として、好ましくはフッ化水素酸であり、フッ化水素酸の含有量は、本実施形態の液の全質量に対して、約０．１～約５質量％であることが好ましく、０．５～１．５質量％であることがより好ましい。
　なお、本明細書において、半導体基板とは、ウェハのみではなくそこに回路構造が施された基板構造体全体を含む意味で用いる。半導体基板部材とは、上記で定義される半導体基板を構成する部材を指し１つの材料からなっていても複数の材料からなっていてもよい。なお、加工済みの半導体基板を半導体基板製品として区別して呼ぶことがあり、必要によってはさらに区別して、これに加工を加えダイシングして取り出したチップ及びその加工製品を半導体素子という。すなわち、広義には半導体素子は半導体基板製品に属するものである。
（被加工物）
　本実施形態のエッチング液を適用することによりエッチングされる材料はどのようなものでもよいが、一般的なキャパシタの製造に用いられる基板材料として多結晶シリコン又はアモルファスシリコンが挙げられる。一方、キャパシタ構造の中核をなす電極材料としては窒化チタン（ＴｉＮ）などのＴｉ化合物が挙げられる（ただし、本発明は電極材料に限らずＴｉＮを含む基板構成部材の一部を残すエッチング形態としてもよい。）。すなわち、本実施形態のエッチング液は、上記基板材料のエッチングレート（ＥＲｓ）と電極材料等の構成部材のエッチングレート（ＥＲｅ）との比率（ＥＲｓ／ＥＲｅ）が大きいことが好ましい。具体的な比率の値は材料の種類や構造にもよるので特に限定されないが、ＥＲｓ／ＥＲｅが１００以上であることが好ましく、２００以上であることが好ましい。この上限は特にないが、１０，０００以下であることが実際的である。
　本明細書においては、シリコン基板をエッチングするようエッチング液を用いることを「適用」と称するが、その実施態様は特に限定されない。例えば、バッチ式のもので浸漬してエッチングしても、枚葉式のもので吐出によりエッチングしてもよい。なお、Ｔｉ化合物とはＴｉそのもの及びこれを含む化合物を含む意味である。ＴｉＮのほか、Ｔｉ、さらには、Ｔｉ，Ｎ，Ｃの複合化合物などが挙げられる。なかでもＴｉＮが好ましい。
　加工されるキャパシタ構造の形状や寸法は特に限定されないが、上述したようなシリンダ構造を有するものとしていうと、そのシリンダ孔のアスペクト比が５以上である場合に特に本実施形態のエッチング液の高い効果が活かされ好ましい。同様の観点でアスペクト比が１０以上であることが好ましく、１５以上であることがさらに好ましく、２０以上であることがより好ましい。上限は特にないが、アスペクト比１００以下であることが実際的である。シリンダ孔の開口径ｄｃは特に限定されないが、本実施形態において効果が発揮され、近時のキャパシタ構造の微細化を考慮すると、２０～８０ｎｍであるものが好ましい。なお、本明細書においてトレンチないしその構造とは、シリンダ構造を含む概念であり、特定の断面において凹状の形態を呈する構造であれば特に限定されず、溝状の形状のみならず、孔状の形状、逆に針状の構造部多数突出したその周囲などであってもよい。図４を例に言うと、凹状部Ｋｄが針状の構造部多数突出したその周囲からなるトレンチ構造にあたり、シリンダ孔Ｋｃが孔状のトレンチ構造にあたる。アスペクト比は、シリンダ孔Ｋｃについては、その凹状部の幅ｄｃで深さｈ２を除した値である。針状の構造部多数突出したその周囲をなす凹状部Ｋｄのアスペクト比は、例えば、凹状部の幅ｄｄで深さｈ１を除した値である。
　さらにここで強調しておくべきことは、本発明によれば、ウェハの端部と中央部とでキャパシタ構造の均一なエッチング性が実現されることである。これをエッチング速度でいうと、端部のエッチング速度Ｒｅと中央部のエッチング速度Ｒｃとの比率（Ｒｃ／Ｒｅ）が、０．７～１．５であることが好ましく、０．８５～１．１５であることがより好ましい。これにより近時要求されるキャパシタ製造の高い製造品質と高い製造効率との両立の実現に資するため好ましい。
　さらに、上記の観点から、本発明においては、ＴｉＮを含んでなるキャパシタ構成部材を少なくとも前記凹凸構造の壁面に残しつつ、前記多結晶シリコン膜またはアモルファスシリコン膜についてエッチングを行うことが好ましい。この構成部材は、ＴｉＮ以外に、ＨｆＯｘ、ＳｉＮ、ＳｉＯ２等を含んでいてもよい。なお、ＴｉＮは典型的には電極膜をなしている。また、前記多結晶シリコン膜またはアモルファスシリコン膜を有する実質的に平らな面をもつ半導体基板を準備し、該半導体基板の表面に前記エッチング液を適用し、前記多結晶シリコン膜またはアモルファスシリコン膜を除去して、その除去された部分を凹部とし、基板内に残された凸部をキャパシタとすることが好ましい。このとき、前記凹部の壁面には、ＴｉＮ膜が残存していることが好ましい。すなわち、本発明の好ましい実施形態のエッチング液によれば、必要により、シリンダ構造をもつ電極で構成されたキャパシタ構造にも対応することができ、シリンダ孔内部等（シリンダ構造が密集した部分の孔外も含む）の多結晶シリコン膜またはアモルファスシリコン膜を選択的に除去することができる。
　本発明において好ましい半導体基板製品の製造方法に係る工程要件を以下に記載しておく。
（１）多結晶シリコン膜又はアモルファスシリコン膜からなるシリコン膜を有する半導体基板を準備する工程、及び前記半導体基板に特定のエッチング液を適用し、前記シリコン膜の少なくとも一部をエッチングする工程を有する。
（２）前記半導体基板を準備する工程において、前記シリコン膜を含む多層膜構造を形成し、かつ前記半導体基板に凹凸を形成しておき、その後、
　前記凹凸表面の少なくとも上面と凹部壁面とに導電膜を形成する工程と、
　前記導電膜上に埋設膜を付与して前記凹部を該埋設膜で充填する工程と、
　前記上面に付与された導電膜部分および前記埋設膜の一部を除去して、前記半導体基板のシリコン膜を露出させる工程とを有し、次いで、
　前記シリコン膜のエッチング工程において、前記半導体基板に前記エッチング液を付与して、前記凹部壁面の導電膜は残しつつ、前記露出したシリコン膜と前記埋設膜とを除去する。
（３）半導体基板として実質的に平らな面をもつものを準備し、該半導体基板の表面に前記エッチング液を適用し、前記シリコン膜と前記埋設膜とを除去して、その除去された部分を凹部とし、基板内に残された前記導電膜を含む凸部をキャパシタの電極とする。
＜実施例１、比較例１＞　多結晶シリコン
　以下の表１に示す成分及び下記処方に示した組成（質量％）で含有させてエッチング液を調液した。なお、試験Ｎｏ．１０１～１１１のエッチング液はいずれもｐＨ１３以上であった。添付の図１は薬液濃度とエッチング速度との関係を示したものであるが、４級アンモニウム水酸化物（テトラメチルアンモニウム水酸化物）の濃度が７％以上でエッチング速度がほぼ飽和することが分かる。また、７％より少ない添加量では、僅かな濃度のずれが、大きなエッチング速度の変化となるため、望ましくない。一方、ＴＭＡＨの濃度が高すぎるとエッチング速度が低下することが確認された。この原因は、水溶液中のイオン強度が高いことにより、ウェハ表面上からのシリコン水酸化物の溶解速度が低下したことによるものと推察できる。
＜エッチング試験＞
　試験ウェハ：単結晶＜１００＞シリコン上に製膜された１０００ｎｍの膜厚の多結晶シリコンのウェハを準備した。これに対して、枚葉式装置（ＳＰＳ－Ｅｕｒｏｐｅ　Ｂ．Ｖ．社製、ＰＯＬＯＳ（商品名）））にて、０．５％のフッ化水素酸液（２３℃、２Ｌ／分、５００ｒｐｍ、１分間）で前処理を行い、純水（２３℃、２Ｌ／分、５００ｒｐｍ、３０秒間）で十分洗浄した。２０００ｒｐｍで３０秒間回転し、水を完全に除去した後、下記の条件でエッチングを行い、評価試験を実施した。なお、ウェハには直径３００ｍｍのものを用い、その平均エッチング速度（Ａｖｅ）を、エリプソメトリー（分光エリプソメーターを使用した膜厚測定方法）により評価した。測定は、ウェハの中央から端部まで均等に５点を設定し、この５点の結果から評価した。
　次に、同じ薬液で５枚ウェハをエッチング処理した後、回収した液をタンクに入れなおし、再度エッチング試験を行った。光学顕微鏡で、そのウェハ表面のディフェクト数をカウントした。１ｃｍ×１ｃｍ四方の面積に存在したディフェクト数（残渣物の残った部分の数）を表に記載した。
　枚様式エッチング装置の構成は、図９に記載した形態とした。
（処理温度の測定方法）
・タンク内のエッチング液の温度
　タンク内の液温を計測する方法としては、熱電対センサーの表面をテフロン（登録商標）コーティングしたデジタル温度計を用いることができる。本実験では、東邦電子株式会社製TE-PT-PFA-1.0×1.6を使用した。テフロン（登録商標）コーティングされた温度計は、応答性が悪いため、正確な計測には、温度が一定になった後、５分以上経ってから読み取ることが好ましい。
・ウェハ上の温度
　株式会社堀場製作所製の放射温度計ＩＴ－５５０Ｆ（商品名）を前記枚葉式装置内のウェハ上３０ｃｍの高さに固定した。ウェハ中心から２ｃｍ外側のウェハ表面上に温度計を向け、薬液を流しながら温度を計測した。温度は、放射温度計からデジタル出力し、パソコンで連続的に記録した。このうち温度が安定した１０秒間の温度を平均した値をウェハ上の温度とした。
　・薬液温度：表１に記載
　・吐出量：２Ｌ／ｍｉｎ．
　・ウェハ回転数１０００ｒｐｍ
Figure JPOXMLDOC01-appb-T000001
 　試験Ｎｏ．１＊＊　実施例
　試験Ｎｏ．ｃ＊＊　比較例
　ＴＭＡＨ：テトラメチルアンモニウム水酸化物
　ＥＴＭＡＨ：エチルトリメチルアンモニウム水酸化物
　ＴＥＡＨ：テトラエチルアンモニウム水酸化物
　Ｒｓｉ：シリコンエッチング速度
　Ｔ（ｔａｎｋ）：タンク内のエッチング液温度
　Ｔ（ｗａｆｅｒ）：ウエハの表面温度
　上表に示したとおり、本発明のシリコンエッチング方法によれば、多結晶シリコンに対して、十分なエッチング速度を実現した。しかもウェハ面内でむらのないエッチング処理が可能であった。さらに、本発明のシリコンエッチング液は、素子の電極材料等の構成部材であるＴｉＮへの各膜へのダメージが非常に小さいことを確認した。
　一方、比較例のものでは、エッチング速度が低かった。近年、厚膜の短時間（１分～２分）処理が望まれてきているが、その処理に適していなかった。
＜実施例２、比較例２＞　アモルファスシリコン
　実施例１の多結晶シリコンをアモルファスシリコンに変更する以外は全く同じにして評価した。
Figure JPOXMLDOC01-appb-T000002
　上表に示したとおり、本発明のシリコンエッチング方法によれば、エッチング速度の遅いアモルファスシリコンに対しても、十分なエッチング速度を実現した。
＜実施例３、比較例３＞　アモルファスシリコン、前処理なし
　実施例２のフッ化水素酸の前処理をなくしたこと以外は全く同じにして評価した。
Figure JPOXMLDOC01-appb-T000003
　上表に示したとおり、本発明のシリコンエッチング方法によれば、酸化膜を取り除く前処理を省略してもアモルファスシリコンに対しても、速いエッチング速度を実現した。この速度があれば、前処理を施してエッチング処理した合計時間よりも、短い合計時間で処理することが可能である。
＜実施例４、比較例４＞　金属イオン＋金属隠蔽剤
　実施例２の各液をテフロン（登録商標）製浴槽に入れ、Ｔｉイオン０．００１質量％（ＴｉＣｌ３を添加）、Ｆｅイオン０．００１質量％（ＦｅＣｌ３を添加）になるよう添加した。浴槽にテフロン（登録商標）性の蓋を載せた後、液を循環しながら９０℃で１週間加熱し続けた。蒸発した水分は、随時補充し液量を一定に保った。その液を使用し実施例２と同じ評価を行った。更に、光学顕微鏡観察により、ウェハ１ｃｍ×１ｃｍ四方内にあるディフェクト数を評価した。なお、ディフェクトはウェハ表面上にできる欠陥を意味し、具体的には残渣物、スクラッチ、腐食、パーティクルなどが挙げられる。
Ａ：ほぼ変化なし（１倍～２倍未満）
Ｂ：僅かに増加　（２以上～１０倍未満）
Ｃ：明らかに増加（１０倍以上）
Figure JPOXMLDOC01-appb-T000004
　上表に示したとおり、金属隠蔽剤を添加すれば、金属イオンが混入した場合でも、安定に性能を維持することが可能であった。しかも、ディフェクトを抑制することができた。
＜参考例＞
　テトラメチルアンモニウム水酸化物（ＴＭＡＨ）１０質量％とヒドロキシルアミン（ＨＡ）１０質量％を含有する薬液ｓ０１を調製した。これを用い、実施例１の試験Ｎｏ．１０１と同様にしてシリコン膜のエッチング試験を行った。その結果、シリコンのエッチング速度（Ｒｓｉ）におよびディフェクト数（残渣物の残った部分の数）ついては、試験Ｎｏ．１０１の薬液とほぼ同等の性能を示していた。しかしながら、以下のように、薬液ｓ０１はその活性の劣化が著しく、長期保存あるいは連続運転に不向きであることが分かる。
［表５］
　　――――――――――――――――――――――――――――――
　　　　　　　　　　　　　　　　１０１　　　　ｓ０１
　　――――――――――――――――――――――――――――――
　　　調液直後のＲｓｉ＊　　　　１００　　　　１００
　　　常温　　５時間の保管後　　１００　　　　　９６
　　　８０℃　５時間の保管後　　　９９　　　　　６３
　　　９０℃　５時間の保管後　　　９７　　　　　４９
　　――――――――――――――――――――――――――――――
　　＊インデックス表示・・・調液直後のエッチング速度を１００とする
　本発明をその実施態様とともに説明したが、我々は特に指定しない限り我々の発明を説明のどの細部においても限定しようとするものではなく、添付の請求の範囲に示した発明の精神と範囲に反することなく幅広く解釈されるべきであると考える。
　本願は、２０１１年１２月２７日に日本国で特許出願された特願２０１１－２８６５７６に基づく優先権を主張するものであり、これらはここに参照してその内容を本明細書の記載の一部として取り込む。
１　第１の絶縁膜
２　第２の絶縁膜
３　シリコンウエハ
４　フォトレジスト
５　導電膜
６　埋設膜
７　保護部材
９　容量絶縁膜
１０　キャパシタ構造
５０　下部電極（シリンダ壁）

Claims (22)

  1. 　４級アルキルアンモニウム水酸化物を７質量％以上２５質量％以下含む水溶液を準備する工程と、
    　多結晶シリコン膜またはアモルファスシリコン膜からなるシリコン膜を有する半導体基板を準備する工程と、
    　前記半導体基板に前記水溶液を８０℃以上に加熱して適用し、前記シリコン膜の少なくとも一部をエッチングする工程とを有する半導体基板製品の製造方法。
  2. 　前記水溶液の温度を９０℃以上とする請求項１に記載の半導体製品の製造方法。
  3. 　前記半導体基板がＴｉ化合物を含み、該Ｔｉ化合物に対して、前記シリコン膜部分を選択的にエッチングする請求項１または２に記載の半導体基板製品の製造方法。
  4. 　前記水溶液が４級アルキルアンモニウム水酸化物を１種のみ含む請求項１～３のいずれか１項に記載の半導体基板製品の製造方法。
  5. 　酸化膜の除去処理が施されていない前記多結晶シリコン膜またはアモルファスシリコン膜からなるシリコン膜に前記水溶液を適用する請求項１～４のいずれか１項に記載の半導体基板製品の製造方法。
  6. 　前記シリコン膜の一部または全てを除去することにより、キャパシタとなる凹凸形状を形成する請求項１～５のいずれか１項に記載の半導体基板製品の製造方法。
  7. 　前記シリコン膜に対する水溶液の適用を不活性雰囲気下で行う請求項１～６のいずれか１項に記載の半導体基板製品の製造方法。
  8. 　前記凹凸形状として、アスペクト比（深さ／開口幅）１５～１００のシリンダ構造を形成する請求項６又は７に記載の半導体基板製品の製造方法。
  9. 　前記４級アルキルアンモニウム水酸化物がメチル基またはエチル基を３個以上含む化合物である請求項１～８のいずれか１項に記載の半導体基板製品の製造方法。
  10. 　金属隠蔽剤を０．０００１～０．１質量％含有することを特徴とする請求項１～９のいずれか１項に記載の半導体基板製品の製造方法。
  11. 　超純水による半導体基板の洗浄工程、シリコン酸化膜の除去工程、再度の超純水による半導体基板の水洗浄工程の後、上記エッチングを実施する請求項１～１０のいずれか１項に記載の半導体基板製品の製造方法。
  12. 　シリコン酸化膜除去工程の後、加温した超純水で水洗浄する請求項１１に記載の半導体基板製品の製造方法。
  13. 　前記再度の超純水による洗浄工程の後、ウェハをプレヒートし、次いで前記エッチングを施す請求項１１または１２に記載の半導体基板製品の製造方法。
  14. 　前記洗浄工程に窒素置換した超純水を使用する請求項１１～１３のいずれか１項に記載の半導体基板製品の製造方法。
  15. 　前記水溶液の前記シリコン膜への適用を下記Ａ及びＢのいずれかのプロセスで行う請求項１～１４のいずれか１項に記載の半導体基板製品の製造方法。
    〔Ａ：加熱タンク内および／またはインラインで前記特定温度の水溶液を吐出して該溶液を前記シリコン膜に接触させる。〕
    〔Ｂ：浴槽内の前記水溶液を前記特定温度とし、前記シリコン膜を該水溶液に浸漬させて接触させる。〕
  16. 　前記Ａプロセスにおいて、半導体基板の回転数１０００ｒｐｍ以上でエッチングする請求項１５に記載の半導体基板製品の製造方法。
  17. 　前記Ａプロセスにおいて、薬液ノズルを２０往復／分以上、半導体基板の中心から２ｃｍ以上平行移動させながらエッチングする請求項１６に記載の半導体基板製品の製造方法。
  18. 　前記水溶液の温度をタンク温度またはウェハ表面温度で管理する請求項１～１７のいずれか１項に記載の半導体基板製品の製造方法。
  19. 　前記水溶液における４級アルキルアンモニウム水酸化物の濃度を１８質量％以下とする請求項１～１８のいずれか１項に記載の半導体基板製品の製造方法。
  20. 　前記シリコン膜のエッチングレート（ＥＲｓ）とチタン化合物のエッチングレート（ＥＲｅ）との比率（ＥＲｓ／ＥＲｅ）を１００以上とする請求項１～１９のいずれか１項に記載の半導体基板製品の製造方法。
  21. 　前記半導体基板を準備する工程において、前記シリコン膜を含む多層膜構造を形成し、かつ前記半導体基板に凹凸を形成しておき、その後、
    　前記凹凸表面の少なくとも上面と凹部壁面とに導電膜を形成する工程と、
    　前記導電膜上に埋設膜を付与して前記凹部を該埋設膜で充填する工程と、
    　前記上面に付与された導電膜部分および前記埋設膜の一部を除去して、前記半導体基板のシリコン膜を露出させる工程とを有し、次いで、
    　前記シリコン膜のエッチング工程において、前記半導体基板に前記水溶液を付与して、前記凹部壁面の導電膜は残しつつ、前記露出したシリコン膜と前記埋設膜とを除去する請求項１～２０のいずれか１項に記載の半導体基板製品の製造方法。
  22. 　４級アルキルアンモニウム水酸化物を７質量％以上２５質量％以下含む水溶液を準備する工程と、該水溶液を温度８０℃以上に加熱し、多結晶シリコン膜またはアモルファスシリコン膜に適用して、該膜の少なくとも一部を除去する工程とを含むエッチング方法。
PCT/JP2012/083673 2011-12-27 2012-12-26 半導体基板製品の製造方法及びこれに利用されるエッチング方法 WO2013099955A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020147020565A KR101554190B1 (ko) 2011-12-27 2012-12-26 반도체 기판 제품의 제조방법 및 이것에 이용되는 에칭방법
US14/316,327 US9159572B2 (en) 2011-12-27 2014-06-26 Method of producing semiconductor substrate product, and etching method to be used therein

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011286576 2011-12-27
JP2011-286576 2011-12-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/316,327 Continuation US9159572B2 (en) 2011-12-27 2014-06-26 Method of producing semiconductor substrate product, and etching method to be used therein

Publications (1)

Publication Number Publication Date
WO2013099955A1 true WO2013099955A1 (ja) 2013-07-04

Family

ID=48697436

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/083673 WO2013099955A1 (ja) 2011-12-27 2012-12-26 半導体基板製品の製造方法及びこれに利用されるエッチング方法

Country Status (5)

Country Link
US (1) US9159572B2 (ja)
JP (2) JP2013153161A (ja)
KR (1) KR101554190B1 (ja)
TW (1) TWI614804B (ja)
WO (1) WO2013099955A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997391B2 (en) 2015-10-19 2018-06-12 QROMIS, Inc. Lift off process for chip scale package solid state devices on engineered substrate
JP6800675B2 (ja) * 2016-09-26 2020-12-16 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法及び基板処理装置
US10727055B2 (en) * 2017-02-10 2020-07-28 International Business Machines Corporation Method to increase the lithographic process window of extreme ultra violet negative tone development resists
JP7064905B2 (ja) * 2018-03-05 2022-05-11 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
WO2020145002A1 (ja) * 2019-01-10 2020-07-16 東京エレクトロン株式会社 基板処理装置、および基板処理方法
WO2020166676A1 (ja) * 2019-02-13 2020-08-20 株式会社トクヤマ 次亜塩素酸イオン、及びｐＨ緩衝剤を含む半導体ウェハの処理液
WO2020171003A1 (ja) * 2019-02-19 2020-08-27 三菱ケミカル株式会社 セリウム化合物除去用洗浄液、洗浄方法及び半導体ウェハの製造方法
CN113948368A (zh) * 2021-10-20 2022-01-18 通威太阳能（安徽）有限公司 一种返工片的清洗方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286229A (ja) * 1999-03-30 2000-10-13 Denso Corp 表面処理装置
JP2001267290A (ja) * 2000-03-16 2001-09-28 Denso Corp 半導体装置の製造方法
JP2001351865A (ja) * 2000-06-05 2001-12-21 Denso Corp 半導体装置の製造方法
JP2009259949A (ja) * 2008-04-15 2009-11-05 Elpida Memory Inc 半導体装置の製造方法
JP2012199521A (ja) * 2011-03-04 2012-10-18 Fujifilm Corp キャパシタ構造の形成方法及びこれに用いられるシリコンエッチング液

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02251275A (ja) * 1989-03-22 1990-10-09 Yamaha Corp ウェハの洗浄方法
JP3238834B2 (ja) * 1994-10-12 2001-12-17 松下電器産業株式会社 薄膜パターンの形成方法および化学反応装置
JP2924770B2 (ja) * 1996-03-18 1999-07-26 日本電気株式会社 半導体装置の製造方法
KR100271769B1 (ko) * 1998-06-25 2001-02-01 윤종용 반도체소자의 제조방법, 이를 위한 반도체소자 제조용 식각액조성물 및 반도체소자
US6406982B2 (en) 2000-06-05 2002-06-18 Denso Corporation Method of improving epitaxially-filled trench by smoothing trench prior to filling
DE10109218A1 (de) * 2001-02-26 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung eines Speicherkondensators
JP3497841B2 (ja) * 2001-06-01 2004-02-16 長瀬産業株式会社 現像廃液再生装置及び現像廃液再生方法
US7067385B2 (en) 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
JP4566556B2 (ja) * 2003-12-25 2010-10-20 ルネサスエレクトロニクス株式会社 枚葉式薬液処理方法
JP3994992B2 (ja) 2004-08-13 2007-10-24 三菱瓦斯化学株式会社 シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
US7329576B2 (en) * 2004-09-02 2008-02-12 Micron Technology, Inc. Double-sided container capacitors using a sacrificial layer
JP2006351813A (ja) 2005-06-15 2006-12-28 Mitsubishi Gas Chem Co Inc シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
JP4762098B2 (ja) * 2006-09-28 2011-08-31 大日本スクリーン製造株式会社 基板処理装置および基板処理方法
TW200849488A (en) * 2007-06-08 2008-12-16 Nanya Technology Corp Deep trench and fabricating method thereof, trench capacitor and fabricating method thereof
JP5220569B2 (ja) * 2008-12-05 2013-06-26 旭化成ケミカルズ株式会社 シリコンウェハーエッチング剤及びそれを用いたエッチング方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286229A (ja) * 1999-03-30 2000-10-13 Denso Corp 表面処理装置
JP2001267290A (ja) * 2000-03-16 2001-09-28 Denso Corp 半導体装置の製造方法
JP2001351865A (ja) * 2000-06-05 2001-12-21 Denso Corp 半導体装置の製造方法
JP2009259949A (ja) * 2008-04-15 2009-11-05 Elpida Memory Inc 半導体装置の製造方法
JP2012199521A (ja) * 2011-03-04 2012-10-18 Fujifilm Corp キャパシタ構造の形成方法及びこれに用いられるシリコンエッチング液

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JIUNN-JYE TSAUR: "Investigation of TMAH for front-side bulk micromachining process from manufacturing aspect", SENSORS AND ACTUATORS A, vol. 92, no. 1-3, 1 August 2001 (2001-08-01), pages 375 - 383, XP004274072 *

Also Published As

Publication number Publication date
JP2016054329A (ja) 2016-04-14
JP6151384B2 (ja) 2017-06-21
US9159572B2 (en) 2015-10-13
JP2013153161A (ja) 2013-08-08
TW201334056A (zh) 2013-08-16
US20140308819A1 (en) 2014-10-16
TWI614804B (zh) 2018-02-11
KR20140099955A (ko) 2014-08-13
KR101554190B1 (ko) 2015-09-18

Similar Documents

Publication Publication Date Title
JP6151384B2 (ja) 半導体基板製品の製造方法及びこれに利用されるエッチング方法
TWI527110B (zh) 形成電容器結構的方法以及用於其的矽蝕刻液
JP5439466B2 (ja) シリコンエッチング方法、これに用いられるシリコンエッチング液、及びそのキット
JP7124137B2 (ja) パターン形成された無機層、放射線によるパターン形成組成物、およびそれに対応する方法
KR101743101B1 (ko) 반도체 기판의 에칭 방법 및 반도체 소자의 제조 방법
TWI692523B (zh) 具有金屬、電介質及氮化物相容性之抗反射塗層清洗及蝕刻後殘留物移除組成物
TW201241121A (en) Composition and method for polishing polysilicon
JP4252758B2 (ja) フォトレジスト残渣除去液組成物
TW543093B (en) Method of reducing in-trench smearing during polishing
KR101973975B1 (ko) 에칭 방법, 이것에 사용되는 실리콘 에칭액, 및 반도체 기판 제품의 제조 방법
TWI611046B (zh) 半導體基板的蝕刻方法、蝕刻液及半導體元件的製造方法以及蝕刻液套組
KR102003235B1 (ko) 커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액
US7252718B2 (en) Forming a passivating aluminum fluoride layer and removing same for use in semiconductor manufacture
JP2013153074A (ja) キャパシタ形成方法
JP5674832B2 (ja) キャパシタ形成方法、半導体基板製品の製造方法、およびエッチング液
JP2002231676A (ja) ウェハ洗浄方法及びウェハ洗浄装置
JP5839858B2 (ja) エッチング方法、半導体基板製品の製造方法、及びこれらに用いられるシリコンエッチング液
TW541356B (en) Surface treating agent for micromachining and method for surface treatment
TW202208596A (zh) 矽蝕刻液以及使用該蝕刻液之矽元件之製造方法及矽基板之處理方法
TWI415914B (zh) 可去除光阻層之組合物
TW202132541A (zh) 蝕刻液、蝕刻液之製造方法、被處理物之處理方法，及含有釕的配線之製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12862339

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20147020565

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 12862339

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 12862339

Country of ref document: EP

Kind code of ref document: A1