KR100433937B1 - 반도체 소자의 평탄화 방법 - Google Patents

Abstract

본 발명은 도핑농도에 상관없이 일정한 식각률을 얻을 수 있으며, 특별한 공정의 부가없이 전기적 저항을 최소화하면서 균일한 프로파일을 갖는 반도체 소자의 평탄화 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도층 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 충분히 매립하도록 상기 전도막을 형성하는 단계; 및 상기 하부 구조를 염기성 용액을 이용한 ACE(Advanced Chemical Etching) 공정을 사용하여 평탄화하는 단계를 포함하는 반도체 소자의 평탄화 방법을 제공한다.

Description

반도체 소자의 평탄화 방법{A PLANALIZATION METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 평탄화 방법에 관한 것이다.

반도체 기술의 고집적화에 따라 패턴의 밀도가 증가하게 되었고, 이에 따라 메탈층의 두께가 증가하고 다층 구조를 사용하게 되었으며, 피치(Pitch) 또한 감소하고 있다.

이로인해 소자의 공정 진행시 한 단계의 공정이 완료된 전체 구조의 상부는힐(Hill)과 밸리(Valley) 등의 굴곡이 발생하며, 이에 따라 단차피복성(Step coverage)이 열화되어, 후속 공정 진행시 패턴 형성이 어려워지는 등 공정 마진이 감소하며 소자의 불량 확률 또한 증가하게 된다.

평탄화(Planarization)란 어떤 구조물의 수직구조가 평평한 상태 정도를 말하는 것으로, 전술한 단차피복성 열화에 따른 문제점 때문에 평탄화 기술은 반도체 기술 중에서 중요한 요소 중 하나라 할 수 있다.

이러한 평탄화 기술은 크게 건식 전면식각(Etchback)과 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 및 ACE(Advanced Chemical Etching; 이하 ACE라 함)의 세가지로 분류가 되는 바, 각각의 문제점을 구체적으로 살펴본다.

가. CMP에 의한 평탄화

ㄱ) 평탄화 공정 기구(Mechanism)의 기계적 연마특성이 주요함에 따라 하부층 특히. 산화막계열의 침식(Erosion)과 미세 도선인 폴리실리콘 및 메탈라인의 디싱(Dishing) 현상이 발생한다.

ㄴ) 산화막 등의 하부층과 폴리실리콘 및 메탈라인의 응력에 의한(Stress induced) 데미지(Damage)를 주어 소자 특성에 악영향을 미친다.

ㄷ) 공정재료의 연마제(Abrasive), 슬러리(Slurry), 그리고 폴리우레탄 섬유 패드를 사용하기 때문에 기판 표면층에 메탈 및 유기물을 오염시킨다.

ㄹ) 연마제, 슬러리, 그리고 폴리우레탄 섬유 패드의 소모성 공정재료를 사용하기 때문에 장비 유지비가 많이 든다.

나. 건식 전면식각에 의한 평탄화

ㄱ) 하부층 특히, 산화막계열에 대한 선택비가 높으나, 식각 종말점(End Of Point; 이하 EOP라 함) 조절이 어려워 플리실리콘 플러그 등을 형성할 때 심(Seam)이 발생한다.

ㄴ) 건식식각시 하부 산화막 위에 미세한 찌꺼기(Residue)를 남겨 소자 특성에 악영향을 끼친다.

다. ACE에 의한 평탄화

ACE는 고속 회전하는 습식용액의 수압(Hydro-dynamic force) 를 이용하여 연마(Polishing)하는 것으로, 종래의 경우 주로 산성용액을 사용하였는 바, ACE에 의한 평탄화 공정을 첨부된 도면을 참조하여 설명한다.

도 1(a)는 ACE 공정시 사용되는 웨이퍼 캐리어(모델명; SEZ201 (Bernoulli Chuck-Edge Ring N2 Blow)의 분해사시도를 나타내며, 도 1(b)은 부분사진을 나타낸다.

도 1(a)를 참조하면, 웨이퍼 캐리어는 케미컬 등의 습식용액을 공급하는 공급라인(Media supply line, 100)과 공정이 이루어지는 챔버(Chamber, 110)와, 기판(120)과, 기판(120)을 지지하는 척(130) 및 사용된 습식용액을 회수하는 회수라인(Media return line, 140)을 구비하여 구성된다.

ACE를 이용한 평탄화 공정은 웨이퍼 캐리어가 웨이퍼를 지지한(Hold) 상태로 2500rpm 이상의 고속으로 회전하면서, 노즐을 통해 고압의 화학 식각용액이 분사되면서 균일하게 식각이 이루어지는 원리를 이용한 것이다.

한편, 종래에는 전술한 바와 같이 습식용액으로 산성용액을 이용하였는 바, 도 2는 전술한 종래의 ACE 공정을 이용한 평탄화 공정 순서를 도시한 플로우챠트이다.

도 2를 참조하면, 25℃ 정도의 상온인 산성용액을 고속 노즐을 통해 분사하여 고압 스프레이 형태로 화학적으로 식각하며, 웨이퍼에 높은 수압을 유지하며 고속으로 회전운동을 한다.

전술한 산성용액을 이용하여 예컨대, 플러그 형성 물질로 사용되는 폴리실리콘의 식각 메카니즘을 살펴본다.

먼저, 산성용액의 조성을 살펴보면, 불산(HF)과 질산(HNO₃)과 아세트산(CH₃COOH)이 각각 15:250:125:20의 부피비로 혼합된 것으로서, 온도는 전술한 바와 같이 상온이며 식각률은 인(P)이 도핑된 폴리실리콘에 대한 평판식각률로서 1800Å/min 이하를 나타낸다.

또한, 물과 점도가 비슷하며, 식각시 실리콘 결정에 대한 방향성은 없으나 도핑 농도에 따른 의존성이 커서, 도핑 농도에 따라 식각률이 상이하게 나타나며, 인(P) 도핑시 도핑되지 않은 것에 비해 그 식각률이 빠르게 나타난다.

여기서, 질산은 실리콘의 산화를 촉진시키는 역할을 하며, HF는 산화막을 제거하는 역할을 하며, 아세트산은 산화를 완화시키는 역할을 하여, 이에 따라 식각 균일도가 향상되는 바, 반응식1은 전술한 각 산성용액의 반응 메카니즘을 도시한다.

도 3은 ACE 공정에 의한 평탄한 공정시의 매스 플로우(Mass flow) 메카니즘을 도시한다.

여기서, Q는 유속(Flow rate), ω는 각주파수(Angular frequency), η는 점도(Viscosity), ρ는 밀도(Density), r은 반지름(Radius), H(r)은 두께(Thickness)를 각각 나타낸다.

도 3에 도시된 바와 같이, 식각용액의 유량이 임계값 이상으로 증가시 콘택홀 내부에는 와류가 형성되어 더 이상의 식각용액 및 반응 부산물의 유동이 감소하게 된다. 따라서, 기판의 상부 표면은 수압에 의해 기계적 힘 및 물질 유동이 빨라 식각이 진행되지만 콘택홀 내에서는 물질 유동이 소멸되어 식각이 이루어지지 않는다. 이러한 비등방적 식각 특성을 이용하여 기판의 평탄화 공정에 적용이 가능하다.

도 4a 및 도 4b는 종래기술에 따른 ACE 평탄화 공정을 이용한 폴리실리콘 플러그 형성 공정을 도시한 단면도이다.

먼저, 도 4a에 도시된 바와 같이 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 국부적으로 필드절연막(11)을 형성한 다음, 게이트전극(12)과 하드마스크(13) 및 스페이서(14)를 형성한 다음, 전체 구조 상부에 층간절연막(15)을 형성한다.

이어서, 랜딩플러그콘택(Landing Plug Contact; 이하 LPC라 함) 공정을 실시하여 게이트전극(12) 사이의 기판(10) 표면을 노출시키는 콘택홀(도시하지 않음)을 형성한다. 이어서, 콘택홀을 충분히 매립하도록 플러그용 폴리실리콘막(17)을 형성한다. 여기서, 폴리실리콘막(17)은 고농도의 인(P)이 도핑된 폴리실리콘을 이용한 것이다.

한편, 콘택홀의 차이에 따라 차이가 있지만 화학기상증착(Cheemical Vapor Deposition; 이하 CVD라 함) 공정을 이용하여 폴리실리콘막(17)을 증착할 경우 실리콘 표면과 내부에서 인(P)의 농도 차이가 발생하여 도시된 'X"와 같이 콘택 중앙부분에서 심(Seam)이 발생하는 것을 피할 수 없게 되며, 심은 콘택 하부까지 인(P)의 농도가 높게 분포된다.

다음으로, 도 4b에 도시된 바와 같이 전술한 산성용액을 이용한 ACE 공정을 통해 층간절연막(15) 표면이 노출될 때까지 평탄화 공정을 실시함으로써, 층간절연막(15)과 평탄화된 플러그(17')가 형성되며, 이웃하는 플러그(17')와도 전기적으로 분리된다.

구체적으로, 전술한 산성용액을 이용한 식각은 과망간산칼륨 등의 강한 산화제에 의한 실리콘의 산화가 선행된다. 특히, 주로 사용되는 질산의 산화는 반응과정에서 NO, NO₂또는 HNO₃등의 부산물이 생기므로 반응이 시작되면 자동 촉매반응(Auto catalysis)에 의해 급격하게 진행된다.

전술한 산화제에 의해 실리콘이 실리콘 산화물로 변화되면 강산화제인 불산에 의해 용해 반응이 이루어지며, 현재 알려진 물질 중에서 불산을 대체할 수 있는 용액은 없다.

따라서, 실리콘의 식각은 질산 및 불산이 동시에 존재하는 영역에서만 가능하며, 실리콘의 식각 특성은 불산, 질산 그리고 묽은 아세트산(H₂O + CH₃COOH) 용액의 조성에 따라 약간의 차이는 있지만 단결정 실리콘의 결정 방향에 따른 식각률은 동일하며, 온도가 증가할수록 증가하는 경향이 있다. 그런데, 실리콘의 식각률이 도핑 농도에 따른 붕소(B)의 도핑, 언도핑(Undopping), 인(P) 도핑 순으로 증가하는 경향이 있다.

따라서, 도 4b에 도시된 바와 같이 기판(10) 표면 및 심(X) 영역에서 인(P)의 도핑 농도가 높아 이 영역에서의 식각속도가 다른 영역에 비해 빨라져 'Y'와 같이 심이 더욱 깊어지며, 콘택 내부에 공공(Void) 등이 있을 경우 이는 더욱 심해진다.

도 5a 및 도 5b는 플러그용으로 고농도 도핑된 폴리실리콘막과 언도프드 폴리실리콘을 적층한 형태의 공정으로서, 전술한 도 4a 내지 도 4b와 동일한 공정 및 부호에 대해서는 설명을 생략한다.

즉, 도 5a에 도시된 바와 같이 고농도의 폴리실리콘막(17) 상부에 언도프드폴리실리콘막(18)을 증착한 다음, 도 5b에 도시된 바와 같이 ACE 공정에 의해 평탄화 공정을 실시한다.

이 경우에는 도핑농도 차이에 따라 심이 더욱 깊어지는 문제점은 해결할 수 있지만, 언도프드 폴리실리콘막(18)에 의해 저항이 증가되는 문제점이 발생한다.

도 6은 전술한 산성용액을 이용한 ACE 공정에 따른 ACE 공정 전의 콘택 내부의 단면 프로파일 사진(도 6(a))과 이중 폴리실리콘막을 사용한 ACE 공정후의 프로파일 사진(도 6(b)) 및 다일 폴리실리콘막을 사용한 ACE 공정후의 프로파일 사진(도 6(c))을 각각 나타낸다.

따라서, 전술한 산성용액을 이용한 ACE 공정의 문제점은 다음과 같다.

ㄱ) 하부의 산화막 영역에 대한 선택비는 높으나, 도핑 농도에 따른 식각률이 상당히 차이가 나서 폴리플러그 내부에 심을 심화시킨다.

ㄴ) 도핑 농도에 따른 식각률의 차이가 발생하여 폴리실리콘을 두단계로 나누어 증착할 경우, 저항 증가에 따른 전기적 특성 열화가 발생하며, 공정이 복잡해진다.

상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 도핑농도에 상관없이 일정한 식각률을 얻을 수 있으며, 특별한 공정의 부가없이 전기적 저항을 최소화하면서 균일한 프로파일을 갖는 반도체 소자의 평탄화 방법을 제공하는데 그 목적이 있다.

도 1은 ACE 공정시 사용되는 웨이퍼 캐리어의 분해사시도 및 부분사진을 도시한 도면,

도 2는 종래의 ACE 공정을 이용한 평탄화 공정 순서를 도시한 플로우챠트,

도 3은 ACE 공정에 의한 평탄한 공정시의 매스 플로우 메카니즘을 도시한 도면,

도 4a 및 도 4b는 종래기술에 따른 ACE 평탄화 공정을 이용한 폴리실리콘 플러그 형성 공정을 도시한 단면도,

도 5a 및 도 5b는 플러그용으로 고농도 도핑된 폴리실리콘막과 언도프드 폴리실리콘을 적층한 형태의 공정을 도시한 단면도,

도 6은 산성용액을 이용한 ACE 공정에 따른 ACE 공정 전후의 단면 프로파일을 도시한 사진,

도 7은 본 발명의 ACE 공정을 이용한 평탄화 공정 순서를 도시한 플로우챠트,

도 8a 내지 도 8c는 본 발명의 염기성용액을 이용한 ACE 공정을 적용한 폴리실리콘 플러그 형성 공정을 도시한 단면도,

도 9는 염기성용액과 산성용액을 이용하여 상온에서 고속으로 고속 회전없이 폴리실리콘 플러그의 평탄화 공정을 실시했을 경우의 수직 및 경사 식각에 따른 식각단면의 프로파일을 비교한 사진.

* 도면의 주요 부분에 대한 부호의 설명

20 : 기판 21 : 필드절연막

22 : 게이트전극 23 : 하드마스크

24 : 스페이서 25 : 층간절연막

27 : 플러그

상기와 같은 문제점을 해결하기 위해 본 발명은, 전도층 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 충분히 매립하도록 상기 전도막을 형성하는 단계; 및 상기 하부 구조를 염기성 용액을 이용한 ACE(Advanced Chemical Etching) 공정을 사용하여 평탄화하는 단계를 포함하는 반도체 소자의 평탄화 방법을 제공한다.

바람직하게, 본 발명의 상기 전도막은 폴리실리콘을 포함하는 것을 특징으로 하며, 상기 염기성용액은 수산화칼륨, 수산화나트륨, 수산화리튬, 수산화루비듐, 수산화세슘, 수산화프란슘, 수산화베릴륨, 수산화마그네슘, 수산화칼슘, 수산화스트론튬, 수산화루비듐, 수산화라듐, 수산화암모늄 및 TMAH로 이루어진 그룹으로부터 선택된 어느 하나가 물에 1wt% 내지 50wt%의 비율로 희석된 것을 특징으로 하며, 상기 평탄화하는 단계에서 상기 염기성용액을 -20℃ 내지 100℃의 온도로 유지하는 것을 특징으로 하며, 상기 하부 구조를 평탄화하는 단계에서 100rpm 내지 5000rpm의 회전속도를 유지하며 실시하는 것을 특징으로 한다.

본 발명은 ACE 공정에 의한 평탄화 공정시 식각용액으로 염기성용액을 사용함으로써, 도핑 농도에 관계없이 일정한 식각률을 얻을 수 있어, 추가의 공정을 생략할 수 있으며 소자의 막평탄성과 전기적 특성 향상을 기할 수 있도록 하는 것을 기술적 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.

도 7은 본 발명의 ACE 공정을 이용한 평탄화 공정 순서를 도시한 플로우챠트이다.

도 7을 참조하면, 80℃의 고온인 염기성용액을 고속 노즐을 통해 분사하여 고압 스프레이 형태로 화학적으로 식각하며, 웨이퍼에 높은 수압을을 유지하며 고속으로 회전운동을 한다.

전술한 염기성용액을 이용하여 예컨대, 플러그 형성 물질로 사용되는 폴리실리콘의 식각 메카니즘을 살펴본다.

먼저, 염기성용액의 조성을 살펴보면, 염기성용액은 수산화칼륨(KOH)과 수산화나트륨을 사용하는 바, 모두 물(H₂O)에 대한 비율이 1 웨이트퍼센트(wt%) ∼ 5wt%로 희석된 것으로서, 온도는 전술한 바와 같이 고온이며 식각률은 인(P)이 도핑된 폴리실리콘에 대한 평판식각률로서 10000Å/min 이하를 나타낸다.

또한, 산성에 비해 점도가 높으며, 식각시 실리콘 결정에 대한 방향성이 존재하며, 도핑 농도에 따른 식각률의 차이는 거의 없다. 예컨대, (111)면 보다 (100)면의 식각 속도가 상당히 빠르다.

또한, 실리콘의 식각률은 전술한 바와 같이 결정면에 의해서만 영향을 받는 바, 반응식2는 전술한 각 염기성용액의 반응 메카니즘을 도시한다.

도 8a 내지 도 8c는 본 발명의 염기성용액을 이용한 ACE 공정을 적용한 폴리실리콘 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.

여기서, A-A'은 셀영역을 나타내며, B-B'은 주변영역을 나타낸다.

먼저, 도 8a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(20) 상에 국부적으로 필드절연막(21)을 형성한 다음, 게이트전극(22)과 하드마스크(23) 및 스페이서(24)를 형성한 다음, 전체 구조 상부에 층간절연막(25)을 형성한다.

여기서, 층간절연막(25)은 통상의 산화막계열의 물질막을 이용하는 것으로 실리콘산화막, TEOS(TetraEthyl Ortho Silicate), HDP(High Density Plasma)산화막, PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass), O₃-TEOS 또는 실리콘산화질화막 등을 단독 또는 적층하여 사용할 수 있다.

또한, 게이트전극(22)은 기판(20)과 접하는 계면에 게이트절연막(도시하지 않음)을 도 포함하며, 스페이서(24)와 게이트전극(22)은 모두 통상적으로 사용되는 다층 구조로 형성이 가능하다.

이어서, LPC 공정을 실시하여 게이트전극(22) 사이의 기판(20) 표면을 노출시키는 콘택홀(26)을 형성한다.

다음으로, 도 8b에 도시된 바와 같이 콘택홀(26)을 충분히 매립하도록 플러그용 폴리실리콘막(27')을 형성한다. 여기서, 폴리실리콘막(27')은 고농도의 인(P)이 도핑된 폴리실리콘을 이용한 것이다.

한편, 전술한 바와 같이 콘택홀의 크기에 따라 차이가 있지만 CVD를 이용하여 폴리실리콘막(27')을 증착할 경우 실리콘 표면과 내부에서 인(P)의 농도 차이가 발생하여 도시된 'X"와 같이 콘택 중앙부분에서 심(Seam)이 발생하는 것을 피할 수 없게 되며, 심은 콘택 하부까지 인(P)의 농도가 높게 분포된다.

다음으로, 도 8c에 도시된 바와 같이 전술한 염기성용액을 이용하여 층간절연막(25) 표면이 노출될 때까지 ACE 공정을 실시함으로써, 그 상부가 평탄화된 플러그(27)간 분리가 이루어진다.

구체적으로, 전술한 염기성용액의 식각은 KOH 또는 NaOH에 의한 수화반응 예컨대, Si(OH)₄으로만 진행되므로, 폐하지수(pH)가 높을수록 OH^-이온의 포텐셜 증가에 의해 반응이 증가한다. 한편, 이 반응은 상온인 산성 용액에 비해 고온에서 식각속도가 빠르므로 전술한 80℃ 정도로 유지하는 것이 바람직하며, 실리콘의 식각은 산화제없이 용해제만으로 가능하다.

따라서, 염기성용액을 고온에서 뿌려주면서 기판을 1000rpm ∼ 5000rpm으로 고속 회전시켜 막 평탄화를 이룬다. 이 때, 전술한 바와 같이 염기성용액은 폴리실리콘막(27')의 도핑 농도에 따라 식각률이 큰 차이를 나타내지 않기 때문에 콘택 플러그(27) 내에 심을 심화시키지 않고 평탄화를 이룬다.

한편, 전술한 염기성 용액은 수산화칼륨과 수산화나트륨 이외에 수산화리튬(LiOH), 수산화루비듐(RbOH), 수산화세슘(CsOH), 수산화프란슘(FrOH), 수산화베릴륨(BeOH), 수산화마그네슘(MgOH), 수산화칼슘(CaOH), 수산화스트론튬(SrOH), 수산화루비듐(RbOH), 수산화라듐(RaOH), 수산화암모늄(NH₄OH) 및 TMAH로 이루어진 그룹으로부터 선택된 어느 하나를 이용할 수 있다.

또한, 염기성용액의 온도는 전술한 바와 같이 80℃ 정도로 유지하는 것이 바람직하나, 용액의 점도 등을 고려하여 -20℃ ∼ 100℃의 범위 내에서 사용이 가능하다.

도 9는 염기성용액과 산성용액을 이용하여 상온에서 고속으로 고속 회전없이 폴리실리콘 플러그의 평탄화 공정을 실시했을 경우의 수직 및 경사 식각에 따른 식각단면의 프로파일을 비교한 사진으로서, 도시된 바와 같이 염기성용액을 사용하는 경우 고속 회전을 하지 않은 상태에서도 염기성요액이 산성용액에 비해 심 특성이 향상되었음을 알 수 있으며, 염기성요액을 사용하는 경우 폴리실리콘막을 추가로 형성하는 등의 별도의 공정이 필요하지 않게 된다.

한편, 전술한 본 발명에서는 폴리실리콘 플러그를 그 일예로 하여 염기성용액을 이용한 ACE 공정을 설명하였으나, 폴리실리콘 이외에 W, Cu, Al, Au, Ag, Ta, TiN 또는 TaN 등을 이용할 수 있으며, 플러그 이외에 다마신(Damascene) 또는 듀얼다마신(Dual damascene) 공정을 이용한 금속배선 공정에도 적용할 수 있으며, 비아(Via)콘택과 리세스(Recess) 공정 등 다양하게 적용할 수 있다.

전술한 본 발명은 ACE 공정을 이용한 막 평탄화시 식각용액으로 염기성용액을 사용함으로써, 하부층의 농도에 따른 심 형성을 최소화 할 수 있으며, 별도의 추가 공정을 생략할 수 있음을 실시예를 통해 알아 보았다.

즉, 산성용액을 사용하는 경우 인(P)과 붕소(B)에서의 식각률 차이가 많으므로 붕소와 인을 적층한 경우에도 상기한 효과를 거둘 수 있으나, 공정이 복잡해지기 때문이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은, 막평탄화 공정을 단순화함으로써 소자 개발 기간 및 비용을 절감할 수 있으며, 전기적 특성 열화를 최소화할 수 있어, 궁극적으로 반도체 소자의 수율 및 가격경쟁력을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (6)

1. 삭제
2. 전도층 상에 절연막을 형성하는 단계;

   상기 절연막을 선택적으로 식각하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계;

   상기 오픈부를 충분히 매립하도록 상기 전도막을 형성하는 단계; 및

   상기 하부 구조를 염기성 용액을 이용한 ACE(Advanced Chemical Etching) 공정을 사용하여 평탄화하는 단계

   를 포함하는 반도체 소자의 평탄화 방법.
3. 제 2 항에 있어서,

   상기 전도막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
4. 제 3 항에 있어서,

   상기 염기성용액은 수산화칼륨, 수산화나트륨, 수산화리튬, 수산화루비듐, 수산화세슘, 수산화프란슘, 수산화베릴륨, 수산화마그네슘, 수산화칼슘, 수산화스트론튬, 수산화루비듐, 수산화라듐, 수산화암모늄 및 TMAH로 이루어진 그룹으로부터 선택된 어느 하나가 물에 1wt% 내지 50wt%의 비율로 희석된 것을 포함하는 반도체 소자의 평탄화 방법.
5. 제 2 항에 있어서,

   상기 평탄화하는 단계에서 상기 염기성용액을 -20℃ 내지 100℃의 온도로 유지하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
6. 제 5 항에 있어서,

   상기 하부 구조를 평탄화하는 단계에서 100rpm 내지 5000rpm의 회전속도를 유지하며 실시하는 것을 특징으로 하는 반도체 소자의 평탄화 방법.