JP2012069205A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、選択メモリブロック内の選択セルユニットに対して第１メモリトランジスタに蓄積された電荷を放出する消去動作を実行する一方、選択メモリブロック内の非選択セルユニットに対して消去動作を禁止するように構成されている。制御回路は、消去動作時、選択セルユニットに含まれる第１メモリトランジスタのボディの電圧を第１電圧まで上げ、非選択セルユニットに含まれる第１メモリトランジスタのボディの電圧を第１電圧よりも低い第２電圧に設定すると共に、選択セルユニット及び非選択セルユニットに含まれる第１メモリトランジスタのゲートに第２電圧以下の第３電圧を印加する。
【選択図】図８

Description

本明細書に記載の実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリトランジスタからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。

この積層型ＮＡＮＤ型フラッシュメモリにおいても、従来と同様に製造コストを抑えるため、製造工程の簡略化が求められる。しなしながら、この場合、複数のメモリストリングの間でメモリトランジスタのゲートは、１本のワード線によって共通接続される。よって、メモリトランジスタのデータを消去する消去動作は、１本のワード線ＷＬで接続されたメモリストリング毎（ブロック毎）にしか実行できない。

特開２００７−２６６１４３号公報

本発明は、選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供することを目的とする。

一態様に係る不揮発性半導体記憶装置は、複数のメモリブロック、第１配線、第２配線、及び制御回路を備える。複数のメモリブロックは、各々、複数のセルユニットを有する。第１配線は、複数のメモリブロックに共通に設けられ且つ複数のセルユニットの一端に接続されている。第２配線は、複数のセルユニットの他端に接続されている。制御回路は、セルユニットに供給する信号を制御する。複数のセルユニットは、各々、メモリストリング、第２メモリトランジスタ、第１トランジスタ、及び第２トランジスタを有する。メモリストリングは、電気的に書き換え可能な複数の第１メモリトランジスタを直列接続してなる。第２メモリトランジスタは、メモリストリングの一端に一端を接続されている。第１トランジスタは、第２メモリトランジスタの他端と第１配線との間に設けられている。第２トランジスタは、メモリストリングの他端と第２配線との間に設けられている。メモリストリングは、半導体層、電荷蓄積層、及び第１導電層を備える。半導体層は、基板に対して垂直方向に延びる柱状部を含み、第１メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成されている。第１導電層は、電荷蓄積層を介して柱状部の側面を取り囲み且つメモリブロック毎に分断され、第１メモリトランジスタのゲートとして機能する。第２メモリトランジスタは、半導体層、及び第２導電層を備える。半導体層は、基板に対して垂直方向に延びる柱状部を含み、第２メモリトランジスタのボディとして機能する。第２導電層は、ゲート絶縁膜を介して柱状部の側面を取り囲み且つメモリブロック毎に分断され、第２メモリトランジスタのゲートとして機能する。制御回路は、選択メモリブロック内の選択セルユニットに対して第１メモリトランジスタに蓄積された電荷を放出する消去動作を実行する一方、選択メモリブロック内の非選択セルユニットに対して消去動作を禁止するように構成されている。制御回路は、消去動作時において、選択セルユニットに含まれる第１メモリトランジスタのボディの電圧を第１電圧まで上げる。そのため、制御回路は、消去動作時において、選択セルユニットに接続された第２配線の電圧を、選択セルユニットに含まれる第２トランジスタのゲートの電圧よりも所定の電圧だけ高く設定して、これによりＧＩＤＬ電流を発生させる動作を実行可能に構成されている。また、制御回路は、消去動作時において、選択セルユニットに含まれる第２メモリトランジスタのゲートの電圧を、選択セルユニットに接続された第２配線の電圧以上として、これにより、選択セルユニットから第１配線へのホールの移動を抑制する動作を実行可能に構成されている。また、制御回路は、消去動作時において、選択セルユニットに含まれる第１トランジスタのゲートの電圧を、選択セルユニットに接続された第１配線の電圧以下として、これにより、第１配線から選択セルユニットへの電子の移動を抑制する動作を実行可能に構成されている。制御回路は、消去動作時において、非選択セルユニットに含まれる第１メモリトランジスタのボディの電圧を第１電圧よりも低い第２電圧に設定する。そのため、制御回路は、消去動作時において、非選択セルユニットに含まれる第２トランジスタのゲートの電圧を、非選択セルユニットに接続された第２配線の電圧以上として、これにより、ＧＩＤＬ電流の発生を抑制し且つ非選択セルユニットから第２配線への電子の移動を許容する動作を実行可能に構成されている。また、制御回路は、消去動作時において、非選択セルユニットに含まれる第１トランジスタのゲートの電圧を、非選択セルユニットに接続された第１配線の電圧以上として、これにより、ＧＩＤＬ電流の発生を抑制し且つ非選択セルユニットから第１配線への電子の移動を許容する動作を実行可能に構成されている。更に、制御回路は、消去動作時において、選択セルユニット及び非選択セルユニットに含まれる第１メモリトランジスタのゲートに第２電圧以下の第３電圧を印加する動作を実行可能に構成されている。

第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１、及び制御回路２を示す図である。 第１実施形態に係るメモリセルアレイ１の積層構造を示す斜視図である。 第１実施形態に係るメモリセルアレイ１の積層構造を示す断面図である。 図３の一部拡大図である。 ワード線導電層３１ａを示す上面図である。 ソース側導電層４１ａ、及びドレイン側導電層４１ｂを示す上面図である。 ソース層５１ａ、５１ｂ、ビット層５２、及び共通ソース層５３ａ、５３ｂを示す上面図である。 第１実施形態において選択メモリブロックｓ−ＭＢ内の選択セルユニットｓ−ＭＵに対して消去動作を実行する一例を示す図である。 図８の領域Ｒ１のポテンシャルを示す図である。 図８の領域Ｒ２のポテンシャルを示す図である。 図８の領域Ｒ２のポテンシャルを示す図である。 図８の領域Ｒ３のポテンシャルを示す図である。 第１実施形態において非選択メモリブロックｎｓ−ＭＢに対して消去動作を禁止する一例を示す図である。 第１実施形態において選択メモリブロックｓ−ＭＢ内のダミートランジスタＤＴｒの電荷を放出する一例を示す図である。 第１実施形態に係る制御回路２を示す回路図である。 第２実施形態において非選択メモリブロックｎｓ−ＭＢに対して消去動作を禁止する一例を示す図である。 第２実施形態に係る制御回路２を示す回路図である。 第３実施形態において非選択メモリブロックｎｓ−ＭＢに対して消去動作を禁止する一例を示す図である。 図１７の領域Ｒ６のポテンシャルを示す図である。 第４実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１、及び制御回路２を示す図である。 第４実施形態に係るメモリセルアレイ１の積層構造を示す斜視図である。 第４実施形態に係るメモリセルアレイ１の積層構造を示す断面図である。 ソース層５１、ビット層５２、及び共通ソース層５３を示す上面図である。 第４実施形態において選択メモリブロックｓ−ＭＢ内の選択セルユニットｓ−ＭＵに対して消去動作を実行する一例を示す図である。 第４実施形態において非選択メモリブロックｎｓ−ＭＢに対して消去動作を禁止する一例を示す図である。 第４実施形態に係る制御回路２を示す回路図である。 第５実施形態において非選択メモリブロックｎｓ−ＭＢに対して消去動作を禁止する一例を示す図である。 図２６の領域Ｒ７のポテンシャルを示す図である。 第６実施形態において非選択メモリブロックｎｓ−ＭＢに対して消去動作を禁止する一例を示す図である。 第６実施形態に係る制御回路２を示す回路図である。 第４実施形態の変形例において選択メモリブロックｓ−ＭＢ内の選択セルユニットｓ−ＭＵに対して消去動作を実行する一例を示す図である。 図３０の領域Ｒ８のポテンシャルを示す図である。

以下、図面を参照して、不揮発性半導体記憶装置の実施形態について説明する。

［第１実施形態］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１、及び制御回路２を備える。制御回路２は、メモリセルアレイ１に供給する信号を制御する。なお、制御回路２の具体的構成については、図１４にて後述する。

メモリセルアレイ１は、図１に示すように、ｎ本のビット線ＢＬ、２本の共通ソース線ＳＬＡ１、ＳＬＡ２、及びｍ列のメモリブロックＭＢを有する。

ビット線ＢＬは、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びるように形成されている。１本のビット線ＢＬは、各メモリブロックＭＢ中において、カラム方向に並ぶ２個のセルユニットＭＵに共有されている。共通ソース線ＳＬＡ１、ＳＬＡ２は、各々、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びるように形成されている。

メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。各メモリブロックＭＢは、ｎ行２列のセルユニットＭＵ、及び２本のソース線ＳＬ１、ＳＬ２を有する。

セルユニットＭＵは、メモリストリングＭＳ、メモリトランジスタＤＴｒ、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒを有する。メモリトランジスタＤＴｒは、メモリストリングＭＳのドレインに接続されている。メモリトランジスタＤＴｒは、メモリストリングＭＳに含まれるメモリトランジスタＭＴｒ１〜７と同様の構成を有する。しかしながら、メモリトランジスタＤＴｒの役割は、メモリトランジスタＭＴｒ１〜７の役割と異なる。よって、説明を容易にするため、以下本明細書中では、“メモリトランジスタＤＴｒ”を“ダミートランジスタＤＴｒ”と呼ぶ。ドレイン側選択トランジスタＳＤＴｒは、ダミートランジスタＤＴｒのドレインとビット線ＢＬとの間に設けられている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳのソースとソース線ＳＬ１（又は、ＳＬ２）との間に設けられている。なお、図１に示す例においては、セルユニットＭＵの一列目を（１）と表記し、その二列目を（２）と表記する。

ここで、メモリストリングＭＳ、ダミートランジスタＤＴｒ、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒは、後述する図２に示すように、３次元マトリクス状に配列して構成されている。すなわち、それらは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列されている。

メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜７、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜３は直列に接続され、メモリトランジスタＭＴｒ４〜７も、同様に直列に接続されている。メモリトランジスタＭＴｒ１〜７は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜７が保持するデータが書き替えられる。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ３とメモリトランジスタＭＴｒ４との間に接続されている。

１つのメモリブロックＭＢ内の２×ｎ個のメモリトランジスタＭＴｒ１のゲートは、１本のワード線ＷＬ１に共通接続されている。同様に、１つのメモリブロックＭＢ内の２×ｎ個のメモリトランジスタＭＴｒ２〜７のゲートは、各々、１本のワード線ＷＬ２〜７に共通接続されている。また、１つのメモリブロックＭＢ内の２×ｎ個のバックゲートトランジスタＢＴｒのゲートは、１本のバックゲート線ＢＧに共通接続されている。

ダミートランジスタＤＴｒは、データの記憶に用いられず、メモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧を制御するために用いられる。よって、ダミートランジスタＤＴｒは、電荷蓄積層を有さない構造が望ましい。しかしながら、製造工程を簡略化するため、本実施形態において、ダミートランジスタＤＴｒは、メモリトランジスタＭＴｒ１〜ＭＴｒ７と同様に、電荷蓄積層を有するものとされている。１つのメモリブロックＭＢ内の２×ｎ個のダミートランジスタＤＴｒのゲートは、１本のダミーワード線ＤＷＬに共通接続されている。

ロウ方向に一列に配列されたｎ個のドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びる１本のドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、カラム方向に延びる１本のビット線ＢＬに共通接続されている。

ロウ方向に一列に配列されたｎ個のソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びる１本のソース側選択ゲート線ＳＧＳに共通接続されている。また、１列目（１）に位置するソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬ１を介して共通ソース線ＳＬＡ１に接続されている。２列目（２）に位置するソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬ２を介して共通ソース線ＳＬＡ２に接続されている。

次に、図２〜図４を参照して、メモリセルアレイ１の積層構造について説明する。第１実施形態に係るメモリセルアレイ１は、図２及び図３に示すように、半導体基板１０の上に順次積層されたバックゲート層２０、メモリ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲート層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層３０は、メモリトランジスタＭＴｒ１〜ＭＴｒ７、及びダミートランジスタＤＴｒとして機能する。選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲート層２０は、図２及び図３に示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

バックゲート層２０は、図３に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。

メモリ層３０は、図２及び図３に示すように、バックゲート層２０の上層に形成されている。メモリ層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａは、ワード線ＷＬ３、ＷＬ４、及びメモリトランジスタＭＴｒ３、ＭＴｒ４のゲートとして機能する。ワード線導電層３１ｂは、ワード線ＷＬ２、ＷＬ５、及びメモリトランジスタＭＴｒ２、ＭＴｒ５のゲートとして機能する。ワード線導電層３１ｃは、ワード線ＷＬ１、ＷＬ６、及びメモリトランジスタＭＴｒ１、ＭＴｒ６のゲートとして機能する。ワード線導電層３１ｄは、ダミーワード線ＤＷＬ、ワード線ＷＬ７、及びダミートランジスタＤＴｒ、メモリトランジスタＭＴｒ７のゲートとして機能する。

ワード線導電層３１ａ〜３１ｄは、層間絶縁層(図示せず)を挟んで積層されている。ワード線導電層３１ａ〜３１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

メモリ層３０は、図３に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｄ、及び層間絶縁層を貫通するように形成されている。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。

また、バックゲート層２０、及びメモリ層３０は、図２及び図３に示すように、メモリ半導体層３４を有する。メモリ半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ７（メモリストリングＭＳ）のボディ、及びダミートランジスタＤＴｒのボディとして機能する。

メモリ半導体層３４は、バックゲートホール２２、及びメモリホール３２を埋めるように形成されている。すなわち、メモリ半導体層３４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。メモリ半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

また、バックゲート層２０、及びメモリ層３０は、図４に示すように、メモリゲート絶縁層３３を有する。メモリゲート絶縁層３３は、メモリ半導体層３４とワード線導電層３１ａ〜３１ｄ（バックゲート導電層２１）との間に設けられている。メモリゲート絶縁層３３は、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、トンネル絶縁層３３ｃを有する。

ブロック絶縁層３３ａは、図４に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成され、電荷を蓄積する。

上記バックゲート層２０の構成を換言すると、バックゲート導電層２１は、メモリゲート絶縁層３３を介して連結部３４ｂを取り囲むように形成されている。また、上記メモリ層３０の構成を換言すると、ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介して柱状部３４ａを取り囲むように形成されている。

なお、メモリ半導体層３４と平行に、メモリストリングＭＳとしては機能しないダミーメモリ半導体層３４Ｄも形成されている。このダミーメモリ半導体層３４Ｄは、本来形成の必要のない半導体層であるが、リソグラフィ時における規則性を保つために設けられている。ダミーメモリ半導体層３４Ｄは、メモリ層３０及び選択トランジスタ層４０に亘って形成されている。

選択トランジスタ層４０は、図２及び図３に示すように、ソース側導電層４１ａ、ドレイン側導電層４１ｂ、及びダミー導電層４１ｃを有する。ソース側導電層４１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層４１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層４１ｃは、リソグラフィの規則性の維持のために設けられるダミー配線であり、ダミーメモリ半導体層３４Ｄを囲うように設けられている。

ソース側導電層４１ａは、メモリ半導体層３４を構成する一方の柱状部３４ａの上端付近に形成され、ドレイン側導電層４１ｂは、ソース側導電層４１ａと同層であって、メモリ半導体層３４を構成する他方の柱状部３４ａの上端付近に形成されている。ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

選択トランジスタ層４０は、図２及び図３に示すように、ソース側ホール４２ａ、及びドレイン側ホール４２ｂを有する。ソース側ホール４２ａは、ソース側導電層４１ａを貫通するように形成されている。ドレイン側ホール４２ｂは、ドレイン側導電層４１ｂを貫通するように形成されている。ソース側ホール４２ａ及びドレイン側ホール４２ｂは、各々、メモリホール３２と整合する位置に形成されている。

選択トランジスタ層４０は、図２及び図３に示すように、ソース側柱状半導体層４４ａ、及びドレイン側柱状半導体層４４ｂを有する。ソース側柱状半導体層４４ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。ドレイン側柱状半導体層４４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。

ソース側柱状半導体層４４ａは、ソース側ホール４２ａを埋めるように形成されている。すなわち、ソース側柱状半導体層４４ａは、一対の柱状部３４ａの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ソース側柱状半導体層４４ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

ドレイン側柱状半導体層４４ｂは、ドレイン側ホール４２ｂを埋めるように形成されている。すなわち、ドレイン側柱状半導体層４４ｂは、一対の柱状部３４ａの他方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

また、選択トランジスタ層４０は、図４に示すように、ソース側ゲート絶縁層４３ａ、及びドレイン側ゲート絶縁層４４ｂを有する。ソース側ゲート絶縁層４３ａは、ソース側柱状半導体層４４ａとソース側導電層４１ａとの間に設けられている。ドレイン側ゲート絶縁層４３ｂは、ドレイン側柱状半導体層４４ｂとドレイン側導電層４１ｂとの間に設けられている。ソース側ゲート絶縁層４３ａ、及びドレイン側ゲート絶縁層４３ｂは、酸化シリコン（ＳｉＯ_２）にて構成されている。

配線層５０は、図２及び図３に示すように、ソース層５１ａ、５１ｂ、及びビット層５２を有する。ソース層５１ａ、５１ｂは、各々ソース線ＳＬ１、ＳＬ２として機能する。ビット層５３は、ビット線ＢＬとして機能する。

ソース層５１ａ、５１ｂは、各々、ソース側柱状半導体層４４ａの上面に接し、ロウ方向に延びるように形成されている。ソース層５１ａ、５１ｂは、各々、カラム方向に所定ピッチをもってメモリブロックＭＢに１つずつ設けられている。ビット層５２は、ドレイン側柱状半導体層４４ｂの上面に接し、カラム方向に延びるように形成されている。ソース層５１ａ、５１ｂ、及びビット層５２は、タングステン等の金属にて構成されている。

次に、図５を参照して、ワード線導電層３１ａの形状について詳しく説明する。なお、ワード線導電層３１ｂ〜３１ｄは、ワード線導電層３１ａと同様の形状であるため、それらの説明は省略する。

ワード線導電層３１ａは、図５に示すように、１つのメモリブロックＭＢに一対設けられている。一方のワード線導電層３１ａは、上面からみてＴ字状（凸状）に形成されている。他方のワード線導電層３１ａは、Ｔ字状のワード線導電層３１ａに対向するように、コの字状（凹状）に形成されている。

次に、図６を参照して、ソース側導電層４１ａ、及びドレイン側導電層４１ｂの形状について詳しく説明する。

ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、図６に示すように、各々、ロウ方向に延びるように形成されている。ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、各々、１つのメモリブロックＭＢに一対ずつ設けられている。ソース側導電層４１ａはメモリブロックＭＢのカラム方向の両端近傍に設けられ、ドレイン側導電層４１ｂは一対のソース側導電層４１ａの間に設けられている。

次に、図７を参照して、ソース層５１ａ、５１ｂの形状について詳しく説明する。

ソース層５１ａ、５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ソース層５１ａ、５１ｂは、各々、１つのメモリブロックＭＢに１つずつ設けられている。これらソース層５１ａ、５１ｂの上層には、カラム方向に延びる共通ソース層５３ａ、５３ｂが設けられている。複数のメモリブロックＭＢに含まれるソース層５１ａ、５１ｂは、プラグ層５４を介して、各々、１本の共通ソース層５３ａ、５３ｂに共通接続されている。共通ソース層５３ａ、５３ｂは、各々、共通ソース線ＳＬＡ１、ＳＬＡ２として機能する。

次に、第１実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。第１実施形態において、制御回路２は、選択したメモリブロックＭＢ（以下、選択メモリブロックｓ−ＭＢ）内の選択したセルユニットＭＵ（以下、選択セルユニットｓ−ＭＵ）に対して消去動作を実行する。一方、制御回路２は、選択メモリブロックｓ−ＭＢ内の非選択としたセルユニットＭＵ（以下、非選択セルユニットｎｓ−ＭＵ）に対して消去動作を禁止する。なお、消去動作は、メモリトランジスタＭＴｒ１〜ＭＴｒ７の電荷蓄積層に蓄積された電荷を放出する動作である。

先ず、図８を参照して、選択メモリブロックｓ−ＭＢに対する制御を説明する。図８に示すように、制御回路２は、消去動作時、選択セルユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧を２０Ｖまで上げる。一方、制御回路２は、消去動作時、非選択セルユニットｎｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧を０Ｖに設定する。そして、制御回路２は、消去動作時、選択セルユニットｓ−ＭＵ、及び選択セルユニットｎｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のゲートの電圧を０Ｖ（ＧＮＤ）に設定する。これにより、選択セルユニットｓ−ＭＵにおいては、メモリトランジスタＭＴｒ１〜ＭＴｒ７の電荷蓄積層に高電圧が印加され、それらに蓄積された電荷はチャネル側に放出される。一方、非選択セルユニットｎｓ−ＭＵにおいては、メモリトランジスタＭＴｒ１〜ＭＴｒ７の電荷蓄積層に高電圧が印加されず、それらに蓄積された電荷は放出されない。

次に、上述した選択セルユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧を２０Ｖまで上げる処理について説明する。

図８の領域Ｒ１に示すように、制御回路２は、選択セルユニットｓ−ＭＵに接続されたソース線ＳＬ２の電圧ＶＳＬ２を２０Ｖに設定し、選択セルユニットｓ−ＭＵに含まれるソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを１２Ｖに設定する。すなわち、選択セルユニットｓ−ＭＵに接続されたソース線ＳＬ２の電圧ＶＳＬ２は、選択セルユニットｓ−ＭＵに含まれるソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳよりも電圧αだけ高くなる（ＶＳＬ２−α＝ＶＳＧＳ）。この場合、図８に示す領域Ｒ１において、電子からみたポテンシャルは、図９に示すようになる。これにより、ＧＩＤＬ電流が発生し、それにより生じたホールは、選択セルユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜７のボディに流れる。一方、ＧＩＤＬ電流により生じた電子は、選択セルユニットｓ−ＭＵからソース線ＳＬ２に流れる。

また、図８の領域Ｒ２に示すように、制御回路２は、選択セルユニットｓ−ＭＵに含まれるダミートランジスタＤＴｒのゲートの電圧ＶＤＬを２０Ｖに設定する。すなわち、選択セルユニットｓ−ＭＵに含まれるダミートランジスタＤＴｒのゲートの電圧ＶＤＬは、選択セルユニットｓ−ＭＵに接続されたソース線ＳＬ２の電圧ＶＳＬ２以上となる（ＶＤＬ≧ＶＳＬ２）。この場合、図８に示す領域Ｒ２において、電子からみたポテンシャルは、図１０Ａに示すように、ホールに対するポテンシャル障壁を形成する。これにより、選択セルユニットｓ−ＭＵからビット線ＢＬへのホールの移動は抑制される。

また、図８の領域Ｒ２に示すように、制御回路２は、選択セルユニットｓ−ＭＵに含まれるドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを８Ｖに設定し、選択セルユニットｓ−ＭＵに接続されたビット線ＢＬの電圧ＶＢＬを８Ｖに設定する。すなわち、選択セルユニットｓ−ＭＵに含まれるドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤは、選択セルユニットｓ−ＭＵに接続されたビット線ＢＬの電圧ＶＢＬ以下となる（ＶＳＧＤ≦ＶＢＬ）。この場合、図８に示す領域Ｒ２において、電子からみたポテンシャルは、図１０Ａに示すように、電子に対するポテンシャル障壁を形成する。これにより、ビット線ＢＬから選択セルユニットｓ−ＭＵへの電子の移動は抑制される。

以上、図８の領域Ｒ１、Ｒ２における制御により、選択セルユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧は、２０Ｖまで上げられる。ここで、選択セルユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１に対して消去動作を実行しない場合、制御回路２は、選択セルユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１のゲートの電圧を１５Ｖとしてもよい。すなわち、選択セルユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１のゲートの電圧ＣＧＬ１は、ソース線ＳＬ２の電圧ＶＳＬ２未満としてもよい（ＶＣＧ１＜ＶＳＬ２）。この場合、図８に示す領域Ｒ２において、電子からみたポテンシャルは、図１０Ｂに示すようになる。

次に、上述した非選択セルユニットｎｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧を０Ｖに設定する処理について説明する。

図８の領域Ｒ３に示すように、制御回路２は、非選択セルユニットｎｓ−ＭＵに含まれるソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを８Ｖに設定し、非選択セルユニットｎｓ−ＭＵに接続されたソース線ＳＬ１の電圧ＶＳＬ１を８Ｖに設定する。すなわち、非選択セルユニットｎｓ−ＭＵに含まれるソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳは、非選択セルユニットｎｓ−ＭＵに接続されたソース線ＳＬ１の電圧ＶＳＬ１以上とする（ＶＳＧＳ≧ＶＳＬ１）。この場合、図８に示す領域Ｒ３において、電子からみたポテンシャルは、図１１に示すようになる。これにより、ＧＩＤＬ電流は発生せず、非選択セルユニットｎｓ−ＭＵからソース線ＳＬ１への電子の移動は許容される。

また、図８の領域Ｒ４に示すように、制御回路２は、非選択セルユニットｎｓ−ＭＵに含まれるドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを８Ｖに設定する。すなわち、非選択セルユニットｎｓ−ＭＵに含まれるドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤは、非選択セルユニットｎｓ−ＭＵに接続されたビット線ＢＬの電圧ＶＢＬ以上となる（ＶＳＧＤ≧ＶＢＬ）。これにより、図８に示す領域Ｒ４において、ＧＩＤＬ電流は発生せず、非選択セルユニットｎｓ−ＭＵからビット線ＢＬへの電子の移動は許容される。

以上、図８の領域Ｒ３、Ｒ４における制御により、非選択セルユニットｎｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧は、０Ｖに設定される。

次に、図１２を参照して、非選択としたメモリブロックＭＢ（以下、非選択メモリブロックｎｓ−ＭＢ）に対する制御を説明する。図１２に示すように、制御回路１は、メモリトランジスタＭＴｒ１〜ＭＴｒ７のゲートをフローティングとする。これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧にかかわらず、メモリトランジスタＭＴｒ１〜ＭＴｒ７の電荷蓄積層には高電圧が印加されない。すなわち、非選択メモリブロックｎｓ−ＭＢに対して消去動作を禁止することができる。

また、図１２の領域Ｒ３に示すように、制御回路２は、ソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを２０Ｖに設定し、ソース線ＳＬ１、ＳＬ２の電圧ＶＳＬ１、ＶＳＬ２を８Ｖ、２０Ｖに設定する。すなわち、ソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳは、ソース線ＳＬ１、ＳＬ２の電圧ＶＳＬ１、ＶＳＬ２以上となる（ＶＳＧＳ≧ＶＳＬ１、ＶＳＬ２）。これにより、領域Ｒ３にて、セルユニットＭＵからソース線ＳＬ１、ＳＬ２への電子の移動が許容される。

また、図１２の領域Ｒ４に示すように、制御回路２は、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを２０Ｖに設定し、ビット線ＢＬの電圧ＶＢＬを８Ｖに設定する。すなわち、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤは、ビット線ＢＬの電圧ＶＢＬ以上とする（ＶＳＧＤ≧ＶＢＬ）。これにより、領域Ｒ４にて、セルユニットＭＵからビット線ＢＬへの電子の移動が許容される。

以上、図１２のＲ３、Ｒ４における制御により、非選択メモリブロックｎｓ−ＭＢにおいて、メモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧は、０Ｖに設定される。

ここで、図８〜図１２に示す消去動作は、メモリトランジスタＭＴｒ１〜ＭＴｒ７の電荷蓄積層に蓄積された電荷を放出するが、ダミートランジスタＤＴｒの電荷蓄積層に蓄積された電荷は放出されない。よって、ダミートランジスタＤＴｒの閾値電圧は次第に上昇し、その導通制御が困難となるおそれがある。そこで、第１実施形態は、図１３に示すように、選択メモリブロックｓ−ＭＢのダミートランジスタＤＴｒに対して、その蓄積された電荷を放出する動作（以下、ダミー消去動作）を実行する。

図１３に示すように、制御回路２は、ダミー消去動作時、選択メモリブロックｓ−ＭＢにおいて、ダミートランジスタＤＭＴｒのボディの電圧を２０Ｖまで上げる。そして、制御回路２は、ダミー消去動作時、選択メモリブロックｓ−ＭＢにおいて、ダミートランジスタＤＭＴｒのゲートの電圧を０Ｖ（ＧＮＤ）に設定する一方、メモリトランジスタＭＴｒ１〜ＭＴｒ７のゲートをフローティングとする。これにより、選択メモリブロックｓ−ＭＢにおいて、ダミートランジスタＤＭＴｒの電荷蓄積層に高電圧が印加され、ダミートランジスタＤＭＴｒに蓄積された電荷は放出される。すなわち、ダミートランジスタＤＴｒの閾値電圧は下げられ、その導通制御の実行に問題は生じない。

次に、上述した選択メモリブロックｓ−ＭＢにおいて、ダミートランジスタＤＭＴｒのボディの電圧を２０Ｖまで上げる処理について説明する。

図１３の領域Ｒ１に示すように、制御回路２は、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬ１、ＳＬ２の電圧ＶＳＬ１、ＶＳＬ２を２０Ｖに設定し、ソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを１２Ｖに設定する。すなわち、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬ１、ＳＬ２の電圧ＶＳＬ１、ＶＳＬ２は、ソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳよりも電圧αだけ高くなる（ＶＳＬ１、ＶＳＬ２−α＝ＶＳＧＳ）。これにより、領域Ｒ１、Ｒ５において、ＧＩＤＬ電流が発生する。

さらに、図１３の領域Ｒ５に示すように、制御回路２は、選択メモリブロックｓ−ＭＢにおいて、ビット線ＢＬの電圧ＶＢＬを２０Ｖに設定し、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを１２Ｖに設定する。すなわち、選択メモリブロックｓ−ＭＢにおいて、ビット線ＢＬの電圧ＶＢＬは、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤよりも電圧αだけ高くなる（ＶＢＬ−α＝ＶＳＧＤ）。これにより、領域Ｒ５において、ＧＩＤＬ電流が発生する。

以上、図１３の領域Ｒ１、Ｒ５における制御により、選択メモリブロックｓ−ＭＢにおいて、ダミートランジスタＤＭＴｒのボディの電圧は、２０Ｖまで上げられる。

次に、図１４を参照して、上記第１実施形態の消去動作を実行可能とする制御回路２の具体的構成につていて説明する。制御回路２は、ソース線ＳＬ１、ＳＬ２に各々異なる電圧を印加できるように構成されている。制御回路２は、図１４に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ〜１２ｃ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ回路１９ａ、１９ｂを有する。

アドレスデコーダ回路１１は、図１４に示すように、信号ＢＡＤをロウデコーダ回路１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定するための信号である。

昇圧回路１２ａ〜１２ｃは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａは、図１４に示すように、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ｂは、昇圧した電圧をソース線駆動回路１６に出力する。昇圧回路１２ｃは、昇圧した信号ＲＤＥＣをロウデコーダ回路１９ａ、１９ｂに出力する。

ワード線駆動回路１３ａは、図１４に示すように、信号ＶＤＬ、ＶＣＧ１〜ＶＣＧ３を出力する。ワード線駆動回路１３ｂは、信号ＶＣＧ４〜ＶＣＧ７を出力する。信号ＶＤＬは、選択メモリブロックｓ−ＭＢのダミーワード線ＤＷＬを駆動する際に用いられる。信号ＶＣＧ１〜ＶＣＧ７は、選択メモリブロックｓ−ＭＢのワード線ＷＬ１〜ＷＬ７を駆動する際に用いられる。

バックゲート線駆動回路１４は、図１４に示すように、信号ＶＢＧを出力する。信号ＶＢＧは、選択メモリブロックｓ−ＭＢのバックゲート線ＢＧを駆動する際に用いられる。

選択ゲート線駆動回路１５ａは、図１４に示すように、信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦを出力する。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳ１、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦを出力する。信号ＶＳＧＳ１、ＶＳＧＳ２は、各々、選択メモリブロックｓ−ＭＢの１列目、２列目のソース側選択ゲート線ＳＧＳを駆動する際に用いられる。信号ＶＳＧＤ１、ＶＳＧＤ２は、各々、選択メモリブロックｓ−ＭＢの１列目、２列目のドレイン側選択ゲート線ＳＧＤを駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックｎｓ−ＭＢのソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを駆動する際に用いられる。

上記信号ＶＳＧＳ２、信号ＶＳＧＤ１、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ回路１９ａを介して、各種配線に入力される。また、信号ＶＳＧＯＦＦ、ＶＳＧＤ２、ＶＳＧＳ１は、選択ゲート線駆動回路１５ｂからロウデコーダ回路１９ｂを介して、各種配線に入力される。

ソース線駆動回路１６は、図１４に示すように、信号ＶＳＬ１、ＶＳＬ２を出力する。信号ＶＳＬ１、ＶＳＬ２は、各々、共通ソース線ＳＬＡ１、ＳＬＡ２を介してソース線ＳＬ１、ＳＬ２を駆動する際に用いられる。

センスアンプ回路１７は、図１４に示すように、信号ＶＢＬを出力することにより、ビット線ＢＬを所定の電圧まで充電し、その後ビット線ＢＬの電圧の変化に基づきメモリトランジスタＭＴｒ１〜ＭＴｒ７の保持データを判定する。

シーケンサ１８は、図１４に示すように、上記回路１１〜１７に制御信号を供給し、それら回路を制御する。

ロウデコーダ回路１９ａ、１９ｂは、図１４に示すように、一つのメモリブロックＭＢに対して、各々一つ設けられている。ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＣＧ１〜ＶＣＧ３に基づき、メモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ３＜ｉ＞を入力する。ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＤＬに基づき、ダミートランジスタＤＭＴｒのゲートに信号ＶＤＬ＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＳ２、及び信号ＳＧＯＦＦに基づき、選択的に２列目のセルユニットＭＵのソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ２＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＤ１、及び信号ＳＧＯＦＦに基づき、選択的に１列目のセルユニットＭＵのドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ１＜ｉ＞を入力する。

ロウデコーダ回路１９ａは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂ、電圧変換回路１９ａｃ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路１９ａｃは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂを介して受け付けた信号ＢＡＤ、及び信号ＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路１９ａｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。

第１転送トランジスタＴｒａ１は、ワード線駆動回路１３ａとダミーワード線ＤＷＬとの間に接続されている。第１転送トランジスタＴｒａ２〜Ｔｒａ４は、各々、ワード線駆動回路１３ａとワード線ＷＬ１〜ＷＬ３との間に接続されている。第１転送トランジスタＴｒａ１は、信号ＶＤＬ、ＶＳＥＬａ＜ｉ＞に基づき、ダミーワード線ＤＷＬに信号ＶＤＬ＜ｉ＞を出力する。第１転送トランジスタＴｒａ２〜Ｔｒａ４は、各々、信号ＶＣＧ１〜ＶＣＧ３、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ３に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ３＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａと２列目のセルユニットＭＵのソース側選択ゲート線ＳＧＳとの間に接続されている。第１転送トランジスタＴｒａ５は、信号ＶＳＧＳ２、及び信号ＶＳＥＬａ＜ｉ＞に基づき、２列目のセルユニットＭＵのソース側選択ゲート線ＳＧＳに信号ＶＳＧＳ２＜ｉ＞を出力する。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａと１列目のセルユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第１転送トランジスタＴｒａ６は、信号ＶＳＧＤ１、及び信号ＶＳＥＬａ＜ｉ＞に基づき、１列目のセルユニットＭＵのドレイン側選択ゲート線ＳＧＤに信号ＶＳＧＤ１＜ｉ＞を出力する。

第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａと２列目のソース側選択ゲート線ＳＧＳとの間に接続されている。第２転送トランジスタＴｒｂ１は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｉ＞に基づき、２列目のセルユニットＭＵのソース側選択ゲート線ＳＧＳに信号ＶＳＧＳ２＜ｉ＞を出力する。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａと１列目のセルユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第２転送トランジスタＴｒｂ２は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｉ＞に基づき、１列目のセルユニットＭＵのドレイン側選択ゲート線ＳＧＤに信号ＶＳＧＤ１＜ｉ＞を出力する。

ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ４〜ＶＣＧ７に基づき、メモリトランジスタＭＴｒ４〜ＭＴｒ７のゲートに信号ＶＣＧ４＜ｉ＞〜ＶＣＧ７＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＳ１、及び信号ＳＧＯＦＦに基づき、選択的に１列目のセルユニットＭＵのソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ１＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＤ２、及び信号ＳＧＯＦＦに基づき、選択的に２列目のセルユニットＭＵのドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ２＜ｉ＞を入力する。

ロウデコーダ回路１９ｂは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂ、電圧変換回路１９ｂｃ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路１９ｂｃは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂを介して受け付けた信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路１９ｂｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。

第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、各々、ワード線駆動回路１３ｂとワード線ＷＬ４〜ＷＬ７との間に接続されている。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ４〜ＶＣＧ７、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ４〜ＷＬ７に信号ＶＣＧ４＜ｉ＞〜ＶＣＧ７＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続されている。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂと１列目のセルユニットＭＵのソース側選択ゲート線ＳＧＳとの間に接続されている。第１転送トランジスタＴｒｃ６は、信号ＶＳＧＳ１、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、１列目のセルユニットＭＵのソース側選択ゲート線ＳＧＳに信号ＶＳＧＳ１＜ｉ＞を出力する。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂと２列目のセルユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第１転送トランジスタＴｒｃ７は、信号ＶＳＧＤ２、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、２列目のセルユニットＭＵのドレイン側選択ゲート線ＳＧＤに信号ＶＳＧＤ２＜ｉ＞を出力する。

第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂと１列目のセルユニットＭＵのソース側選択ゲート線ＳＧＳとの間に接続されている。第２転送トランジスタＴｒｄ１は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｉ＞に基づき、１列目のセルユニットＭＵのソース側選択ゲート線ＳＧＳに信号ＶＳＧＳ１＜ｉ＞を出力する。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂと２列目のセルユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第２転送トランジスタＴｒｄ２は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｉ＞に基づき、２列目のセルユニットＭＵのドレイン側選択ゲート線ＳＧＤに信号ＶＳＧＤ２＜ｉ＞を出力する。上記図１４に示す回路によって、第１実施形態の消去動作は実行可能とされている。

［第２実施形態］
次に、図１５を参照して、第２実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。第２実施形態は、非選択メモリブロックｎｓ−ＭＢにおける制御が、第１実施形態と異なる。なお、第２実施形態において、第１実施形態と同様の構成については、同一の符号を付し、その説明を省略する。

ここで、上記第１実施形態の非選択メモリブロックｎｓ−ＭＢにおいて、制御回路２は、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤ、及びソース線ＳＬ１に接続されたソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを２０Ｖに設定する（図１３参照）。これに対して、第２実施形態の非選択メモリブロックｎｓ−ＭＢにおいて、制御回路２は、図１５に示すように、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤ、及びソース線ＳＬ１に接続されたソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを８Ｖに設定する。この点、第２実施形態は、第１実施形態と異なる。これにより、第１実施形態と同様に、図１４の領域Ｒ３にて、セルユニットＭＵからソース線ＳＬ１、ＳＬ２への電子の移動は許容される。また、図１４の領域Ｒ４にて、セルユニットＭＵからビット線ＢＬへの電子の移動は許容される。さらに、第２実施形態は、第１実施形態と比較して上記のようにゲートに印加する電圧を８Ｖに削減することから、第１実施形態よりも消費電力を抑えることができる。

次に、図１６を参照して、上記第２実施形態の消去動作を実行可能とする制御回路２の具体的構成について説明する。制御回路２は、第１実施形態と異なり、非選択メモリブロックｎｓ−ＭＢの１列目、２列目に位置するドレイン側選択ゲート線ＳＧＤの各々に異なる電圧を印加可能に構成されている。したがって、第２実施形態に係る制御回路２においては、図１６に示すように、選択ゲート線駆動回路１５ａ、１５ｂの出力信号が、第１実施形態と異なる。

選択ゲート線駆動回路１５ａは、第１実施形態の信号ＶＳＧＯＦＦの代わりに、信号ＶＳＧＤＯＦＦ１、ＶＳＧＳＯＦＦ２を出力する。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＯＦＦの代わりに、信号ＶＳＧＤＯＦＦ２、ＶＳＧＳＯＦＦ１を出力する。

信号ＶＳＧＳＯＦＦ１、ＶＳＧＳＯＦＦ２は、各々、非選択メモリブロックｎｓ−ＭＢの１列目、２列目に位置するソース側選択ゲート線ＳＧＳを駆動する際に用いられる。信号ＶＳＧＳＯＦＦ１は、第２転送トランジスタＴｒｄ１の一端に供給される。信号ＶＳＧＯＦＦ２は、第２転送トランジスタＴｒｂ１の一端に供給される。

信号ＶＳＧＤＯＦＦ１、ＶＳＧＤＯＦＦ２は、各々、非選択メモリブロックｎｓ−ＭＢの１列目、２列目に位置するドレイン側選択ゲート線ＳＧＤを駆動する際に用いられる。信号ＶＳＧＤＯＦＦ１は、第２転送トランジスタＴｒｂ２の一端に供給される。信号ＶＳＧＤＯＦＦ２は、第２転送トランジスタＴｒｄ２の一端に供給される。上記図１５に示す回路によって、第２実施形態の消去動作は実行可能とされている。

［第３実施形態］
次に、図１７を参照して、第３実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。第３実施形態は、非選択メモリブロックｎｓ−ＭＢにおける制御が、第１実施形態と異なる。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一の符号を付し、その説明を省略する。

第３実施形態の非選択メモリブロックｎｓ−ＭＢにおいて、制御回路２は、図１７に示すように、ＧＩＤＬ電流を発生させる。この点、第３実施形態は、第１実施形態と異なる。具体的に、図１７の領域Ｒ５に示すように、制御回路２は、非選択メモリブロックｎｓ−ＭＢにおいて、ビット線ＢＬの電圧ＶＢＬを８Ｖに設定し、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを０Ｖに設定する。すなわち、ビット線ＢＬの電圧ＶＢＬは、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤよりも電圧αだけ高くなる（ＶＢＬ−α＝ＶＳＧＤ）。これにより、図１７の領域Ｒ５において、ＧＩＤＬ電流が発生する。

また、図１７の領域Ｒ６に示すように、制御回路２は、ソース線ＳＬ１、ＳＬ２の電圧ＶＳＬ１、ＶＳＬ２を各々、８Ｖ、２０Ｖに設定する。制御回路２は、ソース線ＳＬ１近傍のソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを８Ｖに設定し、ソース線ＳＬ２近傍のソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを２０Ｖに設定する。すなわち、ソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳは、各々、ソース線ＳＬ１、ＳＬ２の電圧ＶＳＬ１、ＶＳＬ２以上となる（ＶＳＧＳ≧ＶＳＬ１、ＶＳＬ２）。この場合、図１７に示す領域Ｒ６において、電子からみたポテンシャルは、図１８に示すようになる。これにより、図１７の領域Ｒ６において、セルユニットＭＵからソース線ＳＬ１、ＳＬ２への電子の移動は許容される。一方、セルユニットＭＵからソース線ＳＬ１、ＳＬ２へのホールの移動は抑制される。

以上、図１７の領域Ｒ５、Ｒ６における制御により、非選択メモリブロックｎｓ−ＭＢにおいて、メモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧は、８Ｖまで上げられる。しかしながら、制御回路２は、ワード線ＷＬ１〜ＷＬ７をフローティングとしているため、非選択メモリブロックｎｓ−ＭＢ内のメモリトランジスタＭＴｒ１〜ＭＴｒ７の電荷蓄積層には高電圧が印加されない。よって、非選択メモリブロックｎｓ−ＭＢに対する消去動作は禁止される。

なお、第３実施形態の消去動作は、図１６に示した第２実施形態に係る制御回路２にて実行可能とされている。

［第４実施形態］
次に、図１９を参照して、第４実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。第４実施形態は、図１９に示すように、第１実施形態のソース線ＳＬ１、ＳＬ２、及び共通ソース線ＳＬＡ１、ＳＬＡ２の代わりに、ソース線ＳＬ、及び共通ソース線ＳＬＡを有する。ソース線ＳＬは、各メモリブロックＭＢに、２本設けられている。２本のソース線ＳＬは、１本の共通ソース線ＳＬＡに接続されている。この点で、第４実施形態は、第１実施形態と異なる。なお、第４実施形態において、第１〜第３実施形態と同様の構成については同一符号を付し、その説明を省略する。

次に、図２０〜図２２を参照して、第４実施形態におけるメモリセルアレイ１の積層構造について説明する。第４実施形態に係るメモリセルアレイ１は、図２０及び図２１に示すように、第１実施形態のソース層５１ａ、５１ｂの代わりに、ソース層５１を有する。ソース層５１は、ソース線ＳＬとして機能する。

ソース層５１は、図２２に示すように、第１実施形態と同様に、１つのメモリブロックＭＢに２つ設けられている。ただし、１本のソース層５１は、隣接する一対のメモリブロックＭＢにて共有されている。ソース層５１はプラグ層５４を介して共通ソース層５３に接続されている。共通ソース層５３は、共通ソース線ＳＬＡとして機能する。

次に、図２３を参照して、第４実施形態において選択セルユニットｓ−ＭＵに対して消去動作を実行する制御について説明する。図２３に示すように、制御回路２は、選択メモリブロックｓ−ＭＢにおいて、略第１実施形態と同様の制御を実行する。ただし、制御回路２は、ソース線ＳＬの電圧ＶＳＬを２０Ｖに設定し、非選択セルユニットｎｓ−ＭＵに含まれるソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを２０Ｖに設定する。これにより、第４実施形態においても、選択メモリブロックｓ−ＭＢに第１実施形態と同様の領域Ｒ１〜Ｒ４が設定される。すなわち、第４実施形態は、選択メモリブロックｓ−ＭＢにおいて第１実施形態と同様の効果を奏する。

次に、図２４を参照して、第４実施形態において非選択メモリブロックｎｓ−ＭＢに対して消去動作を禁止する制御について説明する。図２４に示すように、制御回路２は、非選択メモリブロックｎｓ−ＭＢにおいて、第１実施形態と略同様の制御を実行する。ただし、制御回路２は、ソース線ＳＬの電圧ＶＳＬを２０Ｖに設定する。これにより、第４実施形態においても、非選択メモリブロックｎｓ−ＭＢに第１実施形態と同様の領域Ｒ３、Ｒ４が設定される。すなわち、第４実施形態は、非選択メモリブロックｎｓ−ＭＢにおいて第１実施形態と同様の効果を奏する。

次に、図２５を参照して、上記第４実施形態の消去動作を実行可能とする制御回路２の具体的構成について説明する。第４実施形態に係る制御回路２は、ソース線ＳＬ１、ＳＬ２に異なる電圧を与える第１実施形態と異なり、ソース線ＳＬに単一の電圧を与える構成とすればよい。すなわち、第４実施形態に係る制御回路２においては、図２５に示すように、ソース線駆動回路１６の出力信号が、第１実施形態と異なる。

ソース線駆動回路１６は、信号ＶＳＬ１、ＶＳＬ２の代わりに、信号ＶＳＬを出力する。信号ＶＳＬは、共通ソース線ＳＬＡを介して、ソース線ＳＬを駆動する際に用いられる。上記図２５に示す回路によって、第４実施形態の消去動作は実行可能とされる。したがって、第４実施形態は、第１実施形態よりもソース線ＳＬの数を削減しており、これにより第１実施形態よりも占有面積を削減することができる。

［第５実施形態］
次に、図２６を参照して、第５実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。第５実施形態に係るメモリセルアレイ１の構成は、第４実施形態と同様である。一方、第５実施形態に係る非選択メモリブロックｎｓ−ＭＢにおける制御は、第４実施形態と異なる。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一の符号を付し、その説明を省略する。

第５実施形態の非選択メモリブロックｎｓ−ＭＢにおいて、制御回路２は、図２６に示すように、ＧＩＤＬ電流を発生させる。この点、第５実施形態は、第４実施形態と異なる。具体的に、図２６の領域Ｒ１に示すように、制御回路２は、ソース線ＳＬの電圧ＶＳＬを２０Ｖに設定し、ソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳを１２Ｖに設定する。すなわち、ソース線ＳＬの電圧ＶＳＬは、ソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＧＳよりも電圧αだけ高くなる（ＶＳＬ−Ｖα＝ＶＳＧＳ）。これにより、図２６に示す領域Ｒ１においてＧＩＤＬ電流が発生する。

また、図２６の領域Ｒ７に示すように、制御回路２は、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを８Ｖに設定し、ビット線ＢＬの電圧ＶＢＬを８Ｖに設定する。すなわち、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤは、ビット線ＢＬの電圧ＶＢＬ以上となる。この場合、図２６の領域Ｒ７において、電子からみたポテンシャルは、図２７に示すようになる。これにより、セルユニットＭＵからビット線ＢＬへのホールの移動は許容される。また、ビット線ＢＬからセルユニットＭＵへの電子の移動が許容される。

以上、図２６の領域Ｒ１、Ｒ７における制御により、非選択メモリブロックｎｓ−ＭＢにおいて、メモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧は、８Ｖまで上げられる。しかしながら、制御回路２は、ワード線ＷＬ１〜ＷＬ７をフローティングとしているため、非選択メモリブロックｎｓ−ＭＢ内のメモリトランジスタＭＴｒ１〜ＭＴｒ７の電荷蓄積層には高電圧が印加されない。よって、非選択メモリブロックｎｓ−ＭＢに対する消去動作は禁止される。

なお、第５実施形態の消去動作は、図２５に示した第４実施形態に係る制御回路２にて実行可能とされている。

［第６実施形態］
次に、図２８を参照して、第６実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。第６実施形態に係るメモリセルアレイ１の構成は、第４実施形態と同様である。一方、第６実施形態に係る非選択メモリブロックｎｓ−ＭＢにおける制御は、第４実施形態と異なる。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一の符号を付し、その説明を省略する。

ここで、上記第４実施形態の非選択メモリブロックｎｓ−ＭＢにおいて、制御回路２は、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを２０Ｖに設定する（図２４参照）。これに対して、第６実施形態の非選択メモリブロックｎｓ−ＭＢにおいて、制御回路２は、図２８に示すように、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを８Ｖに設定する。この点で、第６実施形態は第４実施形態と異なる。これにより、第４実施形態と同様に、図２８の領域Ｒ３にて、セルユニットＭＵからソース線ＳＬへの電子の移動は許容される。また、図２８の領域Ｒ４にて、セルユニットＭＵからビット線ＢＬへの電子の移動は許容される。

以上、図２８の領域Ｒ３、Ｒ４における制御により、非選択メモリブロックｎｓ−ＭＢにおいて、メモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧は、０Ｖに設定される。よって、第６実施形態において、非選択メモリブロックｎｓ−ＭＢに対する消去動作は禁止される。さらに、第６実施形態は、第４実施形態と比較して上記のようにゲートに印加する電圧を８Ｖに削減することから、第４実施形態よりも消費電力を抑えることができる。

次に、図２９を参照して、上記第６実施形態の消去動作を実行可能とする制御回路２の具体的構成について説明する。第６実施形態に係る制御回路２は、第４実施形態と異なり、非選択メモリブロックｎｓ−ＭＢの１列目、２列目に位置するドレイン側選択ゲート線ＳＧＤの各々に異なる電圧を印加可能に構成されている。したがって、第６実施形態に係る制御回路２においては、図２９に示すように、選択ゲート線駆動回路１５ａ、１５ｂの出力信号が、第４実施形態と異なる。

選択ゲート線駆動回路１５ａは、第４実施形態の信号ＶＳＧＯＦＦの代わりに、信号ＶＳＧＤＯＦＦ１、ＶＳＧＳＯＦＦ２を出力する。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＯＦＦの代わりに、信号ＶＳＧＤＯＦＦ２、ＶＳＧＳＯＦＦ１を出力する。

信号ＶＳＧＳＯＦＦ１、ＶＳＧＳＯＦＦ２は、各々、非選択メモリブロックｎｓ−ＭＢの１列目、２列目に位置するソース側選択ゲート線ＳＧＳを駆動する際に用いられる。信号ＶＳＧＳＯＦＦ１は、第２転送トランジスタＴｒｄ１の一端に供給される。信号ＶＳＧＯＦＦ２は、第２転送トランジスタＴｒｂ１の一端に供給される。

信号ＶＳＧＤＯＦＦ１、ＶＳＧＤＯＦＦ２は、各々、非選択メモリブロックｎｓ−ＭＢの１列目、２列目に位置するドレイン側選択ゲート線ＳＧＤを駆動する際に用いられる。信号ＶＳＧＤＯＦＦ１は、第２転送トランジスタＴｒｂ２の一端に供給される。信号ＶＳＧＤＯＦＦ２は、第２転送トランジスタＴｒｄ２の一端に供給される。上記図１５に示す回路によって、第２実施形態の消去動作は実行可能とされている。

［その他の実施形態］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、第４実施形態に係る図２３の領域Ｒ４は、非選択セルユニットｎｓ−ＭＵに含まれるドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを８Ｖに設定する例を示している。しかしながら、このような場合であっても、非選択セルユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧が上昇して、誤消去が発生するおそれがある。

そこで、図３０の領域Ｒ８のように、制御回路２は、非選択セルユニットｎｓ−ＭＵに含まれるドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤを１２Ｖに設定してもよい。この場合、図３０に示す領域Ｒ８において、電子からみたポテンシャルは、図３１に示すようになる。これにより、非選択セルユニットｎｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧が所定電圧（例えば、８Ｖ）を越える場合、ビット線ＢＬから非選択セルユニットｎｓ−ＭＵへの電子の移動は許容される。したがって、図３０に示す制御によれば、非選択セルユニットｎｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ７のボディの電圧上昇は抑えられ、もって誤消去の発生を抑制することができる。

また、第４及び第５実施形態における非選択メモリブロックｎｓ−ＭＢにおいて、ビット線ＢＬの電圧ＶＢＬは２０Ｖに設定され、ソース線ＳＬの電圧ＶＳＬは８Ｖに設定されてもよい。また、第６実施形態における非選択メモリブロックｎｓ−ＭＢにおいて、ビット線ＢＬ及びドレイン側選択トランジスタＳＤＴｒのゲートの電圧ＶＳＧＤは２０Ｖに設定され、ソース線ＳＬ及びソース側選択トランジスタＳＳＴｒのゲートの電圧ＶＳＬ、ＶＳＧＳは８Ｖに設定されてもよい。

１…メモリセルアレイ、 ２…制御回路、 ＭＢ…メモリブロック、 ＭＵ…セルユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ７…メモリトランジスタ、 ＤＴｒ…ダミートランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。

Claims (7)

1. 複数のセルユニットを有する複数のメモリブロックと、
   複数の前記メモリブロックに共通に設けられ且つ複数の前記セルユニットの一端に接続された第１配線と、
   複数の前記セルユニットの他端に接続された第２配線と、
   前記セルユニットに供給する信号を制御する制御回路とを備え、
   複数の前記セルユニットは、各々、
   電気的に書き換え可能な複数の第１メモリトランジスタを直列接続してなるメモリストリングと、
   前記メモリストリングの一端に一端を接続された第２メモリトランジスタと、
   前記第２メモリトランジスタの他端と前記第１配線との間に設けられた第１トランジスタと、
   前記メモリストリングの他端と前記第２配線との間に設けられた第２トランジスタとを備え、
   前記メモリストリングは、
   基板に対して垂直方向に延びる柱状部を含み、前記第１メモリトランジスタのボディとして機能する半導体層と、
   前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
   前記電荷蓄積層を介して前記柱状部の側面を取り囲み且つ前記メモリブロック毎に分断され、前記第１メモリトランジスタのゲートとして機能する第１導電層とを備え、
   前記第２メモリトランジスタは、
   前記基板に対して垂直方向に延びる柱状部を含み、前記第２メモリトランジスタのボディとして機能する前記半導体層と、
   ゲート絶縁膜を介して前記柱状部の側面を取り囲み且つ前記メモリブロック毎に分断され、前記第２メモリトランジスタのゲートとして機能する第２導電層とを備え、
   前記制御回路は、選択メモリブロック内の選択セルユニットに対して前記第１メモリトランジスタに蓄積された電荷を放出する消去動作を実行する一方、前記選択メモリブロック内の非選択セルユニットに対して前記消去動作を禁止するように構成され、
   前記制御回路は、消去動作時において、
   前記選択セルユニットに含まれる前記第１メモリトランジスタのボディの電圧を第１電圧まで上げるため、前記選択セルユニットに接続された前記第２配線の電圧を、前記選択セルユニットに含まれる前記第２トランジスタのゲートの電圧よりも所定の電圧だけ高く設定して、これによりＧＩＤＬ電流を発生させる動作と、前記選択セルユニットに含まれる前記第２メモリトランジスタのゲートの電圧を、前記選択セルユニットに接続された前記第２配線の電圧以上として、これにより、前記選択セルユニットから前記第１配線へのホールの移動を抑制する動作と、前記選択セルユニットに含まれる前記第１トランジスタのゲートの電圧を、前記選択セルユニットに接続された前記第１配線の電圧以下として、これにより、前記第１配線から前記選択セルユニットへの電子の移動を抑制する動作とを実行可能に構成されると共に、前記非選択セルユニットに含まれる前記第１メモリトランジスタのボディの電圧を前記第１電圧よりも低い第２電圧に設定するため、前記非選択セルユニットに含まれる前記第２トランジスタのゲートの電圧を、前記非選択セルユニットに接続された前記第２配線の電圧以上として、これにより、ＧＩＤＬ電流の発生を抑制し且つ前記非選択セルユニットから前記第２配線への電子の移動を許容する動作と、前記非選択セルユニットに含まれる前記第１トランジスタのゲートの電圧を、前記非選択セルユニットに接続された前記第１配線の電圧以上として、これにより、ＧＩＤＬ電流の発生を抑制し且つ前記非選択セルユニットから前記第１配線への電子の移動を許容する動作とを実行可能に構成され、
   更に前記選択セルユニット及び前記非選択セルユニットに含まれる前記第１メモリトランジスタのゲートに前記第２電圧以下の第３電圧を印加する動作を実行可能に構成されている
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記メモリブロック内に設けられた複数の前記第２配線は、各々、異なる電圧に制御可能に構成されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、非選択メモリブロックにおいて、前記第１メモリトランジスタのゲートをフローティングとする動作を更に実行するように構成されている
   ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
4. 前記制御回路は、
   前記非選択メモリブロックにおいて、前記第１トランジスタのゲートの電圧を前記第１配線の電圧以上として、これにより、前記非選択メモリブロックに含まれる前記セルユニットから前記第１配線への電子の移動を許容する動作と、
   前記非選択メモリブロックにおいて、前記第２トランジスタのゲートの電圧を前記第２配線の電圧以上として、これにより、前記非選択メモリブロックに含まれる前記セルユニットから前記第２配線への電子の移動を許容する動作とを更に実行するように構成されている
   ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
5. 前記制御回路は、
   前記非選択メモリブロックにおいて、前記第１配線の電圧を前記第１トランジスタのゲートの電圧よりも所定の電圧だけ高く設定して、これにより、ＧＩＤＬ電流を発生させる動作と、
   前記非選択メモリブロックにおいて、前記第２トランジスタの電圧を前記第２配線の電圧以上として、これにより、前記セルユニットから前記第２配線への電子の移動を許容し且つホールの移動を抑制する動作とを更に実行するように構成されている
   ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
6. 前記第２メモリトランジスタは、前記ゲート絶縁膜として電荷蓄積膜を有し、
   前記制御回路は、前記第２メモリトランジスタの前記電荷蓄積膜に蓄積された電荷を放出する消去動作を実行するように構成され、
   前記制御回路は、前記第２メモリトランジスタに対する消去動作時において、
   前記選択メモリブロックにおいて、前記第２メモリトランジスタのボディの電圧を前記第１電圧まで上げると共に、前記第２メモリトランジスタのゲートに前記第３電圧を印加する一方、前記第１メモリトランジスタのゲートをフローティングとする動作を実行するように構成されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
7. 前記制御回路は、前記選択メモリブロックにおいて、前記第２メモリトランジスタのボディの電圧を前記第１電圧まで上げるため、前記選択メモリブロックにおいて、前記第１配線の電圧を前記第１トランジスタのゲートの電圧よりも所定の電圧だけ高く設定して、これにより、ＧＩＤＬ電流を発生させると共に、
   前記選択メモリブロックにおいて、前記第２配線の電圧を前記第２トランジスタのゲートの電圧よりも所定の電圧だけ高く設定して、これにより、ＧＩＤＬ電流を発生させる動作を実行可能に構成された
   ことを特徴とする請求項６記載の不揮発性半導体記憶装置。

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