JP4913188B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。そのひとつとして、縦型トランジスタを用いてメモリセルを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照）。積層型ＮＡＮＤ型フラッシュメモリの動作は、読み出し動作をはじめとして、従来の平面型ＮＡＮＤ型フラッシュメモリの動作とほぼ同じである。したがって、積層型ＮＡＮＤ型フラッシュメモリの大容量化にあたっては、平面型ＮＡＮＤ型フラッシュメモリと同様、読み出し時に、読み出し動作の対象ではない非選択メモリストリングからのリーク電流を抑えることが重要となる。

従来、ＮＡＮＤ型フラッシュメモリは、非選択メモリストリングに接続された選択トランジスタのゲートへ接地電位や負の電位を印加することで、非選択メモリストリングからのリーク電流を抑制している。また、従来、ＮＡＮＤ型フラッシュメモリは、１本のビット線に接続されるメモリストリングの数を減らすことによって、上記問題を解消している。近年、従来技術に加えて、更なるリーク電流の抑制が求められている。

特開２００７−２６６１４３号公報

本発明は、リーク電流を抑制した不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、直列接続された複数のメモリセルを含むメモリストリングを複数個配列してなるメモリセルアレイと、複数の前記メモリストリングの中の選択メモリストリングに含まれる前記メモリセルからデータを読み出す読み出し動作を実行する制御回路とを備え、前記メモリストリングはそれぞれ、基板に対して垂直方向に延びる柱状部を有して前記メモリセルのボディとして機能する半導体層と、前記柱状部を取り囲むように形成され、電荷を蓄積することによりデータを保持する電荷蓄積層と、前記電荷蓄積層を介して前記柱状部を取り囲み、前記基板に対して平行に延びるように形成されて前記メモリセルのゲートとして機能する第１導電層とを備え、前記制御回路は、前記読み出し動作の際、読み出し動作の対象外である非選択メモリストリングの中の少なくとも一つの前記メモリセルのゲートに第１電圧を印加し、前記非選択メモリストリング中の別の前記メモリセルのゲートに、この第１電圧よりも低い第２電圧を印加することを特徴とする。

本発明によれば、リーク電流を抑制した不揮発性半導体記憶装置を提供することができる。

本発明の第１実施形態に係る不揮発性半導体記憶装置の回路図である。 メモリセルアレイＡＲ１を示す概略斜視図である。 メモリセルアレイＡＲ１のの等価回路図である。 メモリセルアレイＡＲ１の一部断面図である。 制御回路ＡＲ２の具体的構成を示す回路図である。 昇圧回路１２ａを示す回路図 昇圧回路１２ａの動作を示すタイミングチャートである。 昇圧回路１２ａの動作を示すタイミングチャートである。 ワード線駆動回路１３ａを示す回路図である。 バックゲート線駆動回路１４を示す回路図である。 選択ゲート線駆動回路１５ａを示す回路図である。 ソース線駆動回路１６を示す回路図である。 センスアンプ回路１７を示す回路図である。 第１実施形態に係る読み出し動作を示すタイミングチャートである。 第１実施形態に係る読み出し動作の概略図である。 第１実施形態に係る書き込み動作を示すタイミングチャートである。 第１実施形態に係る消去動作を示すタイミングチャートである。 第２実施形態に係る読み出し動作を示すタイミングチャートである。 第２実施形態に係る読み出し動作の概略図である。 第３実施形態に係るワード線駆動回路１３ａを示すブロック図である。 第３実施形態に係るロウデコーダ回路１９ａ、１９ｂを示す一部回路図である。 第３実施形態に係る読み出し動作を示すタイミングチャートである。 第３実施形態に係る読み出し動作の概略図である。 第４実施形態に係るワード線駆動回路１３ａを示す回路図である。 第４実施形態に係るバックゲート線駆動回路１４を示す回路図である。 第４実施形態に係る読み出し動作を示すタイミングチャートである。 第４実施形態に係る読み出し動作の概略図である。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。

［第１実施形態］
[構成]
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置の回路図である。

図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられた制御回路ＡＲ２を有する。

メモリセルアレイＡＲ１は、図１に示すように、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリセル）が直列接続されたメモリストリングＭＳを複数個配列して構成される。制御回路ＡＲ２は、メモリトランジスタＭＴｒ（ＭＴｒ１〜ＭＴｒ８）のゲート等へ与える電圧を制御する各種制御回路にて構成されている。制御回路ＡＲ２は、メモリトランジスタＭＴｒにデータを書き込む書き込み動作、メモリトランジスタＭＴｒのデータを消去する消去動作、及びメモリトランジスタＭＴｒからデータを読み出す読み出し動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングＭＳに印加される電圧は、従来の積層型フラッシュメモリと略同様である。

ただし、この制御回路ＡＲ２は、読み出し動作の際、非選択のメモリストリングＭＳに含まれる少なくとも一つのメモリトランジスタＭＴｒのゲートに読み出しパス電圧Ｖｒｅａｄを印加し、他のメモリトランジスタＭＴｒには接地電位Ｖｓｓ（０Ｖ）を印加する。この読み出しパス電圧Ｖｒｅａｄは、選択メモリストリングＭＳ中の非選択のメモリトランジスタＭＴｒのゲートに印加される電圧と同一であり、そのメモリトランジスタＭＴｒの保持データの如何に拘わらず、そのメモリトランジスタＭＴｒを導通状態にする。読み出しパス電圧Ｖｒｅａｄが印加されたメモリトランジスタＭＴｒのボディの電位は、反転層が形成される分、接地電位Ｖｓｓがゲートに印加された他のメモリトランジスタＭＴｒのボディの電位よりも低くなる。このような電位差により、非選択メモリストリングＭＳ中で井戸型ポテンシャルが形成され、非選択のメモリストリングＭＳにおけるリーク電流を抑制することができる。

メモリセルアレイＡＲ１は、図１に示すように、ｍ列のメモリブロックＭＢを有する。各メモリブロックＭＢは、ｎ行２列のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳの一端に接続されたソース側選択トランジスタＳＳＴｒ、及びメモリストリングＭＳの他端に接続されたドレイン側選択トランジスタＳＤＴｒを備える。なお、図１に示す例においては、メモリユニットＭＵの一列目を（１）と表記し、その二列目を（２）と表記する。ビット線ＢＬ、ソース線ＳＬは、ｍ列のメモリブロックＭＢにより共有されている。

メモリセルアレイＡＲ１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、メモリストリングＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。

次に、図３を参照して、メモリセルアレイＡＲ１の回路構成について具体的に説明する。図３は、メモリセルアレイＡＲ１の等価回路図である。

メモリセルアレイＡＲ１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。

メモリブロックＭＢは、図３に示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。

メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜ＭＴｒ８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。

メモリユニットＭＵにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。なお、カラム方向において隣接する２つのメモリストリングＭＳも、ワード線ＷＬ１〜ＷＬ８を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。

メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、カラム方向に延びるビット線ＢＬに共通に接続されている。

メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。

次に、図４を参照して、第１実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。図４は、メモリセルアレイＡＲ１の一部断面図である。

メモリセルアレイＡＲ１は、図４に示すように、基板１０上にバックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒとして機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲートトランジスタ層２０は、図４に示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。また、バックゲート導電層２１は、バックゲートトランジスタＢＴｒのゲートとして機能する。

バックゲート導電層２１は、基板と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、メモリブロックＭＢ毎に分断されている。バックゲート導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

バックゲート導電層２０は、図４に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。

メモリトランジスタ層３０は、図４に示すように、バックゲート導電層２０の上層に形成されている。メモリトランジスタ層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、ワード線ＷＬ１〜ＷＬ８として機能する。ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。

ワード線導電層３１ａ〜３１ｄは、層間絶縁層（図示略）を挟んで積層されている。ワード線導電層３１ａ〜３１ｄは、所定領域に亘ってカラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

メモリトランジスタ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｄを貫通するように形成されている。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。

また、バックゲートトランジスタ層２０、及びメモリトランジスタ層３０は、図４に示すように、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、トンネル絶縁層３３ｃ、及びＵ字状半導体層３４を有する。これらブロック絶縁層３３ａ、電荷蓄積層３３ｂ、トンネル絶縁層３３ｃ、及びＵ字状半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８のＭＯＮＯＳとして機能する。電荷蓄積層３３ｂは、電荷を蓄積することによりデータを保持する。Ｕ字状半導体層３４は、メモリストリングＭＳのボディとして機能する。

ブロック絶縁層３３ａは、図４に示すように、バックゲートホール２２及びメモリホール３２に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面に所定の厚みをもって形成されている。Ｕ字状半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成されている。Ｕ字状半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めるように形成されている。Ｕ字状半導体層３４は、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。

ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。Ｕ字状半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

上記バックゲートトランジスタ層２０の構成を換言すると、トンネル絶縁層３３ｃは、連結部３４ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部３４ｂを取り囲むように形成されている。

上記メモリトランジスタ層３０の構成を換言すると、トンネル絶縁層３３ｃは、柱状部３４ａを取り囲むように形成されている。電荷蓄積層３３ｂは、トンネル絶縁層３３ｃを取り囲むように形成されている。ブロック絶縁層３３ａは、電荷蓄積層３３ｂを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、ブロック絶縁層３３ａ、及び柱状部３４ａを取り囲むように形成されている。

選択トランジスタ層４０は、図４に示すように、ソース側導電層４１ａ、及びドレイン側導電層４１ｂを有する。ソース側導電層４１ａは、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層４１ａは、ソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層４１ｂは、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４１ｂは、ドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。

ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。一対のソース側導電層４１ａと、一対のドレイン側導電層４１ｂは、カラム方向に交互に配置されている。ソース側導電層４１ａは、Ｕ字状半導体層３４を構成する一方の柱状部３４ａの上層に形成され、ドレイン側導電層４１ｂは、Ｕ字状半導体層３４を構成する他方の柱状部３４ａの上層に形成されている。ソース側導電層４１ａ、及びドレイン側導電層４１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

選択トランジスタ層４０は、図４に示すように、ソース側ホール４２ａ、及びドレイン側ホール４２ｂを有する。ソース側ホール４２ａは、ソース側導電層４１ａを貫通するように形成されている。ソース側ホール４２ａは、メモリホール３２と整合する位置に形成されている。ドレイン側ホール４２ｂは、ドレイン側導電層４１ｂを貫通するように形成されている。ドレイン側ホール４２ｂは、メモリホール３２と整合する位置に形成されている。

選択トランジスタ層４０は、図４に示すように、ソース側ゲート絶縁層４３ａ、ソース側柱状半導体層４４ａ、ドレイン側ゲート絶縁層４３ｂ、及びドレイン側柱状半導体層４４ｂを有する。ソース側柱状半導体層４４ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。ドレイン側柱状半導体層４４ｂは、ドレイン側柱状半導体層ＳＤＴｒのボディとして機能する。

ソース側ゲート絶縁層４３ａは、ソース側ホール４２ａに面する側壁に形成されている。ソース側柱状半導体層４４ａは、ソース側ゲート絶縁層４３ａに接するように、基板１０に対して垂直方向に延びるように柱状に形成されている。ドレイン側ゲート絶縁層４３ｂは、ドレイン側ホール４２ｂに面する側壁に形成されている。ドレイン側柱状半導体層４４ｂは、ドレイン側ゲート絶縁層４３ｂに接するように、基板１０に対して垂直方向に延びるように柱状に形成されている。

ソース側ゲート絶縁層４３ａ及びドレイン側ゲート絶縁層４３ｂは、酸化シリコン（ＳｉＯ_２）にて構成されている。ソース側柱状半導体層４４ａ及びドレイン側柱状半導体層４４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

上記選択トランジスタ層４０の構成を換言すると、ソース側ゲート絶縁層４３ａは、ソース側柱状半導体層４４ａを取り囲むように形成されている。ソース側導電層４１ａは、ソース側ゲート絶縁層４３ａ及びソース側柱状半導体層４４ａを取り囲むように形成されている。ドレイン側ゲート絶縁層４３ｂは、ドレイン側柱状半導体層４４ｂを取り囲むように形成されている。ドレイン側導電層４１ｂは、ドレイン側ゲート絶縁層４３ｂ及びドレイン側柱状半導体層４４ｂを取り囲むように形成されている。

配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成されている。配線層５０は、ソース線層５１、プラグ層５２、及びビット線層５３を有する。ソース線層５１は、ソース線ＳＬ（第１ソース線ＳＬＡ）として機能する。ビット線層５３は、ビット線ＢＬとして機能する。

ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対のソース側柱状半導体層４４ａの上面に接するように形成されている。プラグ層５２は、ドレイン側柱状半導体層４４ｂの上面に接し、基板１０に対して垂直方向に延びるように形成されている。ビット線層５３は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ビット線層５３は、プラグ層５２の上面に接するように形成されている。ソース線層５１、プラグ層５２、及びビット線層５３は、タングステン（Ｗ）等の金属にて構成されている。

次に、図５を参照して、制御回路ＡＲ２の具体的構成について説明する。図５は、制御回路ＡＲ２の具体的構成を示す回路図である。制御回路ＡＲ２は、図５に示すように、アドレスデコーダ回路１１、昇圧回路１２ａ〜１２ｄ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ回路１９ａ、１９ｂを有する。

アドレスデコーダ回路１１は、図５に示すように、信号ＢＡＤをロウデコーダ回路１９ａ、１９ｂに出力し、信号ＣＡＤをセンスアンプ回路１７に出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定するための信号である。信号ＣＡＤは、メモリブロックＭＢ内の一列（カラムアドレス）を指定するための信号である。

昇圧回路１２ａ〜１２ｄは、基準電圧から電圧を昇圧させた昇圧電圧を生成する。昇圧回路１２ａは、図５に示すように、昇圧電圧をワード線駆動回路１３ａ、１３ｂに転送する。昇圧回路１２ｂは、昇圧電圧をバックゲート線駆動回路１４に転送する。昇圧回路１２ｃは、昇圧電圧をソース線駆動回路１６に出力する。昇圧回路１２ｄは、昇圧電圧をもつ信号ＲＤＥＣをロウデコーダ回路１９ａ、１９ｂに出力する。

ワード線駆動回路１３ａは、図５に示すように、信号ＶＣＧ１〜ＶＣＧ４、及び信号ＶＣＧＯＦＦ１〜ＶＣＧＯＦＦ４を出力する。ワード線駆動回路１３ｂは、信号ＶＣＧ５〜ＶＣＧ８、及び信号ＶＣＧＯＦＦ５〜ＶＣＧＯＦＦ８を出力する。信号ＶＣＧ１〜ＶＣＧ４は、選択メモリブロックＭＢ＜ｉ＞のワード線ＷＬ１〜ＷＬ４を駆動する際に用いられ、信号ＶＣＧＯＦＦ１〜ＶＣＧＯＦＦ４は、非選択メモリブロックＭＢ＜ｘ＞のワード線ＷＬ１〜ＷＬ４を駆動する際に用いられる。信号ＶＣＧ５〜ＶＣＧ８は、選択メモリブロックＭＢ＜ｉ＞のワード線ＷＬ５〜ＷＬ８を駆動する際に用いられ、信号ＶＣＧＯＦＦ５〜ＶＣＧＯＦＦ８は、非選択メモリブロックＭＢ＜ｘ＞のワード線ＷＬ５〜ＷＬ８を駆動する際に用いられる。なお、非選択メモリブロックＭＢ＜ｘ＞中のメモリストリングＭＳは、全て非選択メモリストリングＭＳとなる。

バックゲート線駆動回路１４は、図５に示すように、信号ＶＢＧ、及び信号ＶＢＧＯＦＦを出力する。信号ＶＢＧは、選択メモリブロックＭＢ＜ｉ＞のバックゲート線ＢＧを駆動する際に用いられ、信号ＶＢＧＯＦＦは、非選択メモリブロックＭＢ＜ｘ＞のバックゲート線ＢＧを駆動する際に用いられる。

選択ゲート線駆動回路１５ａは、図５に示すように、信号ＶＳＧＳ１、信号ＶＳＧＤ２、信号ＶＳＧＯＦＦを出力する。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳ２、信号ＶＳＧＤ１、信号ＶＳＧＯＦＦを出力する。信号ＶＳＧＳ１、信号ＶＳＧＳ２は、選択メモリブロックＭＢ＜ｉ＞の１列目、２列目のソース側選択ゲート線ＳＧＳを駆動する際に用いられる。信号ＶＳＧＤ１、信号ＶＳＧＤ２は、それぞれ、選択メモリブロックＭＢ＜ｉ＞の１列目のドレイン側選択ゲート線ＳＧＤ、２列目のドレイン側選択ゲート線ＳＧＤを駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢ＜ｘ＞のソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを駆動する際に用いられる。

ソース線駆動回路１６は、図５に示すように、信号ＶＳＬを出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。

センスアンプ回路１７は、図５に示すように、カラムアドレス信号ＣＡＤに従って信号ＶＢＬを出力することにより、所定のビット線ＢＬを所定の電位まで充電し、その後ビット線ＢＬの電位の変化に基づきメモリストリングＭＳ中のメモリトランジスタＭＴｒの保持データを判定する。また、センスアンプ回路１７は、カラムアドレス信号ＣＡＤに従って所定のビット線ＢＬに対し書き込みデータに応じた信号ＶＢＬを出力する。

シーケンサ１８は、図５に示すように、上記回路１１〜１７に制御信号を供給し、それら回路を制御する。

ロウデコーダ回路１９ａ、１９ｂは、図５に示すように、一つのメモリブロックＭＢに対して、各々一つ設けられている。ロウデコーダ回路１９ａは、メモリブロックＭＢのロウ方向一端側に設けられている。ロウデコーダ回路１９ｂは、メモリブロックＭＢのロウ方向他端側に設けられている。

ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＣＧ１〜ＶＣＧ４、及び信号ＣＣＧＯＦＦ１〜ＶＣＧＯＦＦ４に基づき、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞（又は信号ＶＣＧ１＜ｘ＞〜ＶＣＧ４＜ｘ＞）を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＳ２、及び信号ＳＧＯＦＦに基づき、選択的に２列目のメモリユニットＭＵのソース側選択トランジスタＳＳＴｒのゲートに信号ＶＳＧＳ２＜ｉ＞（又は信号ＶＳＧＳ２＜ｘ＞）を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＤ１、及び信号ＳＧＯＦＦに基づき、選択的に１列目のメモリユニットＭＵのドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ１＜ｉ＞（又は信号ＶＳＧＤ１＜ｘ＞）を入力する。

ロウデコーダ回路１９ａは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂ、電圧変換回路１９ａｃ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１〜Ｔｒｂ６を有する。電圧変換回路１９ａｃは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂを介して受け付けた信号ＢＡＤ、及び信号ＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞（又は信号ＶＳＥＬａ＜ｘ＞）を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路１９ａｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬａ＜ｉ＞（又は信号ＶｂＳＥＬａ＜ｉ＞）を生成し、第２転送トランジスタＴｒｂ１〜Ｔｒｂ６のゲートに出力する。

第１転送トランジスタＴｒａ１〜Ｔｒａ４は、ワード線駆動回路１３ａと各ワード線ＷＬ１〜ＷＬ４との間に接続されている。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａと２列目のメモリユニットＭＵのソース側選択ゲート線ＳＧＳとの間に接続されている。第１転送トランジスタＴｒａ５は、信号ＶＳＧＳ２、及び信号ＶＳＥＬａ＜ｉ＞に基づき、２列目のメモリユニットＭＵのソース側選択ゲート線ＳＧＳに信号ＶＳＧＳ２＜ｉ＞を出力する。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａと１列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第１転送トランジスタＴｒａ６は、信号ＶＳＧＤ１、及び信号ＶＳＥＬａ＜ｉ＞に基づき、１列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤに信号ＶＳＧＤ１＜ｉ＞を出力する。

第２転送トランジスタＴｒｂ１〜Ｔｒｂ４は、ワード線駆動回路１３ａと各ワード線ＷＬ１〜ＷＬ４との間に接続されている。第２転送トランジスタＴｒｂ１〜Ｔｒｂ４は、信号ＶＣＧＯＦＦ１〜ＶＣＧＯＦＦ４、ＶｂＳＥＬａ＜ｘ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｘ＞〜ＶＣＧ４＜ｘ＞を出力する。第２転送トランジスタＴｒｂ５は、選択ゲート線駆動回路１５ａと２列目のソース側選択ゲート線ＳＧＳとの間に接続されている。第２転送トランジスタＴｒｂ５は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｘ＞に基づき、２列目のメモリユニットＭＵのソース側選択ゲート線ＳＧＳに信号ＶＳＧＳ２＜ｘ＞を出力する。第２転送トランジスタＴｒｂ６は、選択ゲート線駆動回路１５ａと１列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第２転送トランジスタＴｒｂ６は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｘ＞に基づき、１列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤに信号ＶＳＧＤ１＜ｘ＞を出力する。

ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＣＧ５〜ＶＣＧ８、及び信号ＣＣＧＯＦＦ５〜ＶＣＧＯＦＦ８に基づき、メモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞（又は信号ＶＣＧ５＜ｘ＞〜ＶＣＧ８＜ｘ＞）を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＳ１、及び信号ＳＧＯＦＦに基づき、選択的に１列目のメモリユニットＭＵのソース側選択ＳＳＴｒのゲートに信号ＶＳＧＳ１＜ｉ＞（又は信号ＶＳＧＳ１＜ｘ＞）を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＤ２、及び信号ＳＧＯＦＦに基づき、選択的に２列目のメモリユニットＭＵのドレイン側選択トランジスタＳＤＴｒのゲートに信号ＶＳＧＤ２＜ｉ＞（又は信号ＶＳＧＤ２＜ｘ＞）を入力する。

ロウデコーダ回路１９ｂは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂ、電圧変換回路１９ｂｃ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１〜Ｔｒｄ７を有する。電圧変換回路１９ｂｃは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂを介して受け付けた信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞（又はＶＳＥＬｂ＜ｘ＞）を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路１９ｂｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬｂ＜ｉ＞（又はＶｂＳＥＬｂ＜ｘ＞）を生成し、第２転送トランジスタＴｒｄ１〜Ｔｒｄ７のゲートに出力する。

第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、ワード線駆動回路１３ｂと各ワード線ＷＬ５〜ＷＬ８との間に接続されている。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続されている。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧを出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂと１列目のメモリユニットＭＵのソース側選択ゲート線ＳＧＳとの間に接続されている。第１転送トランジスタＴｒｃ６は、信号ＶＳＧＳ１、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、１列目のメモリユニットＭＵのソース側選択ゲート線ＳＧＳに信号ＶＳＧＳ１＜ｉ＞を出力する。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂと２列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第１転送トランジスタＴｒｃ７は、信号ＶＳＧＤ２、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、２列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤに信号ＶＳＧＤ２＜ｉ＞を出力する。

第２転送トランジスタＴｒｄ１〜Ｔｒｄ４は、ワード線駆動回路１３ｂと各ワード線ＷＬ５〜ＷＬ８との間に接続されている。第２転送トランジスタＴｒｄ１〜Ｔｒｄ４は、信号ＶＣＧＯＦＦ５〜ＶＣＧＯＦＦ８、ＶｂＳＥＬｂ＜ｘ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｘ＞〜ＶＣＧ８＜ｘ＞を出力する。第２転送トランジスタＴｒｄ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続されている。第２転送トランジスタＴｒｄ５は、信号ＶＢＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｘ＞に基づき、バックゲート線ＢＧに信号ＶＢＧＯＦＦを出力する。第２転送トランジスタＴｒｄ６は、選択ゲート線駆動回路１５ｂと１列目のメモリユニットＭＵのソース側選択ゲート線ＳＧＳとの間に接続されている。第２転送トランジスタＴｒｄ６は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｘ＞に基づき、１列目のメモリユニットＭＵのソース側選択ゲート線ＳＧＳに信号ＶＳＧＳ１＜ｘ＞を出力する。第２転送トランジスタＴｒｄ７は、選択ゲート線駆動回路１５ｂと２列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第２転送トランジスタＴｒｄ７は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｘ＞に基づき、２列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤに信号ＶＳＧＤ２＜ｘ＞を出力する。

すなわち、ワード線ＷＬ１〜ＷＬ８には、各々、第１転送トランジスタＴｒａ１〜Ｔｒａ４、Ｔｒｃ１〜Ｔｒｃ４、及び第２転送トランジスタＴｒｂ１〜Ｔｒｂ４、Ｔｒｄ１〜Ｔｒｄ４が接続されている。ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤには、各々、第１転送トランジスタＴｒａ５、Ｔｒａ６（Ｔｒｃ６、Ｔｒｃ７）、及び第２転送トランジスタＴｒｂ５、Ｔｒｂ６（Ｔｒｄ６、Ｔｒｄ７）が接続されている。バックゲート線ＢＧには、第１転送トランジスタＴｒｃ５、及び第２転送トランジスタＴｒｄ５が接続されている。また、第１転送トランジスタＴｒａ１〜Ｔｒａ６、Ｔｒｃ１〜Ｔｒｃ７は、メモリストリングＭＳが選択される場合に導通状態となる。第２転送トランジスタＴｒｂ１〜Ｔｒｂ６、Ｔｒｄ１〜Ｔｒｄ７は、メモリストリングＭＳが非選択とされる場合に導通状態となる。なお、ワード線ＷＬ１〜ＷＬ８に信号を供給する信号線は、１つのメモリストリングＭＳ中の８つのメモリトランジスタＭＴｒ１〜ＭＴｒ８の数よりも多く、例えば１６本設けられている。

次に、図６を参照して、昇圧回路１２ａ〜１２ｄの具体的構成について説明する。図６は、昇圧回路１２ａを示す回路図である。なお、昇圧回路１２ｂ〜１２ｃの構成は、昇圧回路１２ａと構成と同様であるため、以下、主に昇圧回路１２ａについて説明する。

昇圧回路１２ａは、コンデンサの充放電を利用して電源電圧Ｖｄｄよりも高い電圧を生成する。昇圧回路１２ａは、図６に示すように、ダイオード１２１ａ〜１２１ｎ、及び充放電回路１２２ａ〜１２２ｌを有する。なお、昇圧回路１２ａは、さらに、ダイオード、充放電回路を有するものであってもよい。

ダイオード１２１ａ〜１２１ｅは、図６に示すように、直列に接続されている。また、ダイオード１２１ｆ〜１２１ｎは、直列に接続されている。ダイオード１２１ａの一端は、ダイオード１２１ｆの一端に接続されている。ダイオード１２１ｅの一端は、ダイオード１２１ｎの一端に接続されている。

充放電回路１２２ａ〜１２２ｄは、図６に示すように、ダイオード１２２ａ〜１２２ｅの間にその出力端子を接続している。充放電回路１２２ｅ〜１２２ｌは、ダイオード１２１ｆ〜１２１ｎの間にその出力端子を接続している。充放電回路１２２ａ〜１２２ｌは、ＡＮＤ回路１２３とインバータ１２４とキャパシタ１２５とを直列接続したものである。

充放電回路１２２ａ〜１２２ｄにおいて、ＡＮＤ回路１２３の一方の入力端子は、交互に信号φ１又は信号φ２を受け付ける。充放電回路１２２ａ〜１２２ｄにおいて、ＡＮＤ回路１２３の他方の入力端子は、信号ＰＡＳＳを受け付ける。

充放電回路１２２ｅ〜１２２ｌにおいて、ＡＮＤ回路１２３の一方の入力端子は、交互に信号φ１又は信号φ２を受け付ける。充放電回路１２２ｅ〜１２２ｌにおいて、ＡＮＤ回路１２３の他方の入力端子は、信号ＰＲＧを受け付ける。

ここで、図７Ａ及び図７Ｂを参照して、昇圧回路１２ａの動作を説明する。図７Ａ及び図７Ｂは、昇圧回路１２ａの動作を示すタイミングチャートである。図７Ａ及び図７Ｂに示すように、昇圧回路１２ａは、生成する信号に応じて、信号ＰＡＳＳ、又は信号ＰＲＧを、電源電圧Ｖｄｄ、又は接地電圧Ｖｓｓに設定する。

次に、図８を参照して、ワード線駆動回路１３ａ、１３ｂの具体的構成について説明する。図８は、ワード線駆動回路１３ａを示す回路図である。なお、ワード線駆動回路１３ｂの構成は、ワード線駆動回路１３ａと構成と同様であるため、以下、主にワード線駆動回路１３ａについて説明する。

ワード線駆動回路１３ａは、図８に示すように、第１〜第８ワード線駆動回路１３Ａ〜１３Ｈにて構成されている。第１〜第８ワード線駆動回路１３Ａ〜１３Ｈは、各々、信号ＶＣＧ１〜ＶＣＧ４、ＶＣＧＯＦＦ１〜ＶＣＧＯＦＦ４を出力する。なお、ワード線駆動回路１３ｂにおいては、第１〜第８ワード線駆動回路１３Ａ〜１３Ｈは、各々、信号ＶＣＧ５〜ＶＣＧ８、ＶＣＧＯＦＦ５〜ＶＣＧＯＦＦ８を出力する（図示略）。

第１ワード線駆動回路１３Ａは、図８に示すように、ＮＡＮＤ回路１３１ａ〜１３１ｃ、電圧変換回路１３２、ＮＯＴ回路１３３ａ、１３３ｂ、及び転送トランジスタ１３４ａ〜１３４ｅを有する。ＮＡＮＤ回路１３１ａ〜１３１ｃの入力端子は、シーケンサ１８から制御信号を受け付ける。ＮＡＮＤ回路１３１ａの出力端子は、電圧変換回路１３２を介して転送トランジスタ１３４ａのゲートに接続されている。ＮＡＮＤ回路１３１ｂの出力端子は、ＮＯＴ回路１３３ａを介して転送トランジスタ１３４ｂ、１３４ｃのゲートに接続されている。ＮＡＮＤ回路１３１ｃの出力端子は、転送トランジスタ１３４ｄのゲートに接続されている。また、ＮＡＮＤ回路１３１ｃの出力端子は、ＮＯＴ回路１３３ｂを介して転送トランジスタ１３４ｅのゲートに接続されている。

転送トランジスタ１３４ａの一端は、昇圧回路１２ａの出力端子に接続され、その他端は、ノード１３５に接続されている。ここで、ノード１３５は、信号ＶＣＧ１を出力する。転送トランジスタ１３４ｂは、転送トランジスタ１３４ｃと直列接続されている。転送トランジスタ１３４ｂの他端は、接地電圧Ｖｓｓに接続されている。転送トランジスタ１３４ｃの他端は、ノード１３５に接続されている。転送トランジスタ１３４ｄは、転送トランジスタ１３４ｅと直列接続されている。転送トランジスタ１３４ｄの他端は、電源電圧Ｖｄｄに接続されている。転送トランジスタ１３４ｅの他端は、ノード１３５に接続されている。なお、第２〜第８ワード線駆動回路１３Ｂ〜１３Ｈは、第１ワード線駆動回路１３Ａと同様の構成を有する。

次に、図９を参照して、バックゲート線駆動回路１４の具体的構成について説明する。図９は、バックゲート線駆動回路１４を示す回路図である。

バックゲート線駆動回路１４は、図９に示すように、第１、第２バックゲート線駆動回路１４Ａ、１４Ｂにて構成されている。第１、第２バックゲート線駆動回路１４Ａ、１４Ｂは、各々、信号ＶＢＧ、ＶＢＧＯＦＦを出力する。

第１バックゲート線駆動回路１４Ａは、図９に示すように、ＮＡＮＤ回路１４１ａ〜１４１ｃ、電圧変換回路１４２、ＮＯＴ回路１４３ａ、１４３ｂ、及び転送トランジスタ１４４ａ〜１４４ｅを有する。これら回路１４１ａ〜１４１ｃ、１４２、１４３ａ、１４３ｂ、及び転送トランジスタ１４４ａ〜１４４ｅの接続関係は、第１ワード線駆動回路１３Ａと略同様であるため、その説明を省略する。なお、転送トランジスタ１４４ａの一端は、昇圧回路１２ｂに接続され、その他端は、ノード１４５に接続されている。ノード１４５は、信号ＣＢＧを出力する。第２バックゲート線駆動回路１４Ｂは、第１バックゲート線駆動回路１４Ａと同様の構成を有する。

次に、図１０を参照して、選択ゲート線駆動回路１５ａ、１５ｂの具体的構成について説明する。図１０は、選択ゲート線駆動回路１５ａを示す回路図である。なお、選択ゲート線駆動回路１５ｂの構成は、選択ゲート線駆動回路１５ａと構成と同様であるため、以下、主に選択線駆動回路１５ａについて説明する。

選択ゲート線駆動回路１５ａは、図１０に示すように、第１〜第３選択ゲート線駆動回路１５〜１５Ｃにて構成されている。第１〜第３選択ゲート線駆動回路１５Ａ〜１５Ｃは、各々、信号ＶＳＧＳ２、ＶＳＧＤ１、ＶＳＧＯＦＦを出力する。なお、選択ゲート線駆動回路１５ｂにおいては、第１〜第３選択ゲート線駆動回路１５Ａ〜１５Ｃは、各々、信号ＶＳＧＳ１、ＶＳＧＤ２、ＶＳＧＯＦＦを出力する（図示略）。

第１選択ゲート線駆動回路１５Ａは、図１０に示すように、ＮＡＮＤ回路１５１ａ、１５１ｂ、ＮＯＴ回路１５２ａ、１５２ｂ、電圧変換回路１５３ａ、１５３ｂ、及び転送トランジスタ１５４ａ、１５４ｂを有する。ＮＡＮＤ回路１５１ａ、１５１ｂは、各々、シーケンサ１８から制御信号を受け付ける。ＮＡＮＤ回路１５１ａ、１５１ｂの出力端子は、各々、電圧変換回路１５３ａ、１５３ｂの一方の入力端子に接続されている。また、ＮＡＮＤ回路１５１ａ、１５１ｂの出力端子は、各々、ＮＯＴ回路１５２ａ、１５２ｂを介して電圧変換回路１５３ａ、１５３ｂの他方の入力端子に接続されている。電圧変換回路１５３ａ、１５３ｂの出力端子は、各々、転送トランジスタ１５４ａ、１５４ｂのゲートに接続されている。

転送トランジスタ１５４ａの一端は、接地電圧Ｖｓｓに接続され、その他端は、ノード１５５に接続されている。ここで、ノード１５５は、信号ＶＳＧＳ２を出力する。転送トランジスタ１５４ｂの一端は、電源電圧Ｖｄｄに接続され、その他端は、ノード１５５に接続されている。なお、第２、第３選択ゲート線駆動回路１５Ｂ、１５Ｃは、第１選択ゲート線駆動回路１５Ａと同様の構成を有する。

次に、図１１を参照して、ソース線駆動回路１６の具体的構成について説明する。図１１は、ソース線駆動回路１６を示す回路図である。

ソース線駆動回路１６は、図１１に示すように、ＮＡＮＤ回路１６１ａ〜１６１ｃ、ＮＯＴ回路１６２ａ〜１６２ｃ、電圧変換回路１６３ａ〜１６３ｃ、及び転送トランジスタ１６４ａ〜１６４ｃを有する。ＮＡＮＤ回路１６１ａ〜１６１ｃは、各々、シーケンサ１８から制御信号を受け付ける。ＮＡＮＤ回路１６１ａ〜１６１ｃの出力端子は、各々、電圧変換回路１６３ａ〜１６３ｃの一方の入力端子に接続されている。また、ＮＡＮＤ回路１６１ａ〜１６１ｃの出力端子は、各々、ＮＯＴ回路１６２ａ〜１６２ｃを介して電圧変換回路１６３ａ〜１６３ｃの他方の入力端子に接続されている。電圧変換回路１６３ａ〜１６３ｃの出力端子は、各々、転送トランジスタ１６４ａ〜１６４ｃのゲートに接続されている。

転送トランジスタ１６４ａの一端は、昇圧回路１２ｃの出力端子に接続され、その他端は、ノード１６５に接続されている。ここで、ノード１６５は、信号ＶＳＬを出力する。転送トランジスタ１６４ｂの一端は、接地電圧Ｖｓｓに接続され、その他端は、ノード１６５に接続されている。転送トランジスタ１６４ｃの一端は、電源電圧Ｖｄｄに接続され、その他端は、ノード１６５に接続されている。

次に、図１２を参照して、センスアンプ回路１７の具体的構成について説明する。図１２は、センスアンプ回路１７を示す回路図である。センスアンプ回路１７は、図１２に示すように、選択回路１７１ａ〜１７１ｃ、ＮＡＮＤ回路１７２ａ、１７２ｂ、ＮＯＴ回路１７３ａ、１７３ｂ、及び電圧変換回路１７４ａ、１７４ｂを有する。選択回路１７１ａ〜１７１ｃは、選択的にソース線ＳＬにビット線ＢＬを接続し、ビット線ＢＬの電位をソース線ＳＬと同電位に設定する。

選択回路１７１ａ〜１７１ｃは、各々、図１２に示すように、ページバッファ１７１Ａ、及びトランジスタ１７１Ｂ、１７１Ｃを有する。ページバッファ１７１Ａは、ビット線ＢＬからの信号を受け付け、その信号に基づく信号を、外部及びアドレスデコーダ回路１１に出力する。トランジスタ１７１Ｂの一端は、ビット線ＢＬに接続され、その他端は、ページバッファ１７１Ａに接続されている。トランジスタ１７１Ｂのゲートは、電圧変換回路１７４ａからの出力信号ＶＣＵＴを受け付ける。トランジスタ１７１Ｃの一端はビット線ＢＬに接続され、その他端はソース線ＳＬに接続されている。トランジスタ１７１Ｃのゲートは、電圧変換回路１７４ｂからの出力信号ＶＲＳＴを受け付ける。

ＮＡＮＤ回路１７２ａ、１７２ｂは、各々、シーケンサ１８からの制御信号を受け付ける。ＮＡＮＤ回路１７２ａ、１７２ｂの出力端子は、各々、電圧変換回路１７４ａ、１７４ｂの一方の入力端子に接続されている。また、ＮＡＮＤ回路１７２ａ、１７２ｂの出力端子は、各々、ＮＯＴ回路１７３ａ、１７３ｂを介して電圧変換回路１７４ａ、１７４ｂの他方の入力端子に接続されている。電圧変換回路１７４ａは、受け付けた信号に基づき、信号ＶＣＵＴをトランジスタ１７１Ｂのゲートに入力する。電圧変換回路１７４ｂは、受け付けた信号に基づき、信号ＶＲＳＴをトランジスタ１７１Ｃのゲートに入力する。

［読み出し動作]
次に、図１３を参照して、第１実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する。図１３は、第１実施形態に係る読み出し動作を示すタイミングチャートである。図１３に示す読み出し動作は、選択メモリブロックＭＢ＜ｉ＞内の１列目の選択メモリトランジスタＭＴｒに含まれる選択メモリトランジスタＭＴｒ２を対象に実行するものとする。なお、非選択メモリブロックＭＢ＜ｉ＞内のメモリストリングＭＳは、全て非選択メモリストリングＭＳとなる。

はじめに、図１３を参照して、選択メモリブロックＭＢ＜ｉ＞の動作について説明する。先ず、時刻ｔ１１にて、信号ＶＢＬが、電圧Ｖｐｒｅまで上がる。すなわち、ビット線ＢＬは、電圧Ｖｐｒｅまでプリチャージされる。続いて、時刻ｔ１２にて、信号ＶＳＥＬａ＜ｉ＞、ＶＳＥＬｂ＜ｉ＞は、電圧Ｖｐｐまで上がる。次に、時刻ｔ１３にて、信号ＶＳＧＳ１＜ｉ＞、ＶＳＧＤ１＜ｉ＞は、電圧Ｖｄｄまで上がる。また、時刻ｔ１３にて、信号ＶＣＧ１＜ｉ＞、ＶＣＧ３＜ｉ＞〜ＶＣＧ８＜ｉ＞、ＶＢＧ＜ｉ＞は、読み出しパス電圧Ｖｒｅａｄまで上がる。なお、電圧Ｖｐｐは、第１転送トランジスタＴｒａ１〜Ｔｒａ４、Ｔｒｃ１〜Ｔｒｃ４を導通状態とする電圧である。

時刻ｔ１３の後、センスアンプ回路１５にてビット線ＢＬの電圧変動を検知して、選択メモリトランジスタＭＴｒ２のデータを読み出す。

次に、図１３を参照して、非選択メモリブロックＭＢ＜ｘ＞の動作について説明する。先ず、時刻ｔ１１にて、信号ＶＢＬが、電圧Ｖｐｒｅまで上がる。続いて、時刻ｔ１２にて、信号ＶｂＳＥＬａ＜ｘ＞、ＶｂＳＥＬｂ＜ｘ＞は、電圧Ｖｐｐまで上がる。次に、時刻ｔ１３にて、信号ＶＣＧ１＜ｘ＞、ＶＣＧ３＜ｘ＞、ＶＣＧ６＜ｘ＞、ＶＣＧ８＜ｘ＞、ＶＢＧ＜ｘ＞は、読み出しパス電圧Ｖｒｅａｄまで上がる。なお、信号ＶＣＧ２＜ｘ＞、ＶＣＧ４＜ｘ＞、ＶＣＧ５＜ｘ＞、ＶＣＧ７は、電圧Ｖｓｓに保持される。

ここで、図１４を参照して、上記非選択メモリブロックＭＢ＜ｘ＞の読み出し動作の概略について説明する。図１４において、メモリトランジスタＭＴｒ３は、書き込み状態（電荷蓄積層に電子が蓄積され、メモリトランジスタの閾値電圧が正の値の状態）であり、メモリトランジスタＭＴｒ６は、過消去状態（過剰な消去動作により、メモリトランジスタの閾値電圧が過剰に大きな負の値とされている状態）であるものとする。すなわち、メモリトランジスタＭＴｒ３の電荷蓄積層においては、電子濃度が高く、メモリトランジスタＭＴｒ６の電荷蓄積層においては、正孔濃度が高いものとする。

上記図１３に示す動作を実行すれば、図１４に示すように、非選択メモリブロックＭＢ＜ｘ＞において、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、及びメモリトランジスタＭＴｒ２、ＭＴｒ４、ＭＴｒ５、ＭＴｒ７のボディには、チャネルが形成されない。一方、メモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ６、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのボディには、チャネルが形成される。

すなわち、第１実施形態に係る不揮発性半導体記憶装置は、読み出し動作の際、非選択メモリストリングＭＳ内のメモリトランジスタＭＴｒ１〜ＭＴｒ８及びバックゲートトランジスタＢＴｒのゲートに交互に読み出しパス電圧Ｖｒｅａｄ、電圧Ｖｓｓを印加し、メモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ６、ＭＴｒ８及びバックゲートトランジスタＢＴｒのボディの電位を、他のメモリトランジスタＭＴｒ２、ＭＴｒ４，ＭＴｒ５、ＭＴｒ７、及びソース側選択トランジスタＳＳＴｒのボディの電位よりも低くする。電圧Ｖｒｅａｄが印加されるため、そのメモリトランジスタが書き込み状態にあるか（ＭＴｒ３）、過消去状態にあるか（ＭＴｒ６）に関係なく、チャネルは形成される。

上記読み出し動作によって、ソース側選択トランジスタＳＳＴｒのボディは、ソース線ＳＬとの間にエネルギー障壁を形成し、ドレイン側選択トランジスタＳＤＴｒのボディは、ビット線ＢＬとの間にエネルギー障壁を形成する。このエネルギー障壁により、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへ流れる電流を抑制することができる。

更に、メモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ６、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのボディは、井戸型ポテンシャルを形成する。この井戸型ポテンシャルに電子はトラップされるので、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへ流れる電流を抑制することができる。

［書き込み動作]
次に、図１５を参照して、第１実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。図１５は、第１実施形態に係る書き込み動作を示すタイミングチャートである。図１５に示す書き込み動作は、選択メモリブロックＭＢ＜ｉ＞内の１列目の選択メモリストリングＭＳに含まれる選択メモリトランジスタＭＴｒ２を対象に実行するものとする。

先ず、時刻ｔ２１にて、信号ＶＳＥＬａ＜ｉ＞、ＶＳＥＬｂ＜ｉ＞は、電圧Ｖｐｐまで上がる。続いて、時刻ｔ２２にて、信号ＶＳＬは、電圧Ｖｄｄまで上がる。また、時刻ｔ２２にて、“１”書き込みを行なう場合、信号ＶＢＬは電圧Ｖｄｄまで上がり、“０”書き込みを行なう場合、信号ＶＢＬは電圧Ｖｓｓに保持される。次に、時刻ｔ２３にて、信号ＶＳＧＤ１＜ｉ＞は、電圧Ｖｄｄまで上がる。また、時刻ｔ２３にて、信号ＶＣＧ２＜ｉ＞は、電圧Ｖｐｒｇまで上がり、信号ＶＣＧ１＜ｉ＞、ＶＣＧ３＜ｉ＞〜ＶＣＧ８＜ｉ＞、ＶＢＧ＜ｉ＞は、電圧Ｖｐａｓｓまで上がる。なお、電圧Ｖｐａｓｓは、メモリトランジスタＭＴｒを導通状態とする電圧であり、電圧Ｖｐｒｇは、メモリトランジスタＭＴｒの電荷蓄積層に電荷を蓄積させるための電圧である。

時刻ｔ２３の後、選択メモリトランジスタＭＴｒ２のゲートに所定電圧が印加され、書き込み動作が実行される。

［消去動作]
次に、図１６を参照して、第１実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図１６は、第１実施形態に係る消去動作を示すタイミングチャートである。図１６に示す消去動作は、選択メモリブロックＭＢ＜ｉ＞全体のメモリトランジスタＭＴｒ１〜ＭＴｒ８を対象に実行する。

先ず、時刻ｔ３１にて、信号ＶＳＥＬａ＜ｉ＞、ＶＳＥＬｂ＜ｉ＞は、電圧Ｖｄｄまで上がる。続いて、時刻ｔ３２にて、信号ＶＳＧＳ１＜ｉ＞、ＶＳＧＳ２＜ｉ＞、ＶＳＧＤ１＜ｉ＞、ＶＳＧＤ２＜ｉ＞、ＶＣＧ１＜ｉ＞〜ＶＣＧ８＜ｉ＞、ＶＢＧ＜ｉ＞は、電圧Ｖｄｄ−Ｖｔｈまで上がる。次に、時刻ｔ３３にて、信号ＶＳＬ、ＶＢＬは、電圧Ｖｅｒａまで上がる。また、時刻ｔ３３にて、信号ＶＳＧＳ１＜ｉ＞、ＶＳＧＳ２＜ｉ＞、ＶＳＧＤ１＜ｉ＞、ＶＳＧＤ２＜ｉ＞、ＶＣＧ１＜ｉ＞〜ＶＣＧ８＜ｉ＞、ＶＢＧ＜ｉ＞は、フローティングとされ、その後カップリングにより昇圧される。続いて、時刻ｔ３４にて、信号ＶＣＧ１＜ｉ＞〜ＶＣＧ８＜ｉ＞、ＶＢＧ＜ｉ＞は、電圧Ｖｓｓに下げられる。なお、電圧Ｖｅｒａは、ＧＩＤＬ電流を生じさせるための電圧である。

時刻ｔ３４の後、ＧＩＤＬ電流により生じた正孔（ホール）が、メモリトランジスタＭＴｒ１〜ＭＴｒ８の電荷蓄積層に注入され、消去動作が実行される。

[効果]
次に、第１実施形態の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置は、上記図１４に示したように、読み出し動作時、非選択メモリストリングＭＳに含まれるメモリトランジスタＭＴｒ１、ＭＴｒ３、ＭＴｒ６、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのボディに井戸型ポテンシャルを形成する。これよって、第１実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへ流れる電流を抑制することができる。

[第２実施形態]
[構成]
次に、第２実施形態に係る不揮発性半導体記憶装置について説明する。第２実施形態に係る不揮発性半導体記憶装置の構成は、第１実施形態と同様であり、よって、その説明を省略する。なお、その他、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。

第２実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳに含まれ且つ互いに隣接するメモリトランジスタＭＴｒのゲート（例えば、ＭＴｒ２とＭＴｒ３、及び／又はＭＴｒ６とＭＴｒ７）に電源電圧Ｖｄｄを印加し、隣接するメモリトランジスタＭＴｒの間のボディの電位を、接地電位Ｖｓｓがゲートに印加された別のメモリトランジスタＭＴｒのボディの電位に比べ低くする。電源電圧Ｖｄｄは、読み出しパス電圧Ｖｒｅａｄよりも小さい正の電圧である。

[読み出し動作]
次に、図１７を参照して、第２実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する。図１７は、第２実施形態に係る読み出し動作を示すタイミングチャートである。第２実施形態の読み出し動作においては、非選択メモリブロックＭＢ＜ｘ＞の動作のみが、第１実施形態と異なる。

非選択メモリブロックＭＢ＜ｘ＞の読み出し動作において、第１実施形態と異なり、時刻ｔ１３にて、信号ＶＣＧ２＜ｘ＞、ＶＣＧ３＜ｘ＞、ＶＣＧ６＜ｘ＞、ＶＣＧ７＜ｘ＞は、電源電圧Ｖｄｄまで上がる。なお、信号ＶＣＧ１＜ｘ＞、ＶＣＧ４＜ｘ＞、ＶＣＧ５＜ｘ＞、ＶＣＧ８、ＶＢＧ＜ｘ＞は、電圧Ｖｓｓに保持される。その他の信号は、第１実施形態と同様に駆動される。

ここで、図１８を参照して、上記非選択メモリブロックＭＢ＜ｘ＞の読み出し動作の概略について説明する。図１８において、メモリトランジスタＭＴｒ２、ＭＴｒ３は、書き込み状態であり、メモリトランジスタＭＴｒ６、ＭＴｒ７は、過消去状態であるものとする。

上記図１７に示す動作を実行すれば、図１８に示すように、非選択メモリブロックＭＢ＜ｘ＞において、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、及びメモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのボディには、チャネルが形成されない。一方、電源電圧Ｖｄｄが連続して印加されているメモリトランジスタＭＴｒ２、ＭＴｒ３のボディにはチャネルは形成されないが、両トランジスタの間のボディには、電圧Ｖｄｄのフリンジ電界によって、メモリトランジスタＭＴｒ２、ＭＴｒ３の保持データに拘わらずチャネルが形成される。そして、メモリトランジスタＭＴ２、ＭＴ３の間のボディには、小さい幅のポテンシャル井戸が形成される。

また、メモリトランジスタＭＴｒ６、ＭＴｒ７は過消去状態であるので、そのボディには、一続きのチャネルが形成される。このため、メモリトランジスタＭＴｒ６、ＭＴｒ７の直下のボディの電位は、メモリトランジスタＭＴｒ５、ＭＴｒ８（電圧Ｖｓｓを印加されている）のボディの電位に比べ、全体として低くされている（大きな幅のポテンシャル井戸が形成される）。

すなわち、第２実施形態に係る不揮発性半導体記憶装置は、読み出し動作の際、非選択メモリストリングＭＳ内にて隣接するメモリトランジスタＭＴｒ２、ＭＴｒ３、及び隣接するメモリトランジスタＭＴｒ６、ＭＴｒ７のゲートに電圧Ｖｄｄを印加し、メモリトランジスタＭＴｒ２及びＭＴｒ３の間のボディ、メモリトランジスタＭＴｒ６のボディ、ＭＴｒ７のボディの電位を他に比較して低くする。

[効果]
次に、第２実施形態の効果について説明する。図１８に示すように、非選択メモリブロックＭＢ＜ｘ＞において、ソース側選択トランジスタＳＳＴｒは、ソース線ＳＬとの間にエネルギー障壁を形成し、ドレイン側選択トランジスタＳＤＴｒは、ビット線ＢＬとの間にエネルギー障壁を形成する。このエネルギー障壁により、第２実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへの電流を抑制することができる。

更に、非選択メモリブロックＭＢ＜ｘ＞において、メモリトランジスタＭＴｒ２、ＭＴｒ３の間のボディは、井戸型ポテンシャルを形成する。また、メモリトランジスタＭＴｒ６、ＭＴｒ７のボディは、一続きの井戸型ポテンシャルを形成する。これら井戸型ポテンシャルに電子はトラップされるので、第２実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへ流れる電流を抑制することができる。

[第３実施形態]
[構成]
次に、図１９及び図２０を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１９は、第３実施形態に係るワード線駆動回路１３ａを示すブロック図である。図２０は、第３実施形態に係るロウデコーダ回路１９ａ、１９ｂを示す一部回路図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。

第３実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳに含まれるバックゲートトランジスタＢＴｒのゲートのみに電源電圧Ｖｄｄを印加し、バックゲートトランジスタＢＴｒのボディの電位のみを他に比べ低くする。このような構成を実現するため、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるワード線駆動回路１３ａ、１３ｂ、及びロウデコーダ回路１９ａ、１９ｂを有する。

ワード線駆動回路１３ａ、１３ｂは、読み出し動作時、非選択メモリブロックＭＢ＜ｘ＞に含まれるワード線ＷＬ１〜ＷＬ８を駆動させる必要がない。したがって、ワード駆動回路１３ａは、図１９に示すように、第１実施形態と異なり、第１〜第４ワード線駆動回路１３Ａ〜１３Ｄのみを有し、信号ＶＣＧ１〜ＶＣＧ４のみを出力する。なお、ワード線駆動回路１３ｂは、ワード線駆動回路１３ａと同様の構成を有する。

ロウデコーダ回路１９ａは、上記ワード線駆動回路１３ａ、１３ｂと同様の理由から、図２０に示すように、第２転送トランジスタＴｒｂ１〜Ｔｒｂ４を省略した構成を有する。同様に、ロウデコーダ１９ｂは、第２転送トランジスタＴｒｄ１〜Ｔｒｄ４を省略した構成を有する。

[読み出し動作]
次に、図２１を参照して、第３実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する。図２１は、第３実施形態に係る読み出し動作を示すタイミングチャートである。第３実施形態の読み出し動作においては、非選択メモリブロックＭＢ＜ｘ＞の動作のみが、第１実施形態と異なる。

非選択メモリブロックＭＢ＜ｘ＞の動作において、第１及び第２実施形態と異なり、時刻ｔ１３にて、信号ＶＢＧ＜ｘ＞のみが、電圧Ｖｄｄまで上がる。なお、信号ＶＣＧ１＜ｘ＞〜ＶＣＧ８＜ｘ＞は、電圧Ｖｓｓに保持される。その他の信号は、第１実施形態と同様に駆動される。

ここで、図２２を参照して、上記非選択メモリブロックＭＢ＜ｘ＞の読み出し動作の概略について説明する。図２２において、メモリトランジスタＭＴｒ３は、書き込み状態であり、メモリトランジスタＭＴｒ６は、過消去状態であるものとする。

上記図２１に示す動作を実行すれば、図２２に示すように、非選択メモリブロックＭＢ＜ｘ＞において、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、及びメモリトランジスタＭＴｒ１〜ＭＴｒ５、ＭＴｒ７、ＭＴｒ８のボディには、チャネルが形成されない。一方、メモリトランジスタＭＴｒ６、及びバックゲートトランジスタＢＴｒのボディには、各々、チャネルが形成される。なお、メモリトランジスタＭＴｒ６のボディのチャネルは、過消去状態に基づくものである。

すなわち、第３実施形態に係る不揮発性半導体記憶装置は、読み出し動作の際、非選択メモリストリングＭＳに含まれるバックゲートトランジスタＢＴｒのゲートのみに電圧Ｖｄｄを印加し、バックゲートトランジスタＢＴｒのボディの電位を他に比べ低くする。

[効果]
次に、第３実施形態の効果について説明する。図２２に示すように、非選択メモリブロックＭＢ＜ｘ＞において、ソース側選択トランジスタＳＳＴｒは、ソース線ＳＬとの間にエネルギー障壁を形成し、ドレイン側選択トランジスタＳＤＴｒは、ビット線ＢＬとの間にエネルギー障壁を形成する。このエネルギー障壁により、第３実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへの電流を抑制することができる。

更に、非選択メモリブロックＭＢ＜ｘ＞において、バックゲートトランジスタＢＴｒのボディは、井戸型ポテンシャルを形成する。この井戸型ポテンシャルに電子はトラップされるので、第３実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへ流れる電流を抑制することができる。

また、図１９及び図２０に示したように、第３実施形態に係る不揮発性半導体記憶装置は、その回路の占有面積を第１及び第２実施形態よりも削減することができる。

[第４実施形態]
[構成]
次に、図２３及び図２４を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。図２３は、ワード線駆動回路１３ａを示す回路図である。図２４は、バックゲート線駆動回路１４を示す回路図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。

第４実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、第１実施形態と同様に、非選択メモリストリングＭＳに含まれるメモリトランジスタＭＴｒのゲートに読み出しパス電圧Ｖｒｅａｄを印加し、そのメモリトランジスタＭＴｒのボディの電位を他に比べ低くする。さらに、第４実施形態に係る不揮発性半導体記憶装置は、非選択メモリストリングＭＳに含まれるメモリトランジスタＭＴｒ及びバックゲートトランジスタＢＴｒのゲートに電圧ＶＮＮを印加し、それらメモリトランジスタＭＴｒ及びバックゲートトランジスタＢＴｒのボディの電位を、他に比べ高くする。なお、電圧ＶＮＮは負の電圧である。このような構成を実現するため、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる昇圧回路１２ａ、１２ｂ、ワード線駆動回路１３ａ、１３ｂ、及びバックゲート線駆動回路１４を有する。

昇圧回路１２ａは、負の電圧ＶＮＮをもつ信号をワード線駆動回路１３ａ、１３ｂに入力する。昇圧回路１２ｂは、負の電圧ＶＮＮをもつ信号をバックゲート線駆動回路１４に入力する。

ワード線駆動回路１３ａは、図２３に示すように、第１実施形態と異なる第１〜第８ワード線駆動回路１３Ａ”〜１３Ｈ”を有する。なお、ワード線駆動回路１３ｂの構成は、ワード線駆動回路１３ａと構成と同様であるため、以下、主にワード線駆動回路１３ａについて説明する。

第１ワード線駆動回路１３Ａ”は、ＮＡＮＤ回路１３１ａ”〜１３１ｃ”、ＮＯＴ回路１３２ａ”〜１３２ｃ”、電圧変換回路１３３ａ”〜１３３ｃ”、及び転送トランジスタ１３４ａ”〜１３４ｃ”を有する。ＮＡＮＤ回路１３１ａ”〜１３１ｃ”は、各々、シーケンサ１８から制御信号を受け付ける。ＮＡＮＤ回路１３１ａ”〜１３１ｃ”の出力端子は、各々、電圧変換回路１３３ａ”〜１３３ｃ”の一方の入力端子に接続されている。また、ＮＡＮＤ回路１３１ａ”〜１３１ｃ”の出力端子は、各々、ＮＯＴ回路１３２ａ”〜１３２ｃ”を介して電圧変換回路１３３ａ”〜１３３ｃ”の他方の入力端子に接続されている。電圧変換回路１３３ａ”〜１３３ｃ”の出力端子は、各々、転送トランジスタ１３４ａ”〜１３４ｃ”のゲートに接続されている。

転送トランジスタ１３４ａ”の一端は、昇圧回路１２ａの出力端子に接続され、その他端は、ノード１３５”に接続されている。ここで、ノード１３５”は、信号ＶＣＧ１を出力する。転送トランジスタ１３４ｂ”の一端は、接地電圧Ｖｓｓに接続され、その他端は、ノード１３５”に接続されている。転送トランジスタ１３４ｃ”の一端は、電源電圧Ｖｄｄに接続され、その他端は、ノード１３５”に接続されている。なお、第２〜第８ワード線駆動回路１３Ｂ”〜１３Ｈ”は、第１ワード線駆動回路１３Ａ”と同様の構成を有する。

バックゲート線駆動回路１４は、図２４に示すように、第１実施形態と異なる第１、第２バックゲート線駆動回路１４Ａ”、１４Ｂ”を有する。第１バックゲート線駆動回路１４Ａ”は、ＮＡＮＤ回路１４１ａ”〜１４１ｃ”、ＮＯＴ回路１４２ａ”〜１３２ｃ”、電圧変換回路１４３ａ”〜１４３ｃ”、及び転送トランジスタ１４４ａ”〜１４４ｃ”を有する。
これら回路１４１ａ”〜１４１ｃ”、１４２ａ”〜１４２ｃ”、１４３ａ”〜１４３ｃ”、及び転送トランジスタ１４４ａ”〜１４４ｃ”の接続関係は、上記第１ワード線駆動回路１３Ａ”と同様であるため、その説明を省略する。なお、転送トランジスタ１４４ａ”の一端は、昇圧回路１２ｂの出力端子に接続され、その他端はノード１４５”に接続されている。ノード１４５”は、信号ＶＢＧを出力する。なお、第２バックゲート線駆動回路１４Ｂ”は、第１バックゲート線駆動回路１４Ａ”と同様の構成を有する

[読み出し動作]
次に、図２５を参照して、第４実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する。図２５は、第４実施形態に係る読み出し動作を示すタイミングチャートである。第４実施形態の読み出し動作においては、非選択メモリブロックＭＢ＜ｘ＞の動作のみが、第１実施形態と異なる。

非選択メモリブロックＭＢ＜ｘ＞の動作において、第１〜第３実施形態と異なり、時刻ｔ１３にて、信号ＶＣＧ１＜ｘ＞、ＶＣＧ８＜ｘ＞、ＶＢＧ＜ｘ＞は、電圧ＶＮＮまで下がる。また、信号ＶＣＧ３＜ｘ＞、ＶＣＧ６＜ｘ＞は、読み出しパス電圧Ｖｒｅａｄまで上がる。なお、信号ＶＣＧ２＜ｘ＞、ＶＣＧ４＜ｘ＞、ＶＣＧ５＜ｘ＞、ＶＣＧ７＜ｘ＞は、電圧Ｖｓｓに保持される。その他の信号は、第１実施形態と同様に駆動される。

ここで、図２６を参照して、上記非選択メモリブロックＭＢ＜ｘ＞の読み出し動作の概略について説明する。図２６において、メモリトランジスタＭＴｒ３は、書き込み状態であり、メモリトランジスタＭＴｒ６は、過消去状態であるものとする。

上記図２５に示す動作を実行すれば、図２６に示すように、非選択メモリブロックＭＢ＜ｘ＞において、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、及びメモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４、ＭＴｒ５、ＭＴｒ７、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのボディには、チャネルが形成されない。一方、メモリトランジスタＭＴｒ３、ＭＴｒ６のボディには、各々、チャネルが形成される。そして、メモリトランジスタＭＴｒ１、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのボディにおいて、正孔濃度が上昇する。

すなわち、第４実施形態に係る不揮発性半導体記憶装置は、読み出し動作の際、非選択メモリストリングＭＳのメモリトランジスタＭＴｒ３、ＭＴｒ５のゲートに電圧Ｖｄｄを印加し、メモリトランジスタＭＴｒ３、ＭＴｒ５のボディの電位を他に比べ低くする。一方、第４実施形態に係る不揮発性半導体記憶装置は、読み出し動作の際、非選択メモリストリングＭＳのメモリトランジスタＭＴｒ１、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのゲートに負の電圧ＶＮＮを印加し、メモリトランジスタＭＴｒ１、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのボディの電位を他に比べ高くする。また、電圧ＶＮＮを印加するゲートが、読み出しパス電圧Ｖｒｅａｄを印加するゲートに隣接しないように、メモリトランジスタＭＴｒ２、ＭＴｒ４、ＭＴｒ５、ＭＴｒ７のゲートは、電圧Ｖｓｓとされている。これは、電圧ＶＮＮと読み出しパス電圧Ｖｒｅａｄによって、メモリトランジスタＭＴｒのボディに大きな電場を生じさせないためである。

[効果]
次に、第４実施形態の効果について説明する。図２６に示すように、非選択メモリブロックＭＢ＜ｘ＞において、ソース側選択トランジスタＳＳＴｒは、ソース線ＳＬとの間にエネルギー障壁を形成し、ドレイン側選択トランジスタＳＤＴｒは、ビット線ＢＬとの間にエネルギー障壁を形成する。このエネルギー障壁により、第４実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへの電流を抑制することができる。

また、非選択メモリブロックＭＢ＜ｘ＞において、メモリトランジスタＭＴｒ３、ＭＴｒ６のボディは、井戸型ポテンシャルを形成する。この井戸型ポテンシャルにより、電子はトラップされ、ビット線ＢＬからソース線ＳＬへ流れる電流を抑制することができる。さらに、メモリトランジスタＭＴｒ１、ＭＴｒ８、及びバックゲートトランジスタＢＴｒのボディは、ポテンシャル障壁を構成する。このポテンシャル障壁により、第４実施形態に係る不揮発性半導体記憶装置は、読み出し動作時、非選択メモリストリングＭＳを介してビット線ＢＬからソース線ＳＬへ流れる電流を抑制することができる。

［その他実施形態］
以上、不揮発性半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

ＡＲ１…メモリセルアレイ、ＭＢ…メモリブロック、ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴ…ソース側選択トランジスタ、 ＳＤＴｒ、ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ＡＲ２…制御回路。

Claims (6)

1. 直列接続された複数のメモリセルを含むメモリストリングを複数個配列してなるメモリセルアレイと、
   複数の前記メモリストリングの中の選択メモリストリングに含まれる前記メモリセルからデータを読み出す読み出し動作を実行する制御回路とを備え、
   前記メモリストリングはそれぞれ、
   基板に対して垂直方向に延びる柱状部を有して前記メモリセルのボディとして機能する半導体層と、
   前記柱状部を取り囲むように形成され、電荷を蓄積することによりデータを保持する電荷蓄積層と、
   前記電荷蓄積層を介して前記柱状部を取り囲み、前記基板に対して平行に延びるように形成されて前記メモリセルのゲートとして機能する第１導電層と
   を備え、
   前記制御回路は、前記読み出し動作の際、読み出し動作の対象外である非選択メモリストリングの中の少なくとも一つの前記メモリセルのゲートに第１電圧を印加し、前記非選択メモリストリング中の別の前記メモリセルのゲートに、この第１電圧よりも低い第２電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１電圧は、前記メモリセルが保持するデータの如何に拘わらず前記メモリセルを導通状態とする正の電圧である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記読み出し動作の際、前記非選択メモリストリングの中の互いに隣接する２つ以上のメモリセルのゲートに前記第１電圧を印加し、
   前記第１電圧は、前記メモリセルが保持するデータの如何に拘わらず前記メモリセルを導通状態とする読み出しパス電圧よりも小さい正の電圧である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記メモリストリングは、前記メモリセル間を接続するバックゲートトランジスタを備え、
   前記メモリストリングは、
   前記半導体層にて一対の前記柱状部の下端を連結して前記バックゲートトランジスタのボディとして機能する連結部と、
   前記電荷蓄積層を介して前記連結部を取り囲み、前記基板に対して平行に延びるように形成されて前記バックゲートトランジスタのゲートとして機能する第２導電層とを更に備え、
   前記制御回路は、前記読み出し動作の際、前記非選択メモリストリングの前記バックゲートトランジスタのゲートに前記第１電圧を印加する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記第２電圧は、負の電圧である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記第１導電層に一端を接続された第１転送トランジスタ及び第２転送トランジスタを備え、
   前記第１転送トランジスタは、前記メモリストリングが選択される場合に導通状態となり、
   前記第２転送トランジスタは、前記メモリストリングが非選択とされる場合に導通状態となる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。