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KR101605911B1 - 불휘발성 메모리 소자 및 그 소거방법 - Google Patents

불휘발성 메모리 소자 및 그 소거방법 Download PDF

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KR101605911B1
KR101605911B1 KR1020100066521A KR20100066521A KR101605911B1 KR 101605911 B1 KR101605911 B1 KR 101605911B1 KR 1020100066521 A KR1020100066521 A KR 1020100066521A KR 20100066521 A KR20100066521 A KR 20100066521A KR 101605911 B1 KR101605911 B1 KR 101605911B1
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KR
South Korea
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voltage
erase
cell
memory cell
string
Prior art date
Application number
KR1020100066521A
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박진수
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에스케이하이닉스 주식회사
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Abstract

본 발명에 따른 불휘발성 메모리 소자의 소거 방법은 다수의 메모리 셀들을 포함하는 선택된 스트링의 선택된 메모리 셀 채널을 프리차지 시키는 단계, 상기 선택된 스트링의 메모리 셀들 각각에 접속된 워드 라인들에 패스 전압을 인가하여 상기 선택된 스트링의 채널을 부스팅시키는 단계, 및 상기 선택된 메모리 셀에 접속된 선택된 워드 라인에 네가티브 레벨의 소거 전압을 인가하여 상기 선택된 메모리 셀을 소거하는 단계를 포함한다.

Description

불휘발성 메모리 소자 및 그 소거방법{Non-volatile memory device and method for erasing of the same}
본 발명은 불휘발성 메모리 소자에 관한 것으로, 특히 불휘발성 메모리 소자및 그의 소거 방법에 관한 것이다.
불휘발성 메모리 소자의 메모리 어레이는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 다수의 스트링들을 포함한다. 각각의 스트링은 공통 소스 라인에 연결되는 소스 셀렉트 트랜지스터, 다수의 메모리 셀들, 그리고 비트라인에 연결되는 드레인 셀렉트 트랜지스터로 구성된다.
불휘발성 메모리 소자의 특정 메모리 셀에 데이터를 기록하는 프로그램 동작 전에는 반드시 특정 메모리 셀의 데이터를 지우는 소거 동작이 실시되어야 한다. 그런데, 불휘발성 메모리 소자의 소거 동작은 메모리 블록 단위로 실시되므로 특정 메모리 셀에 데이터를 기록하는데 소요되는 시간이 길어지므로 특정 메모리 셀에 데이터를 업데이트하기 위해 많은 시간이 소요된다.
본 발명은 특정 메모리 셀을 선택적으로 소거하여 불휘발성 메모리 소자의 동작 속도를 개선할 수 있는 불휘발성 메모리 소자 및 그 소거 방법을 제공한다.
본 발명에 따른 불휘발성 메모리 소자의 소거 방법은 다수의 메모리 셀들을 포함하는 선택된 스트링의 선택된 메모리 셀 채널을 프리차지 시키는 단계, 상기 선택된 스트링의 메모리 셀들 각각에 접속된 워드 라인들에 패스 전압을 인가하여 상기 선택된 스트링의 채널을 부스팅시키는 단계, 및 상기 선택된 메모리 셀에 접속된 선택된 워드 라인에 네가티브 레벨의 소거 전압을 인가하여 상기 선택된 메모리 셀을 소거하는 단계를 포함한다.
상기 선택된 메모리 셀의 채널은 상기 선택된 스트링에 연계된 선택된 비트 라인에 전원 전압을 인가함으로써 프리차지된다.
상기 전원 전압은 포지티브 레벨이다.
상기 선택된 비트 라인에 전원 전압이 인가되는 동안, 다수의 메모리 셀을 포함하는 비선택된 스트링에 연계된 비선택된 비트 라인에 0V의 전압을 인가한다.
상기 선택된 워드 라인에 소거 전압이 인가되는 동안, 비선택된 워드 라인에 상기 패스 전압이 유지되어 인가된다.
본 발명은 소거 셀의 채널 전압을 부스팅시키고, 소거 셀에 연결된 워드 라인에 네가티브 레벨의 전압을 인가하여 소거 셀의 채널과 워드 라인간 고전압차를 발생시켜 소거 셀에 홀을 주입함으로써 소거 셀의 문턱 전압을 낮출 수 있다. 그리고, 본 발명은 소거 셀과 동일한 워드 라인에 연결된 소거 금지 셀을 0V가 인가되는 비선택 비트 라인에 연결함으로써 소거 금지 셀의 채널과 워드 라인간 터널링 현상이 발생할 정도의 고전압차가 발생하는 것을 방지하여 소거 금지 셀의 문턱 전압을 유지한다. 이와 같이 본 발명은 특정 메모리 셀을 선택적으로 소거할 수 있으므로 프로그램 동작 실시 전 메모리 블록 단위의 소거 동작이 실시될 필요가 없다. 따라서, 본 발명은 불휘발성 메모리 소자의 데이터 업데이트 속도를 고속화시킬 수 있다.
도 1은 본 발명에 따른 불휘발성 메모리 소자의 블록도이다.
도 2는 본 발명에 따른 불휘발성 메모리 소자의 메모리 블록과 블록 스위치를 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 블록 스위치를 구성하는 트랜지스터를 설명하기 위한 도면이다.
도 4는 본 발명에 따른 불휘발성 메모리 소자의 소거 방법을 설명하기 위한 파형도들이다.
도 5a 및 도 5b는 본 발명에 따른 불휘발성 메모리 소자의 소거 동작시 선택된 워드 라인에 연결된 소거 셀과 소거 금지 셀을 설명하기 위한 도면들이다.
도 6은 본 발명에 따른 불휘발성 메모리 소자의 소거 방법에 의한 문턱 전압 변화를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 소자의 블록도이다.
도 1을 참조하면, 본 발명에 따른 불휘발성 메모리 소자는 메모리 어레이(110), 메모리 어레이(110)에 포함된 메모리 셀들의 소거 동작, 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150), 및 선택된 메모리 셀들의 문턱전압 레벨들을 입력되는 데이터에 따라 소거 레벨 및 프로그램 레벨들 중 하나의 레벨로 설정하기 위해 동작 회로 그룹(130, 140, 150)을 제어하도록 구성된 제어 회로(120)를 포함한다.
NAND 플래시 메모리 소자의 경우, 동작 회로 그룹은 전압 공급 회로(130, 140), 및 페이지 버퍼 그룹(150)을 포함한다.
메모리 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 로컬 워드 라인 및 비트 라인에 연결되어 데이터를 저장하기 위한 다수의 메모리 셀들을 포함한다.
제어 회로(120)는 명령 신호에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PB SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 소거하는 경우 소거를 위한 동작 전압들(예, Verase, Vpass)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록으로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 메모리 셀들의 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BLk)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들의 소거 동작시 비트라인들(BL1 내지 BLk)을 프리차지 한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀의 동작 모드(예를 들어, 소거 모드 및 소거 금지 모드)에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절한다.
소거 동작시 전압 발생 회로(130)는 제어 회로(120)의 소거 신호(ERASE)에 응답하여 메모리 셀들의 소거 동작에 필요한 동작 전압들(Verase, Vpass)을 글로벌 라인들로 출력한다. 로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 소거 동작 전압들(Verase, Vpass)을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들로 인가한다. 로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 의해 선택된 메모리 블록에 전압 발생 회로(130)에서 생성된 소거 동작 전압들(Verase, Vpass)을 전송하기 위해 메모리 블록들 각각에 연결된 블록 스위치를 포함한다.
이하, 로우 디코더(140)의 블록 스위치 하나와 메모리 어레이(110)의 메모리 블록 하나의 연결관계를 설명한다.
도 2는 본 발명에 따른 불휘발성 메모리 소자의 메모리 블록과 블록 스위치를 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 어레이(110)를 구성하는 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST0)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 일렬로 배열된 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST0 내지 STk)은 드레인 셀렉트 트랜지스터들(DST)을 통해 대응하는 비트 라인들(BL1 내지 BLk)에 각각 연결되고, 소스 셀렉트 트랜지스터들(SST)을 통해 공통 소스 라인(CSL)에 공통으로 연결된다. 메모리 어레이(110)에 연결된 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 및 워드 라인들(WL0 내지 WLn)은 로컬 라인으로 정의한다. 도면에 도시하진 않았으나, 메모리 어레이(110)는 반도체 기판 내 불순물을 주입하여 형성한 p웰 및 n웰로 구성된 벌크(bulk) 상에 형성된다.
본 발명에서는 특정 메모리 셀을 소거하기 위해서 소거 대상이 되는 소거 셀(Erase cell)에 연결된 선택 비트 라인(Sel.BL)을 전원 전압 레벨로 프리차지시킨 후, 선택 비트 라인(Sel. BL)과 선택 스트링(ST0)을 분리시켜 선택 스트링(ST0)의 채널 전압을 부스팅시킨다. 이 후, 소거 셀(Erase cell)의 플로팅 게이트에 홀(hole)이 주입되도록 소거 셀(Erase cell)에 연결된 선택 워드 라인(Sel.WL)에 네가티브 레벨의 소거 전압을 인가함으로써 소거 셀(Erase cell)의 문턱 전압을 소거 상태의 레벨로 낮춘다. 보다 구체적인 소거 셀(Erase cell)의 동작에 대해서는 도 4 및 도 5a에서 후술하기로 한다.
한편, 소거 셀(Erase cell)과 함께 선택 워드 라인(Sel.WL)에 연결되었으나, 문턱 전압이 소거 상태의 레벨로 변경되지 않아야 되는 소거 금지 셀들(Erase inhibited cell)의 플로팅 게이트에는 홀(hole)이 주입되지 않아야 한다. 이를 위해 소거 금지 셀들(Erase inhibited cell)을 포함하는 비선택 스트링(ST1, STk)에 연결된 비선택 비트 라인(Unsel. BL)에는 0V의 전압을 인가한다. 보다 구체적인 소거 금지 셀들(Erase inhibited cell)의 동작에 대해서는 도 4 및 도 5b에서 후술하기로 한다.
로우 디코더(140)의 블록 스위치(142)는 제어 회로의 로우 어드레스 신호들에 응답하여 인에이블된 블록 선택 신호(BCLWL)에 응답하여, 전압 발생 회로에서 발생되어 글로벌 라인들(GDSL, GWL[n:0], GSSL)로 출력된 소거 동작 전압들을 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 전송한다. 이를 위해 블록 스위치(142)는 글로벌 라인들(GDSL, GWL[n:0], GSSL)과 로컬 라인들(DSL, WL[n:0], SSL) 사이에 연결되며, 블록 선택 신호(BCLWL)에 응답하여 구동되는 패스 트랜지스터들(TN)을 포함한다. 패스 트랜지스터들(TN)은 글로벌 라인들(GDSL, GWL[n:0], GSSL)에 인가되는 포지티브 레벨의 프로그램 전압, 패스 전압 또는 전원 전압, 또는 네가티브 레벨의 소거 전압을 로컬 라인들(DSL, WL, SSL)에 전송하기 위해 트리플 웰 고전압 NMOS트랜지스터들로 구성되는 것이 바람직하다.
이하, 트리플 웰 고전압 NMOS트랜지스터에 대해 설명한다.
도 3은 도 2에 도시된 블록 스위치를 구성하는 트리플 웰 고전압 NMOS트랜지스터를 설명하기 위한 단면도이다.
도 3을 참조하면, 트리플 웰 고전압 NMOS트랜지스터는 P-타입 기판(P-Sub) 내에 형성된 N-웰(N-well), N-웰(Triple N-well) 내에 형성된 P-웰(TP-well), P-웰(TP-well) 상에 형성된 게이트(G), 게이트(G) 양측의 P-타입 기판(P-Sub)에 형성된 소스 및 드레인 정션들(N+)을 포함한다. 소스 및 드레인 정션들(N+)은 글로벌 라인(예를 들어, GWL) 및 로컬 라인(예를 들어, WL)에 연결되고, 게이트(G)는 블록 선택 신호(BCLWL) 입력단에 연결된다. P-웰(TP-well)에 형성된 콘택 영역(P+) 및 N-웰(TP-well)에 형성된 콘택 영역(N+)은 웰 바이어스(Well) 입력단에 연결된다.
상술한 트리플 웰 고전압 NMOS트랜지스터의 소스 및 드레인 정션들(N+)에 네가티브 레벨의 전압이 인가되더라도 네가티브 레벨의 웰 바이어스(Well)를 인가하면, 트리플 웰로 전류가 누설되는 것을 방지할 수 있다.
도 4는 본 발명에 따른 불휘발성 메모리 소자의 소거 방법을 설명하기 위한 파형도들이다.
도 4를 참조하면, 본 발명에 따른 소거 방법은 제1 내지 제3 구간(T1 내지 T3) 동안 실시된다.
먼저, 제1 구간(T1) 동안 선택 스트링을 선택 비트 라인(Sel.BL)과 공통 소스 라인(CSL)으로부터 분리시켜 소거 셀(Erase cell)의 채널을 플로팅시킨다. 이를 위해, 드레인 셀렉트 라인(DSL)에 전원 전압(Vcc)을 인가하여 드레인 셀렉트 트랜지스터를 턴-온시킨다. 그리고 소스 셀렉트 라인(SSL)에 0V의 전압을 인가하여 선택된 메모리 셀의 소스를 플로팅시킨다. 그리고 공통 소스 라인(CSL) 및 선택 비트 라인(Sel.BL)에 전원 전압(Vcc)을 인가한다. 그 결과, 소거 셀(Erase cell)의 채널이 선택 비트 라인(Sel.BL)에 인가된 전원 전압(Vcc)레벨에서 드레인 셀렉트 트랜지스터의 문턱 전압(Vth)을 뺀 만큼의 레벨(Vcc-Vth)로 프리차지된다. 이에 따라 소거 셀(Erase cell)에 연결된 드레인 셀렉트 트랜지스터가 오프되어 소거 셀(Erase cell)과 선택 비트 라인(Sel.BL)이 분리되고 소거 셀(Erase cell)의 채널이 플로팅 상태가 된다.
그리고, 제1 구간(T1) 동안 비선택 비트 라인(Unsel. BL)에는 0V의 전압이 인가되므로 소거 금지 셀(Erase cell)과 비선택 비트 라인(Unsel. BL)의 연결관계는 유지된다.
이 후, 제2 구간(T1) 동안 소거 셀(Erase cell)의 채널을 부스팅(boosting)시킨다. 이를 위해, 워드 라인들(Unsel.WL, Sel.WL)에 패스 전압(Vpass)을 인가하여 선택 비트 라인(Sel.BL) 및 공통 소스 라인(CSL)으로부터 분리된 선택 스트링의 채널 전압을 부스팅시킨다. 그 결과, 플로팅 된 소거 셀(Erase cell)의 채널 전압은 패스 전압(Vpass)에 의해 부스팅되어 △V만큼 상승된다. 반면, 비선택 비트 라인(Unsel. BL)에 연결된 소거 금지 셀(Erase inhibited cell)에서는 부스팅 현상이 발생하지 않는다.
이어서 제3 구간(T3) 동안 소거 셀(Erase cell)의 문턱 전압을 낮춘다. 이를 위해, 선택 워드 라인(Sel. WL)에 네가티브 레벨(예를 들어, -5V)의 소거 전압(Verase)을 인가한다. 네가티브 레벨의 소거 전압(Verase)에 의해 소거 셀(Erase cell)과 소거 셀(Erase cell)의 채널 사이에 고전압차가 발생하여 소거 셀(Erase cell)에 홀(hole)이 주입된다. 그 결과, 소거 셀(Erase cell)의 문턱 전압이 소거 상태의 레벨로 낮아진다.
한편, 제3 구간(T3) 동안 비선택 워드 라인(Unsel.WL)에는 채널 형성을 위한 패스 전압(Vpass)이 유지되어 인가되고, 비선택 비트 라인(Unsel. BL)에는 0V의 전압이 유지되어 인가된다. 이에 따라, 비선택 워드 라인(Unsel. WL)에 연결된 메모리 셀들과 그 채널들 사이, 그리고 선택 워드 라인(Sel. WL)에 연결된 소거 금지 셀(Erase inhibited cell)과 그 채널 사이에는 터널링 현상이 발생할 정도의 고전압차가 발생하지 않으므로 문턱 전압이 소거 상태의 레벨로 낮아지지 않는다.
도 5a 및 도 5b는 본 발명에 따른 불휘발성 메모리 소자의 소거 동작시 선택된 워드 라인에 연결된 소거 셀과 소거 금지 셀을 설명하기 위한 도면들이다. 도 6은 본 발명에 따른 불휘발성 메모리 소자의 소거 방법에 의한 문턱 전압 변화를 설명하기 위한 도면이다.
도 5a를 참조하면, 도 4에서 상술한 제3 구간에서 소거 셀의 채널은 플로팅 상태에서 부스팅되어 "Vcc-Vth+△V"의 레벨(예를 들어, 8V)을 가지므로 선택 워드 라인을 통해 소거 셀의 컨트롤 게이트(CG)에 네가티브 소거 전압(예를 들어, -5V)이 인가되면, 소거 셀의 컨트롤 게이트(CG)와 채널 사이에 고전압차가 발생된다. 이에 따라, 소거 셀의 플로팅 게이트(FG)로 홀이 주입되어 도 6에 도시된 바와 같이 프로그램 상태였던 문턱 전압 레벨이 소거 상태의 문턱 전압 레벨로 낮아지게 된다.
도 5b를 참조하면, 도 4에서 상술한 제3 구간에서 소거 금지 셀의 채널은 비선택 비트 라인(Unsel.BL)에 연결되므로 선택 워드 라인을 통해 소거 금지셀의 컨트롤 게이트(CG)에 네가티브 소거 전압(예를 들어, -5V)이 인가되더라도 소거 셀의 컨트롤 게이트(CG)와 채널 사이에 터널링 현상이 유도될 만큼 고전압차가 발생하지 않는다. 이에 따라, 소거 금지셀의 플로팅 게이트(FG)로 홀이 주입되지 않으므로 도 6에 도시된 바와 같이 소거 금지셀의 문턱 전압은 프로그램 상태의 레벨을 유지한다.
본 발명은 소거 셀의 채널 전압을 부스팅시키고, 소거 셀에 연결된 워드 라인에 네가티브 레벨의 전압을 인가하여 소거 셀의 채널과 워드 라인간 고전압차를 발생시켜 소거 셀에 홀을 주입함으로써 소거 셀의 문턱 전압을 낮출 수 있다. 그리고, 본 발명은 소거 셀과 동일한 워드 라인에 연결된 소거 금지 셀을 0V가 인가되는 비선택 비트 라인에 연결함으로써 소거 금지 셀의 채널과 워드 라인간 터널링 현상이 발생할 정도의 고전압차가 발생하는 것을 방지하여 소거 금지 셀의 문턱 전압을 유지한다. 이와 같이 본 발명은 특정 메모리 셀을 선택적으로 소거할 수 있으므로 프로그램 동작 실시 전 메모리 블록 단위의 소거 동작이 실시될 필요가 없다. 따라서, 본 발명은 불휘발성 메모리 소자의 데이터 업데이트 속도를 고속화시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
140: 로우 디코더 142: 블럭 스위치
DSL: 드레인 셀렉트 라인 WL0 내지 WLn: 워드 라인
SSL: 소스 셀렉트 라인 CSL: 공통 소스 라인
BL1 내지 BLk: 비트 라인 Ca0 내지 Ckn: 메모리 셀
DST: 드레인 셀렉트 트랜지스터 SST: 소스 셀렉트 트랜지스터

Claims (12)

  1. 다수의 메모리 셀들을 포함하는 선택된 스트링의 선택된 메모리 셀 채널을 프리차지 시키는 단계;
    상기 선택된 스트링의 메모리 셀들 각각에 접속된 워드 라인들에 패스 전압을 인가하여 상기 선택된 스트링의 채널을 부스팅시키는 단계; 및
    상기 선택된 메모리 셀에 접속된 선택된 워드 라인에 네가티브 레벨의 소거 전압을 인가하여 상기 선택된 메모리 셀을 소거하는 단계를 포함하는 불휘발성 메모리 소자의 소거 방법.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 셀의 채널은 상기 선택된 스트링에 연계된 선택된 비트 라인에 전원 전압을 인가함으로써 프리차지되는 불휘발성 메모리 소자의 소거 방법.
  3. 제 2 항에 있어서,
    상기 전원 전압은 포지티브 레벨인 불휘발성 메모리 소자의 소거 방법.
  4. 제 2 항에 있어서,
    상기 선택된 비트 라인에 전원 전압이 인가되는 동안, 다수의 메모리 셀을 포함하는 비선택된 스트링에 연계된 비선택된 비트 라인에 0V의 전압을 인가하는 불휘발성 메모리 소자의 소거 방법.
  5. 제 1 항에 있어서,
    상기 선택된 워드 라인에 소거 전압이 인가되는 동안, 비선택된 워드 라인에 상기 패스 전압이 유지되어 인가되는 불휘발성 메모리 소자의 소거 방법.
  6. 각각 직렬로 연결된 메모리 셀들을 포함하는 스트링들;
    상기 스트링들 각각에 접속된 비트 라인들;
    상기 비트 라인들에 접속된 페이지 버퍼 그룹;
    상기 메모리 셀들의 워드 라인들에 접속된 전압공급회로; 및
    선택된 메모리 스트링의 선택된 메모리 셀의 채널을 프리차지시키는 전원 전압을 상기 선택된 스트링에 접속된 선택된 비트 라인에 인가하도록 상기 페이지 버퍼 그룹을 제어하고, 상기 선택된 스트링의 채널을 부스팅시키는 패스 전압을 상기 워드 라인들에 인가하고 상기 선택된 메모리 셀을 소거하는 네가티브 레벨의 소거 전압을 상기 선택된 메모리 셀에 연계된 선택된 워드 라인에 인가하도록 상기 전압공급회로를 제어하는 제어회로를 포함하는 불휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    상기 전원 전압은 포지티브 레벨인 불휘발성 메모리 소자.
  8. 제 6 항에 있어서,
    상기 페이지 버퍼 그룹은 상기 선택된 비트 라인에 상기 전원 전압이 인가되는 동안, 비선택된 스트링에 접속된 비선택된 비트 라인에 0V의 전압을 인가하는 불휘발성 메모리 소자.
  9. 제 6 항에 있어서,
    상기 전압공급회로는 상기 선택된 워드 라인에 상기 소거 전압이 인가되는 동안, 비선택된 워드 라인에 상기 패스 전압을 인가하는 불휘발성 메모리 소자.
  10. 제 6 항에 있어서,
    상기 전압공급회로는 상기 워드 라인들에 상기 패스 전압 및 상기 소거 전압을 전송하도록 구성된 패스 트랜지스터들을 포함하는 불휘발성 메모리 소자.
  11. 제 10 항에 있어서,
    상기 패스 트랜지스터들은 n-웰 내에 형성된 p-웰 상에 형성되는 불휘발성 메모리 소자.
  12. 제 11 항에 있어서,
    상기 선택된 워드 라인에 상기 소거 전압을 전송하는 상기 패스 트랜지스터의 상기 n-웰과 상기 p-웰에 네가티브 레벨의 전압이 인가되는 불휘발성 메모리 소자.
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