JP2014063555A - 不揮発性半導体記憶装置、及びその制御方法 - Google Patents

Abstract

【課題】高速な読み出し動作を可能とする不揮発性半導体記憶装置、及びその制御方法を提供すること。
【解決手段】電荷蓄積層と制御ゲートとを含むデータ保持可能な第１メモリセルＭＣ及び第２メモリセルＭＣ、並びに選択トランジスタＳＴを含むメモリストリングＭＳが配置されることでブロックを構成するメモリセルアレイと、第一の電圧（Ｖｃｇｒ）を前記第１メモリセルに印加し、第二の電圧（Ｖｒｅａｄ）を前記第２メモリセルに印加し、第三の電圧を前記選択トランジスタに印加して第一の読み出し動作を行った後に、前記第二の電圧に維持したまま、複数の前記メモリストリング間で前記第三の電圧を印加する前記選択トランジスタを切り替えて第二の読み出し動作を行う制御部１５とを具備する。
【選択図】図９

Description

実施形態は、シーケンシャルリードを行う不揮発性半導体記憶装置、及びその制御方法に関する。

近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。

特開２０１０−１０２７５５号公報 特開２０１０−１１８５３０号公報

高速な読み出し動作を可能とする不揮発性半導体記憶装置、及びその制御方法を提供する。

実施形態の不揮発性半導体記憶装置によれば、第１方向とこの第１方向に直交する第２方向とで形成される面内に配置される半導体層と、前記半導体層上に順次積層され、且つ電荷蓄積層と制御ゲートとを含むデータ保持可能な第１メモリセル及び第２メモリセル、並びに選択トランジスタを含む複数のメモリストリングがマトリクス状に配置されることでブロックを構成し、複数の前記メモリストリングを第１ワード線及び第２ワード線、並びに選択信号線が貫通し、前記第１ワード線は第１メモリセルの各々の前記制御ゲート間で共通接続され、前記第２ワード線は第２メモリセルの各々の前記制御ゲート間で共通接続され、前記選択信号線は前記メモリストリング間で独立して前記選択トランジスタの各々に接続された、メモリセルアレイと、保持する前記データに応じて値が変化する第一の電圧を前記第１メモリセルに印加し、前記第一の電圧よりも大きな第二の電圧を前記第２メモリセルに印加し、前記第二の電圧よりも小さな第三の電圧を前記選択トランジスタに印加して第一の読み出し動作を行った後に、前記第２メモリセルへの印加電圧を前記第二の電圧に維持したまま、複数の前記メモリストリング間で前記第三の電圧を印加する前記選択トランジスタを切り替えて第二の読み出し動作を行う制御部とを具備する。

第１実施形態に係る不揮発性半導体記憶装置の全体構成例。 第１実施形態に係るメモリセルアレイの斜視図及びメモリセルの断面図。 第１実施形態に係るメモリセルアレイの等価回路図。 第１実施形態に係るメモリセルの閾値分布を示すグラフ。 第１実施形態に係るコアドライバ、ロウデコーダ、及びメモリセルアレイの回路を示した概念図。 第１実施形態に係るページアドレスマップの概念図。 第１実施形態に係る読み出し動作を示した概念図。 第１実施形態に係る読み出し動作を示すタイムチャートであって、図８（ａ）は、リードデータキャッシュ動作を示すタイムチャートであり、図８（ｂ）はワード線、選択信号線の電圧レベルの変化を示したタイムチャート。 第２実施形態に係る読み出し動作を示すタイムチャートであって、図９（ａ）は、リードデータキャッシュ動作を示すタイムチャートであり、図９（ｂ）はワード線、選択信号線の電圧レベルの変化を示したタイムチャート。 第３実施形態に係る読み出し動作を示すタイムチャート。 第４実施形態に係る読み出し動作を示すタイムチャートであって、図１１（ａ）は、リードデータキャッシュ動作を示すタイムチャートであり、図１１（ｂ）はワード線、選択信号線の電圧レベルの変化を示したタイムチャート。 第５実施形態に係る読み出し動作を示すタイムチャートであって、図１２（ａ）は、リードデータキャッシュ動作を示すタイムチャートであり、図１２（ｂ）はワード線、選択信号線の電圧レベルの変化を示したタイムチャート。 第６実施形態に読み出し動作を示すタイムチャート。

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通の構成には共通の参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

以下説明する実施形態は、メモリストリング毎でワード線ＷＬが共通接続されるといった構造を活かし、例えば読み出し動作時において、ワード線ＷＬに充電された電荷量の充放電を少なくし、読み出し動作の高速化、及び消費電力の抑制を図るものである。

[第１の実施形態]
［全体構成例］
この不揮発性半導体記憶装置は、この装置とデータのやりとりを行うメモリコントローラなどのホスト機器（図示なし）から、読み出し、書込み、及び消去動作などの各動作に対応するコマンド、メモリセルアレイの所望の場所でデータの読み出しや書き換えを行うためのアドレス情報、並びにそれらのデータ入出力のためのタイミング信号を受けとって動作するように構成されている。

先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。

図１に示すように、第１実施形態に係る不揮発性半導体記憶装置はメモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、内部電圧発生回路１８、及びコアドライバ１９を備える。

＜メモリセルアレイ１１＞
図１に示すように、メモリセルアレイ１１は、例えばプレーンＰ０及びプレーンＰ１（図１中、Plane0、Plane1と表記）を備える。これらプレーンＰ０、及びプレーンＰ１は複数のメモリストリングＭＳを備える。メモリストリングＭＳは、ビット線ＢＬ、及びソース線ＣＥＬＳＲＣに電気的に接続される。メモリストリングＭＳは、複数のメモリセルＭＣを備える。メモリセルＭＣの制御ゲートにワード線ＷＬが電気的に接続される。ここでは、プレーンＰ０、及びプレーンＰ１を備える場合について挙げるが、メモリセルアレイ１１が保持するプレーンＰの数に限りはない。なお、プレーンＰ０、及びプレーンＰ１を区別しない場合には、単にプレーンＰと述べる。
以下、図２を用いてプレーンＰの詳細な構成について説明する。

＜プレーンＰの詳細な構造＞
図２は、プレーンＰの構造を３次元で示した斜視図である。ここで示すプレーンＰの構造は、プレーンＰ０、プレーンＰ１いずれも同一の構造であるため、ここでは一例としてプレーンＰ０に着目して説明する。

図２に示すように、第１方向及び第２方向で形成される平面内において、マトリクス状（５×４）に柱状の半導体層ＳＣが形成される。この半導体層ＳＣは、バックゲート導電層ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に沿って形成される。また、第２方向に沿って互いに隣接する半導体層ＳＣ同士が、バックゲート導電層ＢＧ内で結合部ＪＰを介して結合される。これにより、互いに隣接する半導体層ＳＣ同士が結合部ＪＰを介してＵ字形状のメモリストリングＭＳが形成される。

具体的には、図２に示すように第２方向に向かって手前から半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１４が順次形成される。具体的には半導体層ＳＣ１１とＳＣ１２とが結合部ＪＰ１１によって結合され、これによりメモリストリングＭＳ０が形成される。また半導体層ＳＣ１３と半導体層１４とが結合部ＪＰ１２によって結合され、これによりメモリストリングＭＳ１が形成される。

また、これらメモリストリングＭＳは、メモリセルＭＣ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲート素子ＢＧを備える。なお、上記結合部ＪＰはバックゲート素子ＢＧとして機能する。

なお、第１方向に沿ってこれら半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１４に隣接するように形成された、例えば半導体層ＳＣ２１とＳＣ２２、及び半導体層ＳＣ２３とＳＣ２４を含む他の半導体層の組についても同様の構成であるため、説明を省略する。また本変形例では、ｍ＝５、ｎ＝４を一例に示しているが、数に限りはない。

この半導体層ＳＣが形成される領域であって、第１方向に沿って形成されたワード線ＷＬが、第３方向に向かって複数層形成される。このワード線ＷＬと半導体層ＳＣとの交点に、対応する領域にメモリセルＭＣが形成される。

図２左上に示す拡大図にメモリセルＭＣの断面構造を示す。この半導体層ＳＣの周囲には、半導体層ＳＣの表面から順に、第１方向及び第２方向の面内に沿って、ゲート酸化膜２４ｃ、絶縁層（電荷蓄積層）２４ｂ、及びゲート酸化膜２４ｃよりも高い誘電率（ｈｉｇｈ−ｋと称することもある）を有する材料で形成される絶縁層（ブロック層）２４ａが形成される。更に、このブロック層２４ａの表面を覆うように導電層２０が形成される。この導電層２０はメモリセルＭＣの制御ゲートとして機能し、上記ワード線ＷＬと接続される。

また、選択信号線ＳＧＤと半導体層ＳＣとの交点に対応する領域に選択トランジスタＳＴ１が形成され、選択信号線ＳＧＳと半導体層ＳＣとの交点に対応する領域に選択トランジスタＳＴ２が形成される。

更に、プレーンＰ０の説明を続ける。上述したメモリストリングＭＳはＵ字形状で形成されているため、最上層に形成されたワード線ＷＬの更に上に設けられるドレイン側の選択信号線ＳＧＤ＜５＞を基点として、下層にワード線ＷＬ＜７＞、ＷＬ＜６＞、ＷＬ＜５＞、及びＷＬ＜４＞が順に形成され、結合部ＪＰ１１（バックゲート素子ＢＧ）を介して下層から上層へ順にＷＬ＜３＞、ＷＬ＜２＞、ＷＬ＜１＞、ＷＬ＜０＞及び選択信号線ＳＤＳ＜５＞が、半導体層ＳＣ１１及びＳＣ１２に沿って形成される。すなわち、Ｕ字形状に、選択トランジスタＳＴ１、複数のメモリセルＭＣ、バックゲート素子ＢＧ、複数のメモリセルＭＣ、及び選択トランジスタＳＴ２が形成される。

なお、このメモリストリングＭＳは積層方向を長手方向として配列される。また半導体層ＳＣ１３、及びＳＣ１４についても同様である。

更に、選択信号線ＳＧＳ＜５＞を貫通する半導体層ＳＣ１２の一端はソース線ＳＬに接続される。このソース線ＳＬには隣接する半導体層ＳＣ１３の一端も接続される。つまりこのソース線ＳＬを共通として、隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが結合される。

更に、選択信号線ＳＧＤ＜５＞、ＳＧＤ＜４＞をそれぞれ貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４の一端はそれぞれビット線ＢＬ０で共通接続される。以下同様に、選択信号線ＳＧＤ＜５＞、ＳＧＤ＜４＞のそれぞれを貫通する半導体層ＳＣ２１及び半導体層ＳＣ２４の一端はそれぞれビット線ＢＬ１で共通接続され、半導体層ＳＣ３１及び半導体層ＳＣ３４の一端においても各々がビット線ＢＬ２に共通接続され、そして半導体層ＳＣｍ１及び半導体層ＳＣｍ４の一端についても各々がビット線ＢＬｍで共通接続される。

なお、半導体層ＳＣ１３、ＳＣ１４で形成されるメモリストリングＭＳの構造は、半導体層ＳＣ１１とＳＣ１２とで形成されるメモリストリングＭＳと同じであることから説明を省略する。

そして図示するように、隣接する例えばＳＣ１１とＳＣ１２のように半導体層ＳＣ間で、ワード線ＷＬ０とワード線ＷＬ７とが分離して形成される。これは、ワード線ＷＬ１及びワード線ＷＬ６を含む他のワード線ＷＬ間についても同様である。

なお、互いに隣接する半導体層ＳＣ１２及び半導体層ＳＣ１３によって貫通されるワード線ＷＬ（ＷＬ＜０＞〜ＷＬ＜３＞）の各々は、図示するように分離していてもよいし、共通接続されていても良い。

ここで、各メモリストリングＭＳにはメモリセルＭＣ０〜ＭＣ７が形成されている場合を一例に説明したが、メモリストリングＭＳを構成するメモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。

プレーンＰ０は、図２に示すように、データを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＣは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。上述したように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、メモリストリングＭＳを構成する。

＜ロウデコーダ１２＞
図１に戻ってロウデコーダ１２（後述するブロックデコーダ１２−１_０〜１２−１_ｉを含み、区別しない場合には、単にブロックデコーダ１２と称す）の説明をする。ロウデコーダ１２は、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、このデコード結果に応じて所望のワード線ＷＬを選択する。選択されたワード線ＷＬには、内部電圧発生回路１８が生成した電圧がコアドライバ１９を介して印加される。

＜カラムデコーダ１４＞
カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、メモリセルアレイ１１のカラム方向を選択する。

＜データ回路・ページバッファ＞
データ回路・ページバッファ１３は、拡大図に示す様にセンスアンプ１３−１、及びデータキャッシュ１３−２を備える。また、センスアンプ１３−１はラッチ回路ＬＴを備える。

読み出し動作を実行するコマンドが入力されると、制御回路１５による制御に基づいて選択されたメモリセルＭＣのデータがセンスアンプ１３−１によって読み出される。

次いで、センスアンプ１３に読み出されたデータが一時的にラッチ回路ＬＴに保持された後、所定のタイミングでデータキャッシュ１３−２に転送される。その後、ホスト機器(コントローラ)からデータを出力するための制御信号（リードイネーブル信号）が入出力回路１６を介してアドレス・コマンドレジスタ１７に入力される。

すると、カラムアドレスレジスタ（アドレス・コマンドレジスタ１７）は、リードイネーブルのクロックパルスに対して所定の関係で保持・制御しているカラムアドレスをカラムデコーダ１４に供給する。

このカラムアドレスレジスタに対応するカラムデコーダ１４が選択状態となって、所定のアドレスのデータが入出力回路１６に向けて出力される。入出力回路１６に出力されたデータは、リードイネーブル信号に応じて、外部のホスト機器に出力される。

また、書き込み動作時には、まず、ホスト機器から書き込みデータをロードするためのコマンドやアドレスに続いて、書き込みデータを入出力回路１６を介して受信する。

書き込みデータは、データキャッシュ１３−２に取り込まれる。ホスト機器から供給された書き込み動作を実行するためのコマンドがアドレス・コマンドレジスタ１７に入力されると、制御回路１５の制御に基づいて、所定のタイミングで、データキャッシュ１３−２に保持されたデータが、ラッチ回路ＬＴに転送され、次いでワード線への電圧制御を伴って選択されたメモリセルＭＣに書き込まれる。

＜制御回路１５＞
制御回路１５は、不揮発性半導体記憶装置全体の動作を制御する。すなわち、アドレス・コマンドレジスタ１７から供給された制御信号、コマンド、及びアドレスに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。

制御回路１５はこのシーケンスを実行するために、不揮発性半導体記憶装置内に含まれる各回路ブロックの動作を制御する。例えば、内部電圧発生回路１８に対し、所定の電圧を生成するよう制御し、また所定のタイミングで所定の電圧をワード線ＷＬやビット線ＢＬに出力するためのコアドライバ１９を制御する。更に、入出力回路１６の入出力の状態制御にも関与する。

また制御回路１５は、データ回路・ページバッファ１３のデータ空き状況、及び読み出し動作状況に応じてＲｅａｄｙ／ＢｕｓｙＢ信号（以下、Ｒ／ＢＢ信号、Ｉｎｔ．Ｒ／ＢＢ信号と呼ぶ）をホスト機器へと出力する。

Ｒ／ＢＢ信号が“Ｈ”レベルとされる状態をレディ状態と呼び、この状態になると不揮発性半導体記憶装置はホスト機器からコマンド・データ・アドレスなどを受け入れることが出来る。

Ｒ／ＢＢ信号が“Ｌ”レベルとされる状態をビジー状態と呼び、この状態中では不揮発性半導体記憶装置はホスト機器からコマンド・データ・アドレスなどを受け入れることが出来ない。

＜入出力回路１６＞
入出力回路１６は、コマンド、アドレス、及び書き込みデータを外部のホスト機器（図示しない）から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ１７に供給し、また書き込みデータをデータ回路・ページバッファ１３に供給する。

更に、制御回路１５の制御に応じて、データ回路・ページバッファ１３から供給された読み出しデータをホスト機器へと出力する。

入出力回路１６は、ホスト機器との間で制御信号、及びデータ（上記、コマンド、アドレス、及び書き込みデータに相当）のやりとりをするための制御信号端子とデータ入出力端子とを備えている。

制御信号には、チップイネーブル、アドレスラッチイネーブル、コマンドラッチイネーブル、ライトイネーブル、リードイネーブル、ライトプロテクトなどが含まれている。データ入出力端子は、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）＿０〜Ｉ／Ｏ＿７を備えている。

上記の制御信号の状態の組み合わせによって、データ入出力端子に与えられる情報が、コマンドと認識されたり、アドレスと認識されたり、データと認識される。もちろん、コマンド端子やアドレス端子を持つような構成であってもよい。

＜アドレス・コマンドレジスタ１７＞
アドレス・コマンドレジスタ１７は、入出力回路１６から供給されたコマンド、及びアドレスを一端保持し、次いでコマンドを制御回路１５へ、アドレスをロウデコーダ１２、及びカラムデコーダ１４へと供給する。

＜内部電圧発生回路１８＞
内部電圧発生回路１８は、制御回路１５の制御に基づいて、書き込み動作、読み出し動作、及び消去動作において所定の電圧を発生する。例えば、書き込み動作では、電圧ＶＰＧＭ、及び電圧ＶＰＡＳＳを発生し、選択ワード線ＷＬに電圧ＶＰＧＭを、そして非選択ワード線ＷＬに電圧ＶＰＡＳＳを供給する。

なお、電圧ＶＰＧＭとは、選択されたメモリストリングＭＳの中の選択ワード線ＷＬに印加する電圧である。電圧ＶＰＧＭがメモリセルＭＣに印加されることで、後述するメモリセルＭＣが備える電荷蓄積層に電荷を注入し、このメモリセルＭＣの閾値を別レベルに遷移させることができる。

また電圧ＶＰＡＳＳとは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加される電圧である。電圧ＶＰＡＳＳがメモリセルＭＣに印加されることで、選択されたメモリセルＭＣにはデータが書き込まれ、非書込みとされたメモリセルＭＣにはデータ書込みが行われないように制御できる。

また読み出し動作において、内部電圧発生回路１８は電圧ＶＣＧＲ、及び電圧ＶＲＥＡＤを発生し、選択ワード線ＷＬに電圧ＶＣＧＲを、そして非選択ワード線ＷＬに電圧ＶＲＥＡＤを供給する。

なお、電圧ＶＣＧＲとは、選択されたメモリストリングＭＳの中の選択ワード線ＷＬに印加される電圧である。この電圧ＶＣＧＲは、メモリセルＭＣから読み出しそうとするデータに応じた電圧であり、例えば２ビット／セルのメモリセルＭＣの場合には、電圧Ｖ_ＢＲ、電圧Ｖ_ＡＲ、及び電圧Ｖ_ＣＲのいずれか電圧である。

また、電圧ＶＲＥＡＤとは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加され、メモリセルＭＣが保持するデータに依存せず、そのメモリセルＭＣをオン状態とすることの出来る読み出し用のパス電圧である。なお、電圧ＶＲＥＡＤは上記電圧ＶＣＧＲよりも大きな値とされる。また、後述するがＳＧドライバ１９−１から供給され、選択信号線ＳＧＤ、選択信号線ＳＧＳに転送される電圧は電圧ＶＲＥＡＤよりも小さい値である。また、電圧ＶＣＧＲと選択信号線ＳＧＤ、選択信号線ＳＧＳに転送される電圧との関係であるが、読み出そうとするデータによっても値が変わるが、場合によっては電圧ＶＣＧＲと大小関係が変わることもある。

更に、消去動作において内部電圧発生回路１８は電圧ＶＥＲＡを発生し、これをビット線やセルソース線を介して半導体層ＳＣに供給する。電圧ＶＥＲＡとは、例えば２０Ｖの電圧である。なお、データの消去には、半導体層ＳＣに例えば２０Ｖの電圧を印加しつつ、メモリセルＭＣの制御ゲートＣＧに０Ｖを供給することで、電荷蓄積層にホールを注入する。

＜コアドライバ１９＞
コアドライバ１９は、アドレス・コマンドレジスタ１７から供給されたコマンド信号に基づいて制御回路１５から供給される制御信号に応じてロウデコーダ１２、及びデータ回路・ページバッファ１３を制御する。

＜メモリセルアレイ１１の回路図＞
次に図３を用いて、上述したプレーンＰの等価回路について説明する。ここでは、ビット線ＢＬ０に接続されるメモリストリングＭＳ０〜ＭＳｉ（ｉ：正の実数）に着目する。なお、メモリストリングＭＳ０〜ＭＳｉの各々の構成は同一であるため、以下ではメモリストリングＭＳ０について説明する。また各メモリストリングＭＳが備えるメモリセルＭＣは１６個（ｓ＝１６）とする。

＜メモリストリングＭＳ０について＞
メモリストリングＭＳ０の回路構成について説明する。図３に示すように、メモリストリングＭＳ０は、メモリセルＭＣ０〜ＭＣ１５、ダミートランジスタＭＣＤＳ、ダミートランジスタＭＣＢＳ及びダミートランジスタＭＣＢＤ、ダミートランジスタＭＣＤＤ、バックゲートトランジスタＭＣ_ＢＧ、並びに選択トランジスタＳＴ１、選択トランジスタＳＴ２を備える。

この図３においては、ダミートランジスタＭＣＢＤおよびＭＣＢＳを備えたメモリストリングの構成例になっているが、これらが含まれない構成になっていてもよい。

メモリセルＭＣ０〜ＭＣ１５の制御ゲートＣＧはワード線ＷＬとして機能する。すなわち、メモリストリングＭＳ０には、１６本のワード線ＷＬが接続されている。

このメモリセルＭＣ０〜ＭＣ７は、ダミートランジスタＭＣＤＳと、ダミートランジスタＭＣＢＳとの間に直列接続される。ダミートランジスタＭＣＤＳの電流経路の一端は選択トランジスタＳＴ２の電流経路の一端に接続され、ダミートランジスタＭＣＤＳのゲートには信号ＷＬＤＳが供給される。

また、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに接続され、選択トランジスタＳＴ２のゲートには信号ＳＧＳ_０（以下、選択信号線ＳＧＳ_０と呼ぶこともある）が供給される。

また、ダミートランジスタＭＣＢＳの電流経路の一端は、バックゲートトランジスタＭＣＢＧの電流経路の一端に接続され、ダミートランジスタＭＣＢＳのゲートには信号ＷＬＢＳが供給される。

また、メモリセルＭＣ８〜ＭＣ１５は、ダミートランジスタＭＣＤＤと、ダミートランジスタＭＣＢＤとの間に直列接続される。このダミートランジスタＭＣＤＤの電流経路の一端は選択トランジスタＳＴ１の電流経路の一端に接続され、ダミートランジスタＭＣＤＤのゲートには信号ＷＬＤＤが供給される。

また、選択トランジスタＳＴ１の電流経路の他端はビット線ＢＬ０に接続され、選択トランジスタＳＴ１のゲートには信号ＳＧＤ_０（以下、選択信号線ＳＧＤ_０と呼ぶこともある）が供給される。

また、ダミートランジスタＭＣＢＤの電流経路の一端は、バックゲートトランジスタＭＣＢＧの電流経路の一端に接続され、ダミートランジスタＭＣＢＤのゲートには信号ＷＬＢＤが供給される。またバックゲートトランジスタＢＣＢＧのゲートには信号ＢＧが供給される。

なお上述したが、メモリストリングＭＳ１〜メモリストリングＭＳｉについてもメモリストリングＭＳ０と同様の構成であるため、説明を省略する。

上記メモリストリングＭＳ０〜メモリストリングＭＳｉ内に設けられるメモリセルＭＣ０〜メモリセルＭＣ１５のゲートは互いに共通接続される。すなわち、メモリストリングＭＳ０〜メモリストリングＭＳｉ内の、例えばメモリセルＭＣ０の制御ゲートＣＧ（ワード線ＷＬ０）が共通接続される。メモリセルＭＣ１〜メモリセルＭＣ１５の制御ゲートＣＧ（ワード線ＷＬ１〜ワード線ＷＬ１５）についても同様である。

そして、この制御ゲートＣＧは、図示せぬ他のビット線ＢＬ１〜ＢＬｍに接続されるメモリストリングＭＳ０〜メモリストリングＭＳｉ内の全てのメモリセルＭＣ０とも共通接続される。

このようにワード線ＷＬが共通接続される範囲は、例えば、不揮発性半導体記憶装置の仕様や、メモリセルＭＣのサイズや配線、およびトランジスタのサイズなどによって決定される。

例えば、ビット線ＢＬが並ぶ方向に対応するページ長（ページとはデータアクセスの単位）を８ｋバイト、メモリストリングＭＳの長さをメモリセル１６個の直列、ビット線ＢＬに沿った方向のメモリストリングＭＳ間の共有範囲を４ストリング、個々のメモリセルＭＣのデータ記憶容量を２ビット／セルと仮定すると、ワード線ＷＬが共有されるメモリストリングＭＳ内の記憶容量は１Ｍバイト（＝８ｋバイト×１６×４×２）となる。この範囲をここではブロックＢＬＫと称する。

また、ビット線が並ぶ方向(ページ長の方向)に並んで、ワード線が共通接続された複数のメモリストリングのグループをサブブロック（Ｓｕｂ−ｂｌｋ）と称することにする。サブブロックを構成するメモリストリングはそれぞれ異なるビット線に接続されるため、図３には示されていないが、例えば、サブブロック０は、ＭＳ０の集合体であり、サブブロックｉはＭＳｉの集合体となる。

なおページとは、ビット線ＢＬ０〜ビット線ＢＬｍと直交するように形成され、第１方向に向かって形成されるワード線ＷＬがる複数の半導体層ＳＣと共通接続される単位をいう。具体的には、一例としてワード線ＷＬ０が、半導体層ＳＣ１１〜半導体層ＳＣ５１と交差することで、この交差領域に形成された複数のメモリセルＭＣによって構成される単位をページと呼ぶ。換言すれば、ページとは、複数のメモリストリングＭＳのグループ間で共有し、選択ワード線ＷＬによって同時に選択される複数のメモリセルＭＳの一部あるいは全てである。すなわち、ワード線ＷＬを共有するメモリセルＭＣのうち、同一のサブブロックに含まれる複数のメモリセルＭＣでページは構成される。 この不揮発性半導体記憶装置は、上記ページ長の単位で読み出し動作や書き込み動作を行うが、消去動作においては、上記ブロックＢＬＫの単位で行うものとする。尚、上記のブロックＢＬＫのサイズは、一例であって、そのサイズを限定するものではない。

＜メモリセルＭＣの閾値分布＞
次に、図４を用いてメモリセルＭＣの閾値分布、及び各々の閾値分布に応じたメモリセルＭＣの保持データについて説明する。図４に示すように、縦軸にメモリセルＭＣの数を示し、横軸に電圧を示す。

図示するように、電荷蓄積層に注入される電荷に応じて、例えば４つ（4-levels）の状態（閾値電圧Ｖｔｈの低い順に状態Ｅ、状態Ａ、状態Ｂ、及び状態Ｃの４種のデータ）のうちいずれか１つを保持することができる。つまり、２ビット／セルの多値記憶ができるものと仮定する。

また、本実施形態では、１つのメモリセルＭＣに２ページ分のデータが保持されているものとする多値記憶を前提とする。つまり、読み出しや書き込み動作において、一つのメモリセルＭＣに着目した場合に、そのセルに記憶される２ビットのデータに対して読み書きするのではなく、下位ページとしてアクセスした場合には下位ページの１ビットのデータ、上位ページとしてアクセスした場合には上位ページの１ビットのデータに対して読み書きを行うというデータ割り付けの方式に基づく。

まず、下位ページについて説明する。図４に示すように、状態Ｅ、及び状態Ａ〜Ｃについて下位ページでみると、電圧の低い方から、“１”、“１”、“０”、“０”を保持する。

また、状態Ｅ、及び状態Ａ〜Ｃについて上位ページでみると、電圧の低い方から、“１”、“０”、“０”、“１”を保持する。

なお、メモリセルＭＣにおける状態Ｅの閾値電圧の範囲は、Ｖｔｈ＜Ｖ_ＡＲである。また、状態Ａの閾値電圧の範囲は、Ｖ_ＡＲ＜Ｖｔｈ＜Ｖ_ＢＲである。また、状態Ｃの閾値電圧の範囲は、Ｖ_ＢＲ＜Ｖｔｈ＜Ｖ_ＣＲである。更に、状態Ｄの閾値電圧の範囲は、Ｖ_ＣＲ＜Ｖｔｈ＜ＶＲＥＡＤ（図示なし）である。なお、上記メモリセルＭＣは８値以上のデータを保持可能とされても良い。

＜ブロックデコーダ１２、コアドライバ１９、及びプレーンＰの関係図について＞
次に、図５を用いてブロックデコーダ１２、コアドライバ１９、及びプレーンＰの関係を示したブロック図を示す。ここでは、メモリストリングＭＳｉを構成するダミートランジスタＭＣ＿ＤＳ、ＭＣ＿ＢＳ２、ＭＣ＿ＢＳ１、ＭＣ＿ＤＤ、およびＭＣ＿ＢＧについては省略して説明を進める。

＜ブロックデコーダ１２−１_０〜１２−１_ｉ＞
ブロックデコーダ１２−１_０〜１２−１_ｉの各々は、メモリセルアレイ１１のブロックＢＬＫと対応するワード線ＷＬ、選択信号線と接続される転送ゲート群１２−２_０〜１２−２_ｉに対応するように設けられている。構成が同じであるため、ここではブロックデコーダ１２−１_０と転送ゲート群１２−２_０について説明する。

＜ブロックデコーダ１２−１_０について＞
ブロックデコーダ１２−１_０は、アドレス・コマンドレジスタ１７に含まれているロウアドレスレジスタＲＡＤＤ１７−１から供給されるブロックアドレス信号をデコードしてブロック選択信号を出力する回路である。

図５においては、メモリストリングＭＳ０〜メモリストリングＭＳｉを含むメモリセルアレイ１１の単位をブロックＢＬＫとしており、このブロックＢＬＫの中では、例えばワード線ＷＬ０に着目すると、全てのメモリストリングＭＳのＭＣ０が共通接続されている。

ブロックデコーダ１２−１_０は、入力されるブロックアドレスがデコーダの固有アドレスと一致した時に信号ＴＧ１を“Ｈ”レベルとする。なお、この場合、信号ＴＧ２は“Ｌ”レベルである。

これに対し、ブロックアドレスがデコーダの固有アドレスと一致しない場合、信号ＴＧ２を“Ｈ”レベルとする。なおこの場合、信号ＴＧ１は“Ｌ”レベルである。

すなわち、信号ＴＧ１は、ブロックＢＬＫを選択する制御信号であり、信号ＴＧ２はブロックを非選択とする制御信号である。

ここで、信号ＴＧ１は、ブロックＢＬＫを選択するための信号であり、信号ＴＧ２は、ブロックＢＬＫを非選択にするための信号である。また信号ＴＧ１と信号ＴＧ２との振幅が異なる。なぜなら信号ＴＧ１の振幅は、ブロックデコーダＢＤ１２−１_０内に含まれるレベルシフタ回路によって、書込み時には書き込み電圧ＶＰＧＭより高い電圧レベルを有し、読み出し時には読み出しパス電圧ＶＲＥＡＤよりも高い電圧レベルを有するからであり、また一方で、信号ＴＧ２の振幅は、ロジック回路の電源電圧（例えば、電圧ＶＤＤ：１．８Ｖ等）に近い電圧レベルとなるからである。これら信号ＴＧ１と信号ＴＧ２は、そのブロックと対応する転送ゲート群１２−１_０に出力される。

＜転送ゲート群について＞
転送ゲートの集合体であるブロックデコーダ１２−２_０は、トランジスタＴｒ_{ＳＧ１_０}〜トランジスタＴｒ_{ＳＧ１_ｉ}、トランジスタＴｒ_{ＳＧ２_０}〜トランジスタＴｒ_{ＳＧ２_ｉ}、トランジスタＴｒ_ＭＣ０〜トランジスタＴｒ_ＭＣ１５、トランジスタＴｒ_{ＳＧＵ１_０}〜トランジスタＴｒ_{ＳＧＵ１_ｉ}、及びトランジスタＴｒ_{ＳＧＵ２_０}〜トランジスタＴｒ_{ＳＧＵ２_ｉ}を備える。

すなわち、トランジスタＴｒ_{ＳＧ１_０}〜トランジスタＴｒ_{ＳＧ１_ｉ}、トランジスタＴｒ_{ＳＧ２_０}〜トランジスタＴｒ_{ＳＧ２_ｉ}、トランジスタＴｒ_{ＳＧＵ１_０}〜トランジスタＴｒ_{ＳＧＵ１_ｉ}、及びトランジスタＴｒ_{ＳＧＵ２_０}〜トランジスタＴｒ_{ＳＧＵ２_ｉ}は、メモリストリングＭＳの数だけ設けられる。

また、トランジスタＴｒ_ＭＣ０〜トランジスタＴｒ_ＭＣ１５については、各メモリストリングＭＳ０〜メモリストリングＭＳｉ内に配置されるメモリセルＭＣの数だけ設けられる。ここでは、メモリセルＭＣの数を１６個とする（ｓ＝１６）。

以下、具体的な構成の説明をする。
トランジスタＴｒ_{ＳＧ１_０}の電流経路の一端は、ＳＧドライバ１９−１に接続され、他端は、選択信号線ＳＧＤ_０を介してメモリストリングＭＳ０内の選択トランジスタＳＴ１のゲートに接続され、ゲートにはブロックデコーダ１２−１_０からの信号ＴＧ１が供給される。このトランジスタＴｒ_{ＳＧ１_０}は、必要に応じてＳＧドライバ１９−１から転送される所定の電圧レベル（“Ｈ”レベル、例えば電圧ＶＤＤ：１．８Ｖ）を選択トランジスタＳＴ１のゲートに転送する。

トランジスタＴｒ_{ＳＧ２_０}の電流経路の一端は、ＳＧドライバ１９−１に接続され、他端は、選択信号線ＳＧＳ_０を介してメモリストリングＭＳ０内の選択トランジスタＳＴ２のゲートに接続され、ゲートにはブロックデコーダＢＤ_０からの信号ＴＧ１が供給される。このトランジスタＴｒ_{ＳＧ２_０}は、必要に応じてＳＧドライバ１９−３から転送される所定の電圧レベル（“Ｈ”レベル）を選択トランジスタＳＴ２のゲートに転送する。

更に、トランジスタＴｒ_ＭＣ０の電流経路の一端は、ＣＧドライバ１９−２に接続され、他端は、メモリストリングＭＳ０〜メモリストリングＭＳｉ内に設けられた各ワード線ＷＬ０に接続され、ゲートにはブロックデコーダＢＤ_０からの信号ＴＧ１が供給される。このトランジスタＴｒ_ＭＣ０は、必要に応じてＣＧドライバ１９−２から転送される所定の電圧レベル（“Ｈ”レベル）を各々のメモリセルＭＣ０のゲートに転送する。

更に、トランジスタＴｒ_{ＳＧＵ１_０}の電流経路の一端は選択信号線ＳＧＤ_０に接続され、他端には信号ＳＧＤＳが供給され、ゲートにはブロックデコーダ１２−１_０から信号ＴＧ２が供給される。

また、トランジスタＴｒ_{ＳＧＵ２_０}の電流経路の一端は選択信号線ＳＧＳ_０に接続され、他端には信号ＳＧＤＳが供給され、ゲートにはブロックデコーダ１２−１_０から信号ＴＧ２が供給される。これらトランジスタＴｒ_{ＳＧＳ１_０}、Ｔｒ_{ＳＧＳ２_０}は、メモリストリングＭＳ０を非選択とする場合、選択トランジスタＳＴ１、ＳＴ２をオフ状態、すなわち、信号ＳＧＤＳ（“Ｌ”レベル）を選択トランジスタＳＴ１、ＳＴ２のゲートに転送する。

つまり、メモリストリングＭＳ０を選択する場合、トランジスタＴｒ_{ＳＧ１_０}、及びトランジスタＴｒ_{ＳＧ２_０}は、ＳＧドライバ１９−１から供給される電圧レベル（“Ｈ”レベル）をメモリストリングＭＳ０の選択トランジスタＳＴ１、ＳＴ２に転送する。

一方で、メモリストリングＭＳ０を非選択にする場合には２通りある。ブロックデコーダ１２−１＿０が選択状態でメモリストリングＭＳ０を非選択とする場合には、トランジスタＴｒ_{ＳＧ１_０}、トランジスタＴｒ_{ＳＧ２_０}を介して選択トランジスタＳＴ１、ＳＴ２に“Ｌ”レベルの電圧レベルが供給される。また、ブロックデコーダ１２−１＿０が非選択状態となる場合にはメモリストリングＭＳ０だけでなくブロックデコーダ１２−１＿０で制御される全てのメモリストリングが非選択状態となり、トランジスタＴｒ_{ＳＧＵ１_０}〜Ｔｒ_{ＳＧＵ１_ｉ}、Ｔｒ_{ＳＧＵ２_０}〜Ｔｒ_{ＳＧＵ２_ｉ}を介して、信号ＳＧＤＳ（“Ｌ”レベル）が選択トランジスタＳＴ１、ＳＴ２のゲートに供給されてメモリストリングが非選択状態となる。

メモリストリングＭＳ１に対応するトランジスタＴｒ_{ＳＧ１_１}、トランジスタＴｒ_{ＳＧ２_１}、トランジスタＴｒ_ＭＣ１、トランジスタＴｒ_{ＳＧＳ１_１}、及びトランジスタＴｒ_{ＳＧＳ２_１}の構成についても、メモリストリングＭＳ０に対応するトランジスタＴｒ_{ＳＧ１_０}、トランジスタＴｒ_{ＳＧ２_０}、トランジスタＴｒ_ＭＣ０、トランジスタＴｒ_{ＳＧＳ１_０}、及びトランジスタＴｒ_{ＳＧＳ２_０}と同様である。

つまり、トランジスタＴｒ_ＭＣ１の電流経路の一端は、ＣＧドライバ１９−２に接続され、他端は、メモリストリングＭＳ０〜メモリストリングＭＳｉ内のそれぞれに設けられたワード線ＷＬ１に接続され、ゲートにはブロックデコーダ１２−１_０からの信号ＴＧ１が供給される。このトランジスタＴｒ_ＭＣ１は、必要に応じてＣＧドライバ１９−２から転送される所定の電圧レベル（“Ｈ”レベル）を各々のメモリセルＭＣ１のゲートに転送する。

また、メモリストリングＭＳ１を選択し、所定のメモリセルＭＣからデータを読み出す場合には、トランジスタＴｒ_{ＳＧ１_１}、トランジスタＴｒ_{ＳＧ２_１}は選択トランジスタＳＴ１、ＳＴ２に“Ｈ”レベルの電圧レベルを供給する。

これに対し、メモリストリングＭＳ１を非選択とする場合には、前述のように、トランジスタＴｒ_{ＳＧ１_１}、トランジスタＴｒ_{ＳＧ２_１}を介して供給される電圧によって選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる場合と、ブロックデコーダが非選択状態になることによって、ブロック内に含まれるメモリストリング全体が非選択状態となる場合がある。

以下同様に、メモリストリングＭＳ２〜ＭＳｉに対応する、トランジスタＴｒ_{ＳＧ１_ｉ}、及びトランジスタＴｒ_{ＳＧ２_ｉ}についても同様である。

＜ＳＧドライバ１９−１について＞
次に、ＳＧドライバ１９−１について説明する。例えば読み出し動作においては、ＳＧドライバ１９−１は、ロウアドレスレジスタＲＡＤＤ１７−１から供給されるページアドレス信号ＲＡＰを受け、この信号ＲＡＰに基づいて選択メモリストリングＭＳに対応するトランジスタＴｒ_ＳＧ１、及びトランジスタＴｒ_ＳＧ２に“Ｈ”レベルを供給し、その他、非選択メモリストリングＭＳに対応するトランジスタＴｒ_ＳＧ１、及びトランジスタＴｒ_ＳＧ２に“Ｌ”レベルを供給する。

＜ＣＧドライバについて１９−２について＞
次に、ＣＧドライバ１９−２について説明する。例えば読み出し動作においては、ＣＧドライバ１９−２についてもロウアドレスレジスタＲＡＤＤ１７−１からページアドレス信号ＲＡＰを受け、この信号ＲＡＰに基づき、トランジスタＴｒ_ＭＣ１〜トランジスタＴｒ_ＭＣ１５の内、選択ワード線ＷＬに対応する、トランジスタＴｒ_ＭＣに電圧ＶＣＧＲを転送する。

また、ＣＧドライバ１９−４は、非選択ワード線ＷＬに対応する、トランジスタＴｒ_ＭＣに電圧ＶＲＥＡＤを転送する。

＜ロウアドレスレジスタ１７−１について＞
次にロウアドレスレジスタ（図中、ＲＡＤＤ）１７−１について説明する。ロウアドレスレジスタ１７−１は、アドレス・コマンドレジスタ１７から供給されるアドレスを、ブロックデコーダ１２−１＿０〜１２−１＿ｊ、ＳＧドライバ１９−１、及びＣＧドライバ１９−２に供給する。

ここで、ロウアドレスレジスタ１７−１からコアドライバ１９（ＳＧドライバ１９−１、およびＣＧドライバ１９−２）に入力されるページアドレス信号について詳細に説明する。

図６にページアドレス信号の内訳およびブロックアドレス信号との関係を示す。前述したようにページとは、この不揮発性半導体記憶装置にデータアクセスする基本単位であり、前述のブロックＢＬＫの中に複数のページが含まれている。

ＮＡＮＤ型フラッシュ等で定義されるページは、メモリストリングＭＳ内のどのワード線ＷＬか、あるいは、多値記憶セルの場合には上位ページか下位ページか、を指定すれば選択（識別）することができた。

しかし本実施形態におけるページとは、前述したように複数のメモリストリングＭＳのグループ間で共有する。このため、どのメモリストリングＭＳのグループ（サブブロック）に属するか、という情報がページ選択に必要となっている。

そこで、例えば、図６に示すような３通り（ＣＡＳＥ Ｉ〜ＣＡＳＥ ＩＩＩ）のページアドレスマップを考えることができる。上記により、ページはブロックＢＬＫの中であるため、ページアドレスはどのケースにおいてもブロックアドレスよりも下位にマッピングされたアドレスとなっている。

以下に説明する全ての実施形態においては、上記メモリストリングＭＳのグループ間での共有を前提として、連続した読み出し動作の高速化を図るものである。具体的には、コマンド入力によって、ページアドレスを１ページずつ加算していくコマンド指定によって、データを連続的に読み出していく動作（リードキャッシュ動作）に着目する。

・Ｃａｓｅ Ｉ
ＣＡＳＥ Ｉに示すマッピングは、ページアドレスの最下位ビットから最上位ビットの順に、下位ページ／上位ページのアドレス（図中、Ｌ／Ｕ）、ブロックＢＬＫ内のメモリストリングＭＳのグループを示すアドレス（図中、Ｓｔｒｉｎｇ Ａｄｄｒｅｓｓ）、メモリストリングＭＳ内のワード線アドレス（図中、ＷＬ Ａｄｄｒｅｓｓ）、及びブロックアドレスを割り当てたものである。

具体的には、メモリセルＭＣの上位ページ＝＞下位ページ（または下位ページ＝＞上位ページ）へとアドレスを変化させつつ、メモリストリングＭＳのアドレスをインクリメントさせる。この際、１ブロックＢＬＫ中、最後のメモリストリングＭＳ（例えば、メモリストリングＭＳｉ）に達するまでワード線アドレスは固定されている。

すなわち、最後のメモリストリングＭＳｉ内に設けられたメモリセルＭＣ０の上位ページ・下位ページの両方ページにつき読み出しが終わると、読み出し対象をＲＡＤＤ１９−５から供給されるアドレスに応じて、例えばメモリセルＭＣ０＝＞メモリセルＭＣ１に切り替え、再度Ｌ／Ｕ、及びストリングアドレスに従ったインクリメントを実行する。 このようにＣＡＳＥ Ｉのマッピングでは、上位ページ／下位ページの切り替えをメモリストリングＭＳの切り替えよりも優先し、メモリストリングＭＳの切り替えをワード線ＷＬの切り替えよりも優先して読み出し動作を行っている。

言い換えると、ページアドレスをインクリメントしていく中で、選択ワード線ＷＬが変更されにくいマッピングになっている。

図７（ａ）〜図７（ｄ）にそのページ選択の遷移の様子を示す。図７（ａ）は、上記図５で説明したプレーンＰの一部分であり、ある１つのブロックＢＬＫを構成するメモリストリングＭＳ０〜ＭＳｉを表す回路図である。

上記のように、初期のページアドレスがメモリストリングＭＳ０のメモリセルＭＣ０の下位ページを選択する状態からページアドレスをインクリメントすると、図７（ｂ）に示すようにワード線ＷＬ０が固定されたまま、選択メモリストリングＭＳが切り替えられていく。

またページアドレスをインクリメントするごとに、下位ページ／上位ページの切り替えが行われている。

次いでメモリストリングＭＳｉの数がｉ＝１５とすると、メモリストリングＭＳ１５を選択した後、メモリストリングＭＳ０の選択への切り替わりと同時にワード線アドレスがインクリメントされる。すなわち、ワード線ＷＬの選択がＷＬ０からＷＬ１へと切り替わる。

その後、引き続きページアドレスをインクリメントしていくと図７（ｃ）のようにワード線ＷＬ１を選択したまま、下位ページ／上位ページの切り替えをしつつメモリストリングＭＳの選択を切り替えていく。

以下同様に、ページアドレスをインクリメントしていくと、最終的には、図７（ｃ）に示すようにワード線ＷＬ１５を選択したまま下位ページ／上位ページの切り替えをしつつメモリストリングＭＳの選択を切り替えていくとブロックＢＬＫ内のすべてのページを順次選択することができる。

・Ｃａｓｅ ＩＩ
ＣＡＳＥＩＩに示すマッピングは、ページアドレスの最下位ビットから最上位ビットの順に、ブロックＢＬＫ内のメモリストリングＭＳのグループを示すアドレス（図中、Ｓｔｒｉｎｇ Ａｄｄｒｅｓｓ）、下位ページ／上位ページのアドレス（図中、Ｌ／Ｕ）、メモリストリングＭＳ内のワード線アドレス（図中、ＷＬ Ａｄｄｒｅｓｓ）、及びブロックアドレスを割り当てたものである。

具体的には、アドレスをメモリセルＭＣの例えば下位ページに固定しつつ、メモリストリングＭＳのアドレスをインクリメントさせ、ストリングアドレスが最終アドレス（ここでは、メモリストリングＭＳ１５）に達すると、次はメモリセルＭＣのアドレスを上位ページに固定しつつ、再度メモリストリングＭＳ０からアドレスをインクリメントさせるものである。この動作をメモリストリングＭＳ０〜ＭＳ１５まで繰り返す。

すなわち、このマッピングでは、メモリセルＭＣ０を選択している間に、上位ページ／下位ページの切り替えよりもメモリストリングＭＳの切り替えを優先して行っている。したがってこの方法も選択ワード線ＷＬが変更されにくい方式となるが、多値記憶ビットを変更するのが先か、メモリストリングＭＳを変更するのが先かという違いがある。

・Ｃａｓｅ ＩＩＩ
ＣＡＳＥ ＩＩＩに示すマッピングは、ページアドレスの最下位ビットから最上位ビットの順に、下位ページ／上位ページのアドレス（図中、Ｌ／Ｕ）、メモリストリングＭＳ内のワード線アドレス（図中、ＷＬ Ａｄｄｒｅｓｓ）、ブロックＢＬＫ内のメモリストリングＭＳのグループを示すアドレス（図中、Ｓｔｒｉｎｇ Ａｄｄｒｅｓｓ）、及びブロックアドレスを割り当てたものである。

具体的には、アドレスをメモリセルＭＣのアドレスを、例えば下位ページ及び上位ページと切替ながら、ワード線アドレスをインクリメントさせるものである。次いでワード線アドレスが最終アドレス（ここでは、ワード線ＷＬ１５）に達すると、次はメモリストリングＭＳのアドレスをインクリメントするものである。

すなわち、このマッピングでは、メモリセルストリングＭＳ０を選択している間に、上位ページ／下位ページを毎回切り替えながら、メモリストリングＭＳ内のメモリセルＭＣ、すなわちワード線の切り替えを優先して行っている。

＜読み出し動作を示すタイムチャート＞
次に、図８（ａ）、図８（ｂ）を用いて、上述した読み出し動作についてタイムチャートを用いて説明する。

図８（ａ）に示すように、ホスト機器から供給されるコマンド及びアドレス、並びに不揮発性半導体記憶装置が出力するｒｅａｄｙ／ｂｕｓｙＢ（Ｒ／ＢＢ）信号を示したタイムチャートであり、読み出したデータをデータキャッシュに転送する動作（以降、リードデータキャッシュ動作と呼ぶ）を示す。図８（ａ）に示すように、横軸に時刻ｔｒ、縦軸にＩ／０を介してホスト機器から供給されるコマンド及びアドレス、不揮発性半導体記憶装置の状態を外部へと示すｒｅａｄｙ／ｂｕｓｙＢ信号、及び不揮発性半導体記憶装置内部の状態を示すｒｅａｄｙ／ｂｕｓｙＢ信号を取る。

また、図８（ｂ）に示すように、ホスト機器から供給されたコマンド及びアドレスに基づき動作するワード線ＷＬ、選択信号線の電圧変化を示したタイムチャートであり、横軸に時刻ｔ、縦軸に選択／非選択ワード線ＷＬの電圧レベル、信号線（ＳＧＤ_０、ＳＧＤ_１、及びＳＧＤ_２）の電圧レベルを取る。

なお以下読み出し動作では、ビット線ＢＬ０に接続されたメモリストリングＭＳ０〜メモリストリングＭＳ２内のメモリセルＭＣ０に着目して読み出し動作を説明するが、メモリストリングＭＳ３〜メモリストリングＭＳｉに対する読み出し動作についても同様である。

まず、ホスト機器から供給されるコマンドＣ０（“００ｈ”）、Ｃ１（“３０ｈ”）、及びＣ２（“３１ｈ”）の説明をする。
・“００ｈ”：読み出し動作を行うメモリセルＭＳのアドレスを指示する。

・“３０ｈ”：読み出し動作の実行を指示する。００ｈで指定されたアドレスのページと対応するワード線ＷＬを選択し、データ回路・ページバッファ１３にデータを読み出す。詳細にはセンスアンプ１３−１を介してデータキャッシュ１３−２にデータを読み出す。

なお読み出されたデータは、データキャッシュ１３−２に格納されＲｅａｄｙ／ＢｕｓｙＢ信号が“Ｈ”となった後、読み出されたデータはリードイネーブル信号のクロックパルスに応じて入出力回路１６から出力される。

・“３１ｈ”：センスアンプ１３に読み出されたデータを所定のタイミングでデータキャッシュ１３−２へ転送し、ページアドレスをインクリメントして次の読み出し動作を開始する。Ｒ／ＢＢ信号を”Ｈ”とすることによって、３０ｈと同様にデータキャッシュ１３−２に格納されたデータを外部に出力できるようになる。

また、以下表記についても説明する。
“Ａｄｄ”：Ｃａｓｅ１に示すページアドレスマップに基づくアドレス。先頭のアドレスを、メモリストリングＭＳ０、及びメモリセルＭＣ０とする。
“Ｄ_ＬＰ０”：メモリストリングＭＳ０内のメモリセルＭＣの下位ページデータ。
“Ｄ_ＵＰ０”：メモリストリングＭＳ０内のメモリセルＭＣの上位ページデータ。
＜メモリストリングＭＳ０＞
＜下位ページ読み出し＞
まず時刻ｔ０以前において、制御回路１５はホスト機器に対しＲ／ＢＢ信号をｒｅａｄｙ状態（“Ｈ”レベル）とする。このため、入出力回路１６を介してホスト機器からコマンド及びアドレス（Ｃ０、Ａ０、Ｃ１）が供給される。

すると、制御回路１５は時刻ｔｒ０においてＲ／ＢＢ信号及びｉｎｔ．Ｒ／ＢＢ信号を共にｂｕｓｙ状態（“Ｌ”レベル）とする。

ｂｕｓｙ状態とされると、リセットコマンドを除いて外部からコマンドを受け付けない状態となり、読み出し動作が実行される。具体的には、時刻ｔｒ０〜時刻ｔｒ１において内部電圧発生回路１８により選択ワード線ＷＬ０に電圧Ｖ_ＢＲが供給され、非選択ワード線ＷＬ１〜ＷＬ１５に電圧ＶＲＥＡＤが供給され、更にメモリストリングＭＳ０に対応する選択信号線ＳＧＤ_０に電圧ＶＳＧが供給される。また、同時あるいは所定のタイミングで選択信号線ＳＧＳ＿０（図示なし）にも電圧ＶＳＧが印加される。

これにより、メモリセルＭＣ０が保持する下位ページデータが読み出され、センスアンプ１３−１内のラッチ回路ＬＴに一時的に保持された後でＣａｃｈｅ１３−２に転送される。

具体的には、例えば、メモリストリングＭＳ０のメモリセルＭＣ０とワード線を共有する８ｋバイトのメモリセルＭＣの保持データがこの時読み出される。

下位ページのデータ読み出しが終了し、ワード線ＷＬ０の電位が初期値に戻る時刻ｔｒ１において、再度Ｒ／ＢＢ信号及びｉｎｔ．Ｒ／ＢＢ信号は共にｒｅａｄｙ状態（“Ｈ”レベル）とされる。

すなわち、ホスト機器からのコマンド・データ・アドレスを受け入れ可能な状態とする。この後でリードイネーブル信号（ＲＥ）の制御によってＣａｃｈｅ１３−２に保持したデータをホスト機器に出力することもできるが、リードのスループットを高めるキャッシュ動作を行う場合にはここではデータを出力しない。

その代りにホスト機器からコマンド（“Ｃ２”）が供給されると、不揮発性半導体記憶装置はＲ／ＢＢ信号及びｉｎｔ．Ｒ／ＢＢ信号を再度ｂｕｓｙ状態（“Ｌ”レベル）として時刻ｔｒ２〜ｔｒ３の期間においてラッチ回路ＬＴに格納された読み出しデータは改めてデータキャッシュ１３−２へと転送される。

このデータキャッシュ１３−２とは上述したように、データ回路・ページバッファ１３に設けられ、読み出しデータを一時的に保持可能な格納部である。その後、ページアドレスをインクリメントして次のページの読み出し動作を自動的に開始する。すなわち、タイミングｔｒ３から上位ページの読み出し動作が始まる。

なお、ｔｒ０からｔｒ１の読み出し動作はコマンドＣ１（実際には、例えば３０ｈ）というキャッシュ動作を意味しない通常の読み出し実行コマンドにより下位ページ読み出しが行われたため、時刻ｔｒ１の後はワード線ＷＬに印加した電圧を放電して読み出し動作を終了する。

次いで、時刻ｔｒ３においてＲ／ＢＢ信号がｒｅａｄｙ状態（“Ｈ”レベル）とされる。このため、不揮発性半導体記憶装置（主に、入出力回路１６）とホスト機器との間でデータの入出力が可能となる。つまり、時刻ｔｒ３以降、制御回路１５から出力されるリードイネーブル信号（ＲＥ）に応じて、例えば、８ｋバイトの読み出しデータ（Ｄ_ＬＰ０）が入出力回路１６から、例えば８ビットずつ出力（トグル出力）される。

＜上位ページ読み出し＞
上述した時刻ｔｒ１において、上位ページのデータを読み出す指示（コマンドＣ２）を受けたため、時刻ｔｒ３以降、読み出し動作を再開する。以下、メモリストリングＭＳ０内のメモリセルＭＣ０の上位ページ読み出しについて説明する。

時刻ｔｒ３以降、不揮発性半導体記憶装置内部（プレーンＰ内部）では、上位ページのデータを読み出すため、時刻ｔｒ３´まで電圧Ｖ_ＡＲが選択ワード線ＷＬ０に出力され、時刻ｔｒ３´〜時刻ｔｒ６まで電圧Ｖ_ＣＲが選択ワード線ＷＬ０に出力される。また、メモリストリングＭＳ０の選択信号線ＳＧＤ_０およびＳＧＳ_１には再び電圧ＶＳＧを印加してＭＳ０の読み出し動作を開始する。

この読み出し動作によって上位ページのデータ（例えば、８ｋバイト）が読み出される。つまり、電圧Ｖ_ＡＲでメモリセルＭＣ０がオン状態、電圧Ｖ_ＣＲでメモリセルＭＣ０がオフ状態とされれば、“１”データと判断し、それ以外（電圧Ｖ_ＡＲでメモリセルＭＣ０がオフ状態、かつ電圧Ｖ_ＣＲでメモリセルＭＣ０がオン状態）なら“０”データと判断する。

更に、時刻ｔｒ４においてホスト機器からコマンド（“Ｃ２”：３１ｈ）が供給される。このコマンドは、次のメモリストリングＭＳ１内のメモリセルＭＣ０のデータ読み出しを実行するコマンドである。

このように読み出し動作を行っている期間中に、次の動作を指示するコマンドがホスト機器から供給されると、制御回路１５は、非選択ワード線ＷＬの電位を一定の電位に維持しつつ、例えば隣接するメモリストリングＭＳ１に読み出し動作を移行する。

また、時刻ｔｒ６〜ｔｒ７間において読み出された上位ページデータがデータ回路・ページバッファ１３（データキャッシュ１３−２）へと転送される。その後、時刻ｔｒ７以降において、Ｒ／ＢＢ信号は再度ｒｅａｄｙ状態とされる。このため、時刻ｔｒ７以降、リードイネーブルに基づいて、データキャッシュ１３−２に一度格納された読み出しデータが入出力回路１６を経由してホスト機器へ出力される。

メモリストリングＭＳ０でのデータ読み出しが終わると、メモリストリングＭＳ１内のメモリセルＭＣ０に対応するページ（例えば８ｋバイト）の読み出し動作が開始される。

なお、上記時刻ｔｒ０〜ｔｒ６までの期間はメモリストリングＭＳ０が読み出し対象であったため、メモリストリングＭＳ１、ＭＳ２に対応する選択信号線ＳＧＤ_１、及び選択信号線ＳＧＤ_２はそれぞれ“Ｌ”レベルとされる。

＜メモリストリングＭＳ１＞
次にメモリストリングＭＳ１における読み出し動作について、引き続きタイムチャートを用いて説明する。

＜下位ページ＞
時刻ｔｒ７において、内部電圧発生回路１８は選択ワード線ＷＬ０へ転送する電圧を電圧Ｖ_ＣＲ＝＞電圧Ｖ_ＢＲに切り替える。なお、時刻ｔｒ３以降、非選択ワード線ＷＬの電位は電圧ＶＲＥＡＤに保たれている。

ここで、時刻ｔｒ４で入力されたリードキャッシュ動作コマンドにより読み出しの対象となるページがメモリストリングＭＳ０のメモリセルＭＣ０に対応したページから、メモリストリングＭＳ１のメモリセルＭＣ０に対応したページの読み出しに変更されているにも関わらず、選択ワード線ＷＬがワード線ＷＬ０のまま変更されていない、ということである。

したがって、選択ワード線ＷＬと非選択ワード線ＷＬを切り替えることによる、大きなワード線ＷＬの電位変化、電荷の充放電をする必要がない。このタイミングでは、非選択ＷＬに電圧ＶＲＥＡＤを印加したまま、選択ワード線ＷＬの電位をＶ＿ＣＲからＶ＿ＢＲに低下させるだけでよい。

ただし、この時刻ｔｒ７のタイミングで、内部電圧発生回路１８はコアドライバ１９を介してメモリストリングＭＳ１の選択信号線ＳＧＤ_１に電圧ＶＳＧを供給し、また、同時あるいは所定のタイミングで選択信号線ＳＧＳ＿１（図示なし）に電圧ＶＳＧが印加することによって、選択メモリストリングＭＳが変更される。

コマンドＣ２によって変更されるページアドレスがインクリメントされると、本実施形態ではまず、下位ページ・上位ページが変更され、その次にメモリストリングＭＳが変更される。これにより、メモリストリングＭＳ１が選択される。

信号線については、ワード線ＷＬに比べて小さいＲＣ遅延が必要とされているので、この電位切替にかかる時間はワード線ＷＬのレベルが安定する遅延時間よりかなり短い。なお、内部電圧発生回路１８が出力する電圧については、上記メモリストリングＭＳ０のケースと同様であるため、説明を省略する。

時刻ｔｒ８において、ホスト機器からコマンド（“Ｃ２”：３１ｈ）が供給されると、再度Ｒ／ＢＢ信号はｂｕｓｙ状態、すなわち“Ｌ”レベルとされる。また、時刻ｔｒ１０において、下位ページデータの読み出しが終了すると、この時刻ｔｒ１０〜ｔｒ１１の期間において、読み出しデータがデータ回路・ページバッファ１３（データキャッシュ１３−２）へと転送される。

その後、時刻ｔｒ１１以降において、データキャッシュ１３−２に格納された読み出しデータが、入出力回路１６を介して、リードイネーブル信号に応じてホスト機器へと出力される。

＜上位ページ＞
次に、メモリストリングＭＳ１内に設けられたメモリセルＭＣ０の上位ページデータの読み出し動作について説明する。

上記の説明と同様に、時刻ｔｒ１０から、上位ページデータの読み出しが開始され、時刻ｔｒ１２において、その読み出し動作が終了する。制御回路１５は、この時刻ｔｒ１０〜時刻ｔｒ１２の期間に、ホスト機器から次のメモリストリングＭＳ２内のメモリセルＭＣ０の保持データを読み出すコマンドが無かった場合には、読み出し動作を停止させる。つまり、非選択・選択ワード線ＷＬ、及び信号線へと供給する電圧を０Ｖへと遷移させる。このように不揮発性半導体記憶装置内部（プレーンＰ）の読み出し動作が終了すると、制御回路１５によってＩｎｔ．Ｒ／ＢＢ信号がｒｅａｄｙ状態、すなわち“Ｈ”レベルへと切り替わる。

時刻ｔｒ１３においてコマンドが供給されると、時刻ｔｒ１４においてＲ／ＢＢ信号はｂｕｓｙ状態とされ、このタイミングで、時刻ｔｒ１２において読み出された上位ページデータがデータ回路・ページバッファ１３のラッチ回路ＬＴからデータキャッシュ１３−２へと転送される。

その後、時刻ｔｒ１５において再度、内部電圧発生回路１８からコアドライバ回路を介して非選択ＷＬには電圧ＶＲＥＡＤ、選択ＷＬには電圧Ｖ_ＢＲ、及び信号線には電圧ＶＳＧを印加して次のページの読み出し動作を行う。

＜第１の実施形態に係る効果＞
本実施形態に係る不揮発性半導体記憶装置であると、下記（１）及び（２）の効果を奏することが出来る。

（１）読み出し動作速度を向上させることが出来る。
すなわち、本実施形態に係る不揮発性半導体記憶装置であると、ワード線ＷＬに充放電する動作を減らすことで、センス動作の開始までの時間を短縮することが出来る。具体的には、連続したページ読み出し動作をリードキャッシュ動作で行う場合に、読み出しの対象となる選択ページが切り替えられても選択ワード線ＷＬが固定された動作状態が継続される。

このため、ワード線ＷＬの電位制御のための遅延時間は、多値記憶動作のための複数の読み出し電位への遷移時間に限られ、ワード線ＷＬの電位が安定する時間を短くすることができる。

（２）消費電力を抑制することが出来る。
本実施形態に係る不揮発性半導体記憶装置であると、上述した効果（１）の条件においてワード線ＷＬの電位が初期状態に戻ることなく、読み出し動作を行うことが出来る。すなわち、ワード線ＷＬの選択状態が上位ページ読み出し、下位ページ読み出し、前述と異なる別の上位ページ読み出しのように切り替えられる間に変わらないために、選択ワード線ＷＬには、Ｖ＿ＡＲ、Ｖ＿ＣＲ、Ｖ＿ＢＲ、Ｖ＿ＡＲ、Ｖ＿ＣＲ．．．というように選択ワード線ＷＬに印加する電圧の範囲で遷移させればよい。また、非選択ワード線ＷＬに対しては、複数のページ読み出しに跨って、電圧ＶＲＥＡＤを印加した状態を維持することができる。このため、ワード線ＷＬにおいて充放電される電荷量を少なくすることが出来ため、内部電圧発生回路１８における消費電力を抑制することが出来る。

［第２実施形態］
次に第２実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態における不揮発性半導体記憶装置は、コマンドＣ１及びＣ２の代わりにコマンドＣ３（３ｘｈ）を用いる点で上記第１実施形態と異なる。まず、コマンドＣ３について説明する。

コマンドＣ３とは、データキャッシュ１３−２読み出し動作を前提としたコマンドである。すなわち、上記第１実施形態に比べ読み出し時間を更に短くし、またワード線ＷＬを充放電する電荷量を上記第１実施形態よりも少なくするよう、読み出し動作を効率化することが出来るコマンドである。

具体的には、例えば先頭のメモリストリングＭＳ０内のメモリセルＭＣ０から例えば下位ページデータを読み出し、次いでその読み出した下位ページデータをデータ回路・ページバッファ１３（データキャッシュ１３−２）へと転送した後、再度新たなコマンド（上記第１実施形態であると、コマンドＣ２が供給されている）が入力されなくとも、自動的に次のページ（上位ページ）データを読み出す動作を実行するコマンドである。

なお、時刻ｔｒ３、時刻ｔｒ７、及び時刻ｔｒ１２のタイミングでホスト機器から供給されるコマンドＣ３は、直前に読み出したページ（例えば８ｋＢ）のデータがホスト機器へと転送されると、ホスト機器から供給されるコマンドである。

すなわち、制御回路１５はこのコマンドＣ３を受信すると、データキャッシュ１３−２に保持されていた直前の読み出しデータが全て、あるいは、ホスト機器に必要なデータ量がすべて、ホスト機器に転送されて、次の読み出しデータをデータキャッシュ１３−２に上書きできる状態になっていると認識する。また、制御回路１５は、この時刻ｔｒ３、時刻ｔｒ７、及び時刻ｔｒ１２で供給されたコマンドＣ３を、同一メモリセルＭＣの次ページ（直前が上位ページであれば、下位ページ、直前が下位ページであれば、上位ページ）、若しくは次のメモリストリングＭＳ内のメモリセルＭＣの保持データの読み出し動作に遷移させるためのコマンドとして認識する。

換言すれば、Ｒ／ＢＢ信号が“Ｈ”レベル（ｒｅａｄｙ状態）とされている期間であって、センスアンプ１３−１のラッチ回路ＬＴからデータキャッシュ１３−２へと転送された読み出しデータが、全てホスト機器へと転送されたことを認識すると、同一メモリセルＭＣの次ページ、若しくは次のメモリストリングＭＳ内のメモリセルＭＣの保持データの読み出し動作に遷移させるためのコマンドである。

＜読み出し動作＞
図９（ａ）及び図９（ｂ）を用いて、第２実施形態の不揮発性半導体記憶装置に係る読み出し動作について説明する。図９（ａ）及び図９（ｂ）は読み出し動作を示したタイムチャートである。

図９（ａ）に示すように、横軸に時刻ｔｒ、縦軸にＩ／０を介してホスト機器から供給されるコマンド及びアドレス、不揮発性半導体記憶装置の状態を外部へと示すｒｅａｄｙ／ｂｕｓｙＢ信号、及び不揮発性半導体記憶装置内部の状態を示すｒｅａｄｙ／ｂｕｓｙＢ信号を取る。

また図９（ｂ）に示すように、ホスト機器から供給されたコマンド及びアドレスに基づき動作するワード線ＷＬ、選択信号線の電圧変化を示したタイムチャートであり、横軸に時刻ｔ、縦軸に選択／非選択ワード線ＷＬの電圧レベル、信号線（ＳＧＤ_０、ＳＧＤ_１、及びＳＧＤ_２）の電圧レベルを取る。

以下、上記第１実施形態における読み出し動作と同一の点は説明を省略しつつ、第２実施形態に係る読み出し動作についてタイムチャートを用いて説明する。なお、本実施形態に係る読み出し動作においても、この不揮発性半導体記憶装置が有するページアドレスマップはＣａｓｅ１であるものとする。

時刻ｔｒ０の直前において、コマンドＣ０（００ｈ）、Ａｄｄ、コマンドＣ３（３ｘｈ）がホスト機器から供給される。上述したように、ホスト機器からコマンドＣ３が供給されたため、制御回路１５は、内部電圧発生回路１８に電圧Ｖ_ＢＲを出力させた後、初期状態に戻さず、この電圧Ｖ_ＢＲから電圧Ｖ_ＡＲに遷移させるよう制御する。

また、制御回路１５は、時刻ｔｒ１において読み出した下位ページデータを、時刻ｔｒ１までにラッチ回路ＬＴに読み出し、時刻ｔｒ１〜ｔｒ２間でラッチ回路ＬＴに取り込まれたデータをデータキャッシュ１３−２へと転送させる。

その後、時刻ｔｒ５まで上位ページについてデータ読み出しを行い、その後上述したデータキャッシュ１３−２読み出し動作を実行する。

次いで、メモリストリングＭＳのアドレスが＋１インクリメントされることで、時刻ｔｒ６からメモリストリングＭＳ１内のメモリセルＭＣ０についてのデータ読み出しが実行される。上記動作をメモリストリングＭＳｉ内のメモリセルＭＣ０まで繰り返す。

その後、時刻ｔｒ１４に達すると、メモリストリングＭＳｉ内のメモリセルＭＣ０までの読み出し動作が終了する。このため、制御回路１５はメモリストリングＭＳのアドレスを＋１インクリメントすることでメモリストリングＭＳｉからメモリストリングＭＳ０に戻しつつ、メモリセルＭＣのアドレスをメモリセルＭＣ０からメモリセルＭＣ１へと＋１インクリメントする。すなわち、読み出し対象をメモリセルＭＣ０からメモリセルＭＣ１へと切り替える。

このため、時刻ｔｒ１５において内部電圧発生回路１８はそれまでワード線ＷＬ１に供給されていた電圧ＶＲＥＡＤを一旦０Ｖへと遷移させ、電圧Ｖ_ＢＲを供給する。

ワード線ＷＬ０については、それまでワード線ＷＬ０に供給されていた電圧Ｖ_ＣＲを一旦０Ｖへと遷移させ、電圧ＶＲＥＡＤを供給する。

以降、ワード線ＷＬ１を選択メモリセルＭＣとして、メモリストリングＭＳ０〜メモリストリングＭＳｉまで読み出し動作を行う。

＜第２実施形態に係る効果＞
第２の実施形態に係る不揮発性半導体記憶装置であると、下記（１）及び（２）の効果に加え、更に（３）及び（４）の効果を奏することが出来る。
（３）更に読み出し動作速度を向上させることが出来る。
本実施形態に係る不揮発性半導体記憶装置であると、例えデータキャッシュ１３−２読み出しコマンド（第１実施形態におけるコマンドＣ２）が、読み出し動作中に供給されなくとも、ホスト機器から供給されたコマンドＣ３（３ｘｈ）を認識することで、連続した読み出し動作を実行することが出来る。

つまり、上記第１実施形態のように、時刻ｔｒ１においてコマンドＣ２を受けてから時刻ｔｒ２〜ｔｒ３の間に下位ページデータをラッチ回路ＬＴからデータキャッシュ１３−２への転送動作を実行するのではなく（図９（ａ）、図９（ｂ）参照）、図９のように最初に供給されたコマンドがＣ３であった場合、新たなコマンドを受けなくても、自動的にリードデータキャッシュ動作、及び次ページへの読み出し動作を可能とすることで、更に高速な読み出し動作を実現することが出来る。

（４）更なる消費電力の抑制を実現できる。
本実施形態に係る読み出し動作における同一メモリセルＭＣ０の読み出し中では、上述した図９（ａ）及び図９（ｂ）に示すようなワード線ＷＬの電位を一旦初期値（例えば０Ｖ）に戻すことがない。換言すれば、例えばメモリストリングＭＳ０からメモリストリングＭＳ１へと切り替えると同時に、読み出し対象をメモリセルＭＣ０からメモリセルＭＣ１へと切り替えるまでは、ワード線ＷＬの電位は初期値となることはない。

このため、ワード線ＷＬを充放電する電荷量を更に少なくすることが出来、消費電力を抑制することが出来る。

なお、時刻ｔｒ３、時刻ｔｒ７、及び時刻ｔｒ１２におけるコマンドＣ３は、コマンドＣ２であっても良い。

［第３実施形態］
次に第３実施形態に係る不揮発性半導体記憶装置について説明する。第３実施形態に係る不揮発性半導体記憶装置は、上記第２実施形態（コマンドＣ３）にＣａｓｅ２のページアドレスマップを採用した場合の読み出し動作について説明する。すなわち、例えばメモリセルＭＣ０の下位ページ又は上位ページのいずれかが選択された状態で、メモリストリングＭＳがインクリメント、つまりメモリストリングＭＳ０〜メモリストリングＭＳｉまで読み出し動作を実行するものである。

＜読み出し動作について＞
図１０を用いて本実施形態に係る不揮発性半導体記憶装置の読み出し動作についてタイムチャートを用いて説明する。なお、ここでは、ホスト機器から供給されるコマンド及びアドレス、並びにＲ／ＢＢ信号については省略する。

図１０に示すように、横軸に時刻ｔを取り、縦軸に選択ワード線ＷＬ、非選択ワード線ＷＬ、並びに選択トランジスタＳＴ１のゲートに供給される選択信号ＳＧＤ_０〜ＳＧＤ_ｉの電圧レベルを取る。

時刻ｔ０において、内部電圧発生回路１８は選択ワード線ＷＬ（例えばワード線ＷＬ０）に電圧Ｖ_ＢＲ、非選択ワード線ＷＬ（例えばワード線ＷＬ１〜ワード線ＷＬi）に電圧ＶＲＥＡＤを供給する。すなわち、メモリストリングＭＳ０〜メモリストリングＭＳｉ内のワード線ＷＬ０に電圧Ｖ_ＢＲが供給され、それ以外のワード線ＷＬ１〜ワード線ＷＬｉには電圧ＶＲＥＡＤが供給される。

次いで、同時刻ｔ０において、メモリストリングＭＳ０の選択信号線ＳＧＤ_０に電圧ＶＳＧが供給される。すなわち、メモリストリングＭＳ０が選択状態とされ、メモリストリングＭＳ０内のメモリセルＭＣ０から下位ページデータが読み出される。その後、時刻ｔ１において選択信号線ＳＧＤ_０を０Ｖへと遷移させる。

時刻ｔ２において、メモリストリングＭＳ１の選択信号線ＳＧＤ_１に電圧ＶＳＧが供給される。すなわち、メモリストリングＭＳ１が選択状態とされ、メモリストリングＭＳ１内のメモリセルＭＣ０から下位ページデータが読み出される。その後、時刻ｔ２において選択信号線ＳＧＤ_０を０Ｖへと遷移させる。以下、この動作をメモリストリングＭＳｉまで繰り返す。

上述したように本実施形態に係る不揮発性半導体記憶装置では、Ｃａｓｅ２のページアドレスマップを有することを前提としている。つまり、メモリセルＭＣ０についてメモリストリングＭＳ０〜メモリストリングＭＳｉまでデータを読み出した後、すなわち、時刻ｔ７以降ではメモリストリングＭＳ０〜メモリストリングＭＳｉ内に設けられたメモリセルＭＣ０の上位ページデータの読み出し動作が実行される。

具体的には、時刻ｔ６において、内部電圧発生回路１８はそれまでの電圧Ｖ_ＢＲから電圧Ｖ_ＡＲへとワード線ＷＬ０の電位を遷移させつつ、時刻ｔ７において再度メモリストリングＭＳ０に対応する選択信号線ＳＧＤ_０に電圧ＶＳＧを供給する。

次いで、内部電圧発生回路１８は時刻ｔ８において電圧Ｖ_ＡＲから電圧Ｖ_ＣＲへと遷移させ、上位ページデータを確定する。

その後、メモリストリングＭＳ０〜メモリストリングＭＳｉ内のメモリセルＭＣ０が保持するデータの読み出し動作が終了すると、次はメモリセルＭＣ１の読み出し動作が実行される。

つまり、非選択ワード線となるＷＬ０及びワード線ＷＬ２〜ＷＬｉに電圧ＶＲＥＡＤを印加し、並びに選択ワード線ＷＬ１に電圧Ｖ_ＢＲを印加し、リードキャッシュコマンドの入力に応じて順次、対応する選択信号線ＳＧＤ＿０〜ＳＧＤ＿ｉに電圧ＶＳＧが印加され、メモリストリングＭＳ０〜メモリストリングＭＳｉ内のメモリセルＭＣ１の下位ページの読み出し動作が効率よく実行される。以降、メモリセルのＭＣ１の上位ページの読み出し、および、メモリセルＭＣ２〜メモリセルＭＣ１５についても読み出し動作は同様であるため、説明を省略する。

＜第３実施形態に係る効果＞
第３実施形態に係る不揮発性半導体記憶装置であっても、上記（３）及び（４）の効果を奏することが出来る。
すなわち、ワード線ＷＬがメモリストリングＭＳ０〜メモリストリングＭＳｉ内で共通接続されているといったアーキテクチュアの特性を用いることで、例えば下位ページデータの読み出しの場合、非選択ワード線ＷＬを電圧ＶＲＥＡＤ、選択ワード線ＷＬを電圧Ｖ_ＢＲに維持しつつ、選択信号線ＳＧＤ_０〜ＳＧＤ_ｉをオン・オフすることで読み出し速度を向上させることが出来る。

上位ページデータについても同様で、選択ワード線ＷＬについては、電圧Ｖ_ＡＲと電圧Ｖ_ＣＲとが交互に切り替わるが、選択ワード線ＷＬの切り替え時まで初期値（０Ｖ）に戻すことがないため読み出し動作を向上させることが出来る。

また、上述したように本実施形態においても、選択ワード線ＷＬの切り替え時まで選択ワード線ＷＬ及び非選択ワード線ＷＬの電位を初期値（０Ｖ）へと戻さないことから、ワード線ＷＬを充放電する電荷量が少なく済み、消費電力を抑制することが出来る。

[第４実施形態]
次に第４実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態に係る不揮発性半導体記憶装置は、上記第１実施形態で説明した動作において新たなコマンドＣ４（３Ｆｈ）を用いたものである。

このコマンドＣ４とは、次ページ以降の読み出し動作を停止し、直前に読み出したデータをラッチ回路ＬＴ、データキャッシュ１３−２を介してホスト機器へと転送するためのコマンドである。

＜読み出し動作＞
図１１（ａ）及び図１１（ｂ）を用いて、第４実施形態の不揮発性半導体記憶装置に係る読み出し動作について説明する。図１１（ａ）及び図１１（ｂ）は読み出し動作を示したタイムチャートである。なお、本実施形態に係る読み出し動作について説明する。なお、図９と同一の動作については説明を省略する。

図１１（ａ）に示すように、横軸に時刻ｔを取り、縦軸にＩ／０を介してホスト機器から供給されるコマンド及びアドレス、不揮発性半導体記憶装置の状態を外部へと示すＲ／ＢＢ信号、及び不揮発性半導体記憶装置内部の状態を示すＩｎｔ．Ｒ／ＢＢ信号を取る。また、図１１（ｂ）に示すように、ワード線ＷＬ、選択信号線の電圧変化を示したタイムチャートであり、横軸に時刻ｔ、縦軸に選択／非選択ワード線ＷＬの電圧レベル、信号線（ＳＧＤ_０、ＳＧＤ_１、及びＳＧＤ_２）の電圧レベルを取る。

時刻ｔｒ１２において、ホスト機器からコマンドＣ４が供給される。すると、制御回路１５は次のページの読み出し動作は行わないと認識して、時刻ｔｒ１４まで現在動作中のページ読み出し動作を実行した後、読み出し動作を停止すべくワード線ＷＬに供給する電圧を初期値（０Ｖ）に戻す。時刻ｔｒ１４までの動作でセンスアンプ１３のラッチ回路ＬＴに取り込まれた読み出しデータは、その後時刻ｔｒ１５までの間にデータキャッシュ１３−２に転送される。

コマンドＣ４が受信されてから、時刻ｔｒ１５までの間は、コマンドＣ４に対応したデータキャッシュ１３−２からのデータの準備ができていないため、Ｒ／ＢＢ信号はビジーを意味する“Ｌ”が出力される。

次いで、時刻ｔｒ１５以降（ｒｅａｄｙ状態）において読み出した上位ページデータをリードイネーブルＲＥのクロックパルスに応じて順次データキャッシュ１３−２から外部へと出力する。

なお、ホスト機器からコマンド及びアドレス（Ｃ０（００ｈ）、Ａｄｄ、Ｃ１（３０ｈ））が再度入力されれば、指定されたメモリセルＭＣ及びメモリストリングＭＳのアドレスに従った読み出し動作が開始される。

＜第４実施形態に係る効果＞
第４実施形態に係る不揮発性半導体記憶装置であっても、上記（１）〜（３）の効果を奏することが出来る。
すなわち、上述したように読み出し速度を向上させることが出来る。

［第５実施形態］
次に第５実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記説明したコマンドＣ４を、上記第２実施形態に係る読み出し動作に組み合わせたものである。以下、読み出し動作について説明する。

＜読み出し動作＞
図１２（ａ）、図１２（ｂ）を用いて、第５実施形態の不揮発性半導体記憶装置に係る読み出し動作について説明する。図１２は読み出し動作を示したタイムチャートである。なお、本実施形態に係る読み出し動作について説明する。

図１２（ａ）に示すように、横軸に時刻ｔを取り、縦軸にＩ／０を介してホスト機器から供給されるコマンド及びアドレス、不揮発性半導体記憶装置の状態を外部へと示すＲ／ＢＢ信号、及び不揮発性半導体記憶装置内部の状態を示すＩｎｔ．Ｒ／ＢＢ信号を取る。 また、図１２（ｂ）に示すように、ホスト機器から供給されたコマンド及びアドレスに基づき動作するワード線ＷＬ、選択信号線の電圧変化を示したタイムチャートであり、横軸に時刻ｔ、縦軸に選択／非選択ワード線ＷＬの電圧レベル、信号線（ＳＧＤ_０、ＳＧＤ_１、及びＳＧＤ_２）の電圧レベルを取る。なお、図９（ａ）及び図９（ｂ）と同一の動作については説明を省略する。

時刻ｔｒ１２において、ホスト機器からコマンドＣ４が供給される。この制御回路１５はホスト機器からコマンドＣ４が入力されると、次のページの読み出し動作は行わないと認識して、時刻ｔｒ１４まで現在動作中のページ読み出し動作を実行した後、次ページの読み出しを停止すべくワード線ＷＬに供給する電圧を初期値（０Ｖ）に戻す。時刻ｔｒ１４までの動作でセンスアンプ１３のラッチ回路ＬＴに取り込まれた読み出しデータは、その後時刻ｔｒ１５までの間にデータキャッシュ１３−２に転送される。コマンドＣ４が受信されてから、時刻ｔｒ１５までの間は、コマンドＣ４に対応したデータの出力の準備ができていないため、Ｒ／ＢＢ信号はビジーを意味する“Ｌ”が出力される。

次いで、時刻ｔｒ１５以降（ｒｅａｄｙ状態）において読み出した上位ページデータをリードイネーブルＲＥのクロックパルスに応じて順次データキャッシュ１３−２から外部へと出力する。

＜第５実施形態に係る効果＞
第５実施形態に係る不揮発性半導体記憶装置であっても、上記（１）〜（３）の効果を奏することが出来る。
すなわち、上述したように読み出し速度を向上させることが出来る。

［第６実施形態］
次に第６実施形態に係る不揮発性半導体記憶装置について説明する。第６実施形態における不揮発性半導体記憶装置は、読み出し動作時においてチャネルとゲートとの間の電位差を小さくすることで、リードディスターブを低減するものである。

第６実施形態における不揮発性半導体記憶装置についてタイムチャートを用いて説明する。以下読み出し動作では、例えばメモリストリングＭＳ内のメモリセルＭＣ０が保持する下位ページデータ及び上位ページデータを読み出してから、メモリストリングＭＳのアドレスを＋１インクリメントすることでメモリストリングＭＳ１５まで読み出し動作を実行するものである。

＜読み出し動作＞
図１３を用いて読み出し動作について説明する。図１３についてもメモリストリングＭＳ０〜メモリストリングＭＳ２に着目した上記読み出し動作を示すタイムチャートである。図示するように、横軸に時間ｔを取り、縦軸に選択ワード線ＷＬ及び非選択ワード線ＷＬ、メモリストリングＭＳ０〜メモリストリングＭＳ２内のドレイン側選択ゲートに供給される選択信号線ＳＧＤ_０〜ＳＧＤ_２、並びにメモリストリングＭＳ０〜メモリストリングＭＳ２内のメモリセルＭＣのチャネル電位（図中、ｃｈ_０、ｃｈ_０１、及びｃｈ_２）を示す。

なお、選択ワード線ＷＬ０、それ以外を非選択ワード線ＷＬ１〜ＷＬ１５とし、メモリセルＭＣ０は電圧Ｖ_ＢＲ、電圧Ｖ_ＡＲ、及び電圧Ｖ_ＣＲが供給されるとオン状態となるものとする。すなわち、メモリセルＭＣ０の閾値分布は、図２における状態Ｅである場合を一例として挙げる。

まず、時刻ｔ０において、内部電圧発生回路１８はコアドライバ１９を介して非選択ワード線ＷＬ１〜ＷＬ１５に電圧ＶＲＥＡＤ、選択ワード線ＷＬ０に電圧Ｖ_ＢＲ、選択信号線ＳＧＤ＿０に電圧ＶＳＧを供給する。

これによりメモリストリングＭＳ０が選択状態とされ、チャネルｃｈ_０の電位は、ビット線ＢＬ（又はソース線ＳＬ）に供給される電圧（電圧Ｖｂｌ又は電圧Ｖｓｒｃ）付近にまで上昇する。

従って、メモリストリングＭＳ０内のメモリセルＭＣ０が保持する上位ページのデータが読み出される。

なお、メモリストリングＭＳ１、２に対応する選択信号線ＳＧＤ_１、及びＳＧＤ_２には非選択時の電圧として０Ｖが印加され、選択トランジスタＳＴ_１、及びＳＴ_２は共にオフ状態とされる。このため、チャネルｃｈ_１及びｃｈ_２は非選択ワード線ＷＬ１〜ＷＬ１５電位の上昇に伴い、カップリングでおよそ電圧ＶＲＥＡＤ近くまでブーストされる（図中、Ｖｃｈ１_０、Ｖｃｈ２_０と表記）。

その後、時刻ｔ１〜ｔ３までの期間において、内部電圧発生回路１８は選択ワード線ＷＬ０に電圧Ｖ_ＣＲ及び電圧Ｖ_ＡＲを供給する。これにより、メモリストリングＭＳ０内のメモリセルＭＣ０が保持する上位ページデータの読み出しが終了する。

その後時刻ｔ３になると、非選択ワード線ＷＬ１〜ＷＬｉに印加されていた電圧ＶＲＥＡＤを放電させ、時刻ｔ４までに電圧Ｖ１に下降させる。これに伴い、時刻ｔ３以降それまでブーストされていたｃｈ_１及びｃｈ_２の電位が非選択ワード線の電位降下に応じておよそ電圧Ｖ１の電位まで下降する。

また時刻ｔ４まで選択信号線ＳＧＤ_０の電位を電圧ＶＳＧに維持させ、その後放電させる。これにより時刻ｔ０から時刻ｔ４までの選択ストリングとなっているＣｈ＿０の電位は、ビット線ＢＬまたはソース線ＳＬの電位とほぼ等しくなる。従って時刻ｔ５までに選択信号線ＳＧＤ_０が０Ｖとされ、選択トランジスタＳＴ０をオフ状態とする。

次いで、時刻ｔ５において、内部電圧発生回路１８は、コアドライバ１９を介して再び非選択ワード線ＷＬ１〜ＷＬｉの電位を電圧Ｖ１から再度電圧ＶＲＥＡＤまで上昇させる。ここで選択信号線ＳＧＤ_０はオフ状態であるため、チャネルｃｈ＿０はフローティング状態となっており、非選択ワード線ＷＬ１〜ＷＬｉ電位の上昇に伴い、チャネルｃｈ_０の電位がブーストされる。チャネルｃｈ＿０の電位は、ビット線ＢＬやソース線ＳＬの電位に（ＶＲＥＡＤ−Ｖ１）程度加えられた電位になる（図中、Ｖｃｈ０_１と表記）。

同時刻ｔ５において、内部電圧発生回路１８は、コアドライバ１９を介してメモリストリングＭＳ１に対応する選択信号線ＳＧＤ_１に電圧ＶＳＧを供給し、選択トランジスタＳＴ_１をオン状態とさせる。つまり、メモリストリングＭＳ１が読み出し対象、すなわち選択状態とされる。

従って、チャネルｃｈ_１の電位はビット線ＢＬまたはソース線ＳＬいずれかから供給された電位とされる（図中、電圧Ｖｂｌまたは電圧Ｖｓｒｃ）。

また、メモリストリングＭＳ２に対応するｃｈ_２の電位は、時刻ｔ０〜時刻ｔ３と同様にブーストによって電圧ＶＲＥＡＤ近くまで上昇する（図中、電圧Ｖｃｈ２_１）。

時刻ｔ５〜時刻ｔ８までの期間でメモリストリングＭＳ１内のメモリセルＭＣ０が保持する下位ページデータ及び上位ページデータの読み出し動作が実行される。

時刻ｔ８を経過すると、再度非選択ワード線ＷＬ１〜ＷＬｉの電位を放電させ、時刻ｔ１０において電圧Ｖ１まで降下させる。非選択ワード線ＷＬ１〜ＷＬｉの電位が降下している最中の、時刻ｔ９まで選択信号線ＳＧＤ_１の電位は電圧ＶＳＧとされる。これも選択信号線ＳＧＤ_０の場合と同様の理由で、時刻ｔ９まで電圧ＶＳＧを維持させる。

時刻ｔ８までで、メモリストリングＭＳ１内のメモリセルＭＣ０の下位ページデータ及び上位ページデータの読み出し動作が終了したため、次にメモリストリングＭＳのアドレスを＋１インクリメントする。

すなわち、時刻ｔ１０以降においては、メモリストリングＭＳ２を読み出し対象とする。なお、メモリストリングＭＳ２における読み出し動作は、上述したメモリセルＭＣ０及びメモリストリングＭＳ１と同様であるため説明を省略する。

以上、メモリストリングＭＳ０〜メモリストリングＭＳ２内のメモリセルＭＣ０の読み出し動作に着目して説明したが、メモリストリングＭＳ３〜メモリストリングＭＳ１５についても同様の動作が実行される。更にメモリストリングＭＳ０〜メモリストリングＭＳｉ内に設けられたメモリセルＭＣ１〜メモリセルＭＣ１５についても同様である。

＜第６実施形態に係る効果＞
第６実施形態に係る不揮発性半導体記憶装置であると、下記（５）の効果を奏することが出来る。
（５）リードディスターブを緩和することが出来る。
すなわち、第６実施形態に係る不揮発性半導体記憶装置によれば、読み出し対象とするメモリストリングＭＳが切り替わる度に、内部電圧発生回路１８が非選択ワード線ＷＬ１〜ＷＬ１５の電位を電圧ＶＲＥＡＤから電圧Ｖ１に下降させた後、再度電圧ＶＲＥＡＤまで上昇させる。

また、非選択ワード線ＷＬ１〜ＷＬ１５が電圧Ｖ１に下降するときには、直前まで選択されていたメモリストリングの選択トランジスタＳＴをオン状態とさせることで、非選択ワード線ＷＬ１〜ＷＬ１５の電位の下降に伴ってチャネルの電位が下降することを防ぐ。

このため、読み出し対象とされるメモリストリングＭＳがインクリメントされた後、再び非選択ＷＬの電位が電圧Ｖ１から電圧ＶＲＥＡＤに上昇するときには、非選択メモリストリングＭＳに切り替わったメモリストリングＭＳ内のチャネル電位は、非選択ワード線ＷＬとのカップリングで、ビット線またはソース線の電位から所定量上昇させることができる。

このような制御を行わない場合には、一度選択されたメモリストリングＭＳにおいては、メモリストリングＭＳが切り替えられた後の読み出し動作においても、メモリストリングＭＳ内のチャネルの電位は、選択メモリストリングＭＳであった場合と同等の電位、つまり、ビット線ＢＬやソース線ＳＬの電位とほぼ等しくなり、選択メモリストリングＭＳと同様な電位差が、非選択ワード線ＷＬとチャネル部に印加される。

すなわち、非選択ワード線ＷＬに印加される電圧ＶＲＥＡＤと読み出し中のビット線ＢＬやソース線ＳＬに印加される電圧の電位差が、非選択状態となったメモリストリングＭＳのセルに印加され続ける。

これによって、弱い書き込み方向、つまり、消去状態のメモリセルＭＣのしきい値電圧を高めにシフトさせる方向のストレスが印加される回数が増加してしまう。

換言すれば、非選択ワード線ＷＬとチャネルとの間の電位差によるリードディスターブを緩和することが出来る。

上記第１〜第６の実施形態では、ビット線ＢＬ０に対応するメモリストリングＭＳ１〜メモリストリングＭＳｉに着目した読み出し動作について説明したが、実際の読み出し動作は、ビット線ＢＬ１〜ビット線ＢＬｍについても同様の読み出し動作が行われる。

データの読み出し動作は、全ビット線ＢＬ同時読み出しであっても良いし、カラムアドレスに応じてランダムなビット線ＢＬ（１本、または複数本）から読み出される方法であっても良い。またビット線ＢＬ０、ＢＬ１を１つの組、ビット線ＢＬ２、ＢＬ３を１つの組とした場合、これら組で交互に読み出し動作を実行するものであっても良い。

［付記］
（１）第１方向とこの第１方向に直交する第２方向とで形成される面内に配置される半導体層と、前記半導体層上に順次積層され、且つ電荷蓄積層と制御ゲートとを含むデータ保持可能な第１メモリセル及び第２メモリセル、並びに選択トランジスタを含む複数のメモリストリングがマトリクス状に配置されることでブロックを構成し、複数の前記メモリストリングを第１ワード線及び第２ワード線、並びに選択信号線が貫通し、前記第１ワード線は第１メモリセルの各々の前記制御ゲート間で共通接続され、前記第２ワード線は第２メモリセルの各々の前記制御ゲート間で共通接続され、前記選択信号線は前記メモリストリング間で独立して前記選択トランジスタの各々に接続された、メモリセルアレイと、
保持する前記データに応じて値が変化する第一の電圧を前記第１メモリセルに印加し、前記第一の電圧よりも大きな第二の電圧を前記第２メモリセルに印加し、前記第二の電圧よりも小さな第三の電圧を前記選択トランジスタに印加して第一の読み出し動作を行った後に、前記第２メモリセルへの印加電圧を前記第二の電圧に維持したまま、複数の前記メモリストリング間で前記第三の電圧を印加する前記選択トランジスタを切り替えて第二の読み出し動作を行う制御部とを具備する不揮発性半導体記憶装置。

（２）前記第一の電圧とは、前記第１メモリセルから前記データを読み出すための電圧であり、
前記第二の電圧とは、前記第２メモリセルが保持する前記データの値に関わらず、この第２メモリセルをオン状態とするための電圧であり、
前記第三の電圧とは、前記選択トランジスタをオン状態とし、対応する前記メモリストリングを選択可能な状態とする電圧である付記（１）記載の不揮発性半導体記憶装置。

（３）前記第三の電圧を印加する前記選択トランジスタの切り替えは、ビット線が伸びる方向に沿って前記選択トランジスタを順次選択することで実現される付記（２）記載の不揮発性半導体記憶装置。

（４）前記第１メモリセルを選択するためのページアドレスは、アドレスの下位側に前記メモリストリングを指定する第１アドレス、その上位側に前記メモリストリングの中で直列に接続された複数のメモリセルの中から一つのメモリセルを指定する第２アドレスを含み、
前記アドレスの指定を伴って前記読み出し動作を開始した後に、所定のコマンドを受信した場合には、ページアドレスをインクリメントすることで次の読み出し対象の前記アドレスを決定する付記（３）記載の不揮発性半導体記憶装置。

（５）前記不揮発性半導体記憶装置は、外部から前記コマンドとして第１コマンド及び第２コマンドのいずれかを受信し、
前記第１コマンドを受信すると、前記制御部は前記第１メモリセルから読み出した前記データを外部へ出力できる領域に格納しつつ、次に読み出すべきメモリセルを選択して前記読み出し動作を開始し、
前記アドレスの直後に前記第２コマンドを受信すると、更なる前記第２コマンドを受信しなくとも前記第１メモリセルが保持する前記データを読み出した後、前記データを外部へ出力できる前記領域に格納しつつ、次に読み出すべきメモリセルを選択して前記読み出し動作を開始する付記（４）記載の不揮発性半導体記憶装置。

（６）第二の電圧が前記第２メモリセルに印加されている期間に、前記外部から前記第１コマンドが受信されると、
前記第１メモリセルへの前記読み出し動作が終了した後も前記第２メモリセルに印加した前記第二の電圧を維持させることを可能とする付記（５）記載の不揮発性半導体記憶装置。

（７）直前の前記メモリストリングに対する前記データの読み出しが終了すると、
前記第２メモリセルに印加された第二の電圧は、前記第二の電圧よりも低い第四の電圧に遷移され、
前記第四の電圧に遷移させた後に、直前の読み出し対象とされた前記メモリストリングを構成する前記選択トランジスタをオフとし、
その後、前記第四の電圧を再度前記第二の電圧に上昇させつつ、前記インクリメントした次の前記メモリストリングを構成する前記選択トランジスタをオン状態とする付記（３）記載の不揮発性半導体記憶装置。

（８）半導体層上に順次積層され、且つ直列接続された第１メモリセル、第２メモリセル、及び選択トランジスタから各々が構成され、第１方向に沿って互いに隣接する第１〜第ｎメモリストリング（ｎ：正の整数）のうち、前記第１〜第ｎメモリストリングの前記第１メモリセルの各々に接続された第１ワード線に、保持する前記データに応じて値が変化する第１電圧を印加し、前記第１〜第ｎメモリストリングの前記第２メモリセルの各々に接続された第２ワード線ＷＬに前記第一の電圧よりも大きな第２電圧を印加する工程と、
前記第１ワード線及び前記第２ワード線にそれぞれ前記第１、第２電圧を印加しつつ、前記第１メモリストリングの前記選択トランジスタから前記第ｎメモリストリングの前記選択トランジスタまで順に、前記第二の電圧よりも小さな第３電圧を印加することで、前記第１メモリストリングから前記第ｎメモリストリングまでを順に選択する工程と、
前記第ｎメモリストリングの第１メモリセルから前記データの読み出した後、前記第２ワード線に前記第１電圧、及び前記第１ワード線に第２電圧、を印加しつつ、前記第１メモリストリングから前記第ｎメモリストリングまでの各々の前記選択トランジスタに対し順次前記第３電圧を印加する工程とを具備する不揮発性半導体装置の制御方法。

（９）前記第一の電圧として前記第１メモリセルから前記データを読み出すための電圧を印加する工程と、
前記第二の電圧として、前記第２メモリセルが保持する前記データの値に関わらず、この第２メモリセルをオン状態とする電圧を印加する工程と、
前記第三の電圧として、前記選択トランジスタをオン状態とし、対応する前記メモリストリングを選択可能な状態とする電圧を印加する工程と
を具備する付記（８）記載の不揮発性半導体記憶装置の制御方法。

（１０）前記第３電圧を順次前記選択トランジスタに印加する工程は、
前記第１〜第ｎメモリストリングに共通接続されるビット線方向に沿って前記第３電圧を印加することで実現される付記（９）記載の不揮発性半導体記憶装置の制御方法。

（１１）前記第１メモリセルを選択するためのページアドレスは、アドレスの下位側に前記メモリストリングを指定する第１アドレス、その上位側に直列に接続された前記第１メモリセル又は前記第２メモリセルのいずれかを指定する第２アドレスを含み、
前記アドレスの指定を伴って前記読み出し動作を開始した後に、所定のコマンドを受信した場合には、ページアドレスをインクリメントすることで次の読み出し対象の前記アドレスを決定する付記（１０）記載の不揮発性半導体記憶装置の制御方法。

（１２）外部から前記コマンドとして第１コマンド又は第２コマンドのいずれかを受信する工程と、
前記第１コマンドを受信すると、前記第１メモリセルから読み出した前記データを外部へ出力できる領域に格納しつつ、次に読み出すべきメモリセルを選択して前記読み出し動作を開始する工程と、
前記アドレスの直後に前記第２コマンドを受信すると、更なる前記第２コマンドを受信しなくとも前記第１メモリセルが保持する前記データを読み出した後、前記データを外部へ出力できる前記領域に格納しつつ、次に読み出すべきメモリセルを選択して前記読み出し動作を開始する工程と
を更に具備する付記（１１）記載の不揮発性半導体記憶装置の制御方法。

（１３）第二の電圧が前記第２メモリセルに印加されている期間に、前記外部から前記第１コマンドを受信すると、
前記第１メモリセルへの前記読み出し動作が終了した後も前記第２メモリセルに印加した前記第二の電圧を維持させることを可能とする付記（１２）記載の不揮発性半導体記憶装置の制御方法。

（１４）直前の前記メモリストリングに対する前記データの読み出しが終了すると、
前記第２メモリセルに印加された第二の電圧を、前記第二の電圧よりも低い第四の電圧に遷移させる工程と、
前記第四の電圧に遷移させた後に、直前の読み出し対象とされた前記メモリストリングを構成する前記選択トランジスタをオフとする工程と、
その後、前記第四の電圧を再度前記第二の電圧に上昇させつつ、前記インクリメントした次の前記メモリストリングを構成する前記選択トランジスタをオン状態とする工程と
を更に具備する付記（１０）記載の不揮発性半導体記憶装置の制御方法。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１１…プレーンＰ（Ｐｌａｎｅ）、１２…ロウデコーダ、１３…データ回路・ページバッファ、１４…カラムデコーダ、１５…制御回路、１６…入出力回路、１７…アドレス・コマンドレジスタ、１８…内部電圧発生回路、１９…コアドライバ

Claims (6)

1. 第１方向とこの第１方向に直交する第２方向とで形成される面内に配置される半導体層と、前記半導体層上に順次積層され、且つ電荷蓄積層と制御ゲートとを含むデータ保持可能な第１メモリセル及び第２メモリセル、並びに選択トランジスタを含む複数のメモリストリングがマトリクス状に配置されることでブロックを構成し、複数の前記メモリストリングを第１ワード線及び第２ワード線、並びに選択信号線が貫通し、前記第１ワード線は第１メモリセルの各々の前記制御ゲート間で共通接続され、前記第２ワード線は第２メモリセルの各々の前記制御ゲート間で共通接続され、前記選択信号線は前記メモリストリング間で独立して前記選択トランジスタの各々に接続された、メモリセルアレイと、
   保持する前記データに応じて値が変化する第一の電圧を前記第１メモリセルに印加し、前記第一の電圧よりも大きな第二の電圧を前記第２メモリセルに印加し、前記第二の電圧よりも小さな第三の電圧を前記選択トランジスタに印加して第一の読み出し動作を行った後に、前記第２メモリセルへの印加電圧を前記第二の電圧に維持したまま、複数の前記メモリストリング間で前記第三の電圧を印加する前記選択トランジスタを切り替えて第二の読み出し動作を行う制御部と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記第三の電圧を印加する前記選択トランジスタの切り替えは、ビット線が伸びる方向に沿って前記選択トランジスタを順次選択することで実現される
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第１メモリセルを選択するためのページアドレスは、アドレスの下位側に前記メモリストリングを指定する第１アドレス、その上位側に前記メモリストリングの中で直列に接続された複数のメモリセルの中から一つのメモリセルを指定する第２アドレスを含み、
   前記アドレスの指定を伴って前記読み出し動作を開始した後に、所定のコマンドを受信した場合には、ページアドレスをインクリメントすることで次の読み出し対象の前記アドレスを決定する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 半導体層上に順次積層され、且つ直列接続された第１メモリセル、第２メモリセル、及び選択トランジスタから各々が構成され、第１方向に沿って互いに隣接する第１〜第ｎメモリストリング（ｎ：正の整数）のうち、前記第１〜第ｎメモリストリングの前記第１メモリセルの各々に接続された第１ワード線に、保持する前記データに応じて値が変化する第１電圧を印加し、前記第１〜第ｎメモリストリングの前記第２メモリセルの各々に接続された第２ワード線ＷＬに前記第一の電圧よりも大きな第２電圧を印加する工程と、
   前記第１ワード線及び前記第２ワード線にそれぞれ前記第１、第２電圧を印加しつつ、前記第１メモリストリングの前記選択トランジスタから前記第ｎメモリストリングの前記選択トランジスタまで順に、前記第二の電圧よりも小さな第３電圧を印加することで、前記第１メモリストリングから前記第ｎメモリストリングまでを順に選択する工程と、
   前記第ｎメモリストリングの第１メモリセルから前記データの読み出した後、前記第２ワード線に前記第１電圧、及び前記第１ワード線に第２電圧、を印加しつつ、前記第１メモリストリングから前記第ｎメモリストリングまでの各々の前記選択トランジスタに対し順次前記第３電圧を印加する工程と
   を具備することを特徴とする不揮発性半導体装置の制御方法。
5. 前記第３電圧を順次前記選択トランジスタに印加する工程は、
   前記第１〜第ｎメモリストリングに共通接続されるビット線方向に沿って前記第３電圧を印加することで実現される
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置の制御方法。
6. 前記第１メモリセルを選択するためのページアドレスは、アドレスの下位側に前記メモリストリングを指定する第１アドレス、その上位側に直列に接続された前記第１メモリセル又は前記第２メモリセルのいずれかを指定する第２アドレスを含み、
   前記アドレスの指定を伴って前記読み出し動作を開始した後に、所定のコマンドを受信した場合には、ページアドレスをインクリメントすることで次の読み出し対象の前記アドレスを決定する
   ことを特徴とする請求項５記載の不揮発性半導体記憶装置の制御方法。

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