JP7159036B2 - メモリデバイス - Google Patents
メモリデバイス Download PDFInfo
- Publication number
- JP7159036B2 JP7159036B2 JP2018241544A JP2018241544A JP7159036B2 JP 7159036 B2 JP7159036 B2 JP 7159036B2 JP 2018241544 A JP2018241544 A JP 2018241544A JP 2018241544 A JP2018241544 A JP 2018241544A JP 7159036 B2 JP7159036 B2 JP 7159036B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- voltage
- flash memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 claims description 301
- 238000012546 transfer Methods 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 37
- 238000010586 diagram Methods 0.000 description 36
- 239000004065 semiconductor Substances 0.000 description 16
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 10
- 230000007704 transition Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 7
- 239000000872 buffer Substances 0.000 description 6
- 238000009529 body temperature measurement Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 102100024348 Beta-adducin Human genes 0.000 description 2
- 102100034004 Gamma-adducin Human genes 0.000 description 2
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 2
- 101000799011 Homo sapiens Gamma-adducin Proteins 0.000 description 2
- 101100322582 Streptomyces coelicolor (strain ATCC BAA-471 / A3(2) / M145) add1 gene Proteins 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 102100034033 Alpha-adducin Human genes 0.000 description 1
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 1
- 102100029768 Histone-lysine N-methyltransferase SETD1A Human genes 0.000 description 1
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 1
- 101000865038 Homo sapiens Histone-lysine N-methyltransferase SETD1A Proteins 0.000 description 1
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Massaging Devices (AREA)
Description
また、以下の各実施形態において、末尾に区別化のための数字/英字を伴った参照符号(例えば、ワード線WLやビット線BL、各種の電圧及び信号など)を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字/英字が省略された記載(参照符号)が用いられる。
図1乃至図15を参照して、第1の実施形態のメモリデバイス、メモリシステム、及び、メモリデバイス(又はメモリシステム)の制御方法について、説明する。
図1乃至図7を用いて、第1の実施形態のメモリデバイス及びメモリシステムについて、説明する。
図1を用いて、本実施形態のメモリデバイスを含むシステムについて、説明する。
例えば、NAND型フラッシュメモリ1は、複数のチップ20を含む。複数のチップ20の各々は、複数のメモリセル(図示せず)を含む。メモリセルは、データを実質的に不揮発に記憶する。
図2は、本実施形態のNAND型フラッシュメモリの内部構成を説明するためのブロック図である。
図3を用いて、本実施形態のNAND型フラッシュメモリのプレーンの構成例について、説明する。図3の例は、プレーンPLN0の構成例を示している。尚、他のプレーンPLNも、図3の構成と実質的に同じ構成を有する。
図4及び図5を用いて、本実施形態のNAND型フラッシュメモリにおける、メモリセルアレイの内部構成について、説明する。
上述のように、データの消去は、例えば、同一のブロックBLK内のメモリセルMCに対して一括して行われる。
図6及び図7を用いて、本実施形態のメモリシステム及びフラッシュメモリのコマンドセットについて、説明する。
図6の(a)は、NAND型フラッシュメモリのコマンドセットの一例を示す図である。
コマンドCMDaは、アドレスADRの送信の前に、コントローラ8からデータ線を介してフラッシュメモリ1に送信される。コマンドCMDaは、ある動作の対象のアドレスの入力前に送信されるコマンドである。コマンドCMDbは、アドレスADRの送信の後に、コントローラ8からデータ線IOを介してフラッシュメモリ1に送信される。コマンドCMDbは、入力されたアドレスに対してある動作を命令するコマンドである。
図8乃至図15を用いて、本実施形態のメモリデバイス(例えば、NAND型フラッシュメモリ)及びメモリシステムについて、説明する。
図8を用いて、本実施形態のフラッシュメモリ及びメモリシステムの動作(制御方法)の基本例について、説明する。
本実施形態において、フラッシュメモリ1は、コマンドのデコード及び/又はアドレスのデコードと並行して、メモリセルアレイ(メモリセル)の動作に用いられる電圧の生成を、開始及び実行する(ステップSc2)。それゆえ、実行すべき動作に用いられる電圧は、コマンドのデコード及び/又はアドレスのデコード期間中に、生成される。メモリセルアレイ111とドライバ回路126との間の配線、及び、メモリセルアレイ111内の配線(ワード線、ビット線、及びセレクトゲート線)は、コマンドのデコード及び/又はアドレスのデコード期間中に充電される。
図9及び図10を用いて、本実施形態のフラッシュメモリ及びメモリシステムの動作例について、説明する。
以下において、上述の本実施形態のNAND型フラッシュメモリの動作の具体例及び変形例について、説明する。
図11を用いて、本実施形態のフラッシュメモリの動作の具体例/変形例を説明する。
図11の(a)において、本実施形態のフラッシュメモリの具体例における、コマンドセットが示されている。
図12を用いて、本実施形態のフラッシュメモリの動作の具体例/変形例を説明する。
図12において、本実施形態のフラッシュメモリの具体例/変形例における、タイミングチャートが模式的に示されている。
図13を用いて、本実施形態のフラッシュメモリの動作の具体例/変形例を説明する。
図13において、本実施形態のフラッシュメモリの具体例/変形例における、フラッシュメモリの動作のタイミングチャートが示されている。
これによって、レディ期間中において、ブロックアドレスBLKADDのデコード結果が、シーケンサ124からプレーンPLNに転送可能になる。プレーンPLN内のラッチ回路(アドレスラッチ)が、転送されたブロックアドレスBLKADDを保持可能な状態に設定され得る。
図14及び図15を用いて、本実施形態のメモリデバイスの動作の具体例について、説明する。
以下のように、メモリセルアレイ内のワード線、ビット線及びセレクトゲート線に、電圧が印加されてもよい。
図14に示されるように、フラッシュメモリ1は、プリフィックスコマンドCMDx、コマンドCMDa、アドレスADD、及び、コマンドCMDbを順次受信する。
時刻t31において、フラッシュメモリ1は、アドレスADDの5サイクル目のデータを受信する。5サイクル目のデータは、ブロックアドレスを含む。
フラッシュメモリ1は、アドレスADDの5サイクル目のデータの受信の後、“30h”のコマンドCMDbを受信する。
時刻t33において、シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“H”レベルから“L”レベルに変える。これによって、フラッシュメモリ1は、ビジー状態に設定される。
このように、本実施形態のフラッシュメモリ1において、データが、選択されたアドレスから読み出される。
これによって、本実施形態のフラッシュメモリは、読み出し動作が完了する。
図15に示されるように、時刻t40において、コマンドCMDxの受信に応じて、信号PBの信号レベル及び信号PUMPの信号レベルが、“H”レベルに設定される。
4サイクル目のアドレスADDのデータの受信によって動作対象のプレーンPLNのアドレスが確定した後、時刻t41において、プレーンアドレスに基づいて、シーケンサ124は、非選択プレーンにおけるワード線WL-uの電位は、電圧VREADからグランド電圧Vssに変える。シーケンサ124は、非選択プレーンにおけるセレクトゲート線SGD,SGSの電位を、電圧VSGからグランド電圧Vssに変える。
時刻t42において、シーケンサ124は、信号PBの信号レベルを、“H”レベルから“L”レベルに変える。
ブロックアドレスを含むアドレスADDの5サイクル目のデータの受信の後、時刻t43において、フラッシュメモリ1は、アドレスADDの6サイクル目のデータを受信する。5サイクル目のデータは、チップアドレスを含む。
この結果として、読み出し動作のための各電圧VREAD,VSG,VSLが、選択チップ内の選択プレーンに対応する各配線WL-s,WL-u,SGD,SGS,SLに、それぞれ印加される。また、信号BLCの電位は、電圧VBLCに設定される。
アドレスADDの受信の後、時刻t44において、フラッシュメモリ1は、コマンドCMDbを受信する。フラッシュメモリ1は、コマンドCMDbをデコードする。コマンドのデコード結果に基づいて、実行すべき動作が、確定する。
本実施形態のメモリデバイス(例えば、NAND型フラッシュメモリ)において、コマンドに対応する動作に用いられる電圧を、コマンド及びアドレスの受信(及びデコード)に並行して、生成する。例えば、本実施形態のメモリデバイスは、生成された電圧を、コマンド及びアドレスの受信(及びデコード)に並行して、メモリセルアレイ内の配線に、投機的に印加できる。
この結果として、本実施形態のメモリデバイスは、動作速度を向上できる。
図16乃至図18を参照して、第2の実施形態のメモリデバイス及びその制御方法について、説明する。
図16及び図17を用いて、本実施形態のメモリデバイスの構成例について、説明する。
ANDゲートA2の出力端子は、1つのインバータIVを介して、ノードND1に接続される。
図18を用いて、本実施形態のNAND型フラッシュメモリの動作例について、説明する。
上述のように、コントローラ8は、ホストデバイス9の要求に応じて、コマンド及びアドレスを含むコマンドセットを、フラッシュメモリ1に送信する。コマンドセットの送信に伴って、信号/WEが、トグルされる。
それゆえ、時刻t90において、電圧VRDECの値が、電圧値VDDから電圧値VRDに変わる。例えば、ノードND2に対する電圧値VRDの電圧の印加によって、インバータ及びトランジスタTRa,TRbは、オン状態に設定される。
コマンドCMDaの受信の後、本実施形態のフラッシュメモリ1は、アドレスADD1,ADD2,ADD3を順次受信する。
時刻t91の後に、本実施形態のフラッシュメモリ1は、アドレスADD4,ADD5,ADD6を順次受信する。シーケンサ124は、受信したアドレスADD4,ADD5,ADD6をデコードする。
時刻t93において、シーケンサ124は、信号RDECの信号レベルを、“L”レベルから“H”レベルに変える。
これによって、信号BLKSELの信号レベル(電位)は、グランド電圧Vssより高い電圧値VRDに、上昇する。
コマンドCMDbの受信の後、時刻t94において、シーケンサ124は、信号VRDEC-CNTの信号レベルを、“L”レベルから“H”レベルに変える。“H”レベルの信号VRDEC-CNTがドライバ回路126に供給される。尚、コマンドCMDbの受信(送信)後において、信号/WEのトグルは、停止される。
それゆえ、信号BLKSELの信号レベルが、電圧値VRDから電圧値VGBSTに上昇する。これによって、転送トランジスタTGのゲートに、電圧値VRDより高い電圧値VGBSTが、印加される。
時刻t95において、シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“H”レベルから“L”レベルに変える。この後、フラッシュメモリ1の内部において、データが、選択ブロック内の選択アドレスから読み出される。
データは、フラッシュメモリ1からコントローラ8へ転送される。シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“L”レベルから“H”レベルに変える。
本実施形態のメモリデバイス(例えば、NAND型フラッシュメモリ)は、アドレスのデコード信号とロウデコーダの制御信号を用いて、選択ブロックを活性化するための信号を、制御する。
これによって、本実施形態において、選択ブロックは、アドレスの決定のタイミングに対して、自己整合的に活性化される。
図19乃至図21を参照して、第3の実施形態のメモリデバイス及びその制御方法について、説明する。
上述の実施形態において、NAND型フラッシュメモリが、実施形態のメモリデバイスの例として、示されている。但し、本実施形態のメモリデバイスは、NAND型フラッシュメモリ以外のメモリデバイスでよい。例えば、本実施形態のメモリデバイスは、NOR型フラッシュメモリ、DRAM、SRAM、磁気抵抗メモリ(例えば、MRAM及び/又はSTT-MRAM)、抵抗変化メモリ(例えば、ReRAM)、相変化メモリ(例えば、PCRAM及び/又はPCM)などでもよい。
Claims (5)
- 複数のブロックを含むメモリセルアレイと、
前記メモリセルアレイに供給される1以上の電圧を生成する電圧生成回路と、
前記メモリセルアレイ内の領域を示すアドレスを受信する入出力回路と、
前記メモリセルアレイの動作を制御する制御回路と、
を具備し、
前記アドレスは、ワード線アドレスと、前記ワード線アドレスの後に受信されるブロックアドレスと、を含み、
前記電圧生成回路は、前記アドレスの受信中に、前記電圧を生成し、
前記ワード線アドレスの受信時において、前記複数のブロックに前記電圧を供給し、
前記ブロックアドレスの受信時において、前記ブロックアドレスに基づいて、前記複数のブロックのうち前記ブロックアドレスに対応する選択ブロック以外の1以上の非選択ブロックに対する前記電圧の供給を、停止する、
メモリデバイス。 - 第1の信号によって活性化され、前記メモリセルアレイのロウを制御するロウ制御回路をさらに具備し、
前記第1の信号の信号レベルは、レディ/ビジー信号がレディ状態を示している期間中に、第1のレベルから第2のレベルに遷移される、
請求項1に記載のメモリデバイス。 - 前記ロウ制御回路は、前記第1の信号と前記アドレスとを用いた計算処理を実行し、前記計算処理の結果に基づいて、前記メモリセルアレイの前記複数のブロックのうち前記アドレスに対応する1つを選択する第2の信号の信号レベルを制御する、
請求項2に記載のメモリデバイス。 - 前記メモリセルアレイを含むチップの温度を測定する温度センサをさらに具備し、
前記制御回路は、前記アドレスの受信の前に測定された前記温度を用いて、前記電圧生成回路が生成する前記電圧の電圧値を、設定する、
請求項1乃至3のうちいずれか1項に記載のメモリデバイス。 - 前記制御回路からの第3の信号に基づいて、前記電圧を前記メモリセルアレイに転送するドライバ回路を、
さらに具備し、
前記第3の信号は、前記アドレスの受信中に活性化される、
請求項1乃至4のうちいずれか1項に記載のメモリデバイス。
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018241544A JP7159036B2 (ja) | 2018-12-25 | 2018-12-25 | メモリデバイス |
TW110103048A TWI810516B (zh) | 2018-12-25 | 2019-06-25 | 控制記憶體裝置之方法 |
TW112125305A TWI852669B (zh) | 2018-12-25 | 2019-06-25 | 記憶體裝置 |
TW108122097A TWI721467B (zh) | 2018-12-25 | 2019-06-25 | 記憶體裝置 |
CN201910599218.6A CN111370047B (zh) | 2018-12-25 | 2019-07-04 | 存储装置 |
CN202311214033.1A CN117253519A (zh) | 2018-12-25 | 2019-07-04 | 存储装置 |
US16/567,982 US10957404B2 (en) | 2018-12-25 | 2019-09-11 | Memory device which generates operation voltages in parallel with reception of an address |
US17/168,822 US11257551B2 (en) | 2018-12-25 | 2021-02-05 | Memory device which generates operation voltages in parallel with reception of an address |
US17/570,676 US11705210B2 (en) | 2018-12-25 | 2022-01-07 | Memory device which generates operation voltages in parallel with reception of an address |
US18/205,915 US20230317177A1 (en) | 2018-12-25 | 2023-06-05 | Memory device which generates operation voltages in parallel with reception of an address |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018241544A JP7159036B2 (ja) | 2018-12-25 | 2018-12-25 | メモリデバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020102292A JP2020102292A (ja) | 2020-07-02 |
JP7159036B2 true JP7159036B2 (ja) | 2022-10-24 |
Family
ID=71096907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018241544A Active JP7159036B2 (ja) | 2018-12-25 | 2018-12-25 | メモリデバイス |
Country Status (4)
Country | Link |
---|---|
US (4) | US10957404B2 (ja) |
JP (1) | JP7159036B2 (ja) |
CN (2) | CN111370047B (ja) |
TW (3) | TWI852669B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3486910B1 (en) | 2016-07-13 | 2021-06-30 | Toshiba Memory Corporation | Storage device |
JP2020047325A (ja) * | 2018-09-18 | 2020-03-26 | キオクシア株式会社 | 半導体記憶装置 |
CN112655044B (zh) | 2018-11-06 | 2023-12-19 | 铠侠股份有限公司 | 半导体存储装置 |
JP7214464B2 (ja) * | 2018-12-20 | 2023-01-30 | キオクシア株式会社 | 半導体記憶装置 |
JP7159036B2 (ja) | 2018-12-25 | 2022-10-24 | キオクシア株式会社 | メモリデバイス |
JP7494287B2 (ja) * | 2020-04-23 | 2024-06-03 | 長江存儲科技有限責任公司 | メモリデバイスおよびそのプログラミング方法 |
JP2021174565A (ja) | 2020-04-24 | 2021-11-01 | キオクシア株式会社 | 半導体記憶装置 |
CN115188404A (zh) * | 2021-04-07 | 2022-10-14 | 华为技术有限公司 | 存储装置和处理数据的方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150124529A1 (en) | 2013-11-01 | 2015-05-07 | SK Hynix Inc. | Semiconductor device, method for operating the same, and semiconductor system including the same |
US20170032824A1 (en) | 2015-07-29 | 2017-02-02 | SK Hynix Inc. | Nonvolatile memory device, nonvolatile memory system, and operating method of nonvolatile memory |
US20170069362A1 (en) | 2015-09-04 | 2017-03-09 | Micron Technology, Inc. | Apparatuses including multiple read modes and methods for same |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3990485B2 (ja) | 1997-12-26 | 2007-10-10 | 株式会社ルネサステクノロジ | 半導体不揮発性記憶装置 |
JP4214978B2 (ja) | 2004-05-18 | 2009-01-28 | ソニー株式会社 | 半導体記憶装置および信号処理システム |
JP4984666B2 (ja) | 2006-06-12 | 2012-07-25 | ソニー株式会社 | 不揮発性メモリ |
US8438356B2 (en) | 2007-10-01 | 2013-05-07 | Marvell World Trade Ltd. | Flash memory controller |
JP5142692B2 (ja) | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2009238874A (ja) | 2008-03-26 | 2009-10-15 | Toshiba Corp | 半導体メモリ及びその製造方法 |
JP2009266944A (ja) * | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
JP5283960B2 (ja) | 2008-04-23 | 2013-09-04 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
JP2010140554A (ja) | 2008-12-11 | 2010-06-24 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置の読出し方法 |
US8120953B2 (en) | 2008-12-11 | 2012-02-21 | Samsung Electronics Co., Ltd. | Reading method of nonvolatile semiconductor memory device |
JP2010199235A (ja) | 2009-02-24 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2012069205A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2012252740A (ja) | 2011-06-02 | 2012-12-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR20130034522A (ko) | 2011-09-28 | 2013-04-05 | 삼성전자주식회사 | 비휘발성 메모리 장치의 데이터 리드 방법, 및 이를 수행하는 장치 |
KR20140093855A (ko) | 2013-01-18 | 2014-07-29 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법 |
US8988945B1 (en) | 2013-10-10 | 2015-03-24 | Sandisk Technologies Inc. | Programming time improvement for non-volatile memory |
RU2669872C1 (ru) * | 2015-03-10 | 2018-10-16 | Тосиба Мемори Корпорейшн | Устройство памяти и способ управления им |
JP6538496B2 (ja) * | 2015-09-11 | 2019-07-03 | 東芝メモリ株式会社 | メモリシステム |
KR102395724B1 (ko) * | 2015-10-07 | 2022-05-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
JP2017216025A (ja) | 2016-05-31 | 2017-12-07 | 東芝メモリ株式会社 | 半導体記憶装置 |
EP3486910B1 (en) | 2016-07-13 | 2021-06-30 | Toshiba Memory Corporation | Storage device |
JP2018085155A (ja) * | 2016-11-21 | 2018-05-31 | 東芝メモリ株式会社 | 磁気メモリ |
JP6783682B2 (ja) | 2017-02-27 | 2020-11-11 | キオクシア株式会社 | 半導体記憶装置及びメモリシステム |
JP6800788B2 (ja) * | 2017-03-15 | 2020-12-16 | キオクシア株式会社 | 半導体記憶装置 |
JP6797727B2 (ja) * | 2017-03-21 | 2020-12-09 | キオクシア株式会社 | 半導体記憶装置 |
JP2018160295A (ja) * | 2017-03-22 | 2018-10-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2020098655A (ja) | 2018-12-17 | 2020-06-25 | キオクシア株式会社 | 半導体記憶装置 |
JP7159036B2 (ja) * | 2018-12-25 | 2022-10-24 | キオクシア株式会社 | メモリデバイス |
JP2020155184A (ja) | 2019-03-22 | 2020-09-24 | キオクシア株式会社 | 半導体記憶装置 |
-
2018
- 2018-12-25 JP JP2018241544A patent/JP7159036B2/ja active Active
-
2019
- 2019-06-25 TW TW112125305A patent/TWI852669B/zh active
- 2019-06-25 TW TW108122097A patent/TWI721467B/zh active
- 2019-06-25 TW TW110103048A patent/TWI810516B/zh active
- 2019-07-04 CN CN201910599218.6A patent/CN111370047B/zh active Active
- 2019-07-04 CN CN202311214033.1A patent/CN117253519A/zh active Pending
- 2019-09-11 US US16/567,982 patent/US10957404B2/en active Active
-
2021
- 2021-02-05 US US17/168,822 patent/US11257551B2/en active Active
-
2022
- 2022-01-07 US US17/570,676 patent/US11705210B2/en active Active
-
2023
- 2023-06-05 US US18/205,915 patent/US20230317177A1/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150124529A1 (en) | 2013-11-01 | 2015-05-07 | SK Hynix Inc. | Semiconductor device, method for operating the same, and semiconductor system including the same |
US20170032824A1 (en) | 2015-07-29 | 2017-02-02 | SK Hynix Inc. | Nonvolatile memory device, nonvolatile memory system, and operating method of nonvolatile memory |
US20170069362A1 (en) | 2015-09-04 | 2017-03-09 | Micron Technology, Inc. | Apparatuses including multiple read modes and methods for same |
Also Published As
Publication number | Publication date |
---|---|
US11257551B2 (en) | 2022-02-22 |
TW202341159A (zh) | 2023-10-16 |
TWI721467B (zh) | 2021-03-11 |
CN111370047B (zh) | 2023-10-13 |
TWI852669B (zh) | 2024-08-11 |
CN117253519A (zh) | 2023-12-19 |
TW202137546A (zh) | 2021-10-01 |
TW202025476A (zh) | 2020-07-01 |
US11705210B2 (en) | 2023-07-18 |
JP2020102292A (ja) | 2020-07-02 |
TWI810516B (zh) | 2023-08-01 |
US20220130469A1 (en) | 2022-04-28 |
CN111370047A (zh) | 2020-07-03 |
US20230317177A1 (en) | 2023-10-05 |
US20210158879A1 (en) | 2021-05-27 |
US10957404B2 (en) | 2021-03-23 |
US20200202958A1 (en) | 2020-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7159036B2 (ja) | メモリデバイス | |
US10643693B2 (en) | Semiconductor memory device and memory system | |
US10269570B2 (en) | Memory device and method relating to different pass voltages for unselected pages | |
US12001723B2 (en) | Memory device | |
US10325667B2 (en) | Semiconductor storage device | |
US9251878B2 (en) | Nonvolatile memory device and related wordline driving method | |
WO2011087901A2 (en) | Access line dependent biasing schemes | |
TW202131323A (zh) | 半導體記憶裝置 | |
US10210936B2 (en) | Nonvolatile memory device and a method of reading the same | |
JP2018120648A (ja) | 半導体記憶装置 | |
US11164640B2 (en) | Non-volatile memory device and programming method thereof | |
JP2020155184A (ja) | 半導体記憶装置 | |
US10468094B2 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210913 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220628 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220630 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220826 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220913 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221012 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7159036 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |