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JP7159036B2 - メモリデバイス - Google Patents

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Description

本発明の実施形態は、メモリデバイスに関する。
NAND型フラッシュメモリのようなメモリデバイスにおいて、動作の高速化及び信頼性の向上などの特性の向上が、推進されている。
特開2017-216025号公報
メモリデバイスの特性の向上を図る。
実施形態のメモリデバイスは、複数のブロックを含むメモリセルアレイと、前記メモリセルアレイに供給される1以上の電圧を生成する電圧生成回路と、前記メモリセルアレイ内の領域を示すアドレスを受信する入出力回路と、前記メモリセルアレイの動作を制御する制御回路と、を備え、前記アドレスは、ワード線アドレスと、前記ワード線アドレスの後に受信されるブロックアドレスと、を含み、前記電圧生成回路は、前記アドレスの受信中に、前記電圧を生成し、前記ワード線アドレスの受信時において、前記複数のブロックに前記電圧を供給し、前記ブロックアドレスの受信時において、前記ブロックアドレスに基づいて、前記複数のブロックのうち前記ブロックアドレスに対応する選択ブロック以外の1以上の非選択ブロックに対する前記電圧の供給を、停止する
実施形態のメモリシステムの一例を示す図。 第1の実施形態のメモリデバイスの構成例を示す図。 第1の実施形態のメモリデバイスの構成例を示す図。 第1の実施形態のメモリデバイスの構成例を示す図。 第1の実施形態のメモリデバイスの構成例を示す図。 第1の実施形態のメモリデバイスの構成例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第1の実施形態のメモリデバイスの動作例を示す図。 第2の実施形態のメモリデバイスの構成例を示す図。 第2の実施形態のメモリデバイスの構成例を示す図。 第2の実施形態のメモリデバイスの動作例を示す図。 第3の実施形態のメモリデバイスの構成例を示す図。 第3の実施形態のメモリデバイスの動作例を示す図。 第3の実施形態のメモリデバイスの動作例を示す図。
図1乃至図21を参照して、実施形態のメモリデバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字/英字を伴った参照符号(例えば、ワード線WLやビット線BL、各種の電圧及び信号など)を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字/英字が省略された記載(参照符号)が用いられる。
(1) 第1の実施形態
図1乃至図15を参照して、第1の実施形態のメモリデバイス、メモリシステム、及び、メモリデバイス(又はメモリシステム)の制御方法について、説明する。
(a) 構成例
図1乃至図7を用いて、第1の実施形態のメモリデバイス及びメモリシステムについて、説明する。
(a1)メモリシステム
図1を用いて、本実施形態のメモリデバイスを含むシステムについて、説明する。
図1は、実施形態のメモリデバイスを含むシステムのブロック図である。
図1に示されるように、システム(例えば、メモリシステム)900は、ホストデバイス9、コントローラ8及びメモリデバイス1を含む。
ホストデバイス9は、無線通信又は有線通信などを介して、コントローラ8に電気的に結合されている。これによって、ホストデバイス9は、コントローラ8と通信可能となる。ホストデバイス9は、メモリデバイス1に対するデータの書き込み/消去、メモリデバイス1からのデータの読み出しなどの各種の動作を、コントローラ8に対して要求する。
コントローラ8は、ホストデバイス9からの要求に基づいて、コマンドCMDを生成及び発行する。コントローラ8は、データの読み出し時において、読み出しコマンドCMD、動作の対象のアドレス(以下では、選択アドレスともよばれる)ADDを、配線IOを介してメモリデバイス1に送信する。コントローラ8は、データの書き込み時において、書き込みコマンドCMD、動作の対象のアドレスADD、及び、書き込むべきデータDTを、信号IOとして、メモリデバイス1に送信する。コントローラ8は、各種の制御信号CNTを、メモリデバイス1に送信する。
本実施形態のメモリデバイス1は、配線及び端子(パッド、コネクタ又はピン)を介してコントローラ8に電気的に結合されている。
本実施形態のメモリデバイス1は、例えば、NAND型フラッシュメモリである。
例えば、NAND型フラッシュメモリ1は、複数のチップ20を含む。複数のチップ20の各々は、複数のメモリセル(図示せず)を含む。メモリセルは、データを実質的に不揮発に記憶する。
例えば、NAND型フラッシュメモリ1及びコントローラ8は、ストレージデバイス80を構成する。ストレージデバイス80の一例は、SSD(Solid State Drive)、メモリカード、又は、USBメモリなどである。
(a2)フラッシュメモリ
図2は、本実施形態のNAND型フラッシュメモリの内部構成を説明するためのブロック図である。
図2に示されるように、NAND型フラッシュメモリ1は、コア回路11と周辺回路12とを含む。
コア回路11は、複数(例えば、16)のプレーンPLN(PLN0,PLN1,・・・,PLN15)を含む。各プレーンPLNは、メモリセルアレイを含む。メモリセルアレイは、複数のブロックを含む。各ブロックは、複数のメモリセル(図示せず)を含む。
各プレーンPLNは、ブロック(図示せず)を単位として、所定の動作を行う。例えば、各プレーンPLNは、あるブロック内の一部のメモリセルに対してデータの書き込み動作、データの読み出し動作を行う。各プレーンPLNは、ブロック内の全てのメモリセル又はブロック内の一部のメモリセルに対して、データの消去動作を行う。プレーンPLN0~PLN15は、互いに独立して動作可能であり、同時(並行)に動作することも可能である。各プレーンPLN0~PLN15の構成は、同じである。
周辺回路12は、入出力回路120、ロジック制御回路121、レジスタ回路123、シーケンサ124、電圧生成回路125、及び、ドライバ回路126を含む。
入出力回路120は、信号IO(IO<7:0>)をコントローラ8と送受信する。入出力回路120は、信号IO内のコマンドCMD及びアドレスADDを、レジスタ回路123に転送する。入出力回路120は、書き込みデータ及び読み出しデータ(データDAT)をコア回路11と送受信する。
ロジック制御回路121は、コントローラ8から信号/CE,CLE,ALE,/WE,/REn,/WPを受信する。ロジック制御回路121は、信号/RBをコントローラ8に送信する。信号/RBによって、NAND型フラッシュメモリ1の状態がコントローラ8に通知される。
チップイネーブル信号/CEは、フラッシュメモリ1をイネーブルにするための信号である。コマンドラッチイネーブル信号CLEは、信号IOがコマンドであることを示す信号である。アドレスラッチイネーブル信号ALEは、信号IOがアドレスであることを示す信号である。ライトイネーブル信号/WEは、受信した信号をフラッシュメモリ1内へ取り込むための信号である。リードイネーブル信号/REは、コントローラ8が、フラッシュメモリ1からデータを読み出すための信号である。これよって、フラッシュメモリ1は、トグルされるリードイネーブル信号/REに基づいて、コントローラ8に信号IOを出力する。ライトプロテクト信号/WPは、データの書き込み及びデータの消去の禁止をNAND型フラッシュメモリ10に指示する。
レディ/ビジー信号/RBは、NAND型フラッシュメモリ1がレディ状態(外部からの命令を受け付ける状態)であるか、ビジー状態(外部からの命令を受け付けない状態)であるかを示す。
信号IOは、例えば8ビットの信号(IO<7:0>)の集合である。信号IOは、NAND型フラッシュメモリ1とコントローラ8との間で送受信されるデータの実体である。信号IOは、コマンドCMD、アドレスADD、及びデータDATを含む。データDATは、書き込みデータ及び読み出しデータを含む。
レジスタ回路123は、コマンドCMD及びアドレスADDを保持する。レジスタ回路123は、例えば、アドレスADD及びコマンドCMDを、シーケンサ124に転送する。
シーケンサ124は、コマンドCMD及びアドレスADDを含むコマンドセットを受け取る。シーケンサ124は、受け取ったコマンドセットに基づくシーケンスに従って、NAND型フラッシュメモリ1の全体を制御する。シーケンサ124は、例えば、制御信号の出力によって、コア回路11内の複数のプレーンPLNを同期させて、データの読み出し動作、書き込み動作、又は消去動作等を各プレーンに実行させることができる。
例えば、シーケンサ124は、デコード回路40、及び、温度センサ41などを含む。デコード回路40は、コマンドCMD及びアドレスADDをデコードする。温度センサ41は、NAND型フラッシュメモリ1のチップ20の温度を測定できる。
電圧生成回路125は、シーケンサ124からの指示に基づき、データの書き込み動作、データの読み出し動作、及びデータの消去動作等に用いられる複数の電圧を生成する。電圧生成回路125は、生成した電圧をドライバ回路126に供給する。
ドライバ回路126は、電圧生成回路125からの種々の電圧を、コア回路11に供給する。ドライバ回路126は、複数のドライバ70を含む。各ドライバ70は、複数の電圧のうち対応する1つを出力する。
(a3) プレーン
図3を用いて、本実施形態のNAND型フラッシュメモリのプレーンの構成例について、説明する。図3の例は、プレーンPLN0の構成例を示している。尚、他のプレーンPLNも、図3の構成と実質的に同じ構成を有する。
図3は、NAND型フラッシュメモリのプレーンの内部構成の一例を示す図である。
図3に示されるように、プレーンPLN0は、メモリセルアレイ111、ロウデコーダ112、及びセンスアンプモジュール113を少なくとも含む。
メモリセルアレイ111は、複数のブロックBLK(BLK0,BLK1,・・・)を有する。各ブロックBLKは、例えば、互いに識別可能なブロックアドレスによって区別される。なお、プレーンPLN0以外のプレーンPLNについても、プレーンPLN0と同じブロックアドレスに対応するブロックBLKが含まれる。異なるプレーンPLN間で同じブロックアドレスが割り当てられたブロックBLK同士は、互いに識別可能なプレーンアドレスによって区別される。ブロックBLKは、ワード線及びビット線に関連付けられた複数のメモリセル(図示せず)を含む。ブロックBLKは、例えば、データの消去単位である。同一のブロックBLK内のデータは、一括して消去される。
但し、データの消去は、ブロックBLKよりも小さい単位で行うことができる。データの消去方法は、例えば、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、データの消去方法は、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。更に、データの消去方法は、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
各ブロックBLKは、複数のストリングユニットSU(SU0,SU1,・・・)を有している。各ストリングユニットSUは、複数のNANDストリングNSを有している。なお、1つのメモリセルアレイ111内のブロックの数、1つのブロックBLK内のストリングユニットの数、1つのストリングユニットSU内のNANDストリングNSの数は、任意の数に設定できる。
ロウデコーダ112は、レジスタ回路123からのアドレスADDのロウアドレスを受ける。ロウデコーダ112は、ロウアドレスに基づいて、ブロックBLK、ストリングユニットSU及びワード線(図示せず)を選択する。ドライバ回路126からの電圧は、ロウデコーダ112を介して、選択されたブロックBLKに転送される。
センスアンプモジュール113は、レジスタ回路123からアドレスADDのカラムアドレスを受ける。センスアンプモジュール113は、アドレスADDに示される動作対象に対して、シーケンサ124に指示された動作を実行する。センスアンプモジュール113は、データの読み出し時に、ビット線(図示せず)におけるメモリセルのオン/オフに応じた電流の発生の有無(又は、ビット線の電位の変動)を、センスする。これによって、センスアンプモジュール113は、データを読み出す。センスアンプモジュール113は、読み出したデータを、入出力回路120に転送する。センスアンプモジュール113は、データの書き込み時に、ビット線を介してメモリセルに書き込まれるデータ(書き込みデータ)を、メモリセルに転送する。
(a4) メモリセルアレイ
図4及び図5を用いて、本実施形態のNAND型フラッシュメモリにおける、メモリセルアレイの内部構成について、説明する。
図4は、プレーンPLN0におけるメモリセルアレイ111の回路構成を示す図である。図4において、1つのブロックの回路図が、示されている。なお、他のプレーンPLNも、図4の回路構成と実質的に同じ構成のメモリセルアレイを有する。
図4に示されるように、各ストリングユニットSUは、NANDストリングNSの集合である。NANDストリングNSの各々は、複数のメモリセルMCと、セレクトトランジスタST1と、セレクトトランジスタST2とを含む。
なお、1つのNANDストリングNSのメモリセルMCの数は、8個、16個、32個、64個、96個、128個等である。但し、NANDストリングNSのメモリセルMCの数、は限定されない。
各メモリセルMCは、制御ゲートと電荷蓄積層とを含む積層ゲートを有する。複数のメモリセルMCは、セレクトトランジスタST1,ST2の間に、直列に接続される。
セレクトゲート線SGD0~SGD3のそれぞれは、あるブロックBLK内において、対応するストリングユニットSU0~SU3のセレクトトランジスタST1のゲートに接続される。セレクトゲート線SGDは、同一のブロックBLK内の複数のストリングユニットSUの1つのみに接続される。
セレクトゲート線SGSは、ブロックBLK内の全てのストリングユニットSUのセレクトトランジスタST2のゲートに共通接続される。セレクトゲート線SGSは、同一のブロックBLK内の全てのストリングユニットSUに共通接続されている。
複数のワード線WL0~WLm-1のそれぞれは、同一のブロックBLK内の対応するメモリセルMC0~MCm-1の制御ゲートに接続される。同じアドレスのワード線WLは、同一のブロックBLK内の全てのストリングユニットSUに共通接続されている。
メモリセルアレイ111のマトリクス状に配置されたNANDストリングNSにおいて、同一行にあるNANDストリングNSのセレクトトランジスタST1の端子は、n本のビット線BL(BL0~BLn-1)のうち対応する1つに接続される。ビット線BLは、複数のブロックBLKにわたって、同一列(同じアドレス)の複数のNANDストリングNSに接続される。
セレクトトランジスタST2の端子は、ソース線SLに接続される。ソース線SLは、複数のブロックBLKにわたって、複数のNANDストリングNSに接続される。
データの読み出し及び書き込みは、いずれかのブロックBLKのいずれかのストリングユニットSUにおける、いずれかのワード線WLに共通接続された複数のメモリセルMCに対して、一括して行われ得る。このような、1つのストリングユニットSU内でワード線WLを共有するメモリセルMCの組は、例えば、セルユニットとよばれる。セルユニットは、一括して書き込み動作又は読み出し動作が実行され得るメモリセルMCの組である。
上述のように、データの消去は、例えば、同一のブロックBLK内のメモリセルMCに対して一括して行われる。
1つのメモリセルMCは、例えば、1又は複数のビットのデータを保持可能である。以下において、説明の簡単化のため、1つのメモリセルMCに1ビットのデータが保持可能な場合について説明する。同一のセルユニット内において、メモリセルMCの各々が同位(桁)のビットにおいて保持する1ビットの集合は、「ページ」とよばれる。「ページ」とは、同一のセルユニット内のメモリセルMCの組に形成されるメモリ空間の一部、と定義され得る。
図5を用いて、本実施形態のフラッシュメモリのメモリセルアレイの断面構造について説明する。図5は、メモリセルアレイの一部の断面図を示している。
図5において、1つのブロックBLK内の2つのストリングユニットSUに関する部分が、模式的に図示されている。図5は、2つのストリングユニットSUのそれぞれのNANDストリングNSと、その周辺の部分と、を示している。
図5に示される構成が、X方向に複数配列されている。例えば、X方向に並ぶ複数の図5のNANDストリングNSの集合が、1つのストリングユニットSUに相当する。
メモリセルアレイ111は、半導体基板30上に設けられている。以下の説明において、半導体基板30の表面と平行な面がX-Y平面とされる。X-Y平面に垂直な方向がZ方向とされる。本実施形態において、X方向とY方向は、互いに直交する。
半導体基板30の上部(表面領域)において、p型ウェル領域30pが設けられる。p型ウェル領域30p上に、複数のNANDストリングNSが設けられる。
p型ウェル領域30p上に、例えば、セレクトゲート線SGSとして機能する導電層31、ワード線WL0~WLm-1として機能する複数の導電層32、及び、セレクトゲート線SGDとして機能する導電層33が、半導体基板側から順次積層される。複数の導電層31及び複数の導電層33が、半導体基板30上に積層されてもよい。積層された導電層31~33間に、絶縁層(図示せず)が設けられる。このように、複数の導電層31~33及び複数の絶縁層を含む積層体が、半導体基板30上に形成される。
導電層31は、例えば、1つのブロックBLK内の複数のNANDストリングNSの各々のセレクトトランジスタST2のゲートに共通接続される。導電層32は、各層(配線レベル)毎に、1つのブロックBLK内の複数のNANDストリングNSの各々のメモリセルMCの制御ゲートに共通接続される。導電層33は、1つのストリングユニットSU内の複数のNANDストリングNSの各々のセレクトトランジスタST1のゲートに共通接続される。
メモリホールMHは、導電層33、32、31を通過してp型ウェル領域30pに達するように設けられる。メモリホールMHの側面上に、ブロック絶縁層34、電荷蓄積層(絶縁膜)35、及びゲート絶縁層(トンネル絶縁層)36が、順に設けられる。メモリホールMH内には、半導体ピラー(導電層)37が埋め込まれる。半導体ピラー37は、例えばノンドープのポリシリコンである。半導体ピラー37は、NANDストリングNS(メモリセルMC)の電流経路として機能する。半導体ピラー37の上方に、ビット線BLとして機能する導電層38aが設けられる。半導体ピラー37は、コンタクトプラグVPを介して導電層38aに接続されている。
p型ウェル領域30pの上部(半導体基板30の表面領域)内に、n型不純物拡散層39n及びp型不純物拡散層39pが設けられる。n型不純物拡散層39nの上面上に、コンタクトプラグCPaが設けられる。コンタクトプラグCPaの上面上に、ソース線SLとして機能する導電層(配線)38bが設けられる。p型不純物拡散層39pの上面上に、コンタクトプラグCPbが設けられる。コンタクトプラグCPbの上面上に、ウェル線CPWELLとして機能する導電層38cが設けられる。
以上のように、p型ウェル領域30pの上方に、セレクトトランジスタST2、複数のメモリセルMC、及び、セレクトトランジスタST1が、半導体基板側から順に積層されている。1つのメモリホールMHが、1つのNANDストリングNSに対応している。
尚、メモリセルアレイ111(ブロックBLK)の構成は、図4及び図5の構成に限定されない。メモリセルアレイ111の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、メモリセルアレイ18の構成は、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
また、メモリセルアレイ111が設けられる層(第1層)を含むチップと、ロウデコーダ112及び/又はセンスアンプモジュール113が設けられる層(第2層)を含むチップとが別に形成されても良い。この場合、メモリセルアレイ111を含むチップと、ロウデコーダ112及び/又はセンスアンプモジュール113を含むチップとが、貼り合わされ(bondされ)、貼り合わされたチップの組が上述の実施形態におけるNAND型フラッシュメモリ1として使用される。貼り合わせ型のNAND型フラッシュメモリ1は、メモリセルアレイ111が設けられる領域においてビット線BLとして機能する導電層38がある側が上方、半導体基板30がある側が下方とすると、下方のチップに、ロウデコーダ112及び/又はセンスアンプモジュール113が設けられる層が配置される。
本実施形態のNAND型フラッシュメモリ1において、メモリセルアレイ111の下方の半導体基板上に、ロウデコーダ112及び/又はセンスアンプモジュール113が設けられた層が、設けられてもよい。この場合、メモリセルアレイ111が、Z方向においてロウデコーダ112及び/又はセンスアンプモジュール113が設けられた層上に積層される。メモリセルアレイ11は、ロウデコーダ112及び/又はセンスアンプモジュール113が設けられた層を覆う層間絶縁膜上に配置される。
(a5)コマンドセット
図6及び図7を用いて、本実施形態のメモリシステム及びフラッシュメモリのコマンドセットについて、説明する。
図6は、コマンドセットの構成例を模式的に示す図である。
図6の(a)は、NAND型フラッシュメモリのコマンドセットの一例を示す図である。
図6の(a)に示されるように、NAND型フラッシュメモリを含むメモリシステムにおいて、コマンドセットは、コマンドCMDa,CMDbとアドレスADDとを含む。
コマンドセットの転送シーケンス(以下では、コマンドシーケンスとよばれる)において、コマンドセットは、第1のコマンドCMDa、アドレスADD、及び第2のコマンドCMDbの順に、コントローラ8からフラッシュメモリ1に送信される。コマンドCMD(CMDa,CMDb)及びアドレスADDは、8ビット単位で、コントローラ8からフラッシュメモリ1へ送信される。
コマンドCMDは、ある動作をフラッシュメモリに命令する信号である。
コマンドCMDaは、アドレスADRの送信の前に、コントローラ8からデータ線を介してフラッシュメモリ1に送信される。コマンドCMDaは、ある動作の対象のアドレスの入力前に送信されるコマンドである。コマンドCMDbは、アドレスADRの送信の後に、コントローラ8からデータ線IOを介してフラッシュメモリ1に送信される。コマンドCMDbは、入力されたアドレスに対してある動作を命令するコマンドである。
アドレスADDは、コマンドCMDによって実行される動作の対象の領域を示す信号である。アドレスADDは、コマンドCMDaの送信の後、コマンドCMDbの送信の前に、コントローラ8からデータ線を介してフラッシュメモリ1に送信される。アドレスADDは、5サイクル又は6サイクルに渡って、送信される。
図6の(b)は、コマンドセットの変形例を示す図である。
図6の(b)に示されるように、コマンドセットは、追加コマンドを含む場合がある。
追加コマンド(以下において、プリフィックスコマンド又はファンクションコマンドともよばれる)は、コマンドCMDaの送信の前に、コントローラ8からデータ線を介してフラッシュメモリ1に送信される。
追加コマンドは、後続のコマンドによって実行される動作に対して、条件の設定、及び、特定の処理などを、追加で宣言(命令)するためのコマンドである。
図7は、コマンドセットにおけるアドレスの転送サイクルの一例を示す図である。
1サイクル目の8ビットのデータは、カラムアドレスの一部が示す。2サイクル目の8ビットのデータにおいて、5ビットのデータがカラムアドレスの残りの部分を示し、3ビットのデータは、ドントケア(Don’t Care)の値を示す。3サイクル目の8ビットのデータにおいて、2ビットのデータはストリングユニットSUのアドレスを示し、残りの6ビットのデータはワード線WLのアドレスの一部を示す。4サイクル目の8ビットのデータにおいて、1ビットのデータはワード線WLのアドレスの残りの部分を示し、4ビットのデータはプレーンPLNのアドレスを示し、3ビットのデータはブロックBLKのアドレスの一部を示す。5サイクル目の8ビットのデータDTにおいて、7ビットのデータは、ブロックBLKのアドレスの残りの部分を示す。
例えば、NAND型フラッシュメモリ1が複数のメモリチップを含む場合、5サイクル目のデータの一部及び6サイクル目のデータIOを用いて、メモリチップのアドレスが、コントローラ8からフラッシュメモリ1に送信される。例えば、5サイクル目の8ビットのデータIOにおいて、残りの1ビットは、チップのアドレスの一部を示す。6サイクル目の8ビットのデータIOにおいて、2ビットのデータは、チップのアドレスの残りの部分を示す。6サイクル目の8ビットのデータIOにおいて、残りの6ビットは、ドントケアのデータである。
このように、NAND型フラッシュメモリを含むメモリシステムにおいて、コマンドセット(コマンドシーケンス)に基づいて、メモリセルアレイ内のメモリ空間が選択され、選択されたメモリ空間に対する動作が、実行される。
(b) 動作
図8乃至図15を用いて、本実施形態のメモリデバイス(例えば、NAND型フラッシュメモリ)及びメモリシステムについて、説明する。
(b1) 基本例
図8を用いて、本実施形態のフラッシュメモリ及びメモリシステムの動作(制御方法)の基本例について、説明する。
図8は、本実施形態のメモリシステム及びメモリデバイス(フラッシュメモリ)の動作の基本例を説明するための模式図である。
図8に示されるように、ホストデバイス9は、ある時刻taにおいて、フラッシュメモリ1に対するある動作を、コントローラ8に要求する(ステップSa)。
コントローラ8は、ホストデバイス9の要求に対応するように、動作に対応するコマンド及び動作対象のアドレスを設定する。時刻tbにおいて、コントローラ8は、コマンド及びアドレスを、フラッシュメモリ1に送信する(ステップSb)。
フラッシュメモリ1は、時刻tcにおいて、コマンド及びアドレスを受信する(ステップSc1)。フラッシュメモリ1は、受信したコマンド及びアドレスをデコードする。
本実施形態において、フラッシュメモリ1は、コマンドのデコード及び/又はアドレスのデコードと並行して、メモリセルアレイ(メモリセル)の動作に用いられる電圧の生成を、開始及び実行する(ステップSc2)。それゆえ、実行すべき動作に用いられる電圧は、コマンドのデコード及び/又はアドレスのデコード期間中に、生成される。メモリセルアレイ111とドライバ回路126との間の配線、及び、メモリセルアレイ111内の配線(ワード線、ビット線、及びセレクトゲート線)は、コマンドのデコード及び/又はアドレスのデコード期間中に充電される。
コマンド及びアドレスのデコードの後、時刻tdにおいて、フラッシュメモリ1は、生成された電圧を用いて、コマンドに対応する動作を、アドレスに対応するメモリ空間(1以上のメモリセル)に対して実行する(ステップSd)。
例えば、実行すべき動作が書き込み動作である場合、フラッシュメモリ1は、コマンド及びアドレスと共に受信したデータを、メモリセルアレイ111内のアドレスが示すメモリ空間(例えば、1以上のページ)に書き込む。例えば、実行すべき動作が読み出し動作である場合、フラッシュメモリ1は、アドレスが示すメモリ空間からデータを読み出す。フラッシュメモリ1は、読み出したデータを、コントローラ8に送信する。コントローラ8は、データをホストデバイス9に送信する。また、実行すべき動作が消去動作である場合、フラッシュメモリ1は、メモリセルアレイ111内のアドレスが示すメモリ空間のデータを、消去する。
時刻teにおいて、フラッシュメモリ1は、実行すべき動作を完了する(ステップSe)。
一般的なフラッシュメモリは、コマンド及びアドレスのデコードの後(例えば、時刻tx)において、電圧の生成を開始及び実行する。動作の用いられた電圧の生成が完了した後、コマンドに対応する動作が、実行される。
これに対して、本実施形態のフラッシュメモリ1は、コマンド/アドレスのデコード後に電圧が生成される場合に比較して、実行すべき動作の開始を早くできる。この結果として、本実施形態のフラッシュメモリは、コマンドの受信から実行すべき動作の開始までの期間を短縮できる。
したがって、本実施形態のメモリシステム及びフラッシュメモリは、動作を高速化できる。
(b2) 動作例
図9及び図10を用いて、本実施形態のフラッシュメモリ及びメモリシステムの動作例について、説明する。
図9は、本実施形態のフラッシュメモリ(及びメモリシステム)の動作例を説明するためのフローチャートである。図10は、本実施形態のフラッシュメモリ(及びメモリシステム)の動作例を説明するためのタイミングチャートである。
図9及び図10に示されるように、フラッシュメモリ1は、あるタイミング(例えば、動作の完了時)において、レディ/ビジー信号/RBの信号レベルを、“L”レベルに設定する(図9のステップSX)。フラッシュメモリ1は、レディ状態である。
コントローラ8は、レディ/ビジー信号/RBの信号レベルを確認する。コントローラ8は、レディ/ビジー信号/RBが“H”レベルであることを、検知する。“H”レベルのレディ/ビジー信号/RBに基づいて、コントローラ8は、コマンドCMDa、アドレスADD及びコマンドCMDbを、NANDインターフェイスのコマンドシーケンスに基づいて、信号IOとしてフラッシュメモリ1に順次送信する(ステップS0)。例えば、コントローラ8は、データの読み出しのためのコマンド(“00h”及び“30h”)を、フラッシュメモリ1に送信する(図9のステップS0)。
時刻t0において、フラッシュメモリ1は、コマンドCMDa、アドレスADD及びコマンドCMDbを順次受信する(ステップS1)。フラッシュメモリ1は、コマンドCMD及びアドレスADDのデコードを開始する。上述のように、アドレスADDは、カラムアドレス、ロウアドレスの順に、フラッシュメモリ1に受信される。ここで、コマンドCMDaは、“00h”のコマンドである。コマンドCMDbは、“30h”のコマンドである。これによって、フラッシュメモリ1は、実行すべき動作が、1つページ(1ビットのデータを保持するメモリセル)に対する読み出し動作であると認識する。
例えば、時刻tpから時刻tqまでの期間(tp≦t0≦tq)において、フラッシュメモリ1は、温度センサ41によって、フラッシュメモリ内部の温度(フラッシュメモリ1のチップの温度)を取得する(図10のステップS10)。
時刻t1において、フラッシュメモリ1は、フラッシュメモリのレディ期間中(信号/RBの信号レベルが“H”レベルである期間中)に、コマンドCMD及びアドレスADDの受信(及びデコード)と並行して、電圧の生成を実行する(図9のステップS2)。電圧生成回路125は、信号/WEのトグルの開始に同期して、チャージポンプ50を起動する。これによって、コマンドに対応する動作(例えば、読み出し動作)に用いられる電圧の生成が、開始される(図10のステップS11)。チャージポンプ50の起動に伴って、フラッシュメモリ1の電流Icの電流値が、ある値i1程度に上昇する。例えば、電流値i1は、コマンドセットに対応する動作時における電流Icのピーク値である。
時刻t2において、シーケンサ124は、実行すべき動作の各種の動作パラメータ(例えば、電圧値)を設定する(図10のステップS12)。
時刻t3において、電圧の生成及びパラメータの設定に並行して、シーケンサ124のデコード回路40は、ロウアドレスのデコードを開始する。これによって、ワード線アドレスのデコード(図10のステップS13a)及びブロックアドレスのデコード(図10のステップS13b)が、実行される。時刻t4において、ロウアドレスのデコードと並行して、センスアンプモジュール113は、ビット線BLの活性化を制御する(図10のステップS14)。
時刻t5において、ワード線アドレス及びブロックアドレスのデコードが完了する。これによって、シーケンサ124は、ロウアドレスのデコード結果に基づいて、選択ブロック、選択ストリングユニット及び選択ワード線の活性化を制御する(図10のステップS15)。例えば、デコード結果に基づくワード線のアドレス情報(以下では、ワード線アドレス情報とよばれる)は、パラレル転送(例えば、8ビット単位のパラレル転送)で、シーケンサ124から各プレーンPLNへ転送される。但し、ワード線アドレス情報は、シリアル転送で、シーケンサ124から各プレーンPLNへ転送されてもよい。
これによって、フラッシュメモリ1は、レディ期間中において、生成された電圧をワード線に印加する(図9のステップS3)。例えば、ワード線及びビット線に対する電圧の印加のタイミングで、電流Icの電流値は、ある値i2を有する。
時刻t6において、コマンドセット(コマンドCMDb)の受信が、完了する。
例えば、選択ワード線WLの活性化に並行して、コマンドCMDbがデコードされる。
コマンドセットの受信から期間tWBが経過した後、時刻t7において、シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“H”レベルから“L”レベルへ変える(図9のステップS4)。これによって、フラッシュメモリ1は、ビジー状態に設定される。フラッシュメモリ1は、“0Xh”コマンド及び“30h”コマンドに対応するように、アドレスに対応するメモリ空間(例えば、1つページ)に対して、読み出し動作を実行する(図10のステップS16)。例えば、ビジー期間中において、電流Icの電流値は、ビット線の電流のセンス(電流の発生)のタイミングで、値i3を有する。
時刻t8において、NAND型フラッシュメモリ1は、ビット線BL及びワード線WLを非活性化する。これによって、フラッシュメモリ1の読み出し動作は、完了する。
フラッシュメモリ1は、読み出されたデータを、コントローラ8に送信する(図9のステップS5)。
この後、時刻t9において、シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“L”レベルから“H”レベルへ変える。フラッシュメモリ1は、レディ状態に設定される。
コントローラ8は、フラッシュメモリ1からの読み出しデータを受信する(図9のステップS6)。
以上のように、本実施形態において、NAND型フラッシュメモリ1は、コマンド及びアドレスの受信期間(及びデコード期間)T1中において、電圧生成回路125を動作させる。
本実施形態のフラッシュメモリにおいて、ロウアドレス(例えば、ワード線)のセットアップ動作中に、電圧の生成及び/又は印加が開始される。
これによって、本実施形態のフラッシュメモリ1は、期間T1中において、コマンドに対応した動作に用いられる電圧(例えば、読み出し電圧及び非選択電圧)を、生成する。
この結果として、本実施形態のフラッシュメモリ1は、コマンドセットの受信からメモリセルアレイからデータを読み出されるまでの期間を、短縮できる。
(b3)具体例及び変形例
以下において、上述の本実施形態のNAND型フラッシュメモリの動作の具体例及び変形例について、説明する。
<チップの確定>
図11を用いて、本実施形態のフラッシュメモリの動作の具体例/変形例を説明する。
図11は、本実施形態のフラッシュメモリの具体例の1つを示す図である。
図11の(a)において、本実施形態のフラッシュメモリの具体例における、コマンドセットが示されている。
例えば、上述の図7に示されるように、2サイクル目のデータ内に、don’t careのビットが3ビット分存在する。
それゆえ、図11の(a)に示されるように、チップアドレスCHPADDが、アドレスADDの2サイクル目のデータADD2内に含めることができる。
このように、フラッシュメモリ1が複数のメモリチップ20を含む場合において、チップアドレスCHPADDが、2サイクル目より後のサイクル(例えば、5サイクル目又は6サイクル目のデータ)でチップアドレスが送信される場合に比較して早い段階で、フラッシュメモリ1に通知される。
本実施形態のフラッシュメモリ1は、コマンドシーケンスの比較的早い段階で、動作対象のチップアドレスCHPADDを認識できる。これによって、本実施形態のフラッシュメモリ1は、比較的早い段階で、動作対象のメモリチップを確定でき、動作対象以外のメモリチップを非選択状態に設定できる。
この結果として、本実施形態のフラッシュメモリ1は、動作対象以外のメモリチップにおける電流(電力)の発生を、抑制できる。
図11の(b)は、図11の(a)のコマンドセットとは異なる例を示している。
図11の(b)に示されるように、追加コマンド(プリフィックスコマンド)CMDxの送信によって、複数のメモリチップ20のうち動作対象のメモリチップを示すコード(例えば、識別番号又はチップアドレス)CHPCDが、コントローラ8からフラッシュメモリ1に通知されてもよい。
プリフィックスコマンドCMDxは、コントローラ8によって、発行される。コントローラ8は、発行したプリフィックスコマンドCMDxを、コマンドCMDaより前のタイミング(時刻)に、NAND型フラッシュメモリ1に送信する。
図11の(b)の例のコマンドセットの送信及び受信によって、本実施形態のフラッシュメモリ1は、アドレスADDの受信及びデコードの前に、複数のメモリチップ20のうちどのメモリチップが動作の対象であるか、認識できる。
これによって、図11の(b)のコマンドセットの例が用いられたメモリシステムにおいて、フラッシュメモリ1は、動作対象のメモリ以外のメモリチップにおける電流の発生を、抑制できる。
以上のように、本実施形態のNAND型フラッシュメモリ1は、複数の非選択のメモリチップで電流が発生する期間を短縮(及び削減)できる。それゆえ、本実施形態のフラッシュメモリ1は、動作の準備中(例えば、アドレスのセットアップ中)に発生する電流を低減できる。
この結果として、本実施形態のフラッシュメモリ1の消費電力を、削減できる。
<温度の計測>
図12を用いて、本実施形態のフラッシュメモリの動作の具体例/変形例を説明する。
本実施形態のフラッシュメモリは、あるコマンドセットの受信期間中(レディ期間中)に取得された温度の測定値(以下では、温度コードとよばれる)、又は、あるコマンドセットの前のコマンドセットに対応する動作中(ビジー期間中)に取得された温度の測定値を用いて、受信されたコマンドセットに対応する動作のパラメータ(設定条件)を、決定する。
温度コードに基づいて、コマンドに対応する動作を実行するための各種の電圧などが、設定される。これによって、メモリチップの温度に応じて、動作に用いられる電圧の電圧値が、補正され得る。
図12は、本実施形態のフラッシュメモリの具体例/変形例の1つを示す図である。
図12において、本実施形態のフラッシュメモリの具体例/変形例における、タイミングチャートが模式的に示されている。
図12に示されるように、コマンドCMDa、アドレスADD及びコマンドCMDbが、コントローラ8からフラッシュメモリ1に順次転送される。コマンドCMD(CMDa,CMDb)及びアドレスADDを含むコマンドセットSET0の転送期間中において、信号/RBは、“H”レベルに設定されている。フラッシュメモリ1は、レディ状態である。
フラッシュメモリ1がレディ状態である期間中に、フラッシュメモリ1の各メモリチップ20において、温度センサ41が、メモリチップ20の温度を測定する。これによって、各メモリチップ20の温度を示す値TMPSOUTが、取得される。この取得された値に基づいて、温度コードTEMPCODEが、設定される。
レディ状態の温度値READYTMPS-1に対応する温度コードTEMPCODEに基づいて、動作パラメータ(例えば、電圧値)が選択される。
コマンドCMD及びアドレスADRのデコードの後、フラッシュメモリ1は、そのコマンドセットSET0に対応する読み出し動作を開始する。シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“H”レベルから“L”レベルに変える。フラッシュメモリ1は、ビジー状態となる。
値READYTMPS-1に対応する温度コードTEMPCODEに基づいて設定された動作パラメータが、読み出し動作に用いられる各種の電圧に反映される。これによって、読み出し動作が、実行される。
ビジー状態中(信号/RBが“L”レベルの期間中)において、動作時のメモリチップの温度が、測定されてもよい。この場合において、ビジー状態中(コマンドセットSET0に対応する動作中)に測定された温度値BUSYTMPS-1に基づいて、次に受信されたコマンドセットSET1の動作に用いられる温度コードTEMPCODEが、設定され得る。
尚、温度の測定がレディ期間中及びビジー期間中に実行される場合、フラッシュメモリ内部のタイマーによる定期巡回によって、温度の測定及び温度コードの設定が、実行されてもよい。また、フラッシュメモリ(及びメモリシステム)の動作モードに応じて、温度コードがビジー期間の開始時に取得され、温度コードに基づく動作パラメータが実行される動作に反映されることが可能なように、温度の測定のタイミングに関する複数の選択オプションがフラッシュメモリ1に設定されてもよい。
以上のように、本実施形態のフラッシュメモリ1は、レディ状態時及び/又はビジー状態時のチップの温度値の取得によって、温度コード及び動作パラメータの設定に起因する動作の長期化を、抑制できる。
<アドレスの転送>
図13を用いて、本実施形態のフラッシュメモリの動作の具体例/変形例を説明する。
図13は、本実施形態のフラッシュメモリの動作の具体例/変形例の1つを示す図である。
図13において、本実施形態のフラッシュメモリの具体例/変形例における、フラッシュメモリの動作のタイミングチャートが示されている。
上述のように、レディ期間中のある期間TAにおいて、アドレスADDが、5サイクル(又は6サイクル)分のデータとして、コントローラ8からフラッシュメモリ1に転送される。
アドレスADDの1サイクル目及び2サイクル目のデータにおいて、フラッシュメモリ1は、カラムアドレスCA1,CA2を受信する。フラッシュメモリ1は、受信されたカラムアドレスCA1,CA2を、デコードする。
アドレスの3サイクル目、4サイクル目、5サイクル目及び6サイクル目のデータにおいて、フラッシュメモリ1は、ロウアドレスRA1,RA2,RA3,RA4を受信する。フラッシュメモリ1は、受信されたロウアドレスRA1,RA2,RA3,RA4を、デコードする。例えば、4サイクル目のデータRA2は、プレーンアドレスPLNADDを含む。例えば、5サイクル目のデータRA3は、ブロックアドレスBLKADDを含む。
図13に示されるように、本例において、アドレスADDにおけるプレーンアドレス(4サイクル目のデータ)PLNADDの受信のタイミングに同期して、本実施形態のフラッシュメモリ1は、信号PLNenを、活性化する。シーケンサ124は、時刻t21において、信号(以下では、プレーンイネーブル信号ともよばれる)PLNenを、イネーブル状態に設定する。
これによって、レディ期間中において、アドレスPLNADDに対応するプレーンが、プレーンアドレスPLNADDの取得(受信及び/又はデコード)のタイミングに基づいて、イネーブル状態に設定され得る。
アドレスADDにおけるブロックアドレス(5サイクル目のデータ)BLKADDの取得のタイミングに同期して、本実施形態のフラッシュメモリ1は、制御信号BLKLATenを活性化する。シーケンサ124は、レディ期間中の時刻t22において、制御信号BLKLATenの信号レベルを、“L”レベルから“H”レベルに変える。
これによって、レディ期間中において、ブロックアドレスBLKADDのデコード結果が、シーケンサ124からプレーンPLNに転送可能になる。プレーンPLN内のラッチ回路(アドレスラッチ)が、転送されたブロックアドレスBLKADDを保持可能な状態に設定され得る。
“30h”のコマンドCMDaが、コントローラ8からフラッシュメモリ1に転送される。このコマンドCMDaの取得(受信及び/又はデコード)のタイミングに同期して、本実施形態のフラッシュメモリ1は、信号RDECを活性化する。レディ期間中の時刻t24において、シーケンサ124は、信号RDECの信号レベルを、“L”レベルから“H”レベルへ変える。
“H”レベルの信号RDECによって、ロウデコーダ112が、フラッシュメモリ1のレディ期間中に、活性化される。ロウデコーダ112は、動作を開始可能になる。
このように、本実施形態のフラッシュメモリ1は、ロウアドレスの取得(受信及び/又はデコード)に同期した内部制御信号の制御によって、レディ期間TRY中においてロウデコーダ112を活性化できる。
<メモリセルアレイの内部動作>
図14及び図15を用いて、本実施形態のメモリデバイスの動作の具体例について、説明する。
図14は、本実施形態のメモリデバイスにおける、コア回路(プレーン)の動作の具体例の1つを説明するためのタイミングチャートである。
以下のように、メモリセルアレイ内のワード線、ビット線及びセレクトゲート線に、電圧が印加されてもよい。
<時刻t30>
図14に示されるように、フラッシュメモリ1は、プリフィックスコマンドCMDx、コマンドCMDa、アドレスADD、及び、コマンドCMDbを順次受信する。
時刻t30において、シーケンサ124は、受信したプリフィックスコマンドCMDxに基づいて、信号PBの信号レベルを、“L”レベルから“H”レベルに変える。これによって、1以上のプレーンPLNが活性化される。信号PBは、プレーンPLNに対する制御信号である。例えば、信号PBは、上述のプレーンイネーブル信号PLNenに対応する。信号PBは、プレーンイネーブル信号PLNenを含む信号セットでもよい。
シーケンサ124は、チャージポンプ50に対する制御信号PUMPの信号レベルを、“L”レベルから“H”レベルに変える。これによって、電圧生成回路125のチャージポンプ50が、コマンドに対応する動作に用いられる電圧を生成する。
この後、フラッシュメモリ1は、アドレスADDを順次受信及びデコードする。
<時刻t31>
時刻t31において、フラッシュメモリ1は、アドレスADDの5サイクル目のデータを受信する。5サイクル目のデータは、ブロックアドレスを含む。
プレーンのアドレスは、4サイクル目のデータで確定する。それゆえ、シーケンサ124は、信号PBの信号レベルを、“H”レベルから“L”レベルに変える。これによって、非選択のプレーンは、非選択状態に設定される。
<時刻t32>
フラッシュメモリ1は、アドレスADDの5サイクル目のデータの受信の後、“30h”のコマンドCMDbを受信する。
時刻t32において、選択プレーン内のロウデコーダ112は、アドレスに基づいて選択セレクトゲート線SGD,SGS、選択ワード線WL-s及び非選択ワード線WL-uを活性化する。
選択プレーン内のセンスアンプモジュール113は、制御信号BLCの電位(信号レベル)を、電圧値Vssから電圧値VBLCに変える。センスアンプモジュールのクランプトランジスタは、オン状態に設定される。これによって、ビット線BLは、活性化される。
電圧VSRCが、ソース線SLに印加される。
ロウデコーダ112は、読み出し動作時において、電圧VSGを選択セレクトゲート線SGD,SGSに転送する。電圧VSGの印加によって、セレクトトランジスタST1,ST2は、オン状態に設定される。ロウデコーダ112は、読み出し動作時において、非選択電圧VREADを選択ワード線WL-s及び非選択ワード線WL-uに転送する。これによって、電圧VREADが、ワード線WL-s,WL-uに印加される。非選択電圧VREADによって、メモリセルMCは、データの保持状態に依存せずに、オン状態に設定される。
尚、時刻t32において、非選択電圧VREADより低い電圧VXが印加された後、非選択電圧VREADが、ワード線WL-s,WL-uに印加されてもよい。
<時刻t33>
時刻t33において、シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“H”レベルから“L”レベルに変える。これによって、フラッシュメモリ1は、ビジー状態に設定される。
選択ワード線WL-sの電位が電圧VREADからグランド電圧Vssに変化された後、ロウデコーダ112は、読み出し電圧VCGRVを選択ワード線WL-sに転送する。これによって、読み出し電圧VCGRVが、選択ワード線WL-sに印加される。例えば、読み出し電圧VCGRVは、2以上の読み出しレベルを含む電圧でもよい。
選択ワード線WL-sに接続された選択セルは、選択セル内のデータ(選択セルのしきい値電圧)に応じて、オン状態に設定される、又は、オフ状態を維持する。選択セルがオン状態である場合、電流が、対応するビット線に発生する(又は、ビット線の電位が変わる)。選択セルがオフ状態である場合、電流は、対応するビット線に発生しない(又は、ビット線の電位が実質的に変わらない)。
センスアンプモジュール113は、各ビット線BLにおける電流の発生の有無(又はビット線の電位の変動)をセンスする。センス結果に応じて、対応する選択セルの保持データが判別される。
このように、本実施形態のフラッシュメモリ1において、データが、選択されたアドレスから読み出される。
データは、フラッシュメモリからコントローラ8へ転送される。
これによって、本実施形態のフラッシュメモリは、読み出し動作が完了する。
図15は、本実施形態のフラッシュメモリの読み出し動作における、図14の例とは異なる例を説明するためのタイミングチャートである。
上述のように、選択アドレスは、ワード線アドレス、ブロックアドレス、プレーンアドレス、チップアドレスの順に、フラッシュメモリ1内で確定する。図14の例において、選択ワード線のアドレス値が確定した時点で、プレーンPLNのアドレスに関わらず、確定したワード線アドレスのアドレス値に対応した複数のワード線が、複数のプレーン、複数のブロック及び複数のチップで、活性化される。
<時刻t40>
図15に示されるように、時刻t40において、コマンドCMDxの受信に応じて、信号PBの信号レベル及び信号PUMPの信号レベルが、“H”レベルに設定される。
本例において、ロウアドレスの確定の前に、非選択電圧VREADが、フラッシュメモリ1の複数のチップ20及び複数のプレーンPLNの複数のワード線WL-s,WL-uに印加される。電圧VSGが、複数のチップ20及び複数のプレーンPLNの複数のセレクトゲート線SGD,SGSに印加される。
信号BLCの電位が、電圧VBLC(>Vss)に設定される。ソース線SLの電位が、VSRC(>Vss)に設定される。
<時刻t41>
4サイクル目のアドレスADDのデータの受信によって動作対象のプレーンPLNのアドレスが確定した後、時刻t41において、プレーンアドレスに基づいて、シーケンサ124は、非選択プレーンにおけるワード線WL-uの電位は、電圧VREADからグランド電圧Vssに変える。シーケンサ124は、非選択プレーンにおけるセレクトゲート線SGD,SGSの電位を、電圧VSGからグランド電圧Vssに変える。
シーケンサ124は、非選択プレーンの信号BLCの電位を、電圧VBLCからグランド電圧Vssに変える。シーケンサ124は、非選択プレーンにおけるソース線SLの電位を、電圧VSRCからグランド電圧Vssに変える。
このように、プレーンアドレスの取得時に、非選択プレーンにおいて、グランド電圧Vssが、ワード線WL、セレクトゲート線SGD,SGS及びソース線SLに、印加される。非選択プレーンにおいて、信号BLCの信号レベルが、グランド電圧Vssに設定される。
確定したプレーンアドレスの値と同じ値を有する1以上のプレーンにおいて、ワード線WL-uに対する電圧VREADの印加、セレクトゲート線SGD,SGSに対する電圧VSGの印加、及び、ソース線CELSRCに対する電圧VSLの印加が、継続される。信号BLCの電位は、電圧VBLCに維持される。
<時刻t42>
時刻t42において、シーケンサ124は、信号PBの信号レベルを、“H”レベルから“L”レベルに変える。
尚、時刻t42において、受信されたブロックアドレスを含むアドレスADDの5サイクル目のデータに基づいて、非選択ブロックの配線に対する電圧の供給が、停止されてもよい。
<時刻t43>
ブロックアドレスを含むアドレスADDの5サイクル目のデータの受信の後、時刻t43において、フラッシュメモリ1は、アドレスADDの6サイクル目のデータを受信する。5サイクル目のデータは、チップアドレスを含む。
これによって、動作対象のチップのアドレスが確定した後、チップアドレスに基づいて、シーケンサ124は、非選択チップのワード線WL-uの電位を、電圧VREADからグランド電圧Vssに、遷移する。シーケンサ124は、非選択チップのセレクトゲート線SGD,SGSの電位を、電圧VSGからグランド電圧Vssに変える。シーケンサ124は、非選択チップの信号BLCの電位を、電圧VBLCからグランド電圧Vssに変える。シーケンサ124は、非選択チップのソース線SLの電位を、電圧VSRCからグランド電圧Vssに変える。
このように、チップアドレスが確定した時に、非選択チップにおいて、グランド電圧Vssが、ワード線WL、セレクトゲート線SGD,SGS及びソース線SLに、印加される。非選択チップにおいて、信号BLCの信号レベルが、グランド電圧Vssに設定される。
確定したチップアドレスに対応するチップ(選択チップ)において、ワード線WL-uに対する電圧VREADの印加、セレクトゲート線SGD,SGSに対する電圧VSGの印加、及び、ソース線CELSRCに対する電圧VSLの印加は、継続される。信号BLCの電位は、電圧VBLCに維持される。
この結果として、読み出し動作のための各電圧VREAD,VSG,VSLが、選択チップ内の選択プレーンに対応する各配線WL-s,WL-u,SGD,SGS,SLに、それぞれ印加される。また、信号BLCの電位は、電圧VBLCに設定される。
<時刻t44>
アドレスADDの受信の後、時刻t44において、フラッシュメモリ1は、コマンドCMDbを受信する。フラッシュメモリ1は、コマンドCMDbをデコードする。コマンドのデコード結果に基づいて、実行すべき動作が、確定する。
本例において、図14の例と実質的に同様に、レディ/ビジー信号/RBが“L”レベルに設定された後(時刻t45)、“30h”のコマンドのデコード結果に基づいて、読み出し動作が実行される。読み出し電圧VCGRVが、選択ワード線WL-sに、印加される。これによって、データが、読み出される。
この一方で、コマンドのデコード結果に基づいて、実行すべき動作が読み出し動作以外の動作であると判定された場合、各配線WL-s,WL-u,SGD,SGS,SLの電位は、電圧VREADからグランド電圧Vssに遷移される。この後、コマンドのデコード結果に対応する動作に用いられる各種の電圧が、ワード線、セレクトゲート線及びソース線SLにそれぞれ印加される。これによって、コマンドのデコード結果に対応する動作が、実行される。
以上のように、図15の例に対応する動作が、完了する。
図15に示されるように、本実施形態のフラッシュメモリにおいて、選択アドレスが確定する前に、ある電圧が複数のプレーン(メモリセルアレイ)に対して投機的に供給し、フラッシュメモリの動作(例えば、読み出し動作)の高速化が図られてもよい。
図14及び図15に示されるように、本実施形態のフラッシュメモリにおいて、アドレスの確定前に、動作に用いられる電圧が、メモリセルアレイ(ブロック)内に供給される。
これによって、本実施形態のNAND型フラッシュメモリは、動作を高速化できる。
(c) まとめ
本実施形態のメモリデバイス(例えば、NAND型フラッシュメモリ)において、コマンドに対応する動作に用いられる電圧を、コマンド及びアドレスの受信(及びデコード)に並行して、生成する。例えば、本実施形態のメモリデバイスは、生成された電圧を、コマンド及びアドレスの受信(及びデコード)に並行して、メモリセルアレイ内の配線に、投機的に印加できる。
本実施形態のメモリデバイスは、アドレス及びコマンドのデコードの完了後に電圧の生成が開始される場合に比較して、実行すべき動作を早期化できる。
これによって、本実施形態のメモリデバイスは、コマンドセットの受信からコマンドに対応する動作が開始されるまでの期間を短縮できる。
この結果として、本実施形態のメモリデバイスは、動作速度を向上できる。
したがって、本実施形態のメモリデバイスは、特性を向上できる。
(2) 第2の実施形態
図16乃至図18を参照して、第2の実施形態のメモリデバイス及びその制御方法について、説明する。
(a) 構成例
図16及び図17を用いて、本実施形態のメモリデバイスの構成例について、説明する。
図16は、本実施形態のメモリデバイス(例えば、NAND型フラッシュメモリ)の構成例を示す回路図である。
本実施形態のNAND型フラッシュメモリ1は、第1の実施形態のフラッシュメモリと同様に、アドレスの受信及びデコードに並行して、実行すべき動作に用いられる電圧を生成する。
図16に示されるように、入出力回路120は、コントローラ8からのワード線アドレス(ページアドレス)、ブロックアドレスを、シーケンサ124に順次転送する。
シーケンサ124は、制御信号FIVEONVを用いて、電圧生成回路125を起動する。
電圧生成回路125は、複数のチャージポンプ50、及び、転送回路55、を含む。
チャージポンプ50は、制御信号FIVEONVに基づいて、動作する。チャージポンプ50は、複数の電圧を生成する。例えば、チャージポンプ50は、電圧(電圧値)VUSELを生成する。チャージポンプ50は、電圧VUSELを転送回路51に供給する。
転送回路51は、転送トランジスタ(転送ゲート、スイッチ)TRを含む。転送回路51は、転送トランジスタTRを介して、電圧VUSELをロウデコーダ112に転送する。転送トランジスタTRは、電圧VUSELを配線CGNに供給する。配線CGNは、転送トランジスタSWを介して、ロウデコーダ112内の配線CGIに接続される。
転送トランジスタTRのオン/オフは、制御信号GUSELよって、制御される。転送トランジスタSWのオン/オフは、制御信号CGSWによって、制御される。
ドライバ回路126は、複数のドライバ701,702を含む。
ドライバ701は、制御信号FIVEONVに基づいて、動作する。ドライバ701は、電圧VDD又は電圧VX2を用いて、電圧(電圧値)VRDを生成する。ドライバ701は、電圧VRDを、ロウデコーダ112に転送する。
ドライバ702は、電圧VPGMH、電圧VGBST及び電圧VRDを受ける。ドライバ702は、電圧VPGMH、電圧VGBST及び電圧VRDの中から選択された1つを電圧VRDECとして、ロウデコーダ112に出力する。
ロウデコーダ112は、デコード回路60及び転送回路(スイッチ回路)61を含む。
デコード回路60は、レベルシフタ601を含む。レベルシフタ601は、電圧VRDECと電圧VRDとを受ける。レベルシフタ601は、電圧VRDEC及び電圧VRDに応じて、信号BLKSELの信号レベルを制御する。
転送回路61は、動作に応じた電圧を、アドレスに基づいて選択状態/非選択状態に設定されるワード線WLに供給する。転送回路61は、複数のワード線のそれぞれに対応するように、複数の転送トランジスタ(転送ゲート)TGを含む。
転送トランジスタTGは、配線CGIに供給された電圧(例えば、電圧VUSEL)を、ワード線WLに転送する。転送トランジスタTGは、転送トランジスタTGのゲートに供給された信号(選択信号又は制御信号)BLKSELに応じて、オン/オフする。
図17は、本実施形態のフラッシュメモリにおける、ロウデコーダの回路構成の一例を示す図である。
図17に示されるように、ロウデコーダ112は、レベルシフタ601、転送回路61、ブロックアドレスデコード回路609を含む。
ブロックアドレスデコード回路609は、複数のバッファBF1,BF2、及び、ANDゲートA1を含む。
ANDゲートA1は、複数の入力端子を有する。複数の信号AROW(AROWa,AROWb,・・・,AROWx)は、バッファBF1を介して、ANDゲートA1に供給される。1つの信号AROWが、ANDゲートA1複数の入力端子のうち対応する1つの入力端子に供給される。信号RDECは、ANDゲートA1の対応する1つの入力端子に供給される。ANDゲートA1は、供給された複数の信号AROW,RDECを用いたAND演算(論理積演算)を実行する。ANDゲートA1は、AND演算の結果を、信号RDECzとして、出力する。
複数の信号AROWは、1以上のバッファBF1を介して、レベルシフタ601に供給される。信号RDECzは、1以上のバッファBF2を介して、レベルシフタ601に供給される。
レベルシフタ601は、ANDゲートA2、1以上のインバータIV、及び、トランジスタTRa,TRb,TRc,TRdを含む。
ANDゲートA2は、複数の入力端子を有する。1つの信号AROWは、1以上のバッファBF1を介して、ANDゲートA2の複数の入力端子のうち対応する1つの入力端子に供給される。信号RDECzは、1以上のバッファBF2を介して、ANDゲートA2の複数の入力端子のうち対応する1つの入力端子に供給される。
ANDゲートA2の出力端子は、1つのインバータIVを介して、ノードND1に接続される。
ANDゲートA2は、供給された複数の信号AROW,RDECzのAND演算を実行する。ANDゲートA2は、AND演算の結果としての出力信号を、インバータIVを介してノードND1に出力する。
トランジスタTRaの一方の端子(一方のソース/ドレイン)は、1つのインバータIVを介して、ノードND1に接続される。トランジスタTRaの他方の端子(他方のソース/ドレイン)は、トランジスタTRbの一方の端子に接続されている。トランジスタTRaのゲートは、ノードND2に接続されている。電圧VDDXが、ノードND2に印加されている。電圧VDDXは、例えば、電圧VRD(例えば、2V~3V)と等しい。
トランジスタTRbの他方の端子は、ノードND3に接続される。トランジスタTRbのゲートは、ノードND2に接続される。トランジスタTRbは、高耐圧トランジスタである。トランジスタTRbの絶縁耐圧は、トランジスタTRaの絶縁耐圧より高い。
トランジスタTRcの一方の端子は、ノードND3に接続される。トランジスタTRcの他方の端子は、トランジスタTRdの一方の端子に接続される。トランジスタTRcのゲートは、ノードND1に接続される。
トランジスタTRdの他方の端子は、ノードND4に接続される。トランジスタTRdのゲートは、ノードND3に接続される。電圧VRDECが、ノードND4に印加される。
ノードND3は、信号BLKSELの出力ノードである。ノードND3の電位は、信号BLKSELの信号レベルに対応する。
転送回路61は、複数のトランジスタTG(TGD,TG0,TGm-1,TGS)を含む。
各トランジスタTGD,TG0,TGm-1,TGSのゲートは、ノードND2に接続される。
トランジスタTGDの一方の端子は、セレクトゲート線SGDに接続される。トランジスタTGDの他方の端子は、複数の配線CGIのうち対応する1つに接続される。
複数のトランジスタTG0,・・・,TGm-1は、対応するワード線に接続される。トランジスタTG0の一方の端子は、複数のワード線のうち対応するワード線WL0に接続される。トランジスタTG0の他方の端子は、複数の配線CGIのうち対応する1つに接続される。トランジスタTGm-1の一方の端子は、複数のワード線のうち対応するワード線WLm-1に接続されている。トランジスタTGm-1の他方の端子は、複数の配線CGIのうち対応する1つに接続される。
トランジスタTGSの一方の端子は、セレクトゲート線SGSに接続される。トランジスタTGSの他方の端子は、複数の配線CGIのうち対応する1つに接続される。
ノードND2の電位(信号BLKSELの信号レベル)に応じて、複数のトランジスタTGは、オン状態又はオフ状態に設定される。これによって、ブロックBLKが、選択状態、又は、非選択状態に設定される。
本実施形態のNAND型フラッシュメモリ1において、ブロックBLKを活性化状態(選択状態)に設定するための信号BLKSELは、信号RDECとロウアドレス(ブロックアドレス)に対応する信号AROWをトリガにして、活性化される。
この場合において、信号BLKSELが決定されるまでの待ち時間は、ロウアドレスの信号レベルが収束するまでの時間に対して自己整合的になる。
それゆえ、本実施形態のNAND型フラッシュメモリは、レディ/ビジー信号/RBが“H”レベルである期間中において、信号BLKSELを、活性化できる。
これによって、本実施形態のNAND型フラッシュメモリは、動作を高速化できる。
(b) 動作例
図18を用いて、本実施形態のNAND型フラッシュメモリの動作例について、説明する。
図18は、本実施形態のNAND型フラッシュメモリの動作例の一例を示すタイミングチャートである。
<時刻t90>
上述のように、コントローラ8は、ホストデバイス9の要求に応じて、コマンド及びアドレスを含むコマンドセットを、フラッシュメモリ1に送信する。コマンドセットの送信に伴って、信号/WEが、トグルされる。
図18に示されるように、時刻t90において、フラッシュメモリ1は、トグルされた信号/WEに同期して、コマンドCMDaを受信する。
シーケンサ124は、コマンドCMDaの受信に同期して、信号FIVEONVを活性化する。信号FIVEONVの信号レベルは、“L”レベルから“H”レベルに遷移される。“H”レベルの信号FIVEONVによって、電圧生成回路125は、チャージポンプ50を起動し、電圧を昇圧する。
コマンドの受信前において、ドライバ702は、電圧値VDDの電圧VRDECを出力する。
“H”レベルの信号FIVEONVによって、チャージポンプ50は、電圧値VRDの電圧を出力する。ドライバ701は、ある電圧値の電圧VRDを出力する。これに応じて、ドライバ702は、電圧値VRDの電圧VRDECを出力する。
それゆえ、時刻t90において、電圧VRDECの値が、電圧値VDDから電圧値VRDに変わる。例えば、ノードND2に対する電圧値VRDの電圧の印加によって、インバータ及びトランジスタTRa,TRbは、オン状態に設定される。
コマンドの受信時において、アドレスADDは、受信されていない。それゆえ、ワード線アドレス情報コードSINは、不定状態である。各信号AROW<0>・・・AROW<x>は、“L”レベルに設定されている。また、信号RDECの“L”レベルに設定されている。
<時刻t91>
コマンドCMDaの受信の後、本実施形態のフラッシュメモリ1は、アドレスADD1,ADD2,ADD3を順次受信する。
例えば、3サイクル目のアドレスADD3のタイミングで、選択ワード線WL-Sのアドレスが、確定する。それゆえ、ワード線アドレス情報コードSINが、ワード線アドレスに対応した値に設定される。
ワード線アドレス情報コードに応じて、例えば、電圧VCGRVが、選択ワード線に対応する配線CGNに印加される。非選択電圧VREADが、非選択ワード線に対応するCGNに印加される。例えば、電圧VGBSTが、複数の配線CGNのうち1つに印加されてもよい。
<時刻t92>
時刻t91の後に、本実施形態のフラッシュメモリ1は、アドレスADD4,ADD5,ADD6を順次受信する。シーケンサ124は、受信したアドレスADD4,ADD5,ADD6をデコードする。
これによって、時刻t92において、受信したアドレスに応じて、各デコード信号AROWの信号レベルが、“L”レベルから“H”レベルに遷移される。
信号AROWが、図17のロウデコーダ内のANDゲートA1,A2に供給される。この時、信号RDECの信号レベルは、“L”レベルに設定されている。
それゆえ、全ての信号AROWが、“H”レベルの信号レベルを有していても、ANDゲートA1,A2の出力信号は、“L”レベルである。
<時刻t93>
時刻t93において、シーケンサ124は、信号RDECの信号レベルを、“L”レベルから“H”レベルに変える。
“H”レベルの信号RDECが、ANDゲートA1,A2に供給される。ANDゲートA1,A2へ供給される信号AROW,RDECの全てが、“H”レベルである場合において、ANDゲートA1,A2は、“H”レベルの信号を出力する。
これによって、信号BLKSELの信号レベル(電位)は、グランド電圧Vssより高い電圧値VRDに、上昇する。
また、ANDゲートA2が“H”レベルの信号を出力する場合、ノードND1の電位(インバータIVの信号レベル)は、“H”レベルから“L”レベルに遷移する。これによって、トランジスタTRcは、オン状態に設定される。
<時刻t94>
コマンドCMDbの受信の後、時刻t94において、シーケンサ124は、信号VRDEC-CNTの信号レベルを、“L”レベルから“H”レベルに変える。“H”レベルの信号VRDEC-CNTがドライバ回路126に供給される。尚、コマンドCMDbの受信(送信)後において、信号/WEのトグルは、停止される。
“H”レベルの信号VRDEC-CNTに応じて、ドライバ回路126のドライバ702は、電圧値VGBSTを出力する。電圧VRDECの電圧値が、電圧値VRDから電圧値VGBSTに増加する。ノードND4の電圧値が、オン状態のトランジスタTRc,TRdを介して、ノードND3に転送される。
それゆえ、信号BLKSELの信号レベルが、電圧値VRDから電圧値VGBSTに上昇する。これによって、転送トランジスタTGのゲートに、電圧値VRDより高い電圧値VGBSTが、印加される。
選択ブロックにおいて、電圧値VGBSTの電圧が、転送トランジスタTGのゲートに、印加される。これによって、転送トランジスタTGが、オン状態に設定される。
読み出し電圧VCGRV及び非選択電圧VREADが、ワード線アドレスに対応する配線CGI及びワード線WLに、印加される。読み出し電圧VCGRVが、選択ワード線に対応する配線CGI及びワード線WLに印加される。非選択電圧VREADが、非選択ワード線に対応する配線CGI及びワード線WLに、印加される。また、電圧VGBSTが、所定の配線CGI及びワード線WLに印加される。
本実施形態において、配線CGI及びワード線WLに対する電圧の印加が開始された時、レディ/ビジー信号の信号レベルは、“H”レベルに設定されている。この時において、本実施形態のフラッシュメモリ1は、レディ状態である。
<時刻t95>
時刻t95において、シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“H”レベルから“L”レベルに変える。この後、フラッシュメモリ1の内部において、データが、選択ブロック内の選択アドレスから読み出される。
この後、シーケンサ124は、チャージポンプを停止する。フラッシュメモリ1の各配線CGN,CGI,WL,BLの電位は、グランド電圧Vssに設定される。
データは、フラッシュメモリ1からコントローラ8へ転送される。シーケンサ124は、レディ/ビジー信号/RBの信号レベルを、“L”レベルから“H”レベルに変える。
以上のように、本実施形態のフラシュメモリの読み出し動作が、完了する。
(c) まとめ
本実施形態のメモリデバイス(例えば、NAND型フラッシュメモリ)は、アドレスのデコード信号とロウデコーダの制御信号を用いて、選択ブロックを活性化するための信号を、制御する。
これによって、本実施形態において、選択ブロックは、アドレスの決定のタイミングに対して、自己整合的に活性化される。
本実施形態において、メモリデバイスがレディ状態である期間(レディ/ビジー信号が“H”レベルである期間)中において、選択ブロックが、活性化される。
これらの結果として、本実施形態のメモリデバイスは、動作を高速化できる。
以上のように、本実施形態のメモリデバイスは、特性を向上できる。
(3) 第3の実施形態
図19乃至図21を参照して、第3の実施形態のメモリデバイス及びその制御方法について、説明する。
図19は、本実施形態のフラッシュメモリ1の構成例を示す模式図である。
本実施形態のフラッシュメモリ1は、フラッシュメモリの内部の制御信号として、信号ASTを含む。
シーケンサ124は、信号ASTを、ドライバ回路126に出力する。信号ASTは、ドライバ回路126を活性化するための信号である。例えば、信号ASTの信号レベルは、ワード線アドレス情報のコードSINのデコードのタイミングに同期して、制御される。
図20は、本実施形態のNAND型フラッシュメモリの動作例を説明するためのタイミングチャートである。
上述のように、レディ/ビジー信号が“H”レベルである期間中において、本実施形態のフラッシュメモリ1は、コマンド/アドレスのデコードに並行して、実行すべき動作に用いられる電圧を、電圧生成回路125によって生成する。
シーケンサ124は、ワード線アドレス情報のデコードの期間中(コードSINの設定前)に、信号ASTの信号レベルを、“L”レベルから“H”レベルに変える。
“H”レベルの信号ASTに応じて、ドライバ回路126は、活性化される。信号ASTが“L”レベルから“H”レベルに設定されるタイミングで、ドライバ回路126は、電圧VZをワード線に転送する。
これによって、ワード線WLの電位は、グランド電圧Vssから電圧VXに上昇する。
シーケンサ124は、ワード線アドレス情報のコードSINのデコードの終了に同期して、信号ASTの信号レベルを、“H”レベルから“L”レベルに変える。
“H”レベルから“L”レベルへの信号ASTの変位に応じて、電圧生成回路125は、電圧VREADを出力する。電圧生成回路125は、生成した電圧VREADをワード線WL(配線CGI)に供給する。これによって、ワード線WLの電位は、電圧VXから非選択電圧VREADに上昇する。
このように、ワード線WLの電位は、グランド電圧Vssから所定の電圧に設定される。
レディ/ビジー信号/RBが“H”レベルから“L”レベルに遷移された後、読み出し電圧VCGRVが、選択ワード線WLに印加される。これによって、データが、選択セルから読み出される。
図21は、図19の動作例の変形例を示すタイミングチャートである。
図21に示されるように、ワード線WL(配線CGI)の電位は、信号ASTの遷移のタイミングを用いて、複数のステップにわたる電位の変化なしに、非選択電圧VREADに設定されてもよい。
図21に示されるように、電圧VREADが、信号ASTの信号レベルが“H”レベルに遷移されるタイミングで、ドライバ回路126が活性化される。
ドライバ回路126は、電圧VREADをワード線WLに供給する。これによって、ワード線WLの電位は、電圧Vssから非選択電圧VREADに上昇する。
コードSINのデコードの終了に同期して、信号ASTの信号レベルが、“H”レベルから“L”レベルに遷移される。ワード線WLの電位は、非選択電圧VREADに維持される。
レディ/ビジー信号/RBが“L”レベルに遷移された後、読み出し電圧VCGRVの印加によって、選択セルからデータが読み出される。
図19乃至図21に示されるように、本実施形態のフラッシュメモリは、ワード線のアドレス情報のデコード期間中に、ある電圧をワード線に供給できる。
この結果として、本実施形態のフラッシュメモリは、コマンドの受信からデータの読み出しが開始されるまでの期間を短縮できる。
したがって、本実施形態のメモリデバイスは、メモリの特性を向上できる。
(4) その他
上述の実施形態において、NAND型フラッシュメモリが、実施形態のメモリデバイスの例として、示されている。但し、本実施形態のメモリデバイスは、NAND型フラッシュメモリ以外のメモリデバイスでよい。例えば、本実施形態のメモリデバイスは、NOR型フラッシュメモリ、DRAM、SRAM、磁気抵抗メモリ(例えば、MRAM及び/又はSTT-MRAM)、抵抗変化メモリ(例えば、ReRAM)、相変化メモリ(例えば、PCRAM及び/又はPCM)などでもよい。
上述の実施形態において、『接続』は、複数の構成要素が直接接続される場合に限らずに、複数の構成要素間に別の導電可能な要素が介在する場合も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1:フラッシュメモリ、124:シーケンサ、125:電圧生成回路、126:ドライバ回路、11:コア回路、111:メモリセルアレイ、112:ロウデコーダ、113:センスアンプモジュール。

Claims (5)

  1. 複数のブロックを含むメモリセルアレイと、
    前記メモリセルアレイに供給される1以上の電圧を生成する電圧生成回路と、
    前記メモリセルアレイ内の領域を示すアドレスを受信する入出力回路と、
    前記メモリセルアレイの動作を制御する制御回路と、
    を具備し、
    前記アドレスは、ワード線アドレスと、前記ワード線アドレスの後に受信されるブロックアドレスと、を含み、
    前記電圧生成回路は、前記アドレスの受信中に、前記電圧を生成し、
    前記ワード線アドレスの受信時において、前記複数のブロックに前記電圧を供給し、
    前記ブロックアドレスの受信時において、前記ブロックアドレスに基づいて、前記複数のブロックのうち前記ブロックアドレスに対応する選択ブロック以外の1以上の非選択ブロックに対する前記電圧の供給を、停止する、
    メモリデバイス。
  2. 第1の信号によって活性化され、前記メモリセルアレイのロウを制御するロウ制御回路をさらに具備し、
    前記第1の信号の信号レベルは、レディ/ビジー信号がレディ状態を示している期間中に、第1のレベルから第2のレベルに遷移される、
    請求項に記載のメモリデバイス。
  3. 前記ロウ制御回路は、前記第1の信号と前記アドレスとを用いた計算処理を実行し、前記計算処理の結果に基づいて、前記メモリセルアレイの前記複数のブロックのうち前記アドレスに対応する1つを選択する第2の信号の信号レベルを制御する、
    請求項に記載のメモリデバイス。
  4. 前記メモリセルアレイを含むチップの温度を測定する温度センサをさらに具備し、
    前記制御回路は、前記アドレスの受信の前に測定された前記温度を用いて、前記電圧生成回路が生成する前記電圧の電圧値を、設定する、
    請求項1乃至のうちいずれか1項に記載のメモリデバイス。
  5. 前記制御回路からの第3の信号に基づいて、前記電圧を前記メモリセルアレイに転送するドライバ回路を、
    さらに具備し、
    前記第3の信号は、前記アドレスの受信中に活性化される、
    請求項1乃至のうちいずれか1項に記載のメモリデバイス。
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