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JPH09120698A - 半導体メモリ装置のテスト方法 - Google Patents

半導体メモリ装置のテスト方法

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JPH09120698A
JPH09120698A JP8259242A JP25924296A JPH09120698A JP H09120698 A JPH09120698 A JP H09120698A JP 8259242 A JP8259242 A JP 8259242A JP 25924296 A JP25924296 A JP 25924296A JP H09120698 A JPH09120698 A JP H09120698A
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logic
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JP8259242A
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Jei-Hwan Yoo
濟煥 柳
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
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    • G11C29/38—Response verification devices

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 より高速化が可能で、消費電力も少なくてす
む半導体メモリ装置のテスト方法を提供する。 【解決手段】 多数のデータラインを選択するためのス
イッチング手段ＳＷと、選択されたデータラインに接続
される出力センスアンプＤＡと、出力センスアンプＤＡ
の出力を連続して所定数比較する比較器ＣＯＭＰと、を
備える半導体メモリ装置のテスト方法として、内部クロ
ックに応答するシフトレジスタＳＲにより順次に内部信
号ＰＧＩＯＳをスイッチング手段ＳＷへ提供してデータ
ラインを順次選択させるデータライン選択手段を設け、
出力センスアンプＤＡの入力が該データライン選択手段
の順次動作により変化するようにしてあり、そして比較
器ＣＯＭＰにおいて、出力センスアンプＤＡの順次出力
を所定数比較（直列比較）し、そのうちに一つでも異な
る論理状態のデータがあると第１論理を出力し、すべて
同じであれば第２論理を出力するようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、高速にメモリセルの不良をテストする半導
体メモリ装置のテスト方法に関するものである。
【０００２】
【従来の技術】半導体メモリ装置は、通常のアクセス動
作を遂行するために多数のデータを記憶するメモリセル
アレイ領域と、該メモリセルアレイ領域の記憶データ入
出力を制御する周辺回路と、で構成される。このような
メモリセルアレイ領域を構成する各単位メモリセルと個
別周辺回路の不良有無を検証するテストは、半導体メモ
リ製造時の必須過程である。半導体メモリ装置における
不良の大部分は単一ビット不良で、このような単一ビッ
ト不良を判読するために以前ではメモリセルごとの単位
でテストを実施していた。しかしながら、このメモリセ
ル単位の個別テストでは時間がかかりすぎ、テスト費用
が増加するなど適切なテスト方法とはいえなかった。そ
こで現在では、一度のアクセスサイクルの間に多数のメ
モリセルをテストする方法が一般的に使用され、多重ビ
ット並列テスト(multibit paralleltest)と呼ばれてい
る。
【０００３】更なる高集積化が進められる２５６Ｍｂｉ
ｔ級以上の高容量のメモリ装置では、テスト時間を短縮
し、それによるテスト費用の節減を行うことが非常に重
要になっている。最近ではそのための研究が活発に進め
られており、その例を図１及びに示す。これは、１９９
３年ＮＥＣ社発表のＶＬＳＩ circuits symposium の論
文に開示されたものである。
【０００４】図１は、サブワードラインドライバを備え
る半導体メモリ装置のデータ出力パス（経路）を示すも
のである。図示せぬローデコーダの出力端と接続される
メインワードラインＭＷＬには多数のサブワードライン
ドライバＳＷＤが接続され、このサブワードラインドラ
イバＳＷＤから左右両方向にサブワードラインＳＷＬが
接続されている。各サブワードラインＳＷＬと直交する
方向にはビットラインＢＬが配置され、各ビットライン
対ごとに一つずつビットラインセンスアンプＳＡが接続
されている。そして、ビットラインセンスアンプＳＡの
出力端はデータラインＤＬを通じてカラムデコーダＹＤ
ＥＣの入力端へ接続される。このカラムデコーダＹＤＥ
Ｃの出力端には多数の出力センスアンプＤＡが接続さ
れ、この出力センスアンプＤＡの出力端がそれぞれ一つ
ずつ入出力ラインＩＯ（１〜Ｎ）へ接続される。各入出
力ラインＩＯの最終端には入力バッファの出力端と出力
バッファの入力端が共通に接続され、各入力バッファの
入力端と出力バッファの出力端は一つの入出力ピンと共
通に接続される。
【０００５】図２に、そのテスト回路を示す。各サブワ
ードラインドライバ単位のアレイブロックがシフトレジ
スタＳＲの出力によって選択されるようになっており、
このシフトレジスタＳＲは内部クロックＩＣＬＫに同期
して規則的かつ順次的な出力信号を出力する。各サブワ
ードラインドライバＳＷＤと接続されるアレイブロック
にはそれぞれ多数（この例ではＮ個）の出力センスアン
プＤＡが存在し、この出力センスアンプＤＡは、シフト
レジスタＳＲの出力に応答する入出力制御回路ＤＡＣの
出力である制御信号ＤＡＥによって動作する。
【０００６】図３は、図２の回路による動作タイミング
図である。これら図１〜図３を参照して従来技術による
テスト過程を概略的に説明する。
【０００７】１回のテストサイクルはローアドレススト
ローブ信号バーＲＡＳの活性区間によって決定される。
またテストの動作時には内部クロック信号ＩＣＬＫによ
りサブワードラインＳＷＬが順次にエネーブルされる。
出力センスアンプＤＡの制御信号ＤＡＥは１サイクルの
内部クロック信号ＩＣＬＫのパルスに同期して出力さ
れ、この制御信号ＤＡＥに従って、出力センスアンプＤ
Ａの出力が短サイクル(short cycle) で発生する。この
ようなテストは、チップ内部を並列にテストするとき
に、高周波で動作するカウンタを内蔵してワードライン
のエネーブルとビットラインのセンシング及びデータラ
インのセンシングを制御して短サイクルで連続的なデー
タを出力することにより、出力時間を短縮することが可
能である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記テ
ストは次のような解決課題を有する。即ち、すべてのア
レイブロックごとに多数（上記例ではＮ個）の出力セン
スアンプが存在するので、１回のアクセスサイクルの間
に多重ビットを入出力する製品では出力センスアンプの
レイアウト面積が増大してチップサイズが大きくなる。
また、シフトレジスタの出力によりサブワードラインド
ライバとビットラインセンシング及びデータラインセン
シングを短サイクルで動作させるために追加される回路
が相当に増加して回路設計が困難となり、その追加回路
のチップ占有面積も増加するため集積化に影響する。更
に、出力センスアンプをシフトレジスタにより選択的に
エネーブル及びディスエーブルしなければならないの
で、速くとも７ｎｓ周期の遅い周波数で動作することに
なる。従って、いっそうの高速化を実現しやすいものと
はいえない。加えて、通常のノーマルモード動作では１
回のアクセスサイクルの間に１６ビットのデータがアク
セスされるだけですむが、テスト動作に際して２５６ビ
ットなどの多数のメモリセルをテストする場合には２５
６本の入出力ラインが必要であり、２５６個の出力セン
スアンプが同時に動作しなければならないので、出力セ
ンスアンプで多くの電流が消費され消費電力が大きい。
【０００９】このような解決課題に着目して本発明の目
的は、より高集積半導体メモリ向けのテスト方法を提供
することにある。また、より高速、低電力化の可能なテ
スト方法を提供することにある。
【００１０】
【課題を解決するための手段】この目的のために本発明
は、メモリセルアレイからデータを出力するための多数
のデータラインと、該データラインを選択するためのス
イッチング手段と、選択された前記データラインに接続
される出力センスアンプと、該出力センスアンプの出力
を連続して所定数比較する比較器と、を備える半導体メ
モリ装置のテスト方法として、所定周期の内部信号を前
記スイッチング手段へ提供して前記データラインを順次
選択させるデータライン選択手段を設け、前記出力セン
スアンプの入力が該データライン選択手段の順次動作に
より変化するようにしてあることを特徴とするテスト方
法を提供する。この場合、内部クロックに応答して順次
に内部信号を発生するシフトレジスタをデータライン選
択手段に設けるようにする。
【００１１】また、本発明によれば、メモリセルアレイ
からデータを出力するための多数のデータラインと、該
データラインを選択するためのスイッチング手段と、選
択された前記データラインに接続される出力センスアン
プと、該出力センスアンプの出力を比較する比較器と、
を備える半導体メモリ装置のテスト方法として、前記出
力センスアンプの順次出力を所定数比較し、そのうちに
一つでも異なる論理状態のデータがあると第１論理を出
力し、すべて同じであれば第２論理を出力することを特
徴とするテスト方法を提供する。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき添
付の図面を参照して詳細に説明する。
【００１３】図４は、高速テスト過程のための半導体メ
モリ装置のデータ出力パスを示すものである。メモリセ
ルアレイは多数のメモリブロックＢＬＫ０〜ＢＬＫＮに
分割され、これらメモリブロックＢＬＫ０〜ＢＬＫＮは
ローデコーダＸＤＥＣに共通に接続されると共にそれぞ
れ独立したカラムデコーダＹＤＥＣに個別的に接続され
る。各メモリブロックＢＬＫ０〜ＢＬＫＮはそれぞれ横
側にグローバルラインＧＩＯが存在し、このグローバル
ラインＧＩＯとメモリセルを構成するビットラインはロ
ーカルラインＬＩＯによって選択的に接続される。この
グローバルラインＧＩＯとローカルラインＬＩＯは各４
対からなっている。
【００１４】グローバルラインＧＩＯは、ノーマル動作
時に所定ビットのカラムアドレス信号に従い選択され、
テスト時にはシフトレジスタＳＲの出力に従い各グロー
バルラインＧＩＯの終端に接続されたスイッチング手段
ＳＷ（０）〜ＳＷ（Ｎ）により選択的に接続される。各
入出力ラインＩＯには出力センスアンプＤＡが一つずつ
接続され、この出力センスアンプＤＡの出力端と接続さ
れる第１データラインＦＤＢｉ（ｉ＝０〜３）は、ノー
マル動作時にはマルチプレクサＭＵＸを経て出力バッフ
ァへ接続されるが、テスト動作時には比較器ＣＯＭＰへ
接続される。この比較器ＣＯＭＰは通常の並列入力(par
allel input)ではなく、多数の直列入力(serial input)
を比較する機能を遂行し、比較器ＣＯＭＰの出力信号ｃ
ｏｍｏはマルチプレクサＭＵＸを経て出力バッファへ伝
送される。
【００１５】図５はスイッチング手段ＳＷ、図６はグロ
ーバルラインＧＩＯの選択回路、図７は出力センスアン
プＤＡを示す回路図である。
【００１６】図５を参照すれば、グローバルラインＧＩ
Ｏ，ＧＩＯＢは図６に示すグローバルライン選択手段
（データライン選択手段）の出力信号ＰＧＩＯＳｉに従
い選択的に入出力ラインＩＯ，ＩＯＢと接続される。図
６を参照すれば、カラムアドレス信号ＣＡｉ、テストエ
ネーブル信号ＰＴＥ、シフトレジスタＳＲの出力信号Ｓ
Ｒｉ、及び読出制御信号ＰＲＥＡＤの入力によりグロー
バルライン制御信号ＰＧＩＯＳｉが出力される。読出制
御信号ＰＲＥＡＤは読出時にのみ論理“ハイ”状態にあ
り、そしてテストエネーブル信号ＰＴＥが論理“ロウ”
で伝達されるノーマル動作時にはカラムアドレス信号Ｃ
Ａｉが入力され、Ｎ個のメモリブロックＢＬＫ０〜ＢＬ
ＫＮのうち一つが選択される。一方、テスト動作時には
通常のシフトレジスタＳＲの出力信号ＳＲｉが伝達され
て順次の制御信号ＰＧＩＯＳｉが出力される。
【００１７】図７に示す出力センスアンプＤＡにおい
て、入出力ラインＩＯ，ＩＯＢは一般的な電流センスア
ンプ１０の入力となり、この電流センスアンプ１０の出
力端は通常の電圧センスアンプ２０の入力端へ接続され
る。そして、電圧センスアンプ２０の出力端が第１デー
タラインＦＤＢ，ＦＤＢＢと接続される。このような電
流センスアンプ及び電圧センスアンプの構成及び動作は
よく知られたものである。
【００１８】図８は、図４に示した比較器ＣＯＭＰの回
路図である。比較制御信号ＰＰＲＥＰは毎クロック（外
部クロック）の立上りエッジ(rising edge) に同期して
発生される所定幅のパルス信号で、テストエネーブル信
号ＰＴＥが論理“ハイ”の場合にのみ動作ノードＮ１と
ノードＮ３を論理“ハイ”にプリチャージさせる。そし
て、例えばＮ＝１５の場合、シフトレジスタＳＲの出力
信号ＳＲｉ（ｉ＝０〜１５）が１６回発生してグローバ
ルラインＧＩＯから送られたデータが出力センスアンプ
ＤＡでセンシングされる結果１６回発生する順次データ
の状態がすべて同一であれば、比較器ＣＯＭＰの出力ｃ
ｏｍｏは論理“ハイ”になる。反対に、その連続１６回
のテスト動作で一度でも異なる状態のデータが比較器Ｃ
ＯＭＰに入力されると出力ｃｏｍｏは論理“ロウ”にな
り、不良が検出されることになる。
【００１９】マルチプレクサＭＵＸ、シフトレジスタＳ
Ｒ及びクロック発生器ＣＬＫＧにはよく知られた回路の
いずれでも適宜使用可能である。
【００２０】図９に、図４の回路の動作タイミングを示
し説明する。本実施形態では高周波動作を行うクロック
発生器ＣＬＫＧが用いられ、その出力が内部クロックＩ
ＣＬＫである。クロック発生器ＣＬＫＧは外部クロック
ＣＬＫを入力してこれを基に高周波の内部クロックＩＣ
ＬＫを出力する。テストモードでは内部クロックＩＣＬ
Ｋに同期してシフトレジスタＳＲの出力信号ＳＲｉが順
次にエネーブル及びディスエーブルして発生され、これ
に従ってグローバルライン制御信号ＰＧＩＯＳｉが順次
に出力される。
【００２１】外部クロックＣＬＫの立上りエッジ後に一
定時間の間、即ち図９の時間Ｔ１の間に比較制御信号Ｐ
ＰＲＥＰにより比較器ＣＯＭＰがプリチャージされる。
そして、出力センスアンプＤＡによってセンシングされ
たデータが第１データラインＦＤＢ，ＦＤＢＢに送られ
ると、ノードＮ２或いはノードＮ４は論理“ハイ”から
論理“ロウ”に遷移する。続いてグローバルライン制御
信号ＰＧＩＯＳｉの連続出力によりグローバルラインか
ら送られる順次データがすべて同一であれば、比較器Ｃ
ＯＭＰの出力ｃｏｍｏは論理“ハイ”であるが、もし一
つでも異なるデータが存在すれば比較器ＣＯＭＰの出力
ｃｏｍｏは論理“ロウ”となる。
【００２２】
【発明の効果】本発明によるテスト方法は、次のような
長所をもつ。即ち、出力センスアンプ及び入出力ライン
の個数を大幅に減少できるので、高集積に非常に有利で
ある。更に、シフトレジスタの出力はただスイッチング
手段の入力としてのみ使用されるだけなので設計が非常
に容易であり、且つシフトレジスタのチップ占有面積が
あまり大きくなくてすむのでレイアウトに与える影響も
少ない。また、出力センスアンプを継続動作させてその
入力を変化させることで最大動作周波数を２５０ＭＨｚ
にすることも可能になる。このとき、１サイクルにかか
る時間は４ｎｓにすぎないので、高周波に適応した動作
が可能である。加えて、通常の並列テスト方法に比べて
動作出力センスアンプの個数が１／８や１／１６に減少
し、消費電力を一層低減できるようになる。そして、比
較器の内部構成も非常に簡単に設計することができる。
【図面の簡単な説明】
【図１】サブワードラインドライバをもつ半導体メモリ
装置のデータ出力パスを示すブロック図。
【図２】従来におけるテスト回路を示すブロック図。
【図３】図２の回路によるテスト動作の信号波形図。
【図４】本発明の係る半導体メモリ装置のデータ出力パ
スを示すブロック図。
【図５】図４中のスイッチング手段ＳＷの回路図。
【図６】図４中のグローバルライン選択手段（ＰＧＩＯ
Ｓ）の回路図。
【図７】図４中の出力センスアンプＤＡの回路図。
【図８】図４中の比較器ＣＯＭＰの回路図。
【図９】図４の回路によるテスト動作の信号波形図。
【符号の説明】
ＳＷ スイッチング手段 ＤＡ 出力センスアンプ ＣＯＭＰ 比較器 ＰＧＩＯＳ データライン選択手段

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイからデータを出力する
    ための多数のデータラインと、該データラインを選択す
    るためのスイッチング手段と、選択された前記データラ
    インに接続される出力センスアンプと、該出力センスア
    ンプの出力を連続して所定数比較する比較器と、を備え
    る半導体メモリ装置のテスト方法であって、 所定周期の内部信号を前記スイッチング手段へ提供して
    前記データラインを順次選択させるデータライン選択手
    段を設け、前記出力センスアンプの入力が該データライ
    ン選択手段の順次動作により変化するようにしてあるこ
    とを特徴とするテスト方法。
  2. 【請求項２】 内部クロックに応答して順次に内部信号
    を発生するシフトレジスタをデータライン選択手段に設
    ける請求項１記載のテスト方法。
  3. 【請求項３】 メモリセルアレイからデータを出力する
    ための多数のデータラインと、該データラインを選択す
    るためのスイッチング手段と、選択された前記データラ
    インに接続される出力センスアンプと、該出力センスア
    ンプの出力を比較する比較器と、を備える半導体メモリ
    装置のテスト方法であって、 前記出力センスアンプの順次出力を所定数比較し、その
    うちに一つでも異なる論理状態のデータがあると第１論
    理を出力し、すべて同じであれば第２論理を出力するこ
    とを特徴とするテスト方法。
  4. 【請求項４】 第１論理が論理“ロウ”、第２論理が論
    理“ハイ”である請求項３記載のテスト方法。
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