JPH05274860A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH05274860A JPH05274860A JP4067853A JP6785392A JPH05274860A JP H05274860 A JPH05274860 A JP H05274860A JP 4067853 A JP4067853 A JP 4067853A JP 6785392 A JP6785392 A JP 6785392A JP H05274860 A JPH05274860 A JP H05274860A
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- JP
- Japan
- Prior art keywords
- read
- data
- write
- memory cell
- data register
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/003—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation in serial memories
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】メモリセル部及びデータレジスタ部を分離し易
くて不良解析を容易に実現するとともに、設計納期を短
縮することにある。 【構成】ｍ行，ｎ列のメモリセルアレイ１と、リードデ
ータレジスタ４と、ライトデータレジスタ９と、これら
リードデータレジスタ４およびライトデータレジスタ９
間に接続され且つ直接データ転送の可能なバイパス回路
としてのバイパススイッチ８とを有する。これにより、
メモリセルアレイ１におけるメモリセルの不良にかかわ
らず、データを読み書きでき、メモリセルアレイ１の不
良とデータレジスタ４，９の不良とを分離することがで
きる。
くて不良解析を容易に実現するとともに、設計納期を短
縮することにある。 【構成】ｍ行，ｎ列のメモリセルアレイ１と、リードデ
ータレジスタ４と、ライトデータレジスタ９と、これら
リードデータレジスタ４およびライトデータレジスタ９
間に接続され且つ直接データ転送の可能なバイパス回路
としてのバイパススイッチ８とを有する。これにより、
メモリセルアレイ１におけるメモリセルの不良にかかわ
らず、データを読み書きでき、メモリセルアレイ１の不
良とデータレジスタ４，９の不良とを分離することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にライトレジスタかリードレジスタへバイパスしてデー
タ転送を行う機能を有するフィールドメモリ等のＦＩＦ
Ｏ型半導体メモリに関する。
にライトレジスタかリードレジスタへバイパスしてデー
タ転送を行う機能を有するフィールドメモリ等のＦＩＦ
Ｏ型半導体メモリに関する。
【０００２】
【従来の技術】従来のＦＩＦＯ型半導体メモリとしての
フィールドメモリは、画像データを扱うために、高速に
動作し且つ大容量であることを要求される。こうした要
求を実現するため、高集積化が可能なダイナミックメモ
リーセルを用い、読み出し及び書き込み用のデータレジ
スタを備え、ファースト・イン・ファースト・アウト
（ＦＩＦＯ）構成にしたものが一般的である。かかるＦ
ＩＦＯ構成のフィールドメモリは、アドレスの指定がで
きないために、開発当初やユーザーで不良が生じた場合
に解析が難しい。これを容易にするためと、選択時間の
短縮のために、デバイス内部にテスト用の回路を設けて
いることが多い。このテスト用回路の内で、特にメモリ
セルの不良とデータレジスタの不良とを分離するにあた
っては、メモリセルを介さずに書き込み用データレジス
タから読みだし用データレジスタにデータを直接転送す
るバイパス転送機能が重要である。
フィールドメモリは、画像データを扱うために、高速に
動作し且つ大容量であることを要求される。こうした要
求を実現するため、高集積化が可能なダイナミックメモ
リーセルを用い、読み出し及び書き込み用のデータレジ
スタを備え、ファースト・イン・ファースト・アウト
（ＦＩＦＯ）構成にしたものが一般的である。かかるＦ
ＩＦＯ構成のフィールドメモリは、アドレスの指定がで
きないために、開発当初やユーザーで不良が生じた場合
に解析が難しい。これを容易にするためと、選択時間の
短縮のために、デバイス内部にテスト用の回路を設けて
いることが多い。このテスト用回路の内で、特にメモリ
セルの不良とデータレジスタの不良とを分離するにあた
っては、メモリセルを介さずに書き込み用データレジス
タから読みだし用データレジスタにデータを直接転送す
るバイパス転送機能が重要である。
【０００３】図９は従来の一例を示すフィールドメモリ
のメモリセル及びデータレジスタ部の回路図である。図
９に示すように、従来のフィールドメモリは、ｍ行，ｎ
列に配置されたメモリセルＣ１１〜Ｃｍｎからなるメモ
リセルアレイ１と、ビット線Ｄ１，Ｄ１反転乃至Ｄｎ，
Ｄｎ反転間にそれぞれ接続されたバランサ２およびセン
スアンプ３と、リードデータレジスタ（ＲＲ１〜ＲＲ
ｎ）４およびリードレジスタスイッチ（ＲＤＴａ〜ＲＤ
Ｔｚ）５と、読出し用シフトレジスタ７を備えたリード
ポインタ（ＰＲ１〜ＰＲｎ）６と、ライトデータレジス
タ（ＷＲ１〜ＷＲｎ）９およびライトレジスタスイッチ
（ＷＤＴａ〜ＷＤＴｚ）１０と、書込み用シフトレジス
タ１２を備えたリードポインタ（ＰＷ１〜ＰＷｎ）１１
とを有している。このうち、ライトデータレジスタ（Ｗ
Ｒ１〜ＷＲｎ）９は、ライト転送信号ＷＤＴＧによって
制御されるトランスファゲートＷＤＴａ〜ＷＤＴｚを介
してビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転に接
続され、またリードデータレジスタ（ＲＲ１〜ＲＲｎ）
４は、リード転送信号ＲＤＴＧによって制御されるトラ
ンスファゲート（ＲＤＴａ〜ＲＤＴｚ）５を介してビッ
ト線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転に接続され
る。一方、メモリセルアレイ１を形成するメモリセルＣ
１１〜Ｃｍｎは、ワード線ＷＬ１〜ＷＬｍにより選択さ
れ、ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転に保
持しているデータを伝達する。また、バランサ２は、バ
ランス信号ＢＬによりビット線をバランスし、リファレ
ンス信号ＲＥＦのレベルにプリチャージする。更に、セ
ンスアンプ３は差動式のアンプであり、センスアンプ活
性化信号ＳＥＰ，ＳＥＮにより活性化され、ビット線上
に伝達されたデータを増幅する。
のメモリセル及びデータレジスタ部の回路図である。図
９に示すように、従来のフィールドメモリは、ｍ行，ｎ
列に配置されたメモリセルＣ１１〜Ｃｍｎからなるメモ
リセルアレイ１と、ビット線Ｄ１，Ｄ１反転乃至Ｄｎ，
Ｄｎ反転間にそれぞれ接続されたバランサ２およびセン
スアンプ３と、リードデータレジスタ（ＲＲ１〜ＲＲ
ｎ）４およびリードレジスタスイッチ（ＲＤＴａ〜ＲＤ
Ｔｚ）５と、読出し用シフトレジスタ７を備えたリード
ポインタ（ＰＲ１〜ＰＲｎ）６と、ライトデータレジス
タ（ＷＲ１〜ＷＲｎ）９およびライトレジスタスイッチ
（ＷＤＴａ〜ＷＤＴｚ）１０と、書込み用シフトレジス
タ１２を備えたリードポインタ（ＰＷ１〜ＰＷｎ）１１
とを有している。このうち、ライトデータレジスタ（Ｗ
Ｒ１〜ＷＲｎ）９は、ライト転送信号ＷＤＴＧによって
制御されるトランスファゲートＷＤＴａ〜ＷＤＴｚを介
してビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転に接
続され、またリードデータレジスタ（ＲＲ１〜ＲＲｎ）
４は、リード転送信号ＲＤＴＧによって制御されるトラ
ンスファゲート（ＲＤＴａ〜ＲＤＴｚ）５を介してビッ
ト線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転に接続され
る。一方、メモリセルアレイ１を形成するメモリセルＣ
１１〜Ｃｍｎは、ワード線ＷＬ１〜ＷＬｍにより選択さ
れ、ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転に保
持しているデータを伝達する。また、バランサ２は、バ
ランス信号ＢＬによりビット線をバランスし、リファレ
ンス信号ＲＥＦのレベルにプリチャージする。更に、セ
ンスアンプ３は差動式のアンプであり、センスアンプ活
性化信号ＳＥＰ，ＳＥＮにより活性化され、ビット線上
に伝達されたデータを増幅する。
【０００４】かかるフィールドメモリにおいて、デバイ
ス外部からのライトデータレジスタ（ＷＲ１〜ＷＲｎ）
９への書き込みはライトクロックＷＣＫに同期して行わ
れ、しかもライトデータバスＷＢ，ＷＢ反転を介し且つ
ライトポインタ（ＰＷ１〜ＰＷｎ）１１によって選択さ
れるライトデータレジスタＷＲ１〜ＷＲｎに書き込まれ
る。一方、デバイス外部へのリードデータレジスタ（Ｒ
Ｒ１〜ＲＲｎ）４からの読みだしは、リードクロックＲ
ＣＫに同期して行われ、しかもリードポインタ（ＰＲ１
〜ＰＲｎ）６によって選択されるリードデータレジスタ
（ＲＲ１〜ＲＲｎ）４のデータをリードデータバスＲＢ
に伝達する。
ス外部からのライトデータレジスタ（ＷＲ１〜ＷＲｎ）
９への書き込みはライトクロックＷＣＫに同期して行わ
れ、しかもライトデータバスＷＢ，ＷＢ反転を介し且つ
ライトポインタ（ＰＷ１〜ＰＷｎ）１１によって選択さ
れるライトデータレジスタＷＲ１〜ＷＲｎに書き込まれ
る。一方、デバイス外部へのリードデータレジスタ（Ｒ
Ｒ１〜ＲＲｎ）４からの読みだしは、リードクロックＲ
ＣＫに同期して行われ、しかもリードポインタ（ＰＲ１
〜ＰＲｎ）６によって選択されるリードデータレジスタ
（ＲＲ１〜ＲＲｎ）４のデータをリードデータバスＲＢ
に伝達する。
【０００５】図１０（ａ），（ｂ）はそれぞれ図９にお
けるライト転送動作およびリード転送動作を説明するた
めの各種信号のタイミング図である。図１０（ａ）はラ
イトデータレジスタ９からメモリセルへのライト転送動
作を表わし、図１０（ｂ）はメモリセルからリードデー
タレジスタ４へのリード転送動作を表している。ここで
は、特にワード線ＷＬ１が選択された場合のビット線対
Ｄ１，Ｄ１反転の動作に注目して説明する。尚、メモリ
セルＣ１１が保持しているデータはハイレベルとし、ラ
イトデータレジスタ（ＷＲ１）９が保持するデータはそ
の逆相とする。
けるライト転送動作およびリード転送動作を説明するた
めの各種信号のタイミング図である。図１０（ａ）はラ
イトデータレジスタ９からメモリセルへのライト転送動
作を表わし、図１０（ｂ）はメモリセルからリードデー
タレジスタ４へのリード転送動作を表している。ここで
は、特にワード線ＷＬ１が選択された場合のビット線対
Ｄ１，Ｄ１反転の動作に注目して説明する。尚、メモリ
セルＣ１１が保持しているデータはハイレベルとし、ラ
イトデータレジスタ（ＷＲ１）９が保持するデータはそ
の逆相とする。
【０００６】まず、図１０（ａ）に示すように、ライト
転送動作はバランス信号ＢＬをロウレベルにし、ビット
線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバランスとプ
リチャージを止める。次に、ワード線ＷＬ１をハイレベ
ルにする。このとき、一旦はメモリセルＣ１１の保持す
るデータがビット線Ｄ１，Ｄ１反転に微小差電位として
伝達されるが、ライト転送信号ＷＤＴＧが一定時間ハイ
レベルになることにより、ライトデータレジスタ（ＷＲ
１）９からビットＤ１，Ｄ１反転にメモリセルＣ１１の
逆相信号が伝達される。このため、センスアンプ（ＳＡ
１）３にはライトデータレジスタＷＲ１のデータがビッ
ト線Ｄ１，Ｄ１反転の差電位として入力される。その
後、リファレンスレベルから、センスアンプ活性化信号
ＳＥＰを電源レベルに、ＳＥＮを接地レベルにそれぞれ
駆動することにより、ビット線Ｄ１，Ｄ１反転の電位は
それぞれ接地及び電源レベルまで増幅され、メモリＣ１
１に伝達される。次に、ワード線ＷＬ１をロウレベルに
し、メモリセルＣ１１〜Ｃ１ｎにビット線Ｄ１〜Ｄｎ，
Ｄ１反転〜Ｄｎ反転のデータの書き込みを終了するとと
もに、バランス信号ＢＬをハイレベルにし、ビット線Ｄ
１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転のバランスおよびプリチ
ャージを開始し動作を終了する。
転送動作はバランス信号ＢＬをロウレベルにし、ビット
線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバランスとプ
リチャージを止める。次に、ワード線ＷＬ１をハイレベ
ルにする。このとき、一旦はメモリセルＣ１１の保持す
るデータがビット線Ｄ１，Ｄ１反転に微小差電位として
伝達されるが、ライト転送信号ＷＤＴＧが一定時間ハイ
レベルになることにより、ライトデータレジスタ（ＷＲ
１）９からビットＤ１，Ｄ１反転にメモリセルＣ１１の
逆相信号が伝達される。このため、センスアンプ（ＳＡ
１）３にはライトデータレジスタＷＲ１のデータがビッ
ト線Ｄ１，Ｄ１反転の差電位として入力される。その
後、リファレンスレベルから、センスアンプ活性化信号
ＳＥＰを電源レベルに、ＳＥＮを接地レベルにそれぞれ
駆動することにより、ビット線Ｄ１，Ｄ１反転の電位は
それぞれ接地及び電源レベルまで増幅され、メモリＣ１
１に伝達される。次に、ワード線ＷＬ１をロウレベルに
し、メモリセルＣ１１〜Ｃ１ｎにビット線Ｄ１〜Ｄｎ，
Ｄ１反転〜Ｄｎ反転のデータの書き込みを終了するとと
もに、バランス信号ＢＬをハイレベルにし、ビット線Ｄ
１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転のバランスおよびプリチ
ャージを開始し動作を終了する。
【０００７】次に、図１０（ｂ）に示すように、リード
転送動作も、まずバランス信号ＢＬをロウレベルにし、
ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバラン
スとプリチャージを止める。次に、ワード線ＷＬ１をハ
イレベルにし、メモリセルＣ１１の保持するデータがビ
ットＤ１，Ｄ１反転に微小差電位として伝達され、セン
スアンプ（ＳＡ１）３に入力される。その後、リファレ
ンスレベルから、センスアンプ活性化信号ＳＥＰを電源
レベルに、ＳＥＮを接地レベルにそれぞれ駆動すること
により、ビット線Ｄ１，Ｄ１反転の電位はそれぞれ電源
及び接地レベルまで増幅される。その時、リード転送信
号ＲＤＴＧを一定時間ハイレベルにすることにより、リ
ードデータレジスタ（ＲＲ１）４に増幅されたデータが
読み出され、センスアンプ（ＳＡ１）３によって増幅さ
れたデータは、再度メモリセルＣ１１に伝達される。ま
た、ワード線ＷＬ１をロウレベルにし、メモリセルＣ１
１〜Ｃｎにビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反
転のデータのリストアを終了する。しかる後、バランス
信号ＢＬをハイレベルにし、ビット線Ｄ１〜Ｄｎおよび
Ｄ１反転〜Ｄｎ反転のバランスと、プリチャージを開始
することにより動作を終了する。
転送動作も、まずバランス信号ＢＬをロウレベルにし、
ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバラン
スとプリチャージを止める。次に、ワード線ＷＬ１をハ
イレベルにし、メモリセルＣ１１の保持するデータがビ
ットＤ１，Ｄ１反転に微小差電位として伝達され、セン
スアンプ（ＳＡ１）３に入力される。その後、リファレ
ンスレベルから、センスアンプ活性化信号ＳＥＰを電源
レベルに、ＳＥＮを接地レベルにそれぞれ駆動すること
により、ビット線Ｄ１，Ｄ１反転の電位はそれぞれ電源
及び接地レベルまで増幅される。その時、リード転送信
号ＲＤＴＧを一定時間ハイレベルにすることにより、リ
ードデータレジスタ（ＲＲ１）４に増幅されたデータが
読み出され、センスアンプ（ＳＡ１）３によって増幅さ
れたデータは、再度メモリセルＣ１１に伝達される。ま
た、ワード線ＷＬ１をロウレベルにし、メモリセルＣ１
１〜Ｃｎにビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反
転のデータのリストアを終了する。しかる後、バランス
信号ＢＬをハイレベルにし、ビット線Ｄ１〜Ｄｎおよび
Ｄ１反転〜Ｄｎ反転のバランスと、プリチャージを開始
することにより動作を終了する。
【０００８】図１１は図９におけるバイパス転送動作を
説明するための各種信号のタイミング図である。図１１
に示すように、従来のフィールドメモリにおけるバイパ
ス転送動作は、まずバランス信号ＢＬをロウレベルに
し、ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバ
ランスとプリチャージを止める。次に、ワード線ＷＬ１
をハイレベルにする。このとき、一旦はメモリセルＣ１
１が保持するデータがビット線Ｄ１およびＤ１反転に微
小差電位として伝達されるが、ライト転送信号ＷＤＴＧ
が一定時間ハイレベルになることにより、ライトデータ
レジスタＷＲ１からビット線Ｄ１，Ｄ１反転にメモリセ
ルＣ１１の逆相信号が伝達される。このため、ビット線
Ｄ１，Ｄ１反転間のセンスアンプ３にはライトデータレ
ジスタＷＲ１のデータがビット線Ｄ１，Ｄ１反転の差電
位として入力される。その後、リファレンスレベルか
ら、センスアンプ活性化信号ＳＥＰを電源レベルに、Ｓ
ＥＮを接地レベルにそれぞれ駆動することにより、ビッ
ト線Ｄ１，Ｄ１反転の電位はそれぞれ接地及び電源レベ
ルにまで増幅される。その時、リード転送信号ＲＤＴＧ
を一定時間ハレベルにすることにより、リードデータレ
ジスタＲＲ１に増幅されたデータが読み出され、センス
アンプ（ＳＡ１）３によって増幅されたデータはメモリ
セルＣ１１にも伝達される。次に、ワード線ＷＬ１をロ
ウレベルにし、メモリセルＣ１１〜Ｃ１ｎにビット線Ｄ
１〜ＤｎおよびＤ１反転〜Ｄｎ反転のデータの書き込み
を終了し、バランス信号ＢＬをハイレベルにしてビット
線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバランスおよ
びプリチャージを開始することにより動作を終了する。
説明するための各種信号のタイミング図である。図１１
に示すように、従来のフィールドメモリにおけるバイパ
ス転送動作は、まずバランス信号ＢＬをロウレベルに
し、ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバ
ランスとプリチャージを止める。次に、ワード線ＷＬ１
をハイレベルにする。このとき、一旦はメモリセルＣ１
１が保持するデータがビット線Ｄ１およびＤ１反転に微
小差電位として伝達されるが、ライト転送信号ＷＤＴＧ
が一定時間ハイレベルになることにより、ライトデータ
レジスタＷＲ１からビット線Ｄ１，Ｄ１反転にメモリセ
ルＣ１１の逆相信号が伝達される。このため、ビット線
Ｄ１，Ｄ１反転間のセンスアンプ３にはライトデータレ
ジスタＷＲ１のデータがビット線Ｄ１，Ｄ１反転の差電
位として入力される。その後、リファレンスレベルか
ら、センスアンプ活性化信号ＳＥＰを電源レベルに、Ｓ
ＥＮを接地レベルにそれぞれ駆動することにより、ビッ
ト線Ｄ１，Ｄ１反転の電位はそれぞれ接地及び電源レベ
ルにまで増幅される。その時、リード転送信号ＲＤＴＧ
を一定時間ハレベルにすることにより、リードデータレ
ジスタＲＲ１に増幅されたデータが読み出され、センス
アンプ（ＳＡ１）３によって増幅されたデータはメモリ
セルＣ１１にも伝達される。次に、ワード線ＷＬ１をロ
ウレベルにし、メモリセルＣ１１〜Ｃ１ｎにビット線Ｄ
１〜ＤｎおよびＤ１反転〜Ｄｎ反転のデータの書き込み
を終了し、バランス信号ＢＬをハイレベルにしてビット
線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバランスおよ
びプリチャージを開始することにより動作を終了する。
【０００９】以上の動作により、ライトデータレジスタ
（ＷＲ１〜ＷＲｎ）９のデータはリードデータレジスタ
（ＲＲ１〜ＲＲｎ）４へ伝達されるが、ライトデータレ
ジスタ（ＷＲ１〜ＷＲｎ）９のデータを一旦ビット線に
伝達し、センスアンプ３により増幅する必要がある。し
かしながら、ビット線及びセンスアンプ３を介してのバ
イパス転送では、メモリセルＣ１１〜Ｃｍｎとデータレ
ジスタの不良とを完全に分離することはできない。
（ＷＲ１〜ＷＲｎ）９のデータはリードデータレジスタ
（ＲＲ１〜ＲＲｎ）４へ伝達されるが、ライトデータレ
ジスタ（ＷＲ１〜ＷＲｎ）９のデータを一旦ビット線に
伝達し、センスアンプ３により増幅する必要がある。し
かしながら、ビット線及びセンスアンプ３を介してのバ
イパス転送では、メモリセルＣ１１〜Ｃｍｎとデータレ
ジスタの不良とを完全に分離することはできない。
【００１０】
【発明が解決しようとする課題】上述した従来のフィー
ルドメモリ等の半導体メモリは、ライトデータレジスタ
からリードデータレジスタへのバイパス転送を行う場
合、ビット線及びセンスアンプを介して行っているた
め、メモリセルとデータレジスタの不良を完全に分離す
ることができず、不良解析が容易に行えないという欠点
がある。
ルドメモリ等の半導体メモリは、ライトデータレジスタ
からリードデータレジスタへのバイパス転送を行う場
合、ビット線及びセンスアンプを介して行っているた
め、メモリセルとデータレジスタの不良を完全に分離す
ることができず、不良解析が容易に行えないという欠点
がある。
【００１１】本発明の目的は、かかる不良解析を容易に
実現することのできる半導体メモリを提供することにあ
る。
実現することのできる半導体メモリを提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明の半導体メモリ
は、ｍ行，ｎ列で構成されるメモリセルアレイと、前記
メモリセルアレイに対応したセンスアンプと、前記セン
スアンプに対応したリードデータレジスタ及びライトデ
ータレジスタと、前記ライトデータレジスタへデータを
書き込む書き込み手段と、前記リードデータレジスタか
らデータを読み出す読みだし手段と、前記ライトデータ
レジスタから前記メモリセルアレイへデータを転送する
ライト転送手段と、前記メモリセルアレイから前記リー
ドデータレジスタへデータを転送するリード転送手段
と、前記ライトデータレジスタから前記リードデータレ
ジスタへバイパスしてデータを直接転送するバイパス転
送手段とを有して構成される。
は、ｍ行，ｎ列で構成されるメモリセルアレイと、前記
メモリセルアレイに対応したセンスアンプと、前記セン
スアンプに対応したリードデータレジスタ及びライトデ
ータレジスタと、前記ライトデータレジスタへデータを
書き込む書き込み手段と、前記リードデータレジスタか
らデータを読み出す読みだし手段と、前記ライトデータ
レジスタから前記メモリセルアレイへデータを転送する
ライト転送手段と、前記メモリセルアレイから前記リー
ドデータレジスタへデータを転送するリード転送手段
と、前記ライトデータレジスタから前記リードデータレ
ジスタへバイパスしてデータを直接転送するバイパス転
送手段とを有して構成される。
【００１３】また、本発明の半導体メモリは、ｍ行，ｎ
列で構成されるメモリセルアレイと、前記メモリセルア
レイに対応したセンスアンプと、前記センスアンプに対
応したリードデータレジスタ及びライトデータレジスタ
と、前記ライトデータレジスタへデータを書き込む書き
込み手段と、前記リードデータレジスタからデータを読
み出す読みだし手段と、前記ライトデータレジスタから
前記メモリセルアレイへデータを転送するライト転送手
段と、前記メモリセルアレイから前記リードデータレジ
スタへデータを転送するリード転送手段と、前記リード
転送手段，前記ライト転送手段および前記メモリセルア
レイ，前記センスアンプ間を接続するスイッチ手段とを
有し、前記ライトデータレジスタから前記リードデータ
レジスタへデータを直接転送するように構成される。
列で構成されるメモリセルアレイと、前記メモリセルア
レイに対応したセンスアンプと、前記センスアンプに対
応したリードデータレジスタ及びライトデータレジスタ
と、前記ライトデータレジスタへデータを書き込む書き
込み手段と、前記リードデータレジスタからデータを読
み出す読みだし手段と、前記ライトデータレジスタから
前記メモリセルアレイへデータを転送するライト転送手
段と、前記メモリセルアレイから前記リードデータレジ
スタへデータを転送するリード転送手段と、前記リード
転送手段，前記ライト転送手段および前記メモリセルア
レイ，前記センスアンプ間を接続するスイッチ手段とを
有し、前記ライトデータレジスタから前記リードデータ
レジスタへデータを直接転送するように構成される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すメモリセル
及びデータレジスタ部の回路図である。図１に示すよう
に、本実施例はｍ行，ｎ列のメモリセルＣ１１〜Ｃｍｎ
で構成され且つビット線Ｄ１，Ｄ１反転乃至Ｄｎ，Ｄｎ
反転およびワード線ＷＬ１乃至ＷＬｍから駆動されるメ
モリセルアレイ１と、このメモリセルアレイ１のビット
線対に対応して設けられるバランサ２およびセンスアン
プ（ＳＡ１〜ＳＡｎ）３と、リードデータレジスタ（Ｒ
Ｒ１〜ＲＲｎ）４およびリードレジスタスイッチ（ＲＤ
Ｔａ〜ＲＤＴｚ）５と、読出し用シフトレジスタ７を備
えたリードポインタ（ＰＲ１〜ＰＲｎ）６と、ライトデ
ータレジスタ（ＷＲ１〜ＷＲｎ）９およびライトレジス
タスイッチ（ＷＤＴａ〜ＷＤＴｚ）１０と、読込み用シ
フトレジスタ１２を備えたライトポインタ（ＰＷ１〜Ｐ
Ｗｎ）１１と、ライトデータレジスタ９からリードデー
タレジスタ４へバイパスしてデータを直接転送するため
のバイパススイッチ（ＢＰａ〜ＢＰｚ）８とを有してい
る。本実施例は前述した図９の従来例と比較すると、ラ
イトデータレジスタ（ＷＲ１〜ＷＲｎ）９とリードデー
タレジスタ（ＲＲ１〜ＲＲｎ）４との間に、バイパス転
送信号ＲＴＲによって制御されるトランスファゲートと
してのバイパススイッチ（ＢＰａ〜ＢＰｚ）８を接続し
た点が異なり、その他の構成は同様である。
て説明する。図１は本発明の一実施例を示すメモリセル
及びデータレジスタ部の回路図である。図１に示すよう
に、本実施例はｍ行，ｎ列のメモリセルＣ１１〜Ｃｍｎ
で構成され且つビット線Ｄ１，Ｄ１反転乃至Ｄｎ，Ｄｎ
反転およびワード線ＷＬ１乃至ＷＬｍから駆動されるメ
モリセルアレイ１と、このメモリセルアレイ１のビット
線対に対応して設けられるバランサ２およびセンスアン
プ（ＳＡ１〜ＳＡｎ）３と、リードデータレジスタ（Ｒ
Ｒ１〜ＲＲｎ）４およびリードレジスタスイッチ（ＲＤ
Ｔａ〜ＲＤＴｚ）５と、読出し用シフトレジスタ７を備
えたリードポインタ（ＰＲ１〜ＰＲｎ）６と、ライトデ
ータレジスタ（ＷＲ１〜ＷＲｎ）９およびライトレジス
タスイッチ（ＷＤＴａ〜ＷＤＴｚ）１０と、読込み用シ
フトレジスタ１２を備えたライトポインタ（ＰＷ１〜Ｐ
Ｗｎ）１１と、ライトデータレジスタ９からリードデー
タレジスタ４へバイパスしてデータを直接転送するため
のバイパススイッチ（ＢＰａ〜ＢＰｚ）８とを有してい
る。本実施例は前述した図９の従来例と比較すると、ラ
イトデータレジスタ（ＷＲ１〜ＷＲｎ）９とリードデー
タレジスタ（ＲＲ１〜ＲＲｎ）４との間に、バイパス転
送信号ＲＴＲによって制御されるトランスファゲートと
してのバイパススイッチ（ＢＰａ〜ＢＰｚ）８を接続し
た点が異なり、その他の構成は同様である。
【００１５】図２（ａ），（ｂ）はそれぞれ図１におけ
るライト転送動作およびリード転送動作を説明するため
の各種信号タイミング図である。図２（ａ）に示すよう
に、ライト転送動作は、ライトデータレジスタ９からメ
モリセルへのライト転送を表わしている。また、図２
（ｂ）に示すように、リード転送動作はメモリセルから
リードデータレジスタ４へのリード転送を表わしてい
る。ここでは、特にワード線ＷＬ１が選択された場合の
ビット線対Ｄ１，Ｄ１反転の動作に注目する。またメモ
リセルＣ１１の保持しているデータはハイレベルとし、
ライトデータレジスタ（ＷＲ１）９が保持するデータは
その逆相とする。本実施例におけるライト転送時及びリ
ード転送時の動作はバイパススイッチ（ＢＰａ〜ＢＰ
ｚ）８を制御するバイパス制御信号ＲＴＲを用い、この
ＲＴＲがロウレベルであることを除き、その他の信号の
動作は前述した従来例と同様であり、従ってその説明は
省略する。
るライト転送動作およびリード転送動作を説明するため
の各種信号タイミング図である。図２（ａ）に示すよう
に、ライト転送動作は、ライトデータレジスタ９からメ
モリセルへのライト転送を表わしている。また、図２
（ｂ）に示すように、リード転送動作はメモリセルから
リードデータレジスタ４へのリード転送を表わしてい
る。ここでは、特にワード線ＷＬ１が選択された場合の
ビット線対Ｄ１，Ｄ１反転の動作に注目する。またメモ
リセルＣ１１の保持しているデータはハイレベルとし、
ライトデータレジスタ（ＷＲ１）９が保持するデータは
その逆相とする。本実施例におけるライト転送時及びリ
ード転送時の動作はバイパススイッチ（ＢＰａ〜ＢＰ
ｚ）８を制御するバイパス制御信号ＲＴＲを用い、この
ＲＴＲがロウレベルであることを除き、その他の信号の
動作は前述した従来例と同様であり、従ってその説明は
省略する。
【００１６】図３は図１におけるバイパス転送動作を説
明するための各種信号のタイミング図である。図３に示
すように、バイパス転送時はバイパス転送信号ＲＴＲを
除く全信号はプリチャージ（非活性）状態である。この
時、バイパス転送信号ＲＴＲが一定時間ハイレベルにな
ることにより、ライトデータレジスタ（ＷＲ１〜ＷＲ
ｎ）９の保持するデータがリードデータレジスタ（ＲＲ
１〜ＲＲｎ４）へ、バイパススイッチ（ＢＰａ〜ＢＰ
ｚ）８を介して転送される。
明するための各種信号のタイミング図である。図３に示
すように、バイパス転送時はバイパス転送信号ＲＴＲを
除く全信号はプリチャージ（非活性）状態である。この
時、バイパス転送信号ＲＴＲが一定時間ハイレベルにな
ることにより、ライトデータレジスタ（ＷＲ１〜ＷＲ
ｎ）９の保持するデータがリードデータレジスタ（ＲＲ
１〜ＲＲｎ４）へ、バイパススイッチ（ＢＰａ〜ＢＰ
ｚ）８を介して転送される。
【００１７】要するに、本実施例はセンスアンプやビッ
ト線を介さずに、書き込み用データレジスタから読みだ
し用データレジスタにデータを転送できるので、メモリ
セルとデータレジスタの不良を分離でき、不良解析を容
易に行う事が可能である。
ト線を介さずに、書き込み用データレジスタから読みだ
し用データレジスタにデータを転送できるので、メモリ
セルとデータレジスタの不良を分離でき、不良解析を容
易に行う事が可能である。
【００１８】図４は本発明の他の実施例を示すフィール
ドメモリのメモリセル及びデータレジスタ部の回路図で
ある。図４に示すように、本実施例はメモリセルＣ１１
〜Ｃｍｎからなるメモリセルアレイ１と、ビット線Ｄ
１，Ｄ１反転乃至Ｄｎ，Ｄｎ反転間にそれぞれ接続され
るバランサ２およびセンスアンプ３と、リードデータレ
ジスタ（ＲＲ１〜ＲＲｎ）４およびライトデータレジス
タ（ＷＲ１〜ＷＲｎ）９と、リードレジスタスイッチ
（ＲＤＴａ〜ＲＤＴｚ）と、読出し用シフトレジスタ７
を備えたリードポインタ（ＰＲ１〜ＰＲｎ）６と、ライ
トレジスタスイッチ（ＷＤＴａ〜ＷＤＴｚ）１０と、書
き込み用シフトレジスタ１２を備えたライトポインタ
（ＰＷ１〜ＰＷｎ）１１と、ビット線Ｄ１，Ｄ１反転乃
至Ｄ１，Ｄｎ反転およびビット線Ｒ１，Ｒ１反転乃至Ｒ
ｎ，Ｒｎ反転間を接続するデータ転送スイッチ１３とを
有している。
ドメモリのメモリセル及びデータレジスタ部の回路図で
ある。図４に示すように、本実施例はメモリセルＣ１１
〜Ｃｍｎからなるメモリセルアレイ１と、ビット線Ｄ
１，Ｄ１反転乃至Ｄｎ，Ｄｎ反転間にそれぞれ接続され
るバランサ２およびセンスアンプ３と、リードデータレ
ジスタ（ＲＲ１〜ＲＲｎ）４およびライトデータレジス
タ（ＷＲ１〜ＷＲｎ）９と、リードレジスタスイッチ
（ＲＤＴａ〜ＲＤＴｚ）と、読出し用シフトレジスタ７
を備えたリードポインタ（ＰＲ１〜ＰＲｎ）６と、ライ
トレジスタスイッチ（ＷＤＴａ〜ＷＤＴｚ）１０と、書
き込み用シフトレジスタ１２を備えたライトポインタ
（ＰＷ１〜ＰＷｎ）１１と、ビット線Ｄ１，Ｄ１反転乃
至Ｄ１，Ｄｎ反転およびビット線Ｒ１，Ｒ１反転乃至Ｒ
ｎ，Ｒｎ反転間を接続するデータ転送スイッチ１３とを
有している。
【００１９】まず、ライトデータレジスタ（ＷＲ１〜Ｗ
Ｒｎ）９は、ライト転送信号ＷＤＴＧによって制御され
るトランスファゲートＷＤＴａ〜ＷＤＴｚを介してビッ
ト線Ｒ１〜Ｒｎ，Ｒ１反転〜Ｒｎ反転に接続され、ま
た、リードデータレジスタＲＲ１〜ＲＲｎは、リード転
送信号ＲＤＴＧによって制御されるトランスファゲート
ＲＤＴａ〜ＲＤＴｚを介してビット線Ｒ１〜Ｒｎ，Ｒ１
反転〜Ｒｎ反転に接続される。次に、メモリセルＣ１１
〜Ｃｍｎは、ワード線ＷＬ１〜ＷＬｍにより選択され、
ビット線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転に保持してい
るデータを伝達する。バランサ（ＢＬ１〜ＢＬｎ）２
は、バランス信号ＢＬによりビット線Ｄ１〜Ｄｎ，Ｄ１
反転〜Ｄｎ反転をバランスし、リファレンス信号ＲＥＦ
レベルにプリチャージする。更に、センスアンプ（ＳＡ
１〜ＳＡｎ）３は、差動式のアンプであり、センスアン
プ活性化信号ＳＥＰ，ＳＥＮにより活性化され、ビット
線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転上に伝達されたデー
タを増幅する。しかも、ビット線Ｒ１〜ＲｎとＤ１〜Ｄ
ｎ、及びビット線Ｒ１反転〜Ｒｎ反転とＤ１反転〜Ｄｎ
反転は、データ転送信号ＹＳＷＧによって制御されるト
ランスファゲートＹＳＷａ〜ＹＳＷｚによって接続され
る。
Ｒｎ）９は、ライト転送信号ＷＤＴＧによって制御され
るトランスファゲートＷＤＴａ〜ＷＤＴｚを介してビッ
ト線Ｒ１〜Ｒｎ，Ｒ１反転〜Ｒｎ反転に接続され、ま
た、リードデータレジスタＲＲ１〜ＲＲｎは、リード転
送信号ＲＤＴＧによって制御されるトランスファゲート
ＲＤＴａ〜ＲＤＴｚを介してビット線Ｒ１〜Ｒｎ，Ｒ１
反転〜Ｒｎ反転に接続される。次に、メモリセルＣ１１
〜Ｃｍｎは、ワード線ＷＬ１〜ＷＬｍにより選択され、
ビット線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転に保持してい
るデータを伝達する。バランサ（ＢＬ１〜ＢＬｎ）２
は、バランス信号ＢＬによりビット線Ｄ１〜Ｄｎ，Ｄ１
反転〜Ｄｎ反転をバランスし、リファレンス信号ＲＥＦ
レベルにプリチャージする。更に、センスアンプ（ＳＡ
１〜ＳＡｎ）３は、差動式のアンプであり、センスアン
プ活性化信号ＳＥＰ，ＳＥＮにより活性化され、ビット
線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転上に伝達されたデー
タを増幅する。しかも、ビット線Ｒ１〜ＲｎとＤ１〜Ｄ
ｎ、及びビット線Ｒ１反転〜Ｒｎ反転とＤ１反転〜Ｄｎ
反転は、データ転送信号ＹＳＷＧによって制御されるト
ランスファゲートＹＳＷａ〜ＹＳＷｚによって接続され
る。
【００２０】ここで、デバイス外部からライトデータレ
ジスタＷＲ１〜ＷＲｎへの書き込みは、ライトクロック
ＷＣＫに同期して行われ、ライトデータバスＷＢ，ＷＢ
反転に伝達し、ライトポインタ（ＰＷ１〜ＰＷｎ）１１
によって示されるライトデータレジスタＷＲ１〜ＷＲｎ
に書き込まれる。一方、デバイス外部へのリードデータ
レジスタ（ＲＲ１〜ＲＲｎ）４からの読みだしは、リー
ドクロックＲＣＫに同期して行われ、リードポインタ
（ＰＲ１〜ＰＲｎ）６によって指定されるリードデータ
レジスタ（ＲＲ１〜ＲＲｎ）４のデータがリードデータ
バスＰＢに伝達される。
ジスタＷＲ１〜ＷＲｎへの書き込みは、ライトクロック
ＷＣＫに同期して行われ、ライトデータバスＷＢ，ＷＢ
反転に伝達し、ライトポインタ（ＰＷ１〜ＰＷｎ）１１
によって示されるライトデータレジスタＷＲ１〜ＷＲｎ
に書き込まれる。一方、デバイス外部へのリードデータ
レジスタ（ＲＲ１〜ＲＲｎ）４からの読みだしは、リー
ドクロックＲＣＫに同期して行われ、リードポインタ
（ＰＲ１〜ＰＲｎ）６によって指定されるリードデータ
レジスタ（ＲＲ１〜ＲＲｎ）４のデータがリードデータ
バスＰＢに伝達される。
【００２１】図５（ａ），（ｂ）はそれぞれ図４におけ
るライト転送動作およびリード転送動作を説明するため
の各種信号のタイミング図である。図５（ａ）に示すよ
うに、ここではライトデータレジスタからメモリセルへ
のライト転送動作を表わしており、特にワード線ＷＬ１
が選択された場合のビット線対Ｄ１，Ｄ１反転及びＲ
１，Ｒ１反転の動作に注目して説明する。尚、メモリセ
ルＣ１が保持しているデータはハイレベルとし、ライト
データレジスタＷＲ１が保持するデータはその逆相とし
ている。
るライト転送動作およびリード転送動作を説明するため
の各種信号のタイミング図である。図５（ａ）に示すよ
うに、ここではライトデータレジスタからメモリセルへ
のライト転送動作を表わしており、特にワード線ＷＬ１
が選択された場合のビット線対Ｄ１，Ｄ１反転及びＲ
１，Ｒ１反転の動作に注目して説明する。尚、メモリセ
ルＣ１が保持しているデータはハイレベルとし、ライト
データレジスタＷＲ１が保持するデータはその逆相とし
ている。
【００２２】ライト転送では、ＴＥＳＴ信号がロウレベ
ルの状態で、まずバランス信号ＢＬをロウレベルにし、
ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバラン
スとプリチャージを止める。次に、ワード線ＷＬ１をハ
イレベルにし、一旦はメモリセルＣ１１の保持するデー
タがビット線Ｄ１，Ｄ１反転に微小差電位として伝達さ
れるが、ライト転送信号ＷＤＴＧ及びデータ転送信号Ｙ
ＳＷＧを一定時間ハイレベルにすることにより、ライト
データレジスタＷＲ１からビット線Ｒ１，Ｒ１反転にメ
モリセルＣ１１の逆相信号が出力される。さらに、ビッ
ト線Ｄ１，Ｄ１反転に伝達され、センスアンプ（ＳＡ
１）３にはライトデータレジスタＷＲ１のデータがビッ
ト線Ｄ１，Ｄ１反転の差電位として入力される。その
後、リファレンスレベルから、センスアンプ活性化信号
ＳＥＰを電源レベルに、ＳＥＮを接地レベルにそれぞれ
駆動することにより、ビット線Ｄ１，Ｄ１反転の電位は
それぞれ接地及び電源レベルまで増幅され、メモリセル
Ｃ１１に伝わる。次に、ワード線ＷＬ１をロウレベルに
し、メモリセルＣ１１〜Ｃ１ｎにビット線Ｄ１〜Ｄｎ，
Ｄ１反転〜Ｄｎ反転のデータの書き込みを終了する。さ
らに、バランス信号ＢＬをハイレベルにし、ビット線Ｄ
１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転のバランスとプリチャー
ジを開始し、動作を終了する。
ルの状態で、まずバランス信号ＢＬをロウレベルにし、
ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバラン
スとプリチャージを止める。次に、ワード線ＷＬ１をハ
イレベルにし、一旦はメモリセルＣ１１の保持するデー
タがビット線Ｄ１，Ｄ１反転に微小差電位として伝達さ
れるが、ライト転送信号ＷＤＴＧ及びデータ転送信号Ｙ
ＳＷＧを一定時間ハイレベルにすることにより、ライト
データレジスタＷＲ１からビット線Ｒ１，Ｒ１反転にメ
モリセルＣ１１の逆相信号が出力される。さらに、ビッ
ト線Ｄ１，Ｄ１反転に伝達され、センスアンプ（ＳＡ
１）３にはライトデータレジスタＷＲ１のデータがビッ
ト線Ｄ１，Ｄ１反転の差電位として入力される。その
後、リファレンスレベルから、センスアンプ活性化信号
ＳＥＰを電源レベルに、ＳＥＮを接地レベルにそれぞれ
駆動することにより、ビット線Ｄ１，Ｄ１反転の電位は
それぞれ接地及び電源レベルまで増幅され、メモリセル
Ｃ１１に伝わる。次に、ワード線ＷＬ１をロウレベルに
し、メモリセルＣ１１〜Ｃ１ｎにビット線Ｄ１〜Ｄｎ，
Ｄ１反転〜Ｄｎ反転のデータの書き込みを終了する。さ
らに、バランス信号ＢＬをハイレベルにし、ビット線Ｄ
１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転のバランスとプリチャー
ジを開始し、動作を終了する。
【００２３】次に、図５（ｂ）に示すように、ここでは
メモリセルアレイ１のメモリセルＣ１１〜Ｃｍｎからリ
ードデータレジスタ（ＲＲ１〜ＲＲｎ）４へのリード転
送動作を表わしている。リード転送でも、ＴＥＳＴ信号
がロウレベルの状態で、まずバランス信号ＢＬをロウレ
ベルにし、ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反
転のバランスとプリチャージを止める。次にワード線Ｗ
Ｌ１をハイレベルにし、メモリセルＣ１１の保持するデ
ータがビット線Ｄ１，Ｄ１反転に微小電位として伝達さ
れ、センスアンプ（ＳＡ１）３に入力される。その後、
リファレンスレベルから、センスアンプ活性化信号ＳＥ
Ｐを電源レベルに、ＳＥＮを接地レベルにそれぞれ駆動
することにより、ビット線Ｄ１，Ｄ１反転の電位はそれ
ぞれ電源及び接地レベルまで増幅される。次に、データ
転送信号ＹＳＷＧ及びリード転送信号ＲＤＴＧを一定時
間ハイレベルにすることにより、ビット線Ｄ１，Ｄ１反
転に増幅されたデータがビット線Ｒ１，Ｒ１反転に伝わ
り、リードデータレジスタＲＲ１にデータが読み出され
る。この時、センスアンプ（ＳＡ１）３によって増幅さ
れたデータは、再度メモリセルＣ１１に伝達される。し
かる後、ワード線ＷＬ１をロウレベルにし、メモリセル
Ｃ１１〜Ｃ１ｎにビット線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ
反転のデータの書き込みを終了する。さらに、バランス
信号ＢＫをハルレベルにし、ビット線Ｄ１〜Ｄｎ，Ｄ１
反転〜Ｄｎ反転のバランスと、プリチャージを開始し動
作を終了する。
メモリセルアレイ１のメモリセルＣ１１〜Ｃｍｎからリ
ードデータレジスタ（ＲＲ１〜ＲＲｎ）４へのリード転
送動作を表わしている。リード転送でも、ＴＥＳＴ信号
がロウレベルの状態で、まずバランス信号ＢＬをロウレ
ベルにし、ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反
転のバランスとプリチャージを止める。次にワード線Ｗ
Ｌ１をハイレベルにし、メモリセルＣ１１の保持するデ
ータがビット線Ｄ１，Ｄ１反転に微小電位として伝達さ
れ、センスアンプ（ＳＡ１）３に入力される。その後、
リファレンスレベルから、センスアンプ活性化信号ＳＥ
Ｐを電源レベルに、ＳＥＮを接地レベルにそれぞれ駆動
することにより、ビット線Ｄ１，Ｄ１反転の電位はそれ
ぞれ電源及び接地レベルまで増幅される。次に、データ
転送信号ＹＳＷＧ及びリード転送信号ＲＤＴＧを一定時
間ハイレベルにすることにより、ビット線Ｄ１，Ｄ１反
転に増幅されたデータがビット線Ｒ１，Ｒ１反転に伝わ
り、リードデータレジスタＲＲ１にデータが読み出され
る。この時、センスアンプ（ＳＡ１）３によって増幅さ
れたデータは、再度メモリセルＣ１１に伝達される。し
かる後、ワード線ＷＬ１をロウレベルにし、メモリセル
Ｃ１１〜Ｃ１ｎにビット線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ
反転のデータの書き込みを終了する。さらに、バランス
信号ＢＫをハルレベルにし、ビット線Ｄ１〜Ｄｎ，Ｄ１
反転〜Ｄｎ反転のバランスと、プリチャージを開始し動
作を終了する。
【００２４】図６は図４におけるバイパス転送動作を説
明するための各種信号のタイミング図である。図６に示
すように、バイパス転送では、ＴＥＳＴ信号がハイレベ
ルの状態で、まずバランス信号ＢＬをロウレベルにし、
ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバラン
スとプリチャージを止める。次に、ワード線ＷＬ１をハ
イレベルにし、一旦はメモリセルＣ１１に保持するデー
タがビット線Ｄ１，Ｄｎ反転に微小差電位として伝達さ
れ、センスアンプ（ＳＡ１）３に入力される。その後、
リファレンスレベルから、センスアンプ活性化信号ＳＥ
Ｐを電源レベルに、ＳＥＮを接地レベルにそれぞれ駆動
することにより、ビット線Ｄ１，Ｄ１反転の電位はそれ
ぞれ電源及び接地レベルまで増幅される。その時、デー
タ転送信号ＹＳＷＧをロウレベルのままリード転送信号
ＲＤＴＧ及びライト転送信号ＷＤＴＧを一定時間ハイレ
ベルにすることにより、ライトデータレジスタＷＲ１に
保持するデータがビット線Ｒ１，Ｒ１反転に出力され、
リードデータレジスタＲＲ１に読み出される。しかる
後、センスアンプ（ＳＡ１）３によって増幅されたデー
タはメモリセルＣ１１に伝達され、ワード線ＷＬ１をロ
ウレベルにし、メモリセルＣ１１〜Ｃ１ｎにビット線Ｄ
１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転のデータの書き込みを終
了する。さらに、バランス信号ＢＬをハイレベルにし、
ビット線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転のバランスと
プリチャージを開始し、動作を終了する。
明するための各種信号のタイミング図である。図６に示
すように、バイパス転送では、ＴＥＳＴ信号がハイレベ
ルの状態で、まずバランス信号ＢＬをロウレベルにし、
ビット線Ｄ１〜ＤｎおよびＤ１反転〜Ｄｎ反転のバラン
スとプリチャージを止める。次に、ワード線ＷＬ１をハ
イレベルにし、一旦はメモリセルＣ１１に保持するデー
タがビット線Ｄ１，Ｄｎ反転に微小差電位として伝達さ
れ、センスアンプ（ＳＡ１）３に入力される。その後、
リファレンスレベルから、センスアンプ活性化信号ＳＥ
Ｐを電源レベルに、ＳＥＮを接地レベルにそれぞれ駆動
することにより、ビット線Ｄ１，Ｄ１反転の電位はそれ
ぞれ電源及び接地レベルまで増幅される。その時、デー
タ転送信号ＹＳＷＧをロウレベルのままリード転送信号
ＲＤＴＧ及びライト転送信号ＷＤＴＧを一定時間ハイレ
ベルにすることにより、ライトデータレジスタＷＲ１に
保持するデータがビット線Ｒ１，Ｒ１反転に出力され、
リードデータレジスタＲＲ１に読み出される。しかる
後、センスアンプ（ＳＡ１）３によって増幅されたデー
タはメモリセルＣ１１に伝達され、ワード線ＷＬ１をロ
ウレベルにし、メモリセルＣ１１〜Ｃ１ｎにビット線Ｄ
１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転のデータの書き込みを終
了する。さらに、バランス信号ＢＬをハイレベルにし、
ビット線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ反転のバランスと
プリチャージを開始し、動作を終了する。
【００２５】図７は図４におけるバイパス転送動作の制
御を実現するための制御部の回路図である。図７に示す
ように、この制御部はＯＲゲート１４，１８と、ＡＮＤ
ゲート１６，１７と、インバータ１５と、バッファ１９
とを有する。かかる制御部の回路は、ＴＥＳＴ信号がハ
イレベル状態でリード転送信号ＲＤＴを一定時間ハイレ
ベルにすると、データ転送信号ＹＳＷＧがロウレベルの
ままリード転送信号ＲＤＴＧ及びライト転送信号ＷＤＴ
Ｇを一定時間ハイレベルにするように構成されている。
御を実現するための制御部の回路図である。図７に示す
ように、この制御部はＯＲゲート１４，１８と、ＡＮＤ
ゲート１６，１７と、インバータ１５と、バッファ１９
とを有する。かかる制御部の回路は、ＴＥＳＴ信号がハ
イレベル状態でリード転送信号ＲＤＴを一定時間ハイレ
ベルにすると、データ転送信号ＹＳＷＧがロウレベルの
ままリード転送信号ＲＤＴＧ及びライト転送信号ＷＤＴ
Ｇを一定時間ハイレベルにするように構成されている。
【００２６】図８は図６と同様のバイパス転送動作を説
明するための各種信号のタイミング図である。図８に示
すように、バイパス転送時はライト転送信号ＷＤＴＧと
リード転送信号ＲＤＴＧのみを一定時間ハイレベルに
し、他の信号全てをプリチャージ状態とすることでも、
バイパス転送を実現することができる。
明するための各種信号のタイミング図である。図８に示
すように、バイパス転送時はライト転送信号ＷＤＴＧと
リード転送信号ＲＤＴＧのみを一定時間ハイレベルに
し、他の信号全てをプリチャージ状態とすることでも、
バイパス転送を実現することができる。
【００２７】要するに、本実施例においても、センスア
ンプやビット線を介さずにバイパス転送が実現する事が
可能であり、さらに本実施例ではメモリセルやセンスア
ンプが接続されるビット線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ
反転に対して、データ転送スイッチ（ＹＳＷａ〜ＹＳＷ
ｚ）１３のみを接続するので、ビット線容量を増やさず
にすむという利点がある。
ンプやビット線を介さずにバイパス転送が実現する事が
可能であり、さらに本実施例ではメモリセルやセンスア
ンプが接続されるビット線Ｄ１〜Ｄｎ，Ｄ１反転〜Ｄｎ
反転に対して、データ転送スイッチ（ＹＳＷａ〜ＹＳＷ
ｚ）１３のみを接続するので、ビット線容量を増やさず
にすむという利点がある。
【００２８】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、センスアンプやビット線を介さずにライトデー
タレジスタからリードデータレジスタへバイパスしてデ
ータを直接転送できるので、メモリセルの不良とデータ
レジスタをふくむ周辺の不良とを容易に分解でき、開発
当初やユーザーで不良が生じた場合の解析を非常に容易
にできるという効果がある。
モリは、センスアンプやビット線を介さずにライトデー
タレジスタからリードデータレジスタへバイパスしてデ
ータを直接転送できるので、メモリセルの不良とデータ
レジスタをふくむ周辺の不良とを容易に分解でき、開発
当初やユーザーで不良が生じた場合の解析を非常に容易
にできるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すフィールドメモリのメ
モリセル及びデータレジスタ部の回路図である。
モリセル及びデータレジスタ部の回路図である。
【図２】図１におけるライト転送動作およびリード転送
動作を説明するための各種信号のタイミング図である。
動作を説明するための各種信号のタイミング図である。
【図３】図１におけるバイパス転送動作を説明するため
の各種信号のタイミング図である。
の各種信号のタイミング図である。
【図４】本発明の他の実施例を示すフィールドメモリの
メモリセル及びデータレジスタ部の回路図である。
メモリセル及びデータレジスタ部の回路図である。
【図５】図４におけるライト転送動作およびリード転送
動作を説明するための各種信号のタイミング図である。
動作を説明するための各種信号のタイミング図である。
【図６】図４におけるバイパス転送動作を説明するため
の各種信号のタイミング図である。
の各種信号のタイミング図である。
【図７】図４におけるバイパス転送動作の制御を実現す
るための制御部の回路図である。
るための制御部の回路図である。
【図８】図６と同様のバイパス転送動作を説明するため
の各種信号のタイミング図である。
の各種信号のタイミング図である。
【図９】従来の一例を示すフィールドメモリのメモリセ
ル及びデータレジスタ部の回路図である。
ル及びデータレジスタ部の回路図である。
【図１０】図９におけるライト転送動作およびリード転
送動作を説明するための各種信号のタイミング図であ
る。
送動作を説明するための各種信号のタイミング図であ
る。
【図１１】図９におけるバイパス転送動作を説明するた
めの各種信号のタイミング図である。
めの各種信号のタイミング図である。
１ メモリセルアレイ ２ バランサ ３ センスアンプ ４ リードデータレジスタ（ＲＲ１〜ＲＲｎ） ５ リードレジスタスイッチ（ＲＤＴａ〜ＲＤＴｚ） ６ リードポインタ（ＰＲ１〜ＰＲｎ） ７ 読出し用シフトレジスタ ８ バイパススイッチ（ＢＰａ〜ＢＰｚ） ９ ライトデータレジスタ（ＷＲ１〜ＷＲｎ） １０ ライトレジスタスイッチ（ＷＤＴａ〜ＷＤＴ
ｚ） １１ ライトポインタ（ＰＷ１〜ＰＷｎ） １２ 書込み用シフトレジスタ １３ データ転送スイッチ（ＹＳＷａ〜ＹＳＷｚ） １４，１８ ＯＲゲート １５ インバータ １６，１７ ＡＮＤゲート １９ バッファゲート
ｚ） １１ ライトポインタ（ＰＷ１〜ＰＷｎ） １２ 書込み用シフトレジスタ １３ データ転送スイッチ（ＹＳＷａ〜ＹＳＷｚ） １４，１８ ＯＲゲート １５ インバータ １６，１７ ＡＮＤゲート １９ バッファゲート
Claims (2)
- 【請求項１】 ｍ行，ｎ列で構成されるメモリセルアレ
イと、前記メモリセルアレイに対応したセンスアンプ
と、前記センスアンプに対応したリードデータレジスタ
及びライトデータレジスタと、前記ライトデータレジス
タへデータを書き込む書き込み手段と、前記リードデー
タレジスタからデータを読み出す読みだし手段と、前記
ライトデータレジスタから前記メモリセルアレイへデー
タを転送するライト転送手段と、前記メモリセルアレイ
から前記リードデータレジスタへデータを転送するリー
ド転送手段と、前記ライトデータレジスタから前記リー
ドデータレジスタへバイパスしてデータを直接転送する
バイパス転送手段とを有することを特徴とする半導体メ
モリ。 - 【請求項２】 ｍ行，ｎ列で構成されるメモリセルアレ
イと、前記メモリセルアレイに対応したセンスアンプ
と、前記センスアンプに対応したリードデータレジスタ
及びライトデータレジスタと、前記ライトデータレジス
タへデータを書き込む書き込み手段と、前記リードデー
タレジスタからデータを読み出す読みだし手段と、前記
ライトデータレジスタから前記メモリセルアレイへデー
タを転送するライト転送手段と、前記メモリセルアレイ
から前記リードデータレジスタへデータを転送するリー
ド転送手段と、前記リード転送手段，前記ライト転送手
段および前記メモリセルアレイ，前記センスアンプ間を
接続するスイッチ手段とを有し、前記ライトデータレジ
スタから前記リードデータレジスタへデータを直接転送
することを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067853A JPH05274860A (ja) | 1992-03-26 | 1992-03-26 | 半導体メモリ |
| US08/036,233 US5371708A (en) | 1992-03-26 | 1993-03-24 | FIFO-type semiconductor device |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980310 |