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KR100341576B1 - 반도체메모리장치의 파이프데이터 입력 제어 방법 및 장치 - Google Patents

반도체메모리장치의 파이프데이터 입력 제어 방법 및 장치 Download PDF

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KR100341576B1
KR100341576B1 KR1019990024823A KR19990024823A KR100341576B1 KR 100341576 B1 KR100341576 B1 KR 100341576B1 KR 1019990024823 A KR1019990024823 A KR 1019990024823A KR 19990024823 A KR19990024823 A KR 19990024823A KR 100341576 B1 KR100341576 B1 KR 100341576B1
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박종섭
주식회사 하이닉스반도체
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Abstract

본 발명은 고속동작 시 데이터 스큐에 따른 불안정한 데이터 밴드위스로 인해 파이프래치에 데이터가 잘못 저장되는 것을 방지하여 메모리의 신뢰도를 높이기 위한 것으로서, 이를 위한 본 발명은 글로벌입출력라인을 통해 전달된 메모리 셀로 부터의 데이터를 저장하는 다수의 파이프래치와, 상기 글로벌입출력라인과 상기 파이프래치와의 연결을 제어하는 파이프래치입력제어부와, 상기 파이프래치와 출력드라이버와의 경로를 제어하는 파이프카운트신호생성부를 포함하여 데이터의 출력을 제어하는 반도체메모리장치에 있어서, 상기 파이프래치입력제어부는, 제1제어신호와 글로벌입출력라인신호를 조합하여 패스게이트를 제어하는 패스게이트제어신호를 생성하는 패스게이트제어신호생성부; 상기 패스게이트제어신호를 입력으로 하여 상기 글로벌입출력라인과 파이프래치와의 연결을 제어하는 상기 파이프래치제어신호를 제어하는 제2제어신호를 생성하는 제2제어신호생성부; 상기 제1제어신호와 상기 패스게이트제어신호에 응답하여 순차적으로 활성화되는 다수의 제3제어신호를 생성하는 제3제어신호생성부; 및 상기 제1제어신호, 제2제어신호 및 상기 다수의 제3제어신호를 입력으로 하여 상기 글로벌입출력라인과 파이프래치와의 연결을 제어하는 파이프래치제어신호를 생성하는 파이프래치제어신호생성부를 포함하여 이루어지는것을 특징으로 한다.

Description

반도체메모리장치의 파이프데이터 입력 제어 방법 및 장치{Method and device for controlling of pipedata input of semiconductor memory device}
본 발명은 차세대 메모리소자인 DDR(Double Data Rate) SDRAM(Synchronous DRAM)에 관한 것으로, 특히 DDR SDRAM의 읽기(Read) 구동시 파이프래치의 입력을 제어하는 방법 및 장치에 관한 것이다.
잘 알려진 바와 같이, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기 되어 동작하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다. 한편, 통상의 SDRAM은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭의 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, DDR SDRAM은 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다. 한편, DDR SDRAM은 연속적으로 데이터를 출력하기 위해서 셀에서 읽어온 데이터를 임시로 저장 및 출력하는 복수의 파이프래치(Pipe Latch)를 갖는다.
도1은 데이터를 임시로 저장하는 복수의 파이프래치를 병렬로 배치한 웨이브 파이프라인(Wave Pipeline) 구조의 데이터 출력 경로에 대한 다이아그램이다.
도1은 하나의 글로벌입출력라인(Global Input/Output) gio<0> 및 /gio<0>에 대하여 4개의 파이프래치(30, 31, 32, 33)가 병렬로 연결된 경우에 대한 예로서,파이프래치제어신호(Pipelatch Control Signal : 이하, "pcd")에 응답하여 글로벌입출력라인(gio<0> 및 /gio<0>)을 통해 각각의 파이프래치(30, 31, 32 ,33)로 전달된 데이터를 파이프카운트신호(Pipe Count Signal : 이하, "pcnt")의 제어하에 출력드라이버(131)를 통해서 출력하는 데이터출력부(130)와, 메모리 셀 어레이 블록인 뱅크와 상기 데이터출력부(130) 사이에서 데이터를 전달하는 글로벌입출력부(110, 111, 112, 113)와, 글로벌입출력라인(gio<0:3> 및 /gio<0:3>) 신호들에 응답하여 상기 글로벌입출력부(110, 111, 112, 113)와 상기 데이터출력부(130)와의 연결을 제어하기 위한 제어신호로서 파이프래치제어신호 pcd를 생성하는 파이프래치제어신호 생성부(150)와, 파이프래치(30, 31, 32, 33)와 출력드라이버(131)와의 연결을 제어하기 위한 제어신호로서 파이프카운트신호 pcnt를 생성하는 파이프카운트신호 생성부(170)로 구성된다.
구체적으로, 상기 데이터출력부(130)는 데이터를 저장하는 4개의 파이프래치(30, 31, 32, 33)와, 상기 파이프래치(30, 31, 32, 33)와 글로벌입출력라인(gio<0> 및 /gio<0>)과의 연결을 제어하는 4개의 제1스위치수단(20, 21, 22, 23)과, 파이프래치에서 전달된 데이터를 전달받아 버퍼링하여 출력하기 위한 출력 드라이버(131), 및 상기 파이프래치(30, 31, 32, 33)와 출력드라이버(131)와의 연결을 제어하는 4개의 제2스위치수단(40, 41, 42, 43)으로 구성된다.
또한, 상기 글로벌입출력부(110, 111, 112, 113)는 뱅크와 글로벌입출력라인사이에서 데이터를 증폭하여 전달하는 입출력센스앰프(Input/Output Sense Amplifier : IOSA)와, 상기 입출력센스앰프 IOSA를 통해 전달된 데이터를 데이터출력부(130)로 전달하는 글로벌입출력라인(gio 및 /gio), 및 상기 글로벌입출력라인을 VCC로 프리차지하는 글로벌입출력라인 프리차지부로 구성된다.
도1의 종래의 데이터버스 구조에서 제1글로벌입출력부(110)에만 데이터출력부(130)가 연결되어 있으나 실제로는 각각의 글로벌입출력부(110, 111, 112, 113)에 데이터출력부(130)가 연결되어 있다.
도3은 종래의 상기 파이프래치제어신호 생성부(150)의 상세 회로도로서, 상기 4개의 글로벌입출력부(110, 111, 112, 113)에서 인가된 상기 글로벌입출력라인신호(gio<0:3> 및 /gio<0:3>)와 파이프래치제어 인에이블신호 pcden를 조합하여 패스게이트제어신호 pcdinc를 생성하는 패스게이트제어신호 생성부(330)와, 상기 패스게이트제어신호 pcdinc와 상기 파이프래치제어 인에이블신호 pcden에 응답하여 복수의 파이프래치 중 하나를 선택하기 위한 파이프래치제어신호 pcd<0> 또는 pcd<1> 또는 pcd<2> 또는 pcd<3>을 생성하는 파이프래치선택신호 생성부(350)로 구성된다.
구체적으로, 상기 파이프래치선택신호 생성부(350)는 상기 패스게이트제어신호 pcdinc에 의해 제어되는 4개의 제1패스게이트(P10, P11, P12, P13) 및 4개의 제2패스게이트(P20, P21, P22, P23)를 구비하고, 상기 파이프래치제어 인에이블신호 pcden과 상기 제1패스게이트의 출력을 조합하여 제2패스게이트를 통과한 신호가 래치 및 버퍼링된 출력노드 N30, N31, N32, N33신호를 생성하는 제1회로부(360)와 상기 노드 N30, N31, N32 및 N33신호와 상기 파이프래치제어 인에이블신호 pcden을 조합하여 상기 파이프래치제어신호 pcd<0>, pcd<1>, pcd<2> 및 pcd<3>신호를 출력하는 제2회로부(370)로 구성된다.
도2와 도4의 타이밍 다이아그램을 참조로 상기와 같이 구성된 도1의 웨이브 파이프 라인 구조의 데이터버스 동작 및 도3의 종래의 파이프래치제어신호 생성방법에 대해서 살펴본다.
제1 읽기 동작에서 글로벌입출력라인 프리차지부에 의해 전원전압(VCC)으로 프리차지되어 있던 글로벌입출력라인(gio<0> 및 /gio<0>)으로, 입출력센스앰프 IOSA들 중의 하나가 턴-온되면서 뱅크의 데이터가 전달되면 정 또는 부글로벌입출력라인(gio<0> 또는 /gio<0>) 중의 하나가 로직 "로우" 레벨로 떨어진다.
파이프래치제어신호 생성부(150)로 인가된 상기 파이프래치제어 인에이블신호 pcden이 로직 "하이"로 되고, 로직 "하이"로 되어 있던 노드 N30신호와의 조합을 통해 제1파이프제어신호 pcd<0>이 "로우"로 액티브되며 스위치(20)를 인에이블시켜 글로벌입출력라인(gio<0> 및 /gio<0>)과 제1파이프래치(30)와의 연결 경로를 열어준다.
글로벌입출력라인(gio<0> 및 /gio<0>)은 제1파이프래치(30)에 데이터가 충분히 저장되는 일정 시간 후에 글로벌입출력라인 프리차지신호(gio_precharge)가 "로우" 액티브되어 상기 글로벌입출력라인(gio<0> 및 /gio<0>)을 로직 "하이"로 프리차지한다.
글로벌입출력라인(gio<0> 및 /gio<0>)이 로직 "하이"로 프리차지되면 이 신호에 응답하여 파이프래치제어신호 생성부(150)내의 패스게이트제어신호 생성부(330)의 출력 패스게이트제어신호 pcdinc가 "하이"로 되면서 노드 N30신호가로직 "로우"로 떨어지고, 상기 노드 N30신호와 상기 파이프래치제어 인에이블신호 pcden에 응답하여 제1파이프래치제어신호 pcd<0>이 "하이"로 되어 스위치(20)를 디스에이블시킨다.
상기 과정에서 노드 N31이 로직 "하이"로 되어 상기 파이프래치제어 인에이블신호 pcden과 조합하여 제2파이프래치제어신호 pcd<1>이 로직 "로우"로 되어 스위치(21)를 인에이블시켜 글로벌입출력라인(gio<0> 및 /gio<0>)과 제2파이프래치(31)와의 경로를 열어준다.
여기에서 제1파이프래치제어신호 pcd<0>과 제2파이프래치제어신호 pcd<1>이 동시에 디스에이블되고 인에이블되어 글로벌입출력라인(gio<0> 및 /gio<0>)과 제1파이프래치(30) 및 제2파이프래치(31)로의 신호 전달 경로가 동시에 턴-온 및 턴-오프 되는 것에 주목하여야 한다.
유사한 방법으로 제2 읽기 과정에서 입출력센스앰프들 중의 하나가 선택되어 상술한 바와 같은 경로를 거쳐 제2파이프래치(31)에 데이터가 저장되고, 제2파이프래치제어신호 pcd<1>이 "하이"로 되어 스위치(21)가 디스에이블된다. 동일한 경로와 방법을 통해 제3 및 제4 읽기과정을 통해 제3파이프래치(32)와 제4파이프래치(33)에 데이터가 전달된다.
상기와 같이 4개의 파이프래치(30, 31, 32, 33)에 저장된 데이터는 파이프카운트신호 pcnt<0:3>에 응답하여 출력드라이버(131)를 통해 출력신호 DQ를 외부로 출력한다.
그러나, 이와 같은 종래의 파이프래치 입력 제어방법은 글로벌입출력라인과연결된 입출력센스앰프 IOSA와 데이터출력부(130)의 파이프래치(30, 31, 32, 33)와의 거리가 동일하지 않으므로, 파이프래치에서 멀리 떨어진 입출력센스앰프 IOSA에 의해 발생된 데이터는 전달 속도가 늦고 밴드위스(bandwith)또한 좁아져서 인에이블되는 입출력센스앰프 IOSA의 위치에 따라 데이터 스큐(data skew)가 일어난다. 이러한 데이터 스큐는 읽기와 쓰기 동작을 반복하는 경우에도 발생하며, 메모리의 크기가 증가하고 고속동작을 하면 그 영향이 커진다.
또한, 고속동작으로 인해 동작 주기가 빨라지면 이전 동작의 데이터와 다음 동작의 데이터와의 간격이 좁아지면서 데이터 스큐에 의해 데이터의 밴드위스가 일정하지 않으므로 두 동작의 데이터가 겹치는 경우가 발생한다. 위와 같은 경우에 파이프래치에 데이터를 싣는 과정에서 글로벌입출력라인과 파이프래치와의 연결을 차단하기 이전에 다음 동작이 일어나면서 파이프래치에 이전에 저장한 데이터 대신에 새로운 데이터가 잘못 저장되는 문제점이 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한것으로서, 고속동작 시 데이터 스큐에 따른 불안정한 데이터 밴드위스로 인해 파이프래치에 데이터가 잘못 저장되는 것을 방지하여 메모리의 신뢰도를 높이는 반도체 메모리장치를 제공하는데 그 목적이 있다.
도1은 웨이브 파이프라인 구조의 데이터버스 블록 다이아그램.
도2는 도1의 각 신호에 대한 타이밍도.
도3은 종래의 파이프래치 제어신호 생성부의 상세 회로도.
도4는 도3의 각 신호에 대한 타이밍도.
도5는 본 발명의 실시예에 의한 파이프래치 제어신호 생성부의 상세 회로도.
도6은 도5의 각 신호에 대한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
530 : 패스게이트 제어신호 생성부
550 : 파이프래치선택신호 생성부
580 : 파이프래치디스에이블 제어부
pcden : 파이프래치 인에이블신호
pcdctrl : 파이프래치디스에이블 제어신호
상기 목적을 달성하기 위한 본 발명은 글로벌입출력라인을 통해 전달된 메모리 셀로 부터의 데이터를 저장하는 다수의 파이프래치와, 상기 글로벌입출력라인과 상기 파이프래치와의 연결을 제어하는 파이프래치입력제어부와, 상기 파이프래치와 출력드라이버와의 경로를 제어하는 파이프카운트신호생성부를 포함하여 데이터의 출력을 제어하는 반도체메모리장치에 있어서, 상기 파이프래치입력제어부는, 제1제어신호와 글로벌입출력라인신호를 조합하여 패스게이트를 제어하는 패스게이트제어신호를 생성하는 패스게이트제어신호생성부; 상기 패스게이트제어신호를 입력으로 하여 상기 글로벌입출력라인과 파이프래치와의 연결을 제어하는 상기 파이프래치제어신호를 제어하는 제2제어신호를 생성하는 제2제어신호생성부; 상기 제1제어신호와 상기 패스게이트제어신호에 응답하여 순차적으로 활성화되는 다수의 제3제어신호를 생성하는 제3제어신호생성부; 및 상기 제1제어신호, 제2제어신호 및 상기 다수의 제3제어신호를 입력으로 하여 상기 글로벌입출력라인과 파이프래치와의 연결을 제어하는 파이프래치제어신호를 생성하는 파이프래치제어신호생성부를 포함하여 이루어지는것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 일실시예에 따른 파이프래치제어신호 생성부의 상세 회로도이다.
도1과 도5를 참조하면, 본 발명에 따른 파이프래치제어신호 생성부는, 상기글로벌입출력부(110, 111, 112, 113)에서 인가된 글로벌입출력라인신호 gio<0:3> 및 /gio<0:3>과 파이프래치제어 인에이블신호 pcden을 조합하여 패스게이트제어신호 pcdinc를 생성하는 패스게이트제어신호 생성부(530)와, 상기 패스게이트제어신호 pcdinc와 상기 파이프래치제어 인에이블신호 pcden에 응답하여 복수의 파이프래치 중 하나를 선택하기 위한 제어신호로서 파이프래치제어신호 pcd<0>, pcd<1>, pcd<2>, 및 pcd<3>을 생성하는 파이프래치선택신호 생성부(550)로 구성된다.
구체적으로, 상기 파이프래치선택신호 생성부(550)는 상기 패스게이트제어신호 pcdinc에 응답하여 상기 글로벌입출력라인과 파이프래치와의 연결을 디스에이블시키는 파이프래치디스에이블 제어신호 pcdctrl을 생성하는 파이프래치디스에이블제어부(580)와 상기 패스게이트제어신호 pcdinc에 의해 제어되는 4개의 제1패스게이트(P60, P61, P62, P63) 및 4개의 제2패스게이트(P70, P71, P72, P73)와, 상기 파이프래치제어 인에이블신호 pcden과 상기 제1패스게이트의 출력을 조합하여 제2패스게이트를 통과한 신호가 래치 및 버퍼링된 출력노드 N50, N51, N52, N53신호를 생성하는 제1회로부(560)와 상기 노드 N50, N51, N52, N53신호와 상기 파이프래치제어 인에이블신호 pcden 및 상기 파이프래치디스에이블 제어신호 pcdctrl을 부정논리곱하여 상기 파이프래치제어신호 pcd<0>, pcd<1>, pcd<2> 및 pcd<3>신호를 출력하는 제2회로부(570)로 구성된다.
상기 파이프래치디스에이블제어부(580)는 상기 패스게이트제어신호 pcdinc를 반전하는 인버터 INV50과, 상기 인버터 INV50에 의하여 반전된 신호를 지연하기 위한 인버터 INV51, INV52, INV53, 및 INV54와, 게이트단의 커패시턴스를 이용해 지연하기 위한 PMOS트랜지스터와 NMOS트랜지스터로 구성된다.
도2와 도6의 타이밍 다이아그램을 통해 상기와 같은 구성을 갖는 본 발명의 실시예에 따른 파이프제어신호 생성부의 동작에 대해 살펴본다.
제1 읽기 동작이 시작되기 이전에 파이프래치제어 인에이블신호 pcden이 먼저 로직 "로우" 상태를 유지하면 상기 파이프래치선택신호 생성부(550)의 노드 N50 신호만 로직 "하이"이고, 나머지 노드 N51, N52, N53 신호는 모두 로직 "로우"이다.
제1 읽기 동작이 시작되어 "하이"로 액티브된 상기 파이프제어인에이블신호 pcden이 파이프래치선택신호 생성부(550)로 인가되어 패스게이트(P60)의 출력신호와 조합되어 로직 "하이"로 되어, 노드 N50 신호는 로직 "하이"이고, 이때 상기 pcdctrl신호는 "하이"가 되어 제1파이프래치제어신호 pcd<0>의 신호만 로직 "로우"로 떨어진다.
입출력센스앰프 IOSA들 중의 하나가 턴-온되면서 상기 패스게이트제어신호 생성부(530)의 입력신호인 정 또는 부글로벌입출력라인(gio<0> 또는 /gio<0>) 중의 하나가 로직 "로우" 레벨로 떨어지면 이에 응답하여 상기 패스게이트제어신호 pcdinc가 로직 "로우"로 떨어진다. 로직 "로우" 레벨로 떨어진 패스게이트제어신호 pcdinc가 상기 파이프래치디스에이블 제어신호 pcdctrl신호 생성부(580)로 입력된다.
상기 NAND게이트 ND50의 일측단은 상기 인버터 INV50에 의하여 반전된 패스게이트제어신호 로직 "하이"가 인가되고, 타측단은 상기 인버터 INV51, INV52,INV53, 및 INV54와 트랜지스터의 게이트 커패시턴스에 의하여 지연되어 전달된 로직 "하이"가 인가되어 로직 "하이"에서 로직 "로우"로 떨어진다.
상기 파이프래치디스에이블 제어신호 pcdctrl이 로직 "로우"로 떨어지면 제1파이프래치제어신호 pcd<0>이 로직 "하이"로 되면서 스위치(20)를 디스에이블시킨다. 결국 상기 제1파이프래치제어신호 pcd<0>이 로직 "로우"로 글로벌입출력라인과 제1파이프래치와의 경로를 열어주는 시간은 상기 파이프래치디스에이블 제어부(580)의 지연전달경로에서 지연되는 시간과 같다. 즉, 파이프래치 인에이블 시간은 모델링을 통해 글로벌입출력라인에서 파이프래치에 데이터를 충분히 전달할 수 있는 시간만큼의 지연시간(데이터출력부에서 가장 먼 입출력센스앰프 IOSA의 경우)을 상기 파이프래치디스에이블 제어부(580)에서 제어하는 것에 의하여 결정된다.
상술한 바와 같이 본 발명은 이전의 글로벌입출력라인의 프리차지에 동기되어 파이프래치가 디스에이블되는 것이 아니고 글로벌입출력라인이 인에이블되어 데이터가 파이프래치로 전달되고 일정시간 후에 디스에이블되는 것에 주목하여야 한다.
글로벌입출력라인 중의 하나가 "로우" 레벨로 변한 일정 시간 후에 글로벌입출력라인 프리차지신호(gio_precharge)가 "로우" 액티브되어 글로벌입출력라인을 로직 "하이"로 프리차지한다.
글로벌입출력라인(gio<0> 및 /gio<0>)이 "하이"로 프리차지되면 이 신호에 응답하여 파이프래치제어신호생성부(150)내의 패스게이트제어신호 생성부(530)의 출력인 패스게이트제어신호 pcdinc가 "하이"로 되어 노드 N51신호와 파이프래치디스에이블 제어신호 pcdctrl이 로직 "하이"로 되고, 상기 노드 N51신호와 파이프래치제어 인에이블신호 pcden와 파이프래치디스에이블 제어신호 pcdctrl에 응답하여 제1파이프래치제어신호 pcd<1>이 "로우"로 액티브되어 스위치(21)를 인에이블시켜 글로벌입출력라인과 제2파이프래치와의 경로를 열어준다.
제2 읽기과정이 시작되어 입출력센스앰프 IOSA중의 하나가 액티브되면 상술한 바와 같은 경로를 통해 파이프래치(31, 32, 33)에 데이터를 순차적으로 저장한다.
상기와 같이 전달된 데이터는 파이프카운트신호 pcnt에 응답하여 출력드라이버(131)를 통해 외부로 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 파이프래치에 데이터가 충분히 실린 다음에 파이프래치를 디스에이블 시킴으로서, 고속동작 시 데이터 스큐에 따른 불안정한 데이터 밴드위스로 인해 파이프래치에 데이터가 잘못 저장되는 것을 방지하여 메모리의 신뢰도를 높이는데 있다.

Claims (6)

  1. 글로벌입출력라인을 통해 전달된 메모리 셀로 부터의 데이터를 저장하는 다수의 파이프래치와 상기 글로벌입출력라인과의 연결을 제어하기 위한 파이프래치 입력 제어 방법에 있어서,
    상기 글로벌입출력라인과 제1파이프래치와의 연결을 인에이블시켜 상기 데이터를 제1파이프래치에 입력하는 제1단계,
    상기 글로벌입출력라인이 액티브되는 신호에 응답하여 상기 제1파이프래치에 데이터가 저장된 후에 상기 글로벌입출력라인과 상기 제1파이프래치와의 연결을 디스에이블시켜 입력 경로를 차단하는 제2단계, 및
    상기 글로벌입출력라인이 프리차지되는 신호에 응답하여 상기 글로벌입출력라인과 제2파이프래치와의 연결을 인에이블시켜 상기 데이터를 제2파이프래치에 저장하는 제3단계
    를 포함하여, 상기 제2단계가 완료되어 상기 제1파이프래치로의 입력 경로가 완전히 차단된 후에 상기 제3단계가 수행되어 상기 제2파이프래치로의 입력 경로가 인에이블되는 것을 특징으로 하는 파이프래치 입력 제어 방법.
  2. 글로벌입출력라인을 통해 전달된 메모리 셀로 부터의 데이터를 저장하는 다수의 파이프래치와, 상기 글로벌입출력라인과 상기 파이프래치와의 연결을 제어하는 파이프래치입력제어부와, 상기 파이프래치와 출력드라이버와의 경로를 제어하는 파이프카운트신호생성부를 포함하여 데이터의 출력을 제어하는 반도체메모리장치에 있어서,
    상기 파이프래치입력제어부는,
    제1제어신호와 글로벌입출력라인신호를 조합하여 패스게이트를 제어하는 패스게이트제어신호를 생성하는 패스게이트제어신호생성부;
    상기 패스게이트제어신호를 입력으로 하여 상기 글로벌입출력라인과 파이프래치와의 연결을 제어하는 상기 파이프래치제어신호를 제어하는 제2제어신호를 생성하는 제2제어신호생성부;
    상기 제1제어신호와 상기 패스게이트제어신호에 응답하여 순차적으로 활성화되는 다수의 제3제어신호를 생성하는 제3제어신호생성부; 및
    상기 제1제어신호, 제2제어신호 및 상기 다수의 제3제어신호를 입력으로 하여 상기 글로벌입출력라인과 파이프래치와의 연결을 제어하는 파이프래치제어신호를 생성하는 파이프래치제어신호생성부
    를 포함하여 이루어지는 반도체메모리장치.
  3. 제2항에 있어서,
    상기 제2제어신호생성부는,
    상기 패스게이트제어신호를 입력으로 하여 이를 반전하는 인버터;
    상기 반전된 패스게이트제어신호를 지연하는 지연수단; 및
    상기 반전된 패스게이트제어신호와 상기 지연수단에 의해 지연된 신호를 입력으로 하여 상기 제2제어신호를 출력하는 NAND게이트
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  4. 제3항에 있어서,
    상기 지연수단은,
    상기 반전된 패스게이트제어신호를 지연하기 위한 짝수개의 인버터체인;
    상기 인버터 사이에서 게이트단의 커패시턴스를 이용해서 상기 반전된 패스게이트신호를 지연을 시키기위하여 소스-드레인을 접지전원과 연결하고 게이트단으로 인버터의 출력신호를 인가한 NMOS트랜지스터; 및
    상기 NMOS트랜지스터와 같은 역할을 하며 소스-드레인을 전원전압과 연결하고 게이트단으로 인버터의 출력신호를 인가한 PMOS트랜지스터
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  5. 제2항에 있어서,
    상기 파이프래치제어신호생성부는,
    상기 제1제어신호, 제2제어신호와 상기 순차적으로 액티브되는 다수의 제3제어신호를 입력으로 하는 다수의 NAND게이트; 및
    상기 NAND게이트의 출력신호를 버퍼링하는 인버터 쌍
    을 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  6. 제2항에 있어서,
    제3제어신호생성부는,
    상기 패스게이트제어신호에 의해 제어되는 4개의 제1패스게이트 및 4개의 제2패스게이트; 및
    상기 제1제어신호와 상기 제1패스게이트의 출력을 조합하여 제2패스게이트를 통과한 신호가 래치 및 버퍼링된 제3제어신호를 생성하는 래치부
    를 포함하여 이루어진 것을 특징으로하는 반도체메모리 장치.
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