KR100761394B1 - 반도체 메모리 장치 - Google Patents
반도체 메모리 장치 Download PDFInfo
- Publication number
- KR100761394B1 KR100761394B1 KR1020060059259A KR20060059259A KR100761394B1 KR 100761394 B1 KR100761394 B1 KR 100761394B1 KR 1020060059259 A KR1020060059259 A KR 1020060059259A KR 20060059259 A KR20060059259 A KR 20060059259A KR 100761394 B1 KR100761394 B1 KR 100761394B1
- Authority
- KR
- South Korea
- Prior art keywords
- output line
- data
- signal
- input
- global input
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000001514 detection method Methods 0.000 claims abstract description 35
- 238000012360 testing method Methods 0.000 claims abstract description 30
- 230000004044 response Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 13
- 238000010998 test method Methods 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims description 2
- 238000012546 transfer Methods 0.000 abstract description 5
- 230000007547 defect Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 3
- 101100522354 Triticum aestivum PINB gene Proteins 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 테스트되는 영역을 세분화하여 데이터 불량검출을 세밀하게 테스트하는 반도체 메모리 장치에 관한 것으로, 이를 위해 본 발명은, 외부와 로컬입/출력라인간 데이터의 전송라인인 글로벌입/출력라인, 상기 로컬입/출력라인에서 상기 글로벌입/출력라인으로 상기 데이터가 전달되도록 제어하는 I/O감지증폭기 및 메모리셀에서 출력되는 데이터와 무관하게 반도체 메모리 장치를 테스트하기 위한 테스트모드신호에 응답하여 상기 I/O감지증폭기를 제어하는 I/O감지증폭기 제어부를 포함하는 반도체 메모리 장치를 제공한다.
테스트모드신호, 데이터 불량 테스트, I/O감지증폭기, 래치회로
Description
도 1은 일반적인 디램을 나타낸 블록도.
도 2는 일반적인 I/O감지증폭기를 나타낸 회로도.
도 3은 도 2의 I/O감지증폭기의 타이밍다이어그램.
도 4는 본 발명의 일실시예에 따른 데이터 불량검출 테스트방법을 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : I/O감지증폭기 구동신호 생성부
202 : I/O감지증폭기 구동신호 제어부
203 : 파이프래치 구동신호 생성부
204 : 출력파이프래치회로
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 데이터 불량 검출 방법에 관한 것이다.
대표적인 반도체 메모리 장치인 디램(DRAM)의 주요 동작은 메모리셀(memory cell)에 데이터(data)를 라이트(write)하고, 리드(read)하는 동작이다. 따라서, 이 리드/라이트 동작을 효과적으로 테스트(test)하는 것이 매우 중요하다. 즉, 만약 똑같은 어드레스(address)의 메모리셀에 데이터를 라이트하고 리드 했을 때, 결함(fail)이 발생하여 두 데이터값이 다르다면 불량을 어디서 어떻게 찾을 것인가를 테스트하는 것이 중요하다는 것이다.
메모리셀의 리드/라이트동작을 테스트하려면 액티브(active)→라이트→프리차지(precharge)→액티브→리드→프리차지 순서로 커맨드를 인가하면 된다. 그러면, 라이트데이터는 메모리셀에 라이트되고, 메모리셀은 프리차지된 후, 다시 액티브하면 리드데이터가 비트라인에 차지 쉐어링(charge sharing)되어 리드된다.
그러나, 상기와 같은 테스트 방법은 메모리셀에 불량이 있는지, 주변회로영역에 불량이 있는지 검출하기가 쉽지 않다.
그래서, 상기 테스트에서 불량이 발생하면 종래의 경우 WRITE VERIFIED READ라는 테스트가 있어 뱅크의 비트라인감지증폭기까지 데이터를 라이트하고, 상기 비트라인감지증폭기의 데이터를 리드하여 불량을 검출한다. 즉, 액티브→라이트→리드→프리차지 순서로 커맨드를 인가하는 방법이다. 라이트 동작이후 프리차지동작을 하지 않고 비트라인감지증폭기에 있는 데이터를 리드했을때, 그 데이터가 라이트할 때의 데이터와 같으면 메모리셀에 불량이 있는 것이다.
그러나 이러한 방법으로는 메모리셀의 불량만을 검출할 수 있을 뿐, 만약 상기 비트라인감지증폭기 또는 로컬입/출력라인에 불량이 발생하였을 경우는 테스트하기 어려운 문제점이 있다. 즉, 테스트되는 영역을 더욱 세분화하여 테스트하는 방법이 없어서, 불량이 어디서 발생되는지를 자세하게 검출하기 어렵다는 것이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 테스트되는 영역을 세분화하여 데이터 불량검출을 세밀하게 테스트하는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.
그리고, I/O감지증폭기를 제어하여 글로벌입/출력라인에서 데이터입력패드간을 왕래한 데이터의 불량을 테스트하는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 외부와 로컬입/출력라인간 데이터의 전송라인인 글로벌입/출력라인, 상기 로컬입/출력라인에서 상기 글로벌입/출력라인으로 상기 데이터가 전달되도록 제어하는 I/O감지증폭기 및 메모리셀에서 출력되는 데이터와 무관하게 반도체 메모리 장치를 테스트하기 위한 테스트모드신호에 응답하여 상기 I/O감지증폭기를 제어하는 I/O감지증폭기 제어부를 포함하는 반도체 메모리 장치를 제공한다.
그리고, 반도체 메모리 장치의 테스트 방법에 있어서, 라이트동작을 통해 외부에서 인가되는 라이트데이터를 글로벌입/출력라인을 통해 로컬입/출력라인에 전달하는 단계, 리드동작이되, 메모리셀로부터 로컬입/출력라인에 인가된 리드데이터가 글로벌입/출력라인에 전달되는 것을 막고, 상기 글로벌입/출력라인의 상기 라이트데이터를 외부에 출력하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 일반적인 디램을 나타낸 블록도이다.
도 1을 참조하면, 디램은, 다수의 메모리셀로 이루어진 뱅크(BANK0~BANK7)와 데이터를 증폭시키는 비트라인감지증폭기(10), 리드동작시 구동되어 로컬입/출력라인(LIO)에서 글로벌입/출력라인(GIO)으로 데이터를 전달하는 I/O감지증폭기(20)와 라이트동작시 구동되어 글로벌입/출력라인(GIO)에서 로컬입/출력라인(LIO)으로 데이터를 전달하는 라이트드라이버(20), I/O감지증폭기(20)에서 전달되는 데이터를 임시저장하는 출력파이프래치회로(30), 외부에서 입력되는 데이터를 임시저장하는 입력레지스터회로(40) 및 외부외 연결되어 데이터를 입/출력하는 입/출력패드(50)를 구비한다.
여기서, 본 발명은 I/O감지증폭기를 알맞게 제어하여 본 발명의 목적을 달성한다.
도 2는 일반적인 I/O감지증폭기를 나타낸 회로도이다.
도 2를 참조하면, I/O감지증폭기(IOSA1)는 각 뱅크(BANK0~BANK3, 4뱅크구조로 설명함)에 대응되어 구비되는 회로로써, 로컬입/출력라인(LIO/LIOB)에 실린 데이터를 글로벌입/출력라인(GIO)에 전달하는 역할을 한다. 여기서는 하나의 뱅크에 속한 I/O감지증폭기(IOSA1)에 대해서만 설명한다.
이를 위해 I/O감지증폭기(IOSA)는 제어회로를 구비하는데, I/O감지증폭기 제어회로(101)는 리드커맨드에 응답하여 생성되는 내부리드신호(AYP)와 뱅크어드레스신호(BK)를 입력으로 하는 제1 낸드게이트(NAND1), 제1 낸드게이트(NAND1)의 출력신호를 지연시키는 제1 지연회로(tD1), 제1 지연회로(tD1)의 출력신호를 반전시켜 I/O감지증폭기(IOSA) 인에이블신호(IOSTBP)로 출력하는 제1 인버터(INV1)로 구현할 수 있다.
이때, 제1 낸드게이트(NAND1)의 출력신호(PINSTB<0:3)는 글로벌입/출력라인(GIO)의 일측 끝단에 구비되어 리드되는 데이터를 임시저장하기 위한 출력파이프래치회로(102) 제어신호(PINB<0:3>)의 소스신호로 사용된다.
이와 같은 I/O감지증폭기(IOSA1)의 동작을 설명하기 위해 도 3을 참조한다.
도 3을 보면, 리드동작시 내부리드신호(AYP)의 첫번째 라이징엣지에 대응하여 출력파이프래치 제어소스신호(PINSTB<0>)와 I/O감지증폭기 인에이블신호{IOSTBP(BK0)}가 활성화된다.
이에 따라 뱅크선택신호(BK<2:0>)에 의해 출력된 데이터가 글로벌입/출력라인(GIO)에 전달되고 이는 출력파이프래치회로(102)에 래치된다. 그리고, 출력파이 프래치 제어소스신호(PINSTB<0>)에 의해 생성된 출력파이프래치 제어신호(PINB<0>)에 따라 상기 데이터는 외부로 출력된다.
본 발명은 이러한 구조와 동작을 같은 I/O감지증폭기(IOSA1)와 제어회로(101)를 통해 목적을 달성하고자 한다. 즉, 테스트되는 영역을 세분화하여 자세한 데이터 불량검출한 것이다.
도 4는 본 발명의 일실시예에 따른 데이터 불량검출 테스트방법을 나타낸 회로도이다.
도 4를 참조하면, 데이터 불량검출 테스트방법은 로컬입/출력라인(LIO/LIOB)과 글로벌입/출력라인(GIO) 사이에 위치하여 데이터의 전송을 제어하는 I/O감지증폭기(IOSA1~IOSA4)를 이용한다.
종래에는 메모리셀과 주변회로영역(비트라인감지증폭기부터 데이터입/출력패드까지)만을 구분지어 데이터의 불량을 검출하던 것을 본 발명은 종래의 테스트기술을 포함한 상태에서 로컬입/출력라인(LIO/LIOB)과 글로벌입/출력라인(GIO)을 추가로 구분지어 테스트 영역을 더욱 세분화 시킨다.
즉, 종래에는 두 부분으로 나누어 데이터의 불량을 검출하던 것을 본 발명에서는 세 부분으로 나누어 데이터의 불량을 검출하는 것이다.
이를 위해서는 I/O감지증폭기(IOSA1~IOSA4)를 데이터의 불량을 검출하기 위한 테스트모드시 리드데이터가 로컬입/출력라인(LIO/LIOB)에서 글로벌입/출력라인(GIO)으로 전달되는 것을 막아야 한다.
따라서, I/O감지증폭기(IOSA1~IOSA4)를 제어하는 I/O감지증폭기 제어회로에 서 테스트모드신호를 받아 I/O감지증폭기(IOSA1~IOSA4)의 동작을 멈추게 해야 한다. 이때, I/O감지증폭기(IOSA1~IOSA4)는 4뱅크 구조에 대해서 도시된 것이고, 뱅크의 갯수에 대응되는 갯수로 구비되면 된다. 그래고, I/O감지증폭기(IOSA1~IOSA4)는 동일한 구조를 갖고 있으므로, 하나의 I/O감지증폭기(IOSA1)에 대해서만 설명하기로 한다.
I/O감지증폭기 제어회로는 내부리드신호(AYP)와 뱅크선택신호(BK)에 응답하여 I/O감지증폭기 구동신호(IOSTBP)를 생성하는 I/O감지증폭기 구동신호 생성부(201), 테스트모드신호(TM)에 응답하여 I/O감지증폭기 구동신호(IOSTBP)의 활성화를 제어하는 I/O감지증폭기 구동신호 제어부(202)를 구비한다.
이때, I/O감지증폭기 구동신호 생성부(201)는 글로벌입/출력라인(GIO)을 거친 데이터가 임시저장되는 출력파이프래치회로(204)를 제어하기 위한 파이프래치 구동신호 생성부(203)를 더 포함한다.
더욱 자세하게 설명하면, I/O감지증폭기 구동신호 생성부(201)는 내부리드신호(AYP)와 뱅크선택신호(BK)를 입력으로 하여 출력파이프래치 구동신호(PINSTB)로 출력하는 제2 낸드게이트(NAND2), 제2 낸드게이트(NAND2)의 출력신호를 지연시켜 I/O감지증폭기 구동신호(IOSTBP)로 출력하는 제2 지연회로(tD2)로 구현할 수 있다.
그리고, I/O감지증폭기 구동신호 제어부(202)는 I/O감지증폭기 구동신호(IOSTBP)와 테스트모드신호(TM)를 입력으로 하는 제1 노어게이트(NOR1)로 구현할 수 있다.
전체적인 동작을 간략하게 설명하면 하기와 같다.
데이터의 불량을 검출하기 위한 테스트모드에 진입하게 되면, 반도체 메모리 장치의 라이트(write)동작으로 데이터가 데이터입/출력패드를 통해 글로벌입/출력라인(GIO)에 인가된다. 그리고, 글로벌입/출력라인(GIO)에 실린 데이터는 선택된 로컬입/출력라인(LIO/LIOB)과 연결된 I/O감지증폭기(IOSA1~IOSA4)를 통해 메모리셀에 전달되어 라이팅된다. 이때, 글로벌입/출력라인(GIO)에는 리드되는 데이터가 자체의 래치회로에 의해 임시저장된 상태를 유지한다.
이어서, 리드(read)동작이 진행되어 메모리셀에서 데이터가 로컬입/출력라인(LIO/LIOB)에 전달된다. 이때, 로컬입/출력라인(LIO/LIB)과 글로벌입/출력라인(GIO)간의 데이터 전송을 담당하는 I/O감지증폭기(IOSA1~IOSA4)가 테스트모드신호에 의해 동작하지 않는다. 즉, 라이트되는 데이터가 글로벌입/출력라인(GIO)에 전달되지 않는 것이다. 따라서, 외부에 전달되는 데이터는 라이트동작시 글로벌입/출력라인(GIO)에 임시저장된 데이터를 이용한다.
외부에 출력되는 데이터를 기준으로 보면 라이트동작시 글로벌입/출력라인(GIO)에 전달되고, 이를 리드동작시 리드데이터로 활용하여 글로벌입/출력라인(GIO)에서 외부로 출력시키는 것이다. 이후, 데이터의 이상이 있는지 모니터한다.
상술과 같은 방법은 주변회로영역에서 데이터 불량이 발생하는지를 검출하는 방법이고, 메모리셀에서의 불량 검출은 비트라인감지증폭기에 데이터를 라이트하고, 이를 리드하여 외부에 출력시켜 검출한다.
그리고, 글로벌입/출력라인(GIO)의 래치회로는 일반적으로 리셋회로를 구비 하지 않는다. 이유는 구동력이 약하기 때문인데, 예를 들어 '0'을 래치하고 있는 상태에서 '1'이 입력되면 리셋회로 없이 인가되는 '1'의 구동력만으로 래치회로를 리셋시킨다. 이는 본 발명에서도 적용되어 글로벌입/출력라인(GIO)에 라이트되는 데이터를 래치하였다가 리드동작시 외부에 전달한다.
본 발명을 정리해보면, 데이터의 불량을 검출하기 위한 테스트 방법으로 반도체 메모리 장치를 세부분으로 나눈다. 이는 메모리셀(이하, 제1 영역)과 비트라인감지증폭기로부터 로컬입/출력라인(이하, 제2 영역)과 글로벌입/출력라인(GIO)과 데이터입/출력패드(이하, 제3 영역)이다.
첫째로, 제1 영역과 제2 영역은 비트라인감지증폭기에 라이트되는 데이터를 임시저장시켰다가 리드동작시 이를 출력시킴으로써 제1 영역과는 독립적으로 데이터의 불량을 검출한다.
둘째로 제2 영역과 제3 영역은 두 영역을 연결하는 I/O감지증폭기(IOSA1~IOSA4)의 동작을 제어하고, 글로벌입/출력라인(GIO)에 라이트되는 데이터를 임시저장시켰다가 리드동작시 이를 출력시킴으로써, 제1 영역 및 제2 영역과는 독립적으로 데이터의 불량을 검출한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
이상에서 살펴본 바와 같이, 본 발명은 테스트되는 영역을 세분화하여 데이터 불량검출을 더욱 자세하게 테스트한다.
따라서, 데이터의 불량에 따른 대책 강구를 효과적으로 세울수 있으며, 새로운 기술 적용한 반도체 메모리 장치의 데이터 불량을 더육 효과적으로 검출할 수 있다.
또한, 뱅크 내부 동작이 검증되지 않은 반도체 메모리 장치의 데이터 불량을 효과적으로 검출할 수 있다.
Claims (8)
- 외부와 로컬입/출력라인간 데이터의 전송라인인 글로벌입/출력라인;상기 로컬입/출력라인에서 상기 글로벌입/출력라인으로 상기 데이터가 전달되도록 제어하는 I/O감지증폭기; 및메모리셀에서 출력되는 데이터와 무관하게 반도체 메모리 장치를 테스트하기 위한 테스트모드신호에 응답하여 상기 I/O감지증폭기를 제어하는 I/O감지증폭기 제어부를 포함하는 반도체 메모리 장치.
- 제1항에 있어서,상기 I/O감지증폭기 제어부는,내부리드신호와 뱅크선택신호에 응답하여 I/O감지증폭기 구동신호를 생성하는 I/O감지증폭기 구동신호 생성부; 및상기 테스트모드신호에 응답하여 상기 I/O감지증폭기 구동신호의 활성화를 제어하는 I/O감지증폭기 구동신호 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,상기 I/O감지증폭기 구동신호 생성부는 상기 글로벌입/출력라인을 거친 상기 데이터가 임시저장되는 파이프래치부를 제어하기 위한 파이프래치 구동신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,상기 I/O감지증폭기 구동신호 제어부는 상기 테스트모드신호와 상기 I/O감지증폭기 구동신호를 입력으로 하는 제1 노어게이트인 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서,상기 I/O감지증폭기 구동신호 생성부는,내부리드신호와 뱅크선택신호를 입력으로 하여 상기 파이프래치 구동신호로 출력하는 제1 낸드게이트; 및상기 제1 낸드게이트의 출력신호를 지연시켜 I/O감지증폭기 구동신호로 출력하는 제1 지연회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치의 테스트 방법에 있어서,라이트동작을 통해 외부에서 인가되는 라이트데이터를 글로벌입/출력라인을 통해 로컬입/출력라인에 전달하는 단계;리드동작이되, 메모리셀로부터 로컬입/출력라인에 인가된 리드데이터가 글로벌입/출력라인에 전달되는 것을 막고, 상기 글로벌입/출력라인의 상기 라이트데이터를 외부에 출력하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
- 제6항에 있어서,상기 리드데이터가 글로벌입/출력라인에 전달되는 것을 막는 단계는 상기 글로벌입/출력라인과 상기 로컬입/출력라인간 데이터 전송을 제어하는 I/O감지증폭기로 진행하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
- 제7항에 있어서,상기 리드데이터가 글로벌입/출력라인에 전달되는 것을 막는 단계는 테스트를 위한 테스트모드신호와 상기 I/O감지증폭기의 구동신호를 입력으로 하는 제2 노어게이트에 의해 진행하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060059259A KR100761394B1 (ko) | 2006-06-29 | 2006-06-29 | 반도체 메모리 장치 |
| US11/647,633 US7492653B2 (en) | 2006-06-29 | 2006-12-28 | Semiconductor memory device capable of effectively testing failure of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060059259A KR100761394B1 (ko) | 2006-06-29 | 2006-06-29 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100761394B1 true KR100761394B1 (ko) | 2007-09-27 |
Family
ID=38738614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060059259A KR100761394B1 (ko) | 2006-06-29 | 2006-06-29 | 반도체 메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7492653B2 (ko) |
| KR (1) | KR100761394B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100857443B1 (ko) * | 2007-04-12 | 2008-09-10 | 주식회사 하이닉스반도체 | 동기식 지연 회로부를 구비한 반도체 메모리 장치 |
| KR100884343B1 (ko) * | 2007-08-23 | 2009-02-18 | 주식회사 하이닉스반도체 | 쓰기 구동 회로 |
| KR101839892B1 (ko) * | 2011-11-29 | 2018-03-19 | 에스케이하이닉스 주식회사 | 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로 |
| KR20140028945A (ko) * | 2012-08-31 | 2014-03-10 | 에스케이하이닉스 주식회사 | 데이터 검증 장치 |
| KR20160077294A (ko) * | 2014-12-22 | 2016-07-04 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| CN113870919B (zh) * | 2020-06-30 | 2024-10-01 | 华邦电子股份有限公司 | 存储器装置及其操作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065829A (ko) * | 1999-12-30 | 2001-07-11 | 박종섭 | 파이프 입력 제어부에 의해 제어되는 데이터 출력 경로 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197554B1 (ko) * | 1995-09-30 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 고속테스트 방법 |
| US5883849A (en) * | 1997-06-30 | 1999-03-16 | Micron Technology, Inc. | Method and apparatus for simultaneous memory subarray testing |
| KR100303923B1 (ko) * | 1998-05-25 | 2001-11-22 | 박종섭 | 싱크로너스디램에서의멀티뱅크테스트장치 |
| JP2001084797A (ja) * | 1999-09-14 | 2001-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3910078B2 (ja) * | 2001-05-11 | 2007-04-25 | 株式会社ルネサステクノロジ | 半導体記憶装置および半導体記憶装置のテスト方法 |
| JP2003132681A (ja) * | 2001-10-29 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100406543B1 (ko) * | 2001-12-24 | 2003-11-20 | 주식회사 하이닉스반도체 | 동기식 메모리의 파이프 래치 제어회로 |
| JP2003208799A (ja) * | 2002-01-11 | 2003-07-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100506063B1 (ko) * | 2002-12-21 | 2005-08-05 | 주식회사 하이닉스반도체 | 셋업/홀드 타임 제어 장치 |
| KR100527535B1 (ko) * | 2003-04-17 | 2005-11-09 | 주식회사 하이닉스반도체 | 입출력 압축 회로 |
| KR100522432B1 (ko) * | 2003-04-29 | 2005-10-20 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 데이터 출력 제어 장치 및 방법 |
| KR100605603B1 (ko) * | 2004-03-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 데이터라인의 스큐를 줄인 반도체 메모리 소자 |
| KR100641704B1 (ko) * | 2004-10-30 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 비트라인 센스앰프 옵셋전압측정방법 |
| KR100694418B1 (ko) * | 2004-11-15 | 2007-03-12 | 주식회사 하이닉스반도체 | 메모리 장치의 병렬 압축 테스트 회로 |
| KR100642436B1 (ko) * | 2004-12-22 | 2006-11-02 | 주식회사 하이닉스반도체 | 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로 |
| KR100669546B1 (ko) * | 2005-03-29 | 2007-01-15 | 주식회사 하이닉스반도체 | 메모리 장치의 병렬 압축 테스트 회로 |
| JP2007012141A (ja) * | 2005-06-29 | 2007-01-18 | Fujitsu Ltd | 半導体記憶装置 |
| KR100654125B1 (ko) * | 2005-09-29 | 2006-12-08 | 주식회사 하이닉스반도체 | 반도체메모리소자의 데이터 출력장치 |
-
2006
- 2006-06-29 KR KR1020060059259A patent/KR100761394B1/ko not_active IP Right Cessation
- 2006-12-28 US US11/647,633 patent/US7492653B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065829A (ko) * | 1999-12-30 | 2001-07-11 | 박종섭 | 파이프 입력 제어부에 의해 제어되는 데이터 출력 경로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080002491A1 (en) | 2008-01-03 |
| US7492653B2 (en) | 2009-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8472263B2 (en) | Mode-register reading controller and semiconductor memory device | |
| US8724410B2 (en) | Semiconductor memory device and method for testing same | |
| KR100745374B1 (ko) | 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법 | |
| US6999361B2 (en) | Method and apparatus for data compression in memory devices | |
| US9638751B2 (en) | Parallel test device and method | |
| KR100927397B1 (ko) | 반도체 메모리장치 및 그 리드/라이트 방법 | |
| KR100761394B1 (ko) | 반도체 메모리 장치 | |
| KR100825776B1 (ko) | 메모리 장치 및 그 테스트 방법 | |
| JP2001210095A (ja) | メモリモジュール | |
| KR100303923B1 (ko) | 싱크로너스디램에서의멀티뱅크테스트장치 | |
| KR100942967B1 (ko) | 반도체 메모리장치 | |
| KR100936792B1 (ko) | 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법 | |
| KR100911186B1 (ko) | 반도체 장치 및 그 장치의 데이터 출력 방법 | |
| KR100842757B1 (ko) | 반도체 메모리 장치 | |
| KR100780612B1 (ko) | 압축 테스트모드를 갖는 반도체메모리소자 | |
| KR20130076121A (ko) | 반도체 메모리 장치의 병렬 테스트 회로 및 병렬 테스트 방법 | |
| KR100909807B1 (ko) | 반도체 메모리장치 및 이의 병렬 테스트방법 | |
| KR100744027B1 (ko) | 테스트 모드 제어 장치 | |
| KR100209335B1 (ko) | 메모리셀 스트레스 인가 장치 | |
| KR20070066185A (ko) | 데이터 라인을 공유하는 반도체 메모리 장치의 병렬 비트테스트 회로 | |
| KR20070000034A (ko) | 반도체 메모리 소자 | |
| KR20060136004A (ko) | 반도체 메모리 소자 | |
| KR20070111563A (ko) | 병렬 비트 테스트 회로 및 테스트 방법 | |
| KR20070048390A (ko) | 페리 영역 테스트 회로 | |
| KR20120078218A (ko) | 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110825 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20120824 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |