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KR100639614B1 - 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로및 방법 - Google Patents

뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로및 방법 Download PDF

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KR100639614B1
KR100639614B1 KR1020040082548A KR20040082548A KR100639614B1 KR 100639614 B1 KR100639614 B1 KR 100639614B1 KR 1020040082548 A KR1020040082548 A KR 1020040082548A KR 20040082548 A KR20040082548 A KR 20040082548A KR 100639614 B1 KR100639614 B1 KR 100639614B1
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KR
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output
bank
input
control clock
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주식회사 하이닉스반도체
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Abstract

본 발명은 복수의 뱅크가 하나의 데이터 출력 컴프레스 회로를 공유할 수 있도록 하여 반도체 기억 소자의 레이아웃을 줄일 수 있도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로는, 병렬로 된 복수의 글로벌 입출력 라인을 공유하여 데이터를 저장할 수 있는 복수의 뱅크부를 포함하는 반도체 기억 소자에 있어서, 외부에서 인가되는 테스트 모드 신호와 외부 클럭에 대응하여 발생하는 내부 클럭 신호를 입력받아 제1 제어클럭과 제2 제어클럭을 출력하기 위한 다중 클럭 발생부; 상기 병렬로 된 복수의 글로벌 입출력 라인에 실린 데이터를 논리 결합하기 위한 연산부; 및 상기 테스트 모드 신호와 제1 제어클럭 그리고 제2 제어클럭에 제어되어 상기 연산부의 출력측과 연결된 테스트 글로벌 입출력 라인에 실린 데이터를 출력하기 위한 스위칭부를 포함한다.
반도체 기억 소자, 테스트 모드, 글로벌 입출력 라인, 공유, 컴프레스

Description

뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로 및 방법{DATA OUTPUT COMPRESS CIRCUIT FOR TESTING CELLS IN BANKS AND ITS METHOD}
도 1은 종래 기술에 따른 SDR SDRAM에서 데이터 셀을 테스트하기 위한 개략 구성도,
도 2는 종래 기술에서 테스트 모드 신호가 디스에이블되는 경우의 파형도,
도 3은 종래 기술에서 테스트 모드 신호가 인에이블되는 경우의 파형도,
도 4는 본 발명의 일실시예에 따른 반도체 기억 소자에서 데이터 셀을 테스트하기 위한 개략 구성도,
도 5는 테스트 모드인 경우, 본 발명의 일실시예에 따른 동작파형도,
도 6은 정상 동작인 경우, 본 발명의 일실시예에 따른 동작파형도,
도 7은 본 발명의 일실시예에 따른 파이프라인 구조도,
도 8은 본 발명의 일실시예에 따른 파이프라인에서의 동작 파형도.
* 도면의 주요 부분에 대한 설명 *
410: 뱅크0부 420: 뱅크1부
440: 다중 클럭 발생부 450: 연산부
460: 스위칭부 470: 파이프라인
480: 데이터 출력 드라이버
본 발명은 반도체 기억 소자에 관한 것으로, 구체적으로는 반도체 기억 소자에서 데이터를 저장하는 셀의 오동작 여부를 검출하기 위한 회로에 관한 것이다.
반도체 기억 소자가 고 집적화되어 갈수록 반도체 기억 소자 내에 데이터를 저장하는 셀들이 정상적으로 기능할 수 있는지 여부를 테스트하는 데에 소요되는 시간도 이와 비례하여 늘어나고 있다. 따라서, 최근에는 셀의 테스트 시간을 줄이기 위하여 단위 셀별로 테스트하는 것이 아니라 복수개의 셀을 한번에 테스트하는 회로가 사용되고 있다. 즉, 동일한 논리값을 복수개의 셀에 입력한 후 이들 셀의 출력을 논리결합하여 출력되는 논리값을 확인하는 방식으로 테스트 시간을 줄이고 있다.
도 1은 종래 기술에 따른 SDR SDRAM(single data rate synchronous dynamic random access memory)에서 데이터 셀을 테스트하기 위한 개략 구성도이다.
종래 기술에 따른 SDR SDRAM은 데이터 셀을 테스트하기 위하여 개략적으로 다음과 같은 구성들을 포함한다. 즉, 데이터를 저장하기 위하여 데이터 셀들의 집합으로 된 뱅크0(bank0, 110) 및 뱅크1(bank1, 130), 뱅크0의 출력 (lio0_bk0~lio3_bk0)을 입력받아 글로벌 입출력 라인(gio<0>~gio<3>)으로 출력하는 뱅크0 증폭 및 연산부(120), 뱅크1의 출력(lio0_bk1~lio3_bk1)을 입력받아 글로벌 입출력 라인(gio<0>~gio<3>)으로 출력하는 뱅크1 증폭 및 연산부(140), 개별 글로벌 입출력 라인(gio<0>~<3>)과 각각 병렬연결된 다수의 파이프레지스터(pr, 150), 다수의 파이프레지스터(150)로부터 출력되는 데이터를 데이터핀으로 전달하기 위한 데이터 아웃 드라이버(dout, 160)를 포함한다.
뱅크0(110)와 뱅크1(130)은 반도체 기억 소자의 코어 영역에 해당하며, 도시되지 않은 어드레스 신호, 제어 신호 그리고 데이터 신호를 입력받아 데이터를 저장하며, 부가적으로 테스트 모드 신호(tm)를 입력받는다.
테스트 모드 신호(tm)가 디스에이블되고, 뱅크0(110)에 리드 명령이 입력되면, 뱅크0(110)에 입력되는 뱅크 어드레스 신호(bank_a0)가 인에이블되므로 뱅크0(110)으로부터 출력되는 뱅크0의 제1 내지 제4 로컬 입출력 라인(lio0_bk0~lio3_bk0)에 실린 데이터는 버스트 렝쓰(burst length)만큼의 회수로 증폭된다. 한편, 뱅크1(130)로부터 출력되는 뱅크1의 제1 내지 제4 로컬 입출력 라인(lio0_bk1~lio3_bk1)에 실린 데이터는 "H"상태로 프리차지된다.
역으로, 테스트 모드 신호(tm)가 디스에이블되고, 뱅크1(130)에 리드 명령이 입력되면, 뱅크1(130)에 입력되는 뱅크 어드레스 신호(bank_a1)가 인에이블되므로 뱅크1(130)로부터 출력되는 뱅크1의 제1 내지 제4 로컬 입출력 라인(lio0_bk1~lio3_bk1)에 실린 데이터는 버스트 렝쓰(burst length)만큼의 회수로 증폭된다. 한편, 뱅크0(110)으로부터 출력되는 뱅크0의 제1 내지 제4 로컬 입출력 라 인(lio0_bk0~lio3_bk0)에 실린 데이터는 "H"상태로 프리차지된다.
테스트 모드 신호(tm)가 인에이블되는 경우에, 리드 명령이 입력되면 뱅크 어드레스 신호의 인에이블 여부와 무관하게 모든 뱅크(여기서는 뱅크0와 뱅크1)로부터 출력되는 제1 내지 제4 로컬 입출력 라인(lio0_bk0~lio3_bk0, lio0_bk1~lio3_bk1)에 실린 데이터는 모두 버스트 렝쓰(burst length) 만큼의 회수로 증폭된다.
뱅크0 증폭 및 연산부(120)는 뱅크0의 제1 내지 제4 로컬 입출력 라인(lio0_bk0~lio3_bk0)에 실린 데이터를 입력받아 각각의 데이터 레벨을 증폭하기 위한 입출력 센스앰프(IOSA, 121), 테스트 모드 신호(tm)에 제어되어 입출력 센스앰프(121)의 출력을 각각 제1 내지 제4 글로벌 입출력 라인(gio<0>~gio<3>) 혹은 뱅크0용 테스트 글로벌 입출력 라인(tgio_bk0<0>~tgio_bk0<3>)에 싣기 위한 제1 스위치군(sw1_0~sw1_3, 123), 뱅크0용 테스트 글로벌 입출력 라인(tgio_bk0<0>~tgio_bk0<3>)에 실린 데이터와 테스트 모드 신호(tm)를 입력받아 논리 결합하여 제4 글로벌 입출력 라인(gio<3>)으로 출력하기 위한 연산부(125)를 포함한다. 여기서, 제4 글로벌 입출력 라인(gio<3>)은 제1 스위치군 중 하나인 제1_3 스위치(sw1_3)와 연산부(125)의 공통출력이다.
제1_0 스위치(sw1_0)는 테스트 모드 신호(tm)가 인에이블되면 입출력 센스앰프(121)로부터의 출력을 뱅크0용 제1 테스트 글로벌 입출력 라인(tgio_bk0<0>)으로 전달하고, 제1 글로벌 입출력 라인(gio<0>)으로는 고 임피던스(hi z, 전기적으로 개방 상태)로 프리차지 시킨다. 그러나, 테스트 모드 신호(tm)가 디스에이블이면 입출력 센스앰프(121)로부터의 출력을 제1 글로벌 입출력 라인(gio<0>)으로 전달하고, 뱅크0용 제1 테스트 글로벌 입출력 라인(tgio_bk<0>)은 고 임피던스(hi z)로 프리차지 시킨다.
한편, 제1_1 내지 제1_3 스위치(sw1_1~sw1_3)는 제1_0 스위치(sw1_0)와 동일한 구조를 가진다.
뱅크0 증폭 및 연산부(120) 내 연산부(125)는 뱅크0용 제1 테스트 글로벌 입출력 라인(tgio_bk0<0>)에 실린 데이터와 뱅크0용 제2 테스트 글로벌 입출력 라인(tgio_bk0<1>)에 실린 데이터를 배타적 부정 논리합하기 위한 제1 엑스노아게이트(126), 뱅크0용 제3 테스트 글로벌 입출력 라인(tgio_bk0<2>)에 실린 데이터와 뱅크0용 제4 테스트 글로벌 입출력 라인(tgio_bk0O<3>)에 실린 데이터를 배타적 부정 논리합하기 위한 제2 엑스노아게이트(127), 제1 및 제2 엑스노아게이트(126, 127)의 출력을 논리곱하기 위한 앤드게이트(128), 및 테스트 모드 신호(tm)에 제어되어 앤드게이트(128)의 출력을 제4 글로벌 입출력 라인(gio<3>)으로 출력하기 위한 제2 스위치(sw2, 129)를 포함한다. 여기서, 제2 스위치(129)는 테스트 모드 신호(tm)가 인에이블될 때 입력을 출력측으로 전달하고, 테스트 모드 신호(tm)이 디스에이블될 때 출력측을 고 임피던스(hi z)로 프리차지 시킨다.
뱅크1 증폭 및 연산부(140)는 뱅크1의 제1 내지 제4 로컬 입출력 라인(lio0_bk1~lio3_bk1)에 실린 데이터를 입력받아 각각의 데이터 레벨을 증폭하기 위한 입출력 센스앰프(IOSA, 141), 테스트 모드 신호(tm)에 제어되어 입출력 센스앰프(141)의 출력을 각각 제1 내지 제4 글로벌 입출력 라인(gio<0>~gio<3>) 혹은 뱅크1용 제1 내지 제4 테스트 글로벌 입출력 라인(tgio_bk1<0>~tgio_bk1<3>)에 싣기 위한 제3 스위치군(sw1_0~sw3_3), 뱅크1용 제1 내지 제4 테스트 글로벌 입출력 라인(tgio_bk1<0>~tgio_bk1<3>)에 실린 데이터와 테스트 모드 신호(tm)를 입력받아 논리 결합하여 제3 글로벌 입출력 라인(gio<2>)으로 출력하기 위한 연산부(145)를 포함한다. 여기서, 제3 글로벌 입출력 라인(gio<2>)은 제3 스위치군 중 하나인 제3_2 스위치(sw3_2)와 연산부(145)의 공통출력이다(이 부분이 뱅크0 증폭 및 연산부(120)와 다른 점이다).
이와 같이 구성된 종래 기술의 동작을 설명하면 다음과 같다.
도 2는 종래 기술에서 테스트 모드 신호가 디스에이블되는 경우의 파형도로서, 도 2를 참조하여, 테스트 모드 신호(tm)가 디스에이블되는 경우에 종래 기술의 동작을 살피도록 한다. 뱅크0 리드(read)로부터 2 클럭 경과 후 뱅크1 리드(read)되면, 제1 및 제2 클럭에서 뱅크0용 제1 내지 제4 로컬 입출력 라인(lio<0:3>_bk0)에 실린 데이터가 증폭되었다가 프리차지되고, 제3 및 제4 클럭에서 뱅크1용 제1 내지 제4 로컬 입출력 라인(lio<0:3>_bk1)이 증폭되었다가 프리차지된다.
뱅크0 리드시 뱅크0용 입출력 센스앰프(121)는 뱅크0용 제1 내지 제4 로컬 입출력 라인(lio<0:3>_bk0)에 실린 데이터를 증폭하여 출력한다. 테스트 모드 신호(tm)가 디스에이블이므로 제1 스위치군(123)은 입출력 센스앰프(121)로부터 출력되는 데이터를 제1 내지 제4 글로벌 입출력 라인(gio<0>~gio<3>)으로 전달하고, 뱅크0용 제1 내지 제4 테스트 글로벌 입출력 라인(tgio_bk0<0>~tgio_bk0<3>)을 "H"상태로 프리차지 시킨다. 테스트 모드 신호(tm)에 제어되는 제2 스위치(129)는 테스트 모드 신호(tm)가 디스에이블된 상태이므로 연산부(125)의 출력에 무관하게 고 임피던스를 출력한다. 따라서, 제4 글로벌 입출력 라인(gio<3>)은 제1_3 스위치(sw1_3)의 출력에 따르게 된다. 즉, 제1 및 제2 클럭에서 뱅크0용 제1 내지 제4 로컬 입출력 라인(lio0_bk0~lio3_bk0)에 실린 데이터가 증폭되어 제1 내지 제4 글로벌 입출력 라인(gio<0:3>)으로 출력된다.
마찬가지로 제3 및 제4 클럭에서 뱅크1용 제1 내지 제4 로컬 입출력 라인(lio0_bk1~lio3_bk1)에 실린 데이터가 증폭되어 제1 내지 제4 글로벌 입출력 라인(gio<0:3>)으로 출력된다.
도 3은 종래 기술에서 테스트 모드 신호가 인에이블되는 경우의 파형도로서, 도 3을 참조하여, 테스트 모드 신호(tm)가 인에이블되는 경우에 종래 기술의 동작을 살피도록 한다.
우선 뱅크 내 모든 로벌 입출력 라인(lio)에 실린 데이터가 리드(read)되는 경우 동일 클럭에서는 모두 동일한 데이터를 출력하도록 뱅크0 및 뱅크1 내의 셀들이 도시되지 않은 테스트 모드 라이트 회로에 의해 라이트(write)되어 있다. 예를 들어, 리드(read) 명령에 따라 뱅크0용 제1 내지 제4 로컬 입출력 라인(lio0_bk0~lio3_bk0)에 실린 데이터를 리드하는 경우, 동일한 클럭에서는 모두 "H" 혹은 모두 "L"상태를 유지한다. 여기서는, 제1 클럭에서 모두 "H"이고, 제2 클럭에서 모두 "L"이라 가정한다.
리드(read) 명령시 뱅크 어드레스 신호에 무관하게 뱅크0용 제1 내지 제4 로컬 입출력 라인(lio0_bk0~lio3_bk0)에 실린 데이터와 뱅크1용 제1 내지 제4 로컬 입출력 라인(lio0_bk1~lio3_bk1)에 실린 데이터는 동시에 제1 및 제2 클럭에 동기되어 증폭되고 프리차지 된다. 이는, 버스트 렝쓰(burst length)가 2로, 테스트 모드 신호가 인에이블되는 경우에 뱅크0와 뱅크1의 내부회로가 모두 인에이블되기 때문이다.
또한, 제1 스위치군(123)은 입출력 센스앰프(121)로부터 출력되는 데이터를 뱅크0용 제1 내지 제4 테스트 글로벌 입출력 라인(tgio_bk0<0>~tgio_bk<3>)으로 전달하고, 제1 내지 제4 글로벌 입출력 라인(gio<0>~gio<3>)은 고 임피던스로 프리차지 시킨다.
이에 따라 뱅크0용 제1 내지 제4 로컬 입출력 라인(lio0_bk0~lio3_bk0)에 실린 데이터가 모두 "H"상태이거나 "L"상태인 경우(즉, fail없이 출력될 때) 엑스노아게이트(126, 127)는 "H"를 출력하고, 앤드게이트(128) 또한, "H"를 출력한다.
만일 두 엑스노아게이트(126, 127)에 입력되는 뱅크0용 제1 내지 제4 테스트 글로벌 입출력 라인에 실린 데이터 중 어느 하나가 다른 논리상태를 갖는 경우 앤드게이트(128)는 "L"를 출력한다. 결과적으로 뱅크0 출력 및 연산부(120) 내 연산부(125)는 뱅크0의 모든 로컬 입출력 라인에 실린 데이터들의 논리 상태가 동일한 지의 여부에 관한 정보를 제4 글로벌 입출력 라인(gio<3>)으로 전달하게 된다.
동일한 방식으로 뱅크1 출력 및 연산부(140) 내의 연산부(145)는 뱅크1의 모든 로컬 입출력 라인(lio)에 실린 데이터들의 논리 상태가 동일한 지의 여부에 관한 정보를 제3 글로벌 입출력 라인(gio<2>)으로 전달하게 된다.
이 때, 테스트 모드 신호(tm)가 인에이블된 상태이므로 제1 글로벌 입출력 라인(gio<0>)과 제2 글로벌 입출력 라인(gio<1>)은 제1 스위치군(123)의 동작에 따라 "H"상태로 프리차지 되어 있다.
결과적으로 종래 기술에 따른 회로에서는 테스트 모드 신호(tm)가 인에이블되면 뱅크 내 모든 로컬 입출력 라인(lio)에 실린 데이터들의 논리 상태가 동일한 지에 대한 정보를 특정 입출력 라인으로 보낼 수 있다.
그런데, 종래 기술에 따른 회로는 테스트 글로벌 입출력 라인들과 연산부를 뱅크마다 구비하고 있어 레이아웃을 크게 하는 단점이 있다. 더구나 이러한 회로가 2 비트 프리페치 방식을 적용하는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)에 사용되는 경우에는 테스트 글로벌 입출력 라인들과 연산부가 2배로 요구되어 레이아웃을 증가시키는 요인이 된다. 뿐만 아니라 4 비트 프리페치 방식을 적용하는 DDR II SDRAM(Double Data Rate II Synchronous Dynamic Random Access Memory)에 사용하는 경우에는 테스트 글로벌 입출력 라인들과 연산부가 4배로 요구되어 레이아웃을 증가시키는 요인이 된다.
상기 종래 기술의 문제점을 해결하기 위하여 본 발명은 복수의 뱅크가 하나의 데이터 출력 컴프레스 회로를 공유할 수 있도록 하여 반도체 기억 소자의 레이아웃을 줄일 수 있도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로는, 병렬로 된 복수의 글로벌 입출력 라인을 공유하여 데이터를 저장할 수 있는 복수의 뱅크부를 포함하는 반도체 기억 소자에 있어서, 외부에서 인가되는 테스트 모드 신호와 외부 클럭에 대응하여 발생하는 내부 클럭 신호를 입력받아 제1 제어클럭과 제2 제어클럭을 출력하기 위한 다중 클럭 발생부; 상기 병렬로 된 복수의 글로벌 입출력 라인에 실린 데이터를 논리 결합하기 위한 연산부; 및 상기 테스트 모드 신호와 제1 제어클럭 그리고 제2 제어클럭에 제어되어 상기 연산부의 출력측과 연결된 테스트 글로벌 입출력 라인에 실린 데이터를 출력하기 위한 스위칭부를 포함한다.
또한, 본원의 제2 발명에 따른 데이터 출력 컴프레스 방법은, 적어도 2 이상의 뱅크를 포함하는 반도체 기억 소자에서 데이터를 저장하기 위한 셀을 테스트함 에 있어서, 외부에서 인가되는 테스트 모드 신호와 외부 클럭에 대응하여 발생하는 내부 클럭 신호를 입력받아 제1 제어클럭과 제2 제어클럭을 출력하는 제1 단계; 테스트 모드시 상기 뱅크의 로컬 데이터 입출력 라인을 소정의 논리값으로 인에이블하는 제2 단계; 상기 각 뱅크의 로컬 데이터 입출력 라인의 데이터를 상기 테스트 모드 신호와 제1 제어클럭 그리고 제2 제어클럭에 제어되어 순차적으로 제1 내지 제4 글로벌 데이터 입출력 라인으로 전달하는 제3 단계; 및 상기 제 1 내지 제4 글로벌 데이터 입출력 라인에 실린 데이터를 출력을 컴프레스하는 제4 단계를 포함한다.
바람직하게는, 제4 단계는, 상기 제1 내지 제4 글로벌 데이터 입출력 라인에 실린 데이터를 논리결합하는 제5 단계; 상기 테스트 모드 신호와 제1 제어 클럭에 제어되어 상기 제1 글로벌 입출력 라인에 실린 데이터 혹은 테스트 글로벌 입출력 라인 - 상기 테스트 글로벌 입출력 라인은 상기 논리결합단계의 출력에 대응함 - 에 실린 데이터 중 어느 하나를 출력하는 제6 단계; 및 상기 테스트 모드 신호와 제2 제어 클럭에 제어되어 상기 제2 글로벌 입출력 라인에 실린 데이터 혹은 상기 테스트 글로벌 입출력 라인에 실린 데이터 중 어느 하나를 출력하는 제7 단계를 포함한다.
바람직하게는, 상기 제6 단계와 제7 단계로부터 출력되는 테스트 글로벌 입출력 라인에 실린 각각의 데이터는 서로 다른 클럭에 동기되어 입력되는 반면, 동일 클럭에 동기되어 출력된다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명의 일실시예에 따른 반도체 기억 소자에서 데이터 셀을 테스트하기 위한 개략 구성도이다.
본 발명의 일실시예에 따르면, 다중 클럭 발생부(440)가 테스트 모드 신호(tm)와 외부 클럭에 대응하여 발생하는 내부 클럭 신호(clk)를 입력받아 제1 제어클럭(clk4_bk0)과 제2 제어클럭(clk4_bk1)을 출력할 수 있다. 본 발명의 일실시예에 따르면, 데이터를 저장하기 위한 복수의 뱅크부(410, 420)는 병렬로 된 복수의 글로벌 입출력 라인을 공유할 수 있다. 본 발명의 일실시예에 따르면, 연산부(450)는 병렬로 된 복수의 글로벌 입출력 라인에 실린 데이터를 논리 결합할 수 있다. 본 발명의 일실시예에 따르면, 연산부(450)의 출력측과 연결된 테스트 글로벌 입출력 라인(tgio)에 실린 데이터를 테스트 모드 신호(tm)와 제1 제어클럭(clk4_bk0) 그리고 제2 제어클럭(clk4_bk1)에 제어되어 출력하는 스위칭부(460)를 포함할 수 있다. 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 일실시예에 따른 스위칭부(460) 내 복수의 스위치(sw1, sw2)는 병렬의 제1 내지 제4 글로벌 입출력 라인에 실린 데이터를 개별적으로 입력받으며, 테스트 모드 신호에 제어되어 복수의 파이프라인(470)으로 병렬적으로 출력할 수 있다.
이하에서는 본 발명의 일실시예에 따른 각 부 구성에 대하여 구체적으로 설명하기로 한다.
본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 일실시예에 따른 뱅크0부(410)는 데이터를 저장하기 위하여 데이터 셀들의 집합으로 된 뱅크(411), 뱅크(411)의 출력(lio0_bk0~lio3_bk0)에 실린 데이터를 입력받아 각각의 데이터 레벨을 증폭하기 위한 입출력 센스앰프(413), 테스트 모드 신호(tm)와 제1 제어클럭(clk4_bk0)에 제어되어 입출력 센스앰프(413)의 출력을 각각 제1 내지 제4 글로벌 입출력 라인(gio<0>~gio<3>)에 싣기 위한 뱅크0 스위칭부(415)를 포함할 수 있다.
뱅크(411)는 테스트 모드 신호(tm)가 인에이블되면 뱅크 어드레스 신호(도시되지 않음)를 이용한 리드 명령의 입력에 무관하게 버스트 렝쓰(burst length) 만큼 내부 클럭 신호(clk)에 동기되어 1회당 4개의 데이터를 출력한다. 그리고, 테스트 모드 신호(tm)가 디스에이블되면 리드 명령에 따라 입력되는 뱅크 어드레스 신호(도시되지 않음)에 해당하는 로컬 입출력 라인에 실린 데이터가 버스트 렝쓰 (burst length)만큼 내부 클럭 신호(clk)에 동기되어 출력되고, 해당하지 않은 로컬 입출력 라인은 "H"상태로 프리차지 된다.
뱅크0 스위칭부(415)는 테스트 모드 신호(tm)가 인에이블되면 입출력 센스앰프(413)의 출력을 래치하고, 제1 제어 클럭(clk4_bk0)의 라이징 에지에 동기되도록 증폭하여 출력하고, 제1 제어 클럭(clk4_bk0)의 폴링 에지와 다음의 라이징 에지 사이에서 고 임피던스(hi z)를 출력한다. 한편, 테스트 모드 신호(tm)가 디스에이블되면 입력되는 데이터 신호를 그대로 출력한다.
본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 일실시예에 따른 뱅크1부(420)는 데이터를 저장하기 위하여 데이터 셀들의 집합으로 된 뱅크(421), 뱅크(421)의 출력(lio0_bk1~lio3_bk1)에 실린 데이터를 입력받아 각각의 데이터 레벨을 증폭하기 위한 입출력 센스앰프(423), 테스트 모드 신호(tm)와 제2 제어클럭(clk4_bk1)에 제어되어 입출력 센스앰프(423)의 출력을 각각 제1 내지 제4 글로벌 입출력 라인(gio<0>~gio<3>)에 싣기 위한 뱅크1 스위칭부(425)를 포함할 수 있다.
뱅크(421) 및 뱅크1 스위칭부(425)의 구성 및 동작은 뱅크(411) 및 뱅크0 스위칭부(415)의 그것과 동일하므로 본 발명의 본질을 흐리지 않기 위하여 구체적인 설명은 생략하기로 한다.
본 발명의 일실시예에 따른 다중 클럭 발생부(440)는 도 5 및 도 6에 도시된 동작 파형도를 참조하여 설명한다. 도 5는 테스트 모드인 경우, 본 발명의 일실시예에 따른 동작파형도이고, 도 6은 정상 동작인 경우, 본 발명의 일실시예에 따른 동작파형도이다.
테스트 모드 신호(tm)가 인에이블되면 제1 제어 클럭(clk4_bk0)의 라이징 에지는 내부 클럭 신호(clk)의 라이징 에지에 대응하여 발생할 수 있다. 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 도 5에 도시된 바와 같이, 제1 제어 클럭(clk4_bk0)의 라이징 에지는 내부 클럭 신호(clk)의 라이징 에지에 동기될 수 있다. 제1 제어 클럭(clkt4_bk0)의 폴링 에지는 소정 시간 지연시켜 발생할 수 있다. 이는 제1 제어 클럭(clk4_bk0)을 입력으로 하는 다중 클럭 발생부(440)내 내부 지연 소자(도시되지 않음)를 사용함으로써 달성될 수 있다. 제2 제어 클럭(clk4_bk1)의 라이징 에지는 제1 제어 클럭(clk4_bk0)의 폴링 에지에 동기되어 발생하고, 제2 제어 클럭(clk4_bk1)의 폴링 에지는 소정 시간 지연시켜 발생할 수 있다. 이는 제2 제어 클럭(clk4_bk1)을 입력으로 하는 다중 클럭 발생부(440)내 내부 지연 소자(도시되지 않음)를 사용함으로써 달성될 수 있다.
정상 모드(normal mode)인 경우, 본 발명의 일실시예에 따른 다중 클럭 발생부(440)는 테스트 모드 신호(tm)에 제어되므로 테스트 모드 신호(tm)가 디스에이블되면 다중 클럭 발생부(440) 또한, 디스에이블된다.
연산부(450)는 제1 글로벌 입출력 라인(gio<0>)에 실린 데이터와 제2 글로벌 입출력 라인(gio<1>)에 실린 데이터를 배타적 부정 논리합하기 위한 제1 엑스노아게이트(451), 제3 글로벌 입출력 라인(gio<2>)에 실린 데이터와 제4 글로벌 입출력 라인(gio<3>)에 실린 데이터를 배타적 부정 논리합하기 위한 제2 엑스노아게이트(453), 및 제1 및 제2 엑스노아게이트(451, 453)의 출력을 논리곱하기 위한 앤드게이트(455)를 포함한다.
스위칭부(460)는 테스트 모드 신호(tm)와 제1 제어 클럭(clk4_bk0)에 제어되어 제1 글로벌 입출력 라인(gio<0>)에 실린 데이터 혹은 테스트 글로벌 입출력 라인(tgio)에 실린 데이터 중 어느 하나를 출력하기 위한 제1 스위치(461), 테스트 모드 신호(tm)와 제2 제어 클럭(clk4_bk1)에 제어되어 제2 글로벌 입출력 라인(gio<1>)에 실린 데이터 혹은 테스트 글로벌 입출력 라인(tgio)에 실린 데이터 중 어느 하나를 출력하기 위한 제2 스위치(463), 테스트 모드 신호(tm)에 제어되어 제3 글로벌 입출력 라인(gio<2>)에 실린 데이터를 전달하기 위한 제3 스위치(465), 및 테스트 모드 신호(tm)에 제어되어 제4 글로벌 입출력 라인(gio<3>)에 실린 데이터를 전달하기 위한 제4 스위치(467)를 포함한다.
제1 스위치(461)는, 테스트 모드 신호(tm)가 인에이블된 상태에서, 도 5에 도시된 바와 같이, 제1 제어 클럭(clk4_bk0)이 지연된 제1 제어 클럭(clk4_bk0_d)의 라이징 에지 이전에 테스트 글로벌 입출력 라인(tgio)에 실린 데이터를 래치하다가 지연된 제1 제어 클럭(clk4_bk0_d)의 폴링 에지에 동기하여 출력한다. 테스트 모드 신호(tm)가 디스에이블일 때에는 제1 글로벌 입출력 라인(gio<0>)에 실린 데이터를 그대로 전달한다. 여기서, 지연된 제1 제어 클럭(clk4_bk0_d)은 제1 제어 클럭(clk4_bk0)이 제1 스위치(461) 내에서 지연 소자를 거쳐 소정 시간 지연된 클럭이다.
제2 스위치(463)는, 테스트 모드 신호(tm)가 인에이블된 상태에서, 도 5에 도시된 바와 같이, 제2 제어 클럭(clk4_bk1)이 지연된 제2 제어 클럭(clk4_bk1_d)의 라이징 에지 이전에 테스트 글로벌 입출력 라인(tgio)에 실린 데이터를 래치하다가 지연된 제2 제어 클럭(clk4_bk1_d)의 라이징 에지에 동기하여 출력한다. 테스트 모드 신호(tm)가 디스에이블일 때에는 제2 글로벌 입출력 라인(gio<1>)에 실린 데이터를 그대로 전달한다. 여기서, 지연된 제2 제어 클럭(clk4_bk1_d)은 제2 제어 클럭(clk4_bk1)이 제2 스위치(463) 내에서 지연 소자를 거쳐 소정 시간 지연된 클럭이다.
제3 및 제4 스위치(465, 467)는, 테스트 모드 신호(tm)가 인에이블인 경우에는 프리차지된 전압 레벨을 출력하고, 테스트 모드 신호(tm)가 디스에이블인 경우에는 각각 제3 및 제4 글로벌 입출력 라인(gio<2>, gio<3>)에 실린 데이터를 그대로 전달한다.
상기와 같은 본 발명의 일실시 회로도는 다음과 같이 동작한다.
테스트모드신호(tm)가 인에이블된 상태에서, 제2 제어 클럭(clk4_bk1)의 라이징 에지는 제1 제어 클럭(clk4_bk0)의 폴링에지에 대응하여 발생할 수 있다. 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 도 5에 도시된 바와 같이, 제2 제어 클럭(clk4_bk1)의 라이징 에지는 제1 제어 클럭(clk4_bk0)의 폴링 에지에 동기되어 발생할 수 있다. 제2 제어 클럭(clk4_bk1)의 폴링 에지는 소정 시간 지연시켜 발생할 수 있다. 이는 제2 제어 클럭(clk4_bk1)을 입력으로 하는 다중 클럭 발생부(440) 내 내부 지연 소자(도시되지 않음)를 사용함으로써 달성될 수 있다.
테스트 모드 신호(tm)가 인에이블된 상태이므로, 도 5에 도시된 바와 같이, 리드 명령에 따라 입력되는 뱅크 어드레스 신호에 무관하게 복수의 뱅크(411, 421)로부터 각각 4개씩의 로컬 입출력 라인(lio)에 소정의 논리 상태를 갖는 데이터가 실린다. 각각의 로컬 입출력 라인(lio)에 실린 데이터는 각각의 입출력 센스앰프(413, 423)에서 증폭된다. 각 입출력 센스앰프(413, 423)로부터 출력되는 데이터들은 뱅크0 스위칭부(415) 및 뱅크1 스위칭부(425)로 전달된다.
뱅크0 스위칭부(415) 내 4개의 스위치는, 제1 제어 클럭(clk4_bk0)이 인에이블될 때, 입력되는 데이터를 제1 내지 제4 글로벌 입출력 라인(gio<0:3>)으로 전달한다(도 5의 gio<0:3> 중 시간적으로 첫번째와 세번째 데이터). 이 때, 뱅크1 스위칭부(425) 내 4개의 스위치는 각각 고 임피던스(hi z)를 출력하므로 제1 내지 제4 글로벌 입출력 라인(gio<0:3>)에서 복수의 뱅크(411, 421)로부터 출력되는 데이터간 충돌은 발생하지 않는다.
한편, 디스에이블되는 제1 제어 클럭(clk4_bk0)에 동기되어 제2 제어 클럭(clk4_bk1)이 인에이블된다. 이 때 뱅크1 스위칭부(425) 내 4개의 스위치는, 입력되는 데이터를 제1 내지 제4 글로벌 입출력 라인(gio<0:3>)으로 전달한다(도 5의 gio<0:3> 중 시간적으로 두번째와 네번째 데이터). 이 때 뱅크0 스위칭부(415) 내 4개의 스위치는 고임피던스(hi z)를 출력한다. 따라서 제1 내지 제4 글로벌 입출력 라인(gio<0:3>)에는 뱅크0부(410)와 뱅크1부(420)로부터 출력되는 데이터가 시분할되어 실리게 된다.
연산부(450)는 제1 내지 제4 글로벌 입출력 라인(gio<0:3>)의 입력들을 논리연산하게 된다. 즉, 종래 기술에서 설명한 바와 같이, 모든 글로벌 입출력 라인에 실린 데이터의 논리 상태가 동일한 패스 데이터(pass data)의 경우, 연산부(450)는 "H"상태를 출력하는 반면, 글로벌 입출력 라인 중 어느 하나라도 다른 논리 상태를 갖는 페일 데이터(fail data)의 경우, "L"상태를 출력한다. 여기서, 뱅크0 및 뱅크1로부터 출력되는 데이터가 모두 같은 논리 상태를 갖도록 하는 것은 종래 기술에서와 동일하다.
도 5에 도시된 바와 같이, 연산부(450)로부터 출력되는 테스트 글로벌 입출력 라인(tgio)에 실리는 데이터가 4회 출력되는 경우, 첫 번째 및 세 번째 데이터는 뱅크0부(410)로부터의 출력이고, 두 번째 및 네 번째 데이터는 뱅크1부(420)로부터의 출력이다.
스위칭부(460) 내 제1 스위치(461)는 테스트 모드 신호(tm)가 인에이블된 상태이므로 지연된 제1 제어 클럭(clk4_bk0_d)의 폴링 에지에 동기하여 테스트 글로 벌 입출력 라인(tgio)에 실린 첫번째 데이터와 세번째 데이터를 순차적으로 출력하고(out<0>), 제2 스위치(463)는 지연된 제2 제어 클럭(clk4_bk1_d)의 라이징 에지에 동기하여 테스트 글로벌 입출력 라인(tgio)에 실린 두번째 데이터와 네번째 데이터를 순차적으로 출력한다(out<1>).
한편, 본 발명이 여기에 기재되는 관점의 범위로 제한되는 것은 아니지만, 본 발명의 일실시예에 따른 스위칭부(460) 내 제1 스위치(461)와 제2 스위치(463)는 서로 다른 클럭에 동기된 각각의 입력을 동일 클럭에 동기되어 출력하도록 동작하는 것이 바람직하다. 이에 대하여 좀 더 구체적으로 설명한다.
도 7은 본 발명의 일실시예에 따른 파이프라인 구조도이다.
본 발명의 일실시예에 따른 제1 파이프라인(471)은, 제1 데이터 입력(in0)을 공통 입력으로 하고, 제1 데이터 출력(out0)을 공통 출력으로 하며, 제1 데이터 입력제어신호(pin0)와 제1 데이터 출력제어신호(pout0)에 제어되는 제1 파이프 래치(701), 제2 데이터 입력제어신호(pin1)와 제2 데이터 출력제어신호(pout1)에 제어되는 제2 파이프 래치(703), 및 제3 데이터 입력제어신호(pin2)와 제3 데이터 출력제어신호(pout2)에 제어되는 제3 파이프 래치(705)를 포함한다.
본 발명의 일실시예에 따른 제2 파이프라인(473)은, 제2 데이터 입력(in1)을 공통 입력으로 하고, 제2 데이터 출력(out1)을 공통 출력으로 하며, 제1 데이터 입력제어신호(pin0)와 제1 데이터 출력제어신호(pout0)에 제어되는 제4 파이프 래치(711), 제2 데이터 입력제어신호(pin1)와 제2 데이터 출력제어신호(pout1)에 제어 되는 제5 파이프 래치(713), 및 제3 데이터 입력제어신호(pin2)와 제3 데이터 출력제어신호(pout2)에 제어되는 제6 파이프 래치(715)를 포함한다.
한편, 도 7의 제1 파이프라인(471)의 데이터 입력(in0)은 도 4의 제1 스위치(sw0)의 출력(out0)에 해당한다. 그리고, 도 7의 제2 파이프라인(473)의 데이터 입력(in1)은 도 4의 제2 스위치(sw1)의 출력(out1)에 해당함은 물론이다.
본 발명의 일실시예에 따른 파이프라인은, 데이터 입력제어신호가 인에이블되어 있을 때 데이터 입력을 래치하고, 데이터 입력제어신호가 디스에이블되고 데이터 출력제어신호가 인에이블되어 있을 때 래치된 정보를 데이터출력으로 내보낸다. 다시 말해서, 데이터 입력제어신호가 인에이블되어 있다가 디스에이블되는 순간 데이터입력을 래치하여 출력한다.
도 8은 본 발명의 일실시예에 따른 파이프라인에서의 동작 파형도이다.
우선, 도 8에 도시된 바와 같이, 제1 및 제2 파이프라인에 인가되는 제1 데이터 입력제어신호(pin0) 내지 제3 데이터 입력제어신호(pin2)는 다음의 과정을 반복한다.
(i) 제1 데이터 입력제어신호(pin0)가 인에이블 되었다가 다음 클럭에 동기되어 디스에이블된다.
(ii) 제1 데이터 입력제어신호(pin0)이 디스에이블되는 것에 동기되어 제2 데이터 입력제어신호(pin1)가 인에이블되고, 다음 클럭에 동기되어 디스에이블된다.
(iii) 제2 데이터 입력제어신호(pin1)이 디스에이블되는 것에 동기되어 제3 데이터 입력제어신호(pin2)가 인에이블되고, 다음 클럭에 동기되어 디스에이블된다.
(iv) 제3 데이터 입력제어신호(pin2)이 디스에이블되는 것에 동기되어 다시 제1 데이터 입력제어신호(pin0)가 인에이블되고, 다음 클럭에 동기되어 디스에이블된다. ((i) 과정과 동일)
이에 따라 제1 데이터 입력제어신호(pin0)가 인에이블되었을 때, 제1 파이프라인(471)에서는 제1 데이터 입력(in0)의 첫번째 데이터가 제1 파이프래치(701)에 래치되고, 제2 파이프라인(473)에서는 제2 데이터 입력(in1)의 첫번째 데이터가 제4 파이프래치(711)에 래치된다.
또한, 제2 데이터 입력제어신호(pin1)가 인에이블되었을 때, 제1 파이프라인(471)에서는 제1 데이터입력(in0)의 두번째 데이터가 제2 파이프래치(703)에 래치되고, 제2 파이프라인(473)에서는 제2 데이터입력(in1)의 두번째 데이터가 제5 파이프래치(713)에 래치된다.
그런데 이러한 동작이 오류 없이 수행되도록 하기 위해서 데이터 입력제어신호들의 인에이블 구간의 시작점과 데이터입력의 시작점 간에 그리고, 데이터입력의 인에이블 구간의 끝점과 데이터 입력제어신호들의 끝점 간에 타이밍 마진을 충분히 두는 것이 바람직하다. 즉, 도 8의 case2와 같이 제1 데이터 입력(in0)과 제2 데이터 입력(in1)이 서로 다른 타이밍에 입력되도록 하는 것보다는 도 8의 case1과 같 이 제1 데이터 입력(in0)과 제2 데이터 입력(in1)이 동일 타이밍에 입력되는 것이 바람직하다.
한편, 일실시예에 따르면 본 발명의 셀 테스트 회로는 2뱅크를 포함하는 반도체 기억 소자에 적용될 수 있다. 다른 실시예에 따르면 본 발명의 셀 테스트 회로는 4뱅크를 포함하는 반도체 기억 소자에 적용될 수 있다. 또 다른 실시예에 따르면, 본 발명의 셀 테스트 회로는 8뱅크를 포함하는 반도체 기억 소자에 적용될 수 있다. 또 다른 실시예에 따르면, 본 발명의 셀 테스트 회로는 16뱅크를 포함하는 반도체 기억 소자에 적용될 수 있다. 또 다른 실시예에 따르면 본 발명의 셀 테스트 회로는 SDR SDRAM(single data rate synchronous dynamic random access memory)에 적용될 수 있다. 또 다른 실시예에 따르면 DDR SDRAM(double data rate synchronous dynamic random access memory)에 적용될 수 있다. 또 다른 실시예에 따르면 DDR II SDRAM(double data rate II synchronous dynamic random access memory)에 적용될 수 있다. 또 다른 실시예에 따르면 DDR III SDRAM(double data rate III synchronous dynamic random access memory)에 적용될 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
종래 기술에서는 셀 테스트를 위한 데이터 출력 컴프레스 회로가 뱅크별로 구비되어 있었으나, 본 발명에서는 복수의 뱅크가 하나의 데이터 출력 컴프레스 회로를 공유하도록 하여 테스트 글로벌 입출력 라인을 위한 배선과 논리연산회로가 차지하는 레이아웃 면적을 획기적으로 줄일 수 있다. 특히, 설명의 편의성을 위해, 본 발명의 일실시예에서는 2뱅크 SDR SDRAM을 보였으나, 예를 들어, 8뱅크 DDR II SDRAM에 본 발명의 개념을 적용하는 경우, 8뱅크 DDR II SDRAM은 4비트를 프리페치하므로 종래 기술에 비하여 배선 수 및 연산부의 회로가 그만큼 줄게 된다. 따라서 고속 고집적화된 반도체 기억 소자일수록 본 발명에 따른 레이아웃의 면적 감소 효과는 더욱 커지게 되는 효과가 있다.

Claims (27)

  1. 병렬로 된 복수의 글로벌 입출력 라인을 공유하여 데이터를 저장할 수 있는 복수의 뱅크부를 포함하는 반도체 기억 소자에 있어서,
    외부에서 인가되는 테스트 모드 신호와 외부 클럭에 대응하여 발생하는 내부 클럭 신호를 입력받아 제1 제어클럭과 제2 제어클럭을 출력하기 위한 다중 클럭 발생부;
    상기 병렬로 된 복수의 글로벌 입출력 라인에 실린 데이터를 논리 결합하기 위한 연산부; 및
    상기 테스트 모드 신호와 제1 제어클럭 그리고 제2 제어클럭에 제어되어 상기 연산부의 출력측과 연결된 테스트 글로벌 입출력 라인에 실린 데이터를 출력하기 위한 스위칭부
    를 포함하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  2. 제1항에 있어서, 다중 클럭 발생부는,
    상기 테스트 모드 신호가 인에이블되는 경우, 상기 제1 제어 클럭 및 제2 제어 클럭을 출력하고,
    상기 테스트 모드 신호가 디스에이블되는 경우, 상기 제1 제어 클럭 및 제2 제어 클럭을 출력하지 않는
    뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  3. 제2항에 있어서,
    상기 제1 제어클럭의 라이징 에지는 상기 내부 클럭 신호의 라이징 에지에 대응하여 발생하고, 상기 제2 제어클럭의 라이징 에지는 상기 제1 제어클럭의 폴링 에지에 대응하여 발생하는
    뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  4. 제3항에 있어서,
    상기 제1 제어클럭의 라이징 에지는 상기 내부 클럭 신호의 라이징 에지에 동기되고, 상기 제2 제어클럭의 라이징 에지는 상기 제1 제어클럭의 폴링 에지에 동기되는
    뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  5. 제4항에 있어서,
    상기 제1 제어클럭과 제2 제어클럭의 폴링 에지는 소정 시간 지연시켜 발생하는
    뱅크 내 셀을 테스트하기 위한 테스트 출력 컴프레스 회로.
  6. 제3항에 있어서,
    상기 스위칭부는, 복수의 스위치를 포함하며,
    상기 복수의 스위치는 각각 상기 병렬로 된 복수의 글로벌 입출력 라인에 실린 데이터를 별개로 입력받을 수 있는
    뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  7. 제3항에 있어서,
    상기 복수의 뱅크부 중 어느 하나는,
    데이터를 저장하기 위하여 데이터 셀들의 집합으로 된 뱅크;
    상기 뱅크로부터 출력되는 데이터를 증폭하기 위한 입출력 센스앰프;
    상기 테스트 모드 신호와 제1 제어클럭에 제어되어 상기 입출력 센스앰프의 출력을 상기 병렬로 된 복수의 글로벌 입출력 라인에 싣기 위한 뱅크 스위칭부를 포함하고,
    상기 뱅크 스위칭부는 상기 테스트 모드 신호가 인에이블되면 상기 입출력 센스앰프의 출력을 래치하고, 상기 제1 제어클럭의 첫 라이징 에지에 동기되도록 증폭하여 출력하고, 상기 제1 제어클럭의 첫 폴링 에지와 두번째 라이징 에지 사이 에서 고 임피던스를 출력하는
    뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  8. 제7항에 있어서,
    상기 복수의 글로벌 입출력 라인은 제1 내지 제4 글로벌 입출력 라인이고,
    상기 연산부는,
    상기 제1 글로벌 입출력 라인에 실린 데이터와 상기 제2 글로벌 입출력 라인에 실린 데이터를 배타적 부정 논리합하기 위한 제1 엑스노아게이트;
    상기 제3 글로벌 입출력 라인에 실린 데이터와 상기 제4 글로벌 입출력 라인에 실린 데이터를 배타적 부정 논리합하기 위한 제2 엑스노아게이트; 및
    상기 제1 및 제2 엑스노아게이트의 출력을 논리곱하기 위한 앤드게이트
    를 포함하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  9. 제8항에 있어서, 상기 스위칭부는,
    상기 테스트 모드 신호와 제1 제어 클럭에 제어되어 상기 제1 글로벌 입출력 라인에 실린 데이터 혹은 테스트 글로벌 입출력 라인 - 상기 테스트 글로벌 입출력 라인은 상기 앤드게이트의 출력과 연결됨 - 에 실린 데이터 중 어느 하나를 출력하기 위한 제1 스위치;
    상기 테스트 모드 신호와 제2 제어 클럭에 제어되어 상기 제2 글로벌 입출력 라인에 실린 데이터 혹은 상기 테스트 글로벌 입출력 라인에 실린 데이터 중 어느 하나를 출력하기 위한 제2 스위치;
    상기 테스트 모드 신호에 제어되어 상기 제3 글로벌 입출력 라인에 실린 데이터를 전달하기 위한 제3 스위치; 및
    상기 테스트 모드 신호에 제어되어 상기 제4 글로벌 입출력 라인에 실린 데이터를 전달하기 위한 제4 스위치
    를 포함하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  10. 제9항에 있어서, 상기 제1 스위치는,
    상기 테스트 모드 신호가 인에이블된 상태에서, 상기 제1 제어 클럭이 지연된 제1 제어 클럭 - 상기 지연된 제1 제어 클럭은 상기 제1 제어 클럭을 소정 시간 지연시킨 클럭임 - 의 라이징 에지 이전에 상기 테스트 글로벌 입출력 라인에 실린 데이터를 래치하다가 상기 지연된 제1 제어 클럭의 폴링 에지에 동기하여 출력하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  11. 제9항에 있어서, 상기 제2 스위치는,
    상기 테스트 모드 신호가 인에이블된 상태에서, 상기 제2 제어 클럭이 지연 된 제2 제어 클럭 - 상기 지연된 제2 제어 클럭은 상기 제2 제어 클럭을 소정 시간 지연시킨 클럭임 - 의 라이징 에지 이전에 상기 테스트 글로벌 입출력 라인에 실린 데이터를 래치하다가 상기 지연된 제2 제어 클럭의 라이징 에지에 동기하여 출력하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  12. 제9항에 있어서, 상기 제3 및 제4 스위치는,
    상기 테스트 모드 신호가 인에이블인 경우 프리차지된 전압 레벨을 출력하고, 상기 테스트 모드 신호가 디스에이블인 경우 각각 상기 제3 및 제4 글로벌 입출력 라인에 실린 데이터를 전달하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  13. 제9항에 있어서,
    상기 제1 스위치와 제2 스위치는 서로 다른 클럭에 동기된 각각의 입력을 동일 클럭에 동기시켜 출력하도록 동작하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  14. 제1항에 있어서, 상기 연산부는,
    상기 복수의 글로벌 입출력 라인에 실린 데이터의 논리 상태가 동일하면, 제1 논리상태를 출력하고, 상기 복수의 글로벌 입출력 라인에 실린 데이터 중 적어도 하나가 다른 논리 상태를 가지면, 제2 논리상태를 출력하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  15. 제13항에 있어서,
    상기 제1 스위치로부터 출력되는 데이터를 래치 및 전달하기 위한 제1 파이프라인; 및
    상기 제2 스위치로부터 출력되는 데이터를 래치 및 전달하기 위한 제2 파이프라인
    을 더 포함하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  16. 제15항에 있어서, 상기 제1 파이프라인은,
    상기 제1 파이프라인에 인가되는 데이터 입력제어신호가 인에이블되어 있을 때 상기 제1 파이프라인에 입력되는 데이터를 래치하고, 데이터 출력제어신호가 인에이블되어 있을 때 래치된 데이터를 출력하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  17. 제16항에 있어서, 상기 제1 파이프라인은,
    제1 데이터 입력제어신호와 제1 데이터 출력제어신호에 제어되는 제1 파이프 래치;
    제2 데이터 입력제어신호와 제2 데이터 출력제어신호에 제어되며 상기 제1 파이프래치와 병렬연결되는 제2 파이프 래치; 및
    제3 데이터 입력제어신호와 제3 데이터 출력제어신호에 제어되며 상기 파이프래치와 병렬연결되는 제3 파이프 래치
    를 포함하는 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  18. 제17항에 있어서,
    상기 제1 데이터 입력제어신호는 인에이블 되었다가 다음 클럭에 동기되어 디스에이블되고,
    상기 제1 데이터 입력제어신호가 디스에이블되는 것에 동기되어 상기 제2 데이터 입력제어신호가 인에이블되고, 다음 클럭에 동기되어 디스에이블되며,
    상기 제2 데이터 입력제어신호가 디스에이블되는 것에 동기되어 상기 제3 데이터 입력제어신호가 인에이블되고, 다음 클럭에 동기되어 디스에이블되는
    뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기억 소자는 2 뱅크 싱글 데이터 레이트 에스디램인 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  20. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기억 소자는 4 뱅크 더블 데이터 레이트 에스디램인 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  21. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기억 소자는 8 뱅크 더블 데이터 레이트 2 에스디램인 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  22. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기억 소자는 16 뱅크 더블 데이터 레이트 3 에스디램인 뱅크 내 셀을 테스트하기 위한 데이터 출력 컴프레스 회로.
  23. 적어도 2 이상의 뱅크를 포함하는 반도체 기억 소자에서 데이터를 저장하기 위한 셀을 테스트함에 있어서,
    외부에서 인가되는 테스트 모드 신호와 외부 클럭에 대응하여 발생하는 내부 클럭 신호를 입력받아 제1 제어클럭과 제2 제어클럭을 출력하는 제1 단계;
    테스트 모드시 상기 뱅크의 로컬 데이터 입출력 라인을 소정의 논리값으로 인에이블하는 제2 단계;
    상기 각 뱅크의 로컬 데이터 입출력 라인의 데이터를 상기 테스트 모드 신호와 제1 제어클럭 그리고 제2 제어클럭에 제어되어 순차적으로 제1 내지 제4 글로벌 데이터 입출력 라인으로 전달하는 제3 단계; 및
    상기 제 1 내지 제4 글로벌 데이터 입출력 라인에 실린 데이터를 출력을 컴프레스하는 제4 단계
    를 포함하는 데이터 출력 컴프레스 방법.
  24. 제23항에 있어서, 제4 단계는,
    상기 제1 내지 제4 글로벌 데이터 입출력 라인에 실린 데이터를 논리결합하는 제5 단계;
    상기 테스트 모드 신호와 제1 제어 클럭에 제어되어 상기 제1 글로벌 입출력 라인에 실린 데이터 혹은 테스트 글로벌 입출력 라인 - 상기 테스트 글로벌 입출력 라인은 상기 논리결합단계의 출력에 대응함 - 에 실린 데이터 중 어느 하나를 출력하는 제6 단계; 및
    상기 테스트 모드 신호와 제2 제어 클럭에 제어되어 상기 제2 글로벌 입출력 라인에 실린 데이터 혹은 상기 테스트 글로벌 입출력 라인에 실린 데이터 중 어느 하나를 출력하는 제7 단계를 포함하는 데이터 출력 컴프레스 방법.
  25. 제24항에 있어서,
    각각 상기 제6 단계와 제7 단계로부터 출력되는 테스트 글로벌 입출력 라인에 실린 데이터는 서로 다른 클럭에 동기되어 입력되는 반면, 동일 클럭에 동기되어 출력되는 데이터 출력 컴프레스 방법.
  26. 제23항에 있어서,
    상기 제1 단계는,
    상기 제1 제어클럭의 라이징 에지는 상기 내부 클럭 신호의 라이징 에지에 대응하여 발생하는 단계; 및
    상기 제2 제어클럭의 라이징 에지는 상기 제1 제어클럭의 폴링 에지에 대응하여 발생하는 단계
    를 포함하는 데이터 출력 컴프레스 방법.
  27. 제23항에 있어서, 상기 제1 단계는,
    상기 제1 제어클럭의 라이징 에지는 상기 내부 클럭 신호의 라이징 에지에 동기되어 발생하는 단계; 및
    상기 제2 제어클럭의 라이징 에지는 상기 제1 제어클럭의 폴링 에지에 동기되어 발생하는 단계
    를 포함하는 데이터 출력 컴프레스 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170126270A (ko) * 2016-05-09 2017-11-17 에스케이하이닉스 주식회사 데이터 출력 회로 및 그를 포함하는 반도체 메모리 장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006277872A (ja) * 2005-03-30 2006-10-12 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
KR100654125B1 (ko) * 2005-09-29 2006-12-08 주식회사 하이닉스반도체 반도체메모리소자의 데이터 출력장치
JP4773791B2 (ja) * 2005-09-30 2011-09-14 富士通セミコンダクター株式会社 半導体記憶装置、およびメモリテスト回路
KR100798796B1 (ko) * 2006-05-16 2008-01-29 주식회사 하이닉스반도체 글로벌 라인의 수를 감소시킨 메모리 장치
KR100744644B1 (ko) 2006-06-05 2007-08-01 주식회사 하이닉스반도체 반도체 메모리 소자
KR100890381B1 (ko) 2006-11-30 2009-03-25 주식회사 하이닉스반도체 반도체 메모리 소자
KR100902104B1 (ko) * 2007-06-08 2009-06-09 주식회사 하이닉스반도체 반도체 메모리장치
KR100927397B1 (ko) 2007-06-08 2009-11-19 주식회사 하이닉스반도체 반도체 메모리장치 및 그 리드/라이트 방법
KR100878313B1 (ko) 2007-06-11 2009-01-14 주식회사 하이닉스반도체 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로
KR100884343B1 (ko) 2007-08-23 2009-02-18 주식회사 하이닉스반도체 쓰기 구동 회로
KR100892668B1 (ko) 2007-09-04 2009-04-15 주식회사 하이닉스반도체 뱅크 선택 제어 블록을 포함하는 반도체 집적 회로
US8211149B2 (en) * 2008-05-12 2012-07-03 Warsaw Orthopedic Elongated members with expansion chambers for treating bony members
KR101049415B1 (ko) * 2009-03-26 2011-07-20 주식회사 하이닉스반도체 셀 불량 테스트회로
US8045401B2 (en) * 2009-09-18 2011-10-25 Arm Limited Supporting scan functions within memories
KR101201838B1 (ko) * 2009-12-24 2012-11-15 에스케이하이닉스 주식회사 프로그램 시간을 감소시킨 비휘발성 메모리 장치
US8767493B2 (en) * 2011-06-27 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM differential voltage sensing apparatus
US11094371B2 (en) 2019-03-11 2021-08-17 Samsung Electronics Co., Ltd. Memory device for processing operation and method of operating the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953737B2 (ja) * 1990-03-30 1999-09-27 日本電気株式会社 複数ビット並列テスト回路を具備する半導体メモリ
US5659631A (en) 1995-02-21 1997-08-19 Ricoh Company, Ltd. Data compression for indexed color image data
KR100197554B1 (ko) * 1995-09-30 1999-06-15 윤종용 반도체 메모리장치의 고속테스트 방법
KR100221073B1 (ko) 1996-03-18 1999-09-15 윤종용 동기식 반도체 메모리 장치
JP3839869B2 (ja) * 1996-05-30 2006-11-01 株式会社ルネサステクノロジ 半導体記憶装置
US5920573A (en) * 1996-07-22 1999-07-06 Texas Istruments Incorporated Method and apparatus for reducing area and pin count required in design for test of wide data path memories
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
JPH11149799A (ja) 1997-11-18 1999-06-02 Hitachi Ltd 半導体集積回路装置
US5959929A (en) 1997-12-29 1999-09-28 Micron Technology, Inc. Method for writing to multiple banks of a memory device
US6163863A (en) 1998-05-22 2000-12-19 Micron Technology, Inc. Method and circuit for compressing test data in a memory device
KR100282525B1 (ko) * 1998-11-11 2001-02-15 김영환 메모리 테스트 회로
JP3304899B2 (ja) * 1998-11-20 2002-07-22 日本電気株式会社 半導体記憶装置
JP3495276B2 (ja) * 1999-01-14 2004-02-09 日本電気株式会社 半導体記憶装置
US6144598A (en) 1999-07-06 2000-11-07 Micron Technology, Inc. Method and apparatus for efficiently testing rambus memory devices
US6530045B1 (en) 1999-12-03 2003-03-04 Micron Technology, Inc. Apparatus and method for testing rambus DRAMs
JP2001256794A (ja) * 2000-03-13 2001-09-21 Mitsubishi Electric Corp 半導体記憶装置
US6307790B1 (en) 2000-08-30 2001-10-23 Micron Technology, Inc. Read compression in a memory
JP2002237199A (ja) * 2001-02-07 2002-08-23 Mitsubishi Electric Corp 半導体記憶装置
KR100401508B1 (ko) * 2001-05-25 2003-10-17 주식회사 하이닉스반도체 램버스 디램의 뱅크 제어회로
US6950971B2 (en) * 2001-11-05 2005-09-27 Infineon Technologies Ag Using data compression for faster testing of embedded memory
KR100540480B1 (ko) * 2003-04-30 2006-01-11 주식회사 하이닉스반도체 데이터 신호와 어드레스 신호의 스큐를 감소시킬 수 있는메모리 장치
KR100542712B1 (ko) * 2003-08-25 2006-01-11 주식회사 하이닉스반도체 동기형 디램의 라이트 패스 구조
US7055077B2 (en) * 2003-12-23 2006-05-30 Kabushiki Kaisha Toshiba Systems and methods for circuit testing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170126270A (ko) * 2016-05-09 2017-11-17 에스케이하이닉스 주식회사 데이터 출력 회로 및 그를 포함하는 반도체 메모리 장치
KR102528971B1 (ko) * 2016-05-09 2023-05-08 에스케이하이닉스 주식회사 데이터 출력 회로 및 그를 포함하는 반도체 메모리 장치

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