JP4134575B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に（ＩｎXＡｌ1-X）YＧａ1-YＮ（０≦Ｘ≦１、０≦Ｙ≦１）で表される窒化ガリウム（ＧａＮ）系半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等の窒化ガリウム系半導体は青色の半導体レーザのような短波長の光デバイスについて重要な半導体であるばかりでなく、最近ではその高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度について注目が集まっており、高周波のパワーデバイス材料としても有望視されている。特に、ＡｌＧａＮ／ＧａＮヘテロ接合構造ではＡｌＧａＮとＧａＮのヘテロ接合界面付近に高濃度の電子が蓄積し、いわゆる二次元電子ガスが形成される。この二次元電子ガスはＡｌＧａＮに添加されるドナー不純物と空間的に分離されて存在するため高い移動度を示し、電界効果型トランジスタにこのヘテロ構造を用いる場合、ソース抵抗成分を低減することに寄与する。また、ゲート電極から二次元電子ガスまでの距離ｄは通常数十ｎｍと短いため、アスペクト比と呼ばれるゲート長Ｌｇとの比Ｌｇ／ｄをＬｇが１００ｎｍ程度と短くなっても５から１０と大きくできるため短チャネル効果の小さい良好な飽和特性を有する電界効果トランジスタを作製しやすいという優れた特徴を有する。さらにＡｌＧａＮ／ＧａＮ系へテロ構造における二次元電子は１×１０5Ｖ／ｃｍ程度の高電界領域で、現在高周波トランジスタとして普及しているＡｌＧａＡｓ／ＩｎＧａＡｓ系の場合に比べての２倍以上の電子速度を有するばかりでなく、ヘテロ界面に蓄積される電子の濃度はＡｌＧａＮのＡｌ組成が０．２から０．３の場合に１×１０13／ｃｍ2程度でありＧａＡｓ系デバイスの約３〜５倍に達する。またＧａＡｓに比べて約１０倍の高い絶縁破壊電界を有することから、同じデバイスパターンを有するＦＥＴで比較すると理想的にはＧａＡｓ系のＦＥＴに比べて約１０倍ドレイン電圧を印加することが可能となる。このような事実から、ＧａＮ系へテロ構造ＦＥＴはＧａＡｓ系パワーデバイスと比べて少なくとも５倍、理想的には１０倍以上の出力電力を発生できる高周波パワーデバイスとして非常に有望視されているが、改善すべき問題点も多くある。
【０００３】
ＧａＮ系ヘテロ構造ＦＥＴにおける問題点の一つに、ゲート・ドレイン間の表面リーク電流が大きいことが挙げられる。ＧａＮ系ヘテロ構造ＦＥＴのゲート電極は半導体上に直接仕事関数の比較的大きな金属を被着させて作る、ショットキーゲート電極と呼ばれるものである。このショットキーゲート電極の金属としてはＮｉやＰｄやＰｔなどの仕事関数の大きなものが適している。しかしながら、これら金属を真空蒸着した後のゲート・ドレイン間の電流−電圧特性を調べるとある逆方向電圧においてしばしば異常に大きな電流が観測され、所望される安定で低いリーク電流値が得られない。この大きなリーク電流は、ゲート電極に大きな負の電圧が印加される場合に、パワーデバイスに無効な電流成分が大幅に増加する事となり、高いドレイン電圧で駆動できるというＧａＮ系ヘテロ構造ＦＥＴの特徴を活かすことができなくなるという致命的な問題となる。
【０００４】
このような大きなゲートリーク電流の原因としてはＧａＮ系半導体表面の酸化物と被着した金属との反応およびＧａＮ系半導体表面と金属との反応が関与しているものと考えられる。そこで、このような反応を防止しゲートリーク電流を低減する方法として、ＧａＮ系半導体の表面にＳｉＮ膜やＳｉＯ2膜などの絶縁膜を堆積することによって形成し、その上にゲート電極を形成するＭＩＳ（Metal−Insulator−Semiconductor）構造やＭＯＳ(Metal−Oxide−Semiconductor)構造が提案されている。しかしながら、絶縁膜とＧａＮ系半導体の界面には前述した酸化物が存在することや、製造工程での表面処理によって表面にトラップが導入され易く、上述したＭＩＳ構造やＭＯＳ構造を用いたＦＥＴの動作は周波数によって電流−電圧特性が変化し、必ずしも安定ではない。
【０００５】
一方、絶縁膜を堆積するのではなくＧａＮ系半導体を酸素雰囲気で直接熱酸化してＧａＮ系半導体の表面に熱酸化膜を形成し、その熱酸化膜上にゲート電極を形成したＭＯＳ構造を用いたＦＥＴではその動作は比較的安定であることを我々は見出している。このことは熱酸化膜とＧａＮ系半導体の界面にトラップが比較的少ないことを意味しており、ＦＥＴの動作の安定化やゲートリーク電流低減にこのＭＯＳ構造が有望であることがわかった。しかしながら、この構造では熱酸化膜が薄い場合にはゲートリーク電流の低減が十分でなく、その膜厚をある程度大きくする必要があることがわかった。その理由としてはＧａＮ系半導体の熱酸化膜はＧａ2Ｏ3やＡｌ2Ｏ3などの成分から成り立つが、エネルギーバンドギャップが約４．２ｅＶと比較的小さいＧａ2Ｏ3を主成分とするためエネルギーバンドギャップが１０ｅＶと大きいＳｉＯ2膜などと比べると電子に対する障壁の高さが十分でないこと、熱酸化膜がＧａ2Ｏ3などの多結晶から形成され、その中に多くの粒界が含まれこれを介してリーク電流が流れることなどが考えられる。
【０００６】
このリーク電流を低減するため、ゲート酸化膜の厚さを増大させることはＦＥＴの相互コンダクタンスが小さくなり、ＦＥＴの性能が低下するという問題が生じる。また、ＧａＮ系半導体の熱酸化膜を用いたＭＯＳ構造では、高温において酸素の空孔が生じやすいことが報告されており、この空孔がｎ型不純物となって熱酸化膜の導電性を変化させることや熱酸化膜がその上に形成される金属と反応することが懸念され、長期的に信頼性の問題が発生するということが考えられる。
【０００７】
【発明が解決しようとする課題】
本発明は以上述べたＧａＮ系半導体の熱酸化膜を用いたＭＯＳ構造のＦＥＴに関わる問題点に鑑みなされたものであり、その第一の目的は同等以下の厚さの絶縁膜を用いてゲートリーク電流の低減を図ることのできるＧａＮ系半導体の絶縁ゲートＦＥＴおよびその製造方法を提供することである。
【０００８】
本発明の第二の目的は、ＧａＮ系半導体の熱酸化膜の長期的な安定化を図り、ＦＥＴの信頼性を向上させることである。
【０００９】
【課題を解決するための手段】
ＧａＮ系半導体を熱酸化して得られる熱酸化膜とその下の半導体との界面の性質はデバイスに応用できる程度に良好であることはすでに述べた。この良好な界面の性質を利用しかつゲートリーク電流を効果的に低下させると同時に熱酸化膜の長期的安定化を図るために、本発明では熱酸化膜の上に絶縁膜を形成した多層のゲート絶縁膜を用いる。本発明の多層の絶縁膜からなる絶縁ゲート型ＦＥＴの基本的な断面構造を図１に示す。図１において１０１は基板を示し例えばＳｉＣ基板あるいはサファイア基板が通常用いられる。１０２はその上にエピタキシャル成長されたＧａＮ系半導体層でＧａＮのみからなる層であってもＡｌＧａＮとＧａＮのヘテロ構造であってもよい。１０３はＧａＮ系半導体層を熱酸化して形成された熱酸化膜、１０４はその上に形成された絶縁膜である。１０５は絶縁膜１０４の上に形成されたゲート電極、１０６はソース電極、１０７はドレイン電極、１０８は素子分離領域をあらわす。素子分離領域はＣやＮなどのイオン注入をこの領域に適度に行い形成しても良いし、選択酸化を行って熱酸化膜に変換した層であってもよい。図１における熱酸化膜上の絶縁膜１０４としてはそのバンドギャップがＧａＮの熱酸化膜であるＧａ2Ｏ3のそれよりも大きい値を有するものがゲートリーク電流を低減する上で望ましい。半導体装置の製造でよく用いられるＳｉＮ膜やＳｉＯ2膜、あるいはＡｌ2Ｏ3膜などがあてはまる。またその誘電率としてはなるべく高いものが好ましい。
【００１０】
多層の絶縁膜をゲート絶縁膜に用いることによってＧａＮ系半導体の熱酸化膜が直接ゲート電極と接触せず熱酸化膜に含まれる結晶粒界を介してのリーク電流を防止できること、熱酸化膜の酸素空孔の発生がその上に形成した絶縁膜により抑制できること、ゲート電極金属と熱酸化膜の反応が絶縁膜により分離されているので生じないことなど、ゲートリーク電流の低減とゲート絶縁膜の信頼性の向上が同時に図れることになる。
【００１１】
以下に、発明の実施の形態の説明と共に本発明の効果についてより詳細に述べる。
【００１２】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１に係る半導体装置およびその製造方法を図２に基づいて説明する。ＦＥＴの作製に当たってサファイアあるいはＳｉＣの基板２０１の上に例えば２〜３μｍの厚さＧａＮバッファー層２０２、厚さが１０〜１００ｎｍのチャンネル層２０３、厚さが１０〜５０ｎｍのＡｌＧａＮ層２０４が順次エピタキシャル成長された試料を用いた。チャンネル層２０３はアンドープのＧａＮ層がしばしば用いられるが、アンドープのＩｎＧａＮ層あるいはアンドープのＩｎＧａＮとアンドープのＧａＮ層の多層構造であってもよい。またｎ型不純物がおよそ１×１０17／ｃｍ3〜１×１０18／ｃｍ3の範囲で添加されたＧａＮ層あるいはＩｎＧａＮ層あるいはＧａＮ層とＩｎＧａＮ層からなる多層構造であってもよい。ＡｌＧａＮ層２０４はＡｌＮの組成が１０％〜４０％のものでこの層の一部にｎ型不純物が添加されている場合でもよい。実際にはＡｌＮの組成としてはおよそ２５％とし、基板側から３ｎｍの厚さのアンドープのＡｌＧａＮ層、Ｓｉがおよそ２×１０18／ｃｍ3添加された１５ｎｍの厚さのｎ型ＡｌＧａＮ層、２ｎｍの厚さのアンドープＡｌＧａＮ層が順に形成された三層構造のものを用いた。素子分離領域２０５は素子の活性領域以外の部分を選択的に表面からチャンネル層を含む深さにまで熱酸化して形成した（図２（ａ））。この素子分離領域２０５は選択酸化で形成してもよいし、オーミック電極形成の前に選択的にこの領域にイオン注入を行って形成してもよい。またドライエッチングでこの領域を除去してメサ分離の素子構造としてもよく、ここで取り上げた選択酸化による素子分離の方法は単に一例であって本発明に本質的に必要なものではない。
【００１３】
次にオーミック電極を形成する領域を含んで選択的に熱酸化の保護膜として機能する、およそ１００ｎｍの厚さのＳｉ膜２０６を形成する（図２（ｂ））。しかるのち試料を熱酸化しＳｉ膜２０６で覆われていない領域に熱酸化膜２０７を形成する。熱酸化は９００℃のドライ酸素雰囲気中で２０分行った。これによりＡｌＧａＮ層２０４の表面に熱酸化膜２０７が厚さおよそ６ｎｍに形成された。Ｓｉ膜２０６の表面にはこの熱酸化によってＳｉＯ2膜２０８が形成されるがＳｉ膜２０６全体がＳｉＯ2膜となることは無かった（図２（ｃ））。
【００１４】
次にＳｉ膜２０６およびＳｉＯ2膜２０８をフッ酸と硝酸の混合液で除去し、全面に絶縁膜２０９を堆積する（図２（ｄ））。この時、ＡｌＧａＮの熱酸化膜２０７はフッ酸と硝酸の混合液で殆どエッチングされずに残る。絶縁膜２０９としてはプラズマＣＶＤにより５ｎｍの厚さに形成したＳｉＯ2膜を用いた。次にオーミック電極であるソース電極２１０とドレイン電極２１１を絶縁膜２０９を選択的に除去した後リフトオフ法により形成した。これらの電極金属としては真空蒸着法により順次堆積した２０ｎｍの厚さのＴｉと１００ｎｍの厚さのＡｌを用いた。水素雰囲気において５５０℃で１分間の熱処理を行った後、ゲート電極２１２をリフトオフ法により形成し、ＦＥＴの基本的なプロセスを完了する（図２（ｅ））。
【００１５】
以上の工程により作製したゲート長１．５μｍの絶縁ゲート型ＦＥＴの特性としては最大ドレイン電流として５００ｍＡ／ｍｍ、最大相互コンダクタンスとして９０ｍＳ／ｍｍのものが得られた。図３はゲート・ドレイン間の電流−電圧特性を示すが、電流値は１２ｎｍの厚さの熱酸化膜２０７のみの場合に比べて全体的に２桁〜３桁小さく、さらに熱酸化膜２０７がないショットキーゲート電極の場合に比べて４〜５桁小さい値を示し、熱酸化膜２０７とＳｉＯ2の絶縁膜２０９の多層絶縁膜構造としたことによるゲートリーク電流の低減効果が明瞭に観測された。また、ゲート・ドレイン間の耐圧としてはゲート・ドレイン間隔が６μｍのときに３００Ｖ以上の値が得られた。この値はゲート電極の下の絶縁膜がＧａＮ系半導体の熱酸化膜のみの場合の値、２００Ｖに比べて５０％の向上であった。
【００１６】
以上の実施の形態１で、絶縁膜２０９としてはＳｉＯ2膜を用いたが、エネルギーバンドギャップがＧａ2Ｏ3のエネルギーバンドギャップよりも大きいものであればよく、多少の電流レベルの上昇はあるもののＳｉＮ膜を用いても顕著なリーク電流の低減効果が見られた。同様にＡｌ2Ｏ3膜などの絶縁膜を用いることも有効である。
【００１７】
（実施の形態２）
本発明の実施の形態２は、実施の形態１における熱酸化膜２０７と絶縁膜２０９の酸化を同時に行うものであり、その製造方法を図４に基づいて説明する。図４（ａ）は図２（ａ）と同一であり、サファイアあるいはＳｉＣの基板４０１の上に２〜３μｍの厚さＧａＮバッファー層４０２、厚さが１０〜１００ｎｍのチャンネル層４０３、厚さが１０〜５０ｎｍのＡｌＧａＮ層４０４が順次エピタキシャル成長され、選択酸化による素子分離領域４０５が形成された状態を表している。その他の詳細についても実施の形態１において図２（ａ）について述べたとおりであり、ここでは省略する。
【００１８】
次にオーミック電極を形成する領域を含んで選択的におよそ１００ｎｍの厚さのＳｉＯ2膜４０６により試料表面を覆う（図４（ｂ））。しかるのち全面に厚さ３〜１０ｎｍにＳｉで形成された薄膜４０７を堆積し(図４（ｃ）)、熱酸化を行って堆積した薄膜４０７をすべてＳｉＯ2で構成される絶縁膜４０８に変換すると同時にＡｌＧａＮ層４０４を数ｎｍのオーダーで酸化しＡｌＧａＮの熱酸化膜４０９を形成する（図４（ｄ））。熱酸化膜４０９は９００℃のドライ酸素雰囲気中で１時間〜２時間行うとよい。次にオーミック電極であるソース電極４１０とドレイン電極４１１を絶縁膜４０８を選択的に除去した後リフトオフ法により形成する。さらにオーミック電極について熱処理を施し、ゲート電極４１２をリフトオフ法で形成しＦＥＴの基本的プロセスを完了する（図４（ｅ））。電極の種類、熱処理条件等のプロセス条件は実施の形態１で述べたものと同一であるので省略する。
【００１９】
以上の工程により作製したゲート長１．５μｍの絶縁ゲート型（この場合はＭＯＳ型といってもよい）ＦＥＴの特性としては薄膜４０７の膜厚が３ｎｍ、熱酸化の時間が１時間の場合に、最大ドレイン電流として５５０ｍＡ／ｍｍ、最大相互コンダクタンスとして１００ｍＳ／ｍｍのものが得られた。ゲート・ドレイン間の電流−電圧特性は図３での曲線（１）とほぼ同等の特性が得られ、熱酸化膜４０７と絶縁膜４０８の多層絶縁膜構造としたことによるゲートリーク電流の低減効果が実施の形態１の場合と同様に観測された。ゲート・ドレイン間耐圧としてはゲート・ドレイン間隔が６μｍのときに実施の形態１と同様に３００Ｖ以上の値が得られた。
【００２０】
なお実施の形態２における薄膜４０７は熱酸化によってＳｉＯ2膜に変換されるので、はじめからＳｉＯ2の薄膜とすることも可能である。この場合のＳｉＯ2膜の厚さとしては５〜２０ｎｍがＦＥＴの相互コンダクタンスを極度に低下させないことから適当である。
【００２１】
【発明の効果】
以上説明したように本発明によると、ＧａＮ系半導体による絶縁ゲート型ＦＥＴにおいて絶縁ゲートをＧａＮ系半導体の熱酸化膜と他の絶縁膜との多層構造とすることにより、ＧａＮ系半導体の熱酸化膜とＧａＮ系半導体とその熱酸化膜との界面のトラップ密度が小さいと言う良好な性質をいかしつつ、ゲートリーク電流を顕著に低減できる。このため高電圧動作に適したＧａＮ系ＦＥＴを実現でき、ＧａＮ系ＦＥＴのパワー特性の更なる向上が可能となり、その効果は大きい。
【図面の簡単な説明】
【図１】本発明の多層の絶縁膜からなる絶縁ゲート型ＦＥＴの基本的な断面構造を示す図
【図２】本発明の第１の実施形態に関わる半導体装置の製造工程断面図
【図３】本発明の第１の実施形態に関わるゲート・ドレイン間の電流−電圧特性を示す図
【図４】本発明の第２の実施形態に関わる半導体装置の製造工程断面図
【符号の説明】
１０１ 基板
１０２ ＧａＮ系半導体層
１０３ 熱酸化膜
１０４ 絶縁膜
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１０８ 素子分離領域
２０１ 基板
２０２ ＧａＮバッファー層
２０３ チャンネル層
２０４ ＡｌＧａＮ層
２０５ 素子分離領域
２０６ Ｓｉ膜
２０７ 熱酸化膜
２０８ ＳｉＯ2膜
２０９ 絶縁膜
２１０ ソース電極
２１１ ドレイン電極
２１２ ゲート電極
４０１ 基板
４０２ ＧａＮバッファー層
４０３ チャンネル層
４０４ ＡｌＧａＮ層
４０５ 素子分離領域
４０６ ＳｉＯ2膜
４０７ 薄膜
４０８ 絶縁膜
４０９ ＡｌＧａＮの熱酸化膜
４１０ ソース電極
４１１ ドレイン電極
４１２ ゲート電極
【発明の属する技術分野】
本発明は、一般的に（ＩｎXＡｌ1-X）YＧａ1-YＮ（０≦Ｘ≦１、０≦Ｙ≦１）で表される窒化ガリウム（ＧａＮ）系半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等の窒化ガリウム系半導体は青色の半導体レーザのような短波長の光デバイスについて重要な半導体であるばかりでなく、最近ではその高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度について注目が集まっており、高周波のパワーデバイス材料としても有望視されている。特に、ＡｌＧａＮ／ＧａＮヘテロ接合構造ではＡｌＧａＮとＧａＮのヘテロ接合界面付近に高濃度の電子が蓄積し、いわゆる二次元電子ガスが形成される。この二次元電子ガスはＡｌＧａＮに添加されるドナー不純物と空間的に分離されて存在するため高い移動度を示し、電界効果型トランジスタにこのヘテロ構造を用いる場合、ソース抵抗成分を低減することに寄与する。また、ゲート電極から二次元電子ガスまでの距離ｄは通常数十ｎｍと短いため、アスペクト比と呼ばれるゲート長Ｌｇとの比Ｌｇ／ｄをＬｇが１００ｎｍ程度と短くなっても５から１０と大きくできるため短チャネル効果の小さい良好な飽和特性を有する電界効果トランジスタを作製しやすいという優れた特徴を有する。さらにＡｌＧａＮ／ＧａＮ系へテロ構造における二次元電子は１×１０5Ｖ／ｃｍ程度の高電界領域で、現在高周波トランジスタとして普及しているＡｌＧａＡｓ／ＩｎＧａＡｓ系の場合に比べての２倍以上の電子速度を有するばかりでなく、ヘテロ界面に蓄積される電子の濃度はＡｌＧａＮのＡｌ組成が０．２から０．３の場合に１×１０13／ｃｍ2程度でありＧａＡｓ系デバイスの約３〜５倍に達する。またＧａＡｓに比べて約１０倍の高い絶縁破壊電界を有することから、同じデバイスパターンを有するＦＥＴで比較すると理想的にはＧａＡｓ系のＦＥＴに比べて約１０倍ドレイン電圧を印加することが可能となる。このような事実から、ＧａＮ系へテロ構造ＦＥＴはＧａＡｓ系パワーデバイスと比べて少なくとも５倍、理想的には１０倍以上の出力電力を発生できる高周波パワーデバイスとして非常に有望視されているが、改善すべき問題点も多くある。
【０００３】
ＧａＮ系ヘテロ構造ＦＥＴにおける問題点の一つに、ゲート・ドレイン間の表面リーク電流が大きいことが挙げられる。ＧａＮ系ヘテロ構造ＦＥＴのゲート電極は半導体上に直接仕事関数の比較的大きな金属を被着させて作る、ショットキーゲート電極と呼ばれるものである。このショットキーゲート電極の金属としてはＮｉやＰｄやＰｔなどの仕事関数の大きなものが適している。しかしながら、これら金属を真空蒸着した後のゲート・ドレイン間の電流−電圧特性を調べるとある逆方向電圧においてしばしば異常に大きな電流が観測され、所望される安定で低いリーク電流値が得られない。この大きなリーク電流は、ゲート電極に大きな負の電圧が印加される場合に、パワーデバイスに無効な電流成分が大幅に増加する事となり、高いドレイン電圧で駆動できるというＧａＮ系ヘテロ構造ＦＥＴの特徴を活かすことができなくなるという致命的な問題となる。
【０００４】
このような大きなゲートリーク電流の原因としてはＧａＮ系半導体表面の酸化物と被着した金属との反応およびＧａＮ系半導体表面と金属との反応が関与しているものと考えられる。そこで、このような反応を防止しゲートリーク電流を低減する方法として、ＧａＮ系半導体の表面にＳｉＮ膜やＳｉＯ2膜などの絶縁膜を堆積することによって形成し、その上にゲート電極を形成するＭＩＳ（Metal−Insulator−Semiconductor）構造やＭＯＳ(Metal−Oxide−Semiconductor)構造が提案されている。しかしながら、絶縁膜とＧａＮ系半導体の界面には前述した酸化物が存在することや、製造工程での表面処理によって表面にトラップが導入され易く、上述したＭＩＳ構造やＭＯＳ構造を用いたＦＥＴの動作は周波数によって電流−電圧特性が変化し、必ずしも安定ではない。
【０００５】
一方、絶縁膜を堆積するのではなくＧａＮ系半導体を酸素雰囲気で直接熱酸化してＧａＮ系半導体の表面に熱酸化膜を形成し、その熱酸化膜上にゲート電極を形成したＭＯＳ構造を用いたＦＥＴではその動作は比較的安定であることを我々は見出している。このことは熱酸化膜とＧａＮ系半導体の界面にトラップが比較的少ないことを意味しており、ＦＥＴの動作の安定化やゲートリーク電流低減にこのＭＯＳ構造が有望であることがわかった。しかしながら、この構造では熱酸化膜が薄い場合にはゲートリーク電流の低減が十分でなく、その膜厚をある程度大きくする必要があることがわかった。その理由としてはＧａＮ系半導体の熱酸化膜はＧａ2Ｏ3やＡｌ2Ｏ3などの成分から成り立つが、エネルギーバンドギャップが約４．２ｅＶと比較的小さいＧａ2Ｏ3を主成分とするためエネルギーバンドギャップが１０ｅＶと大きいＳｉＯ2膜などと比べると電子に対する障壁の高さが十分でないこと、熱酸化膜がＧａ2Ｏ3などの多結晶から形成され、その中に多くの粒界が含まれこれを介してリーク電流が流れることなどが考えられる。
【０００６】
このリーク電流を低減するため、ゲート酸化膜の厚さを増大させることはＦＥＴの相互コンダクタンスが小さくなり、ＦＥＴの性能が低下するという問題が生じる。また、ＧａＮ系半導体の熱酸化膜を用いたＭＯＳ構造では、高温において酸素の空孔が生じやすいことが報告されており、この空孔がｎ型不純物となって熱酸化膜の導電性を変化させることや熱酸化膜がその上に形成される金属と反応することが懸念され、長期的に信頼性の問題が発生するということが考えられる。
【０００７】
【発明が解決しようとする課題】
本発明は以上述べたＧａＮ系半導体の熱酸化膜を用いたＭＯＳ構造のＦＥＴに関わる問題点に鑑みなされたものであり、その第一の目的は同等以下の厚さの絶縁膜を用いてゲートリーク電流の低減を図ることのできるＧａＮ系半導体の絶縁ゲートＦＥＴおよびその製造方法を提供することである。
【０００８】
本発明の第二の目的は、ＧａＮ系半導体の熱酸化膜の長期的な安定化を図り、ＦＥＴの信頼性を向上させることである。
【０００９】
【課題を解決するための手段】
ＧａＮ系半導体を熱酸化して得られる熱酸化膜とその下の半導体との界面の性質はデバイスに応用できる程度に良好であることはすでに述べた。この良好な界面の性質を利用しかつゲートリーク電流を効果的に低下させると同時に熱酸化膜の長期的安定化を図るために、本発明では熱酸化膜の上に絶縁膜を形成した多層のゲート絶縁膜を用いる。本発明の多層の絶縁膜からなる絶縁ゲート型ＦＥＴの基本的な断面構造を図１に示す。図１において１０１は基板を示し例えばＳｉＣ基板あるいはサファイア基板が通常用いられる。１０２はその上にエピタキシャル成長されたＧａＮ系半導体層でＧａＮのみからなる層であってもＡｌＧａＮとＧａＮのヘテロ構造であってもよい。１０３はＧａＮ系半導体層を熱酸化して形成された熱酸化膜、１０４はその上に形成された絶縁膜である。１０５は絶縁膜１０４の上に形成されたゲート電極、１０６はソース電極、１０７はドレイン電極、１０８は素子分離領域をあらわす。素子分離領域はＣやＮなどのイオン注入をこの領域に適度に行い形成しても良いし、選択酸化を行って熱酸化膜に変換した層であってもよい。図１における熱酸化膜上の絶縁膜１０４としてはそのバンドギャップがＧａＮの熱酸化膜であるＧａ2Ｏ3のそれよりも大きい値を有するものがゲートリーク電流を低減する上で望ましい。半導体装置の製造でよく用いられるＳｉＮ膜やＳｉＯ2膜、あるいはＡｌ2Ｏ3膜などがあてはまる。またその誘電率としてはなるべく高いものが好ましい。
【００１０】
多層の絶縁膜をゲート絶縁膜に用いることによってＧａＮ系半導体の熱酸化膜が直接ゲート電極と接触せず熱酸化膜に含まれる結晶粒界を介してのリーク電流を防止できること、熱酸化膜の酸素空孔の発生がその上に形成した絶縁膜により抑制できること、ゲート電極金属と熱酸化膜の反応が絶縁膜により分離されているので生じないことなど、ゲートリーク電流の低減とゲート絶縁膜の信頼性の向上が同時に図れることになる。
【００１１】
以下に、発明の実施の形態の説明と共に本発明の効果についてより詳細に述べる。
【００１２】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１に係る半導体装置およびその製造方法を図２に基づいて説明する。ＦＥＴの作製に当たってサファイアあるいはＳｉＣの基板２０１の上に例えば２〜３μｍの厚さＧａＮバッファー層２０２、厚さが１０〜１００ｎｍのチャンネル層２０３、厚さが１０〜５０ｎｍのＡｌＧａＮ層２０４が順次エピタキシャル成長された試料を用いた。チャンネル層２０３はアンドープのＧａＮ層がしばしば用いられるが、アンドープのＩｎＧａＮ層あるいはアンドープのＩｎＧａＮとアンドープのＧａＮ層の多層構造であってもよい。またｎ型不純物がおよそ１×１０17／ｃｍ3〜１×１０18／ｃｍ3の範囲で添加されたＧａＮ層あるいはＩｎＧａＮ層あるいはＧａＮ層とＩｎＧａＮ層からなる多層構造であってもよい。ＡｌＧａＮ層２０４はＡｌＮの組成が１０％〜４０％のものでこの層の一部にｎ型不純物が添加されている場合でもよい。実際にはＡｌＮの組成としてはおよそ２５％とし、基板側から３ｎｍの厚さのアンドープのＡｌＧａＮ層、Ｓｉがおよそ２×１０18／ｃｍ3添加された１５ｎｍの厚さのｎ型ＡｌＧａＮ層、２ｎｍの厚さのアンドープＡｌＧａＮ層が順に形成された三層構造のものを用いた。素子分離領域２０５は素子の活性領域以外の部分を選択的に表面からチャンネル層を含む深さにまで熱酸化して形成した（図２（ａ））。この素子分離領域２０５は選択酸化で形成してもよいし、オーミック電極形成の前に選択的にこの領域にイオン注入を行って形成してもよい。またドライエッチングでこの領域を除去してメサ分離の素子構造としてもよく、ここで取り上げた選択酸化による素子分離の方法は単に一例であって本発明に本質的に必要なものではない。
【００１３】
次にオーミック電極を形成する領域を含んで選択的に熱酸化の保護膜として機能する、およそ１００ｎｍの厚さのＳｉ膜２０６を形成する（図２（ｂ））。しかるのち試料を熱酸化しＳｉ膜２０６で覆われていない領域に熱酸化膜２０７を形成する。熱酸化は９００℃のドライ酸素雰囲気中で２０分行った。これによりＡｌＧａＮ層２０４の表面に熱酸化膜２０７が厚さおよそ６ｎｍに形成された。Ｓｉ膜２０６の表面にはこの熱酸化によってＳｉＯ2膜２０８が形成されるがＳｉ膜２０６全体がＳｉＯ2膜となることは無かった（図２（ｃ））。
【００１４】
次にＳｉ膜２０６およびＳｉＯ2膜２０８をフッ酸と硝酸の混合液で除去し、全面に絶縁膜２０９を堆積する（図２（ｄ））。この時、ＡｌＧａＮの熱酸化膜２０７はフッ酸と硝酸の混合液で殆どエッチングされずに残る。絶縁膜２０９としてはプラズマＣＶＤにより５ｎｍの厚さに形成したＳｉＯ2膜を用いた。次にオーミック電極であるソース電極２１０とドレイン電極２１１を絶縁膜２０９を選択的に除去した後リフトオフ法により形成した。これらの電極金属としては真空蒸着法により順次堆積した２０ｎｍの厚さのＴｉと１００ｎｍの厚さのＡｌを用いた。水素雰囲気において５５０℃で１分間の熱処理を行った後、ゲート電極２１２をリフトオフ法により形成し、ＦＥＴの基本的なプロセスを完了する（図２（ｅ））。
【００１５】
以上の工程により作製したゲート長１．５μｍの絶縁ゲート型ＦＥＴの特性としては最大ドレイン電流として５００ｍＡ／ｍｍ、最大相互コンダクタンスとして９０ｍＳ／ｍｍのものが得られた。図３はゲート・ドレイン間の電流−電圧特性を示すが、電流値は１２ｎｍの厚さの熱酸化膜２０７のみの場合に比べて全体的に２桁〜３桁小さく、さらに熱酸化膜２０７がないショットキーゲート電極の場合に比べて４〜５桁小さい値を示し、熱酸化膜２０７とＳｉＯ2の絶縁膜２０９の多層絶縁膜構造としたことによるゲートリーク電流の低減効果が明瞭に観測された。また、ゲート・ドレイン間の耐圧としてはゲート・ドレイン間隔が６μｍのときに３００Ｖ以上の値が得られた。この値はゲート電極の下の絶縁膜がＧａＮ系半導体の熱酸化膜のみの場合の値、２００Ｖに比べて５０％の向上であった。
【００１６】
以上の実施の形態１で、絶縁膜２０９としてはＳｉＯ2膜を用いたが、エネルギーバンドギャップがＧａ2Ｏ3のエネルギーバンドギャップよりも大きいものであればよく、多少の電流レベルの上昇はあるもののＳｉＮ膜を用いても顕著なリーク電流の低減効果が見られた。同様にＡｌ2Ｏ3膜などの絶縁膜を用いることも有効である。
【００１７】
（実施の形態２）
本発明の実施の形態２は、実施の形態１における熱酸化膜２０７と絶縁膜２０９の酸化を同時に行うものであり、その製造方法を図４に基づいて説明する。図４（ａ）は図２（ａ）と同一であり、サファイアあるいはＳｉＣの基板４０１の上に２〜３μｍの厚さＧａＮバッファー層４０２、厚さが１０〜１００ｎｍのチャンネル層４０３、厚さが１０〜５０ｎｍのＡｌＧａＮ層４０４が順次エピタキシャル成長され、選択酸化による素子分離領域４０５が形成された状態を表している。その他の詳細についても実施の形態１において図２（ａ）について述べたとおりであり、ここでは省略する。
【００１８】
次にオーミック電極を形成する領域を含んで選択的におよそ１００ｎｍの厚さのＳｉＯ2膜４０６により試料表面を覆う（図４（ｂ））。しかるのち全面に厚さ３〜１０ｎｍにＳｉで形成された薄膜４０７を堆積し(図４（ｃ）)、熱酸化を行って堆積した薄膜４０７をすべてＳｉＯ2で構成される絶縁膜４０８に変換すると同時にＡｌＧａＮ層４０４を数ｎｍのオーダーで酸化しＡｌＧａＮの熱酸化膜４０９を形成する（図４（ｄ））。熱酸化膜４０９は９００℃のドライ酸素雰囲気中で１時間〜２時間行うとよい。次にオーミック電極であるソース電極４１０とドレイン電極４１１を絶縁膜４０８を選択的に除去した後リフトオフ法により形成する。さらにオーミック電極について熱処理を施し、ゲート電極４１２をリフトオフ法で形成しＦＥＴの基本的プロセスを完了する（図４（ｅ））。電極の種類、熱処理条件等のプロセス条件は実施の形態１で述べたものと同一であるので省略する。
【００１９】
以上の工程により作製したゲート長１．５μｍの絶縁ゲート型（この場合はＭＯＳ型といってもよい）ＦＥＴの特性としては薄膜４０７の膜厚が３ｎｍ、熱酸化の時間が１時間の場合に、最大ドレイン電流として５５０ｍＡ／ｍｍ、最大相互コンダクタンスとして１００ｍＳ／ｍｍのものが得られた。ゲート・ドレイン間の電流−電圧特性は図３での曲線（１）とほぼ同等の特性が得られ、熱酸化膜４０７と絶縁膜４０８の多層絶縁膜構造としたことによるゲートリーク電流の低減効果が実施の形態１の場合と同様に観測された。ゲート・ドレイン間耐圧としてはゲート・ドレイン間隔が６μｍのときに実施の形態１と同様に３００Ｖ以上の値が得られた。
【００２０】
なお実施の形態２における薄膜４０７は熱酸化によってＳｉＯ2膜に変換されるので、はじめからＳｉＯ2の薄膜とすることも可能である。この場合のＳｉＯ2膜の厚さとしては５〜２０ｎｍがＦＥＴの相互コンダクタンスを極度に低下させないことから適当である。
【００２１】
【発明の効果】
以上説明したように本発明によると、ＧａＮ系半導体による絶縁ゲート型ＦＥＴにおいて絶縁ゲートをＧａＮ系半導体の熱酸化膜と他の絶縁膜との多層構造とすることにより、ＧａＮ系半導体の熱酸化膜とＧａＮ系半導体とその熱酸化膜との界面のトラップ密度が小さいと言う良好な性質をいかしつつ、ゲートリーク電流を顕著に低減できる。このため高電圧動作に適したＧａＮ系ＦＥＴを実現でき、ＧａＮ系ＦＥＴのパワー特性の更なる向上が可能となり、その効果は大きい。
【図面の簡単な説明】
【図１】本発明の多層の絶縁膜からなる絶縁ゲート型ＦＥＴの基本的な断面構造を示す図
【図２】本発明の第１の実施形態に関わる半導体装置の製造工程断面図
【図３】本発明の第１の実施形態に関わるゲート・ドレイン間の電流−電圧特性を示す図
【図４】本発明の第２の実施形態に関わる半導体装置の製造工程断面図
【符号の説明】
１０１ 基板
１０２ ＧａＮ系半導体層
１０３ 熱酸化膜
１０４ 絶縁膜
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１０８ 素子分離領域
２０１ 基板
２０２ ＧａＮバッファー層
２０３ チャンネル層
２０４ ＡｌＧａＮ層
２０５ 素子分離領域
２０６ Ｓｉ膜
２０７ 熱酸化膜
２０８ ＳｉＯ2膜
２０９ 絶縁膜
２１０ ソース電極
２１１ ドレイン電極
２１２ ゲート電極
４０１ 基板
４０２ ＧａＮバッファー層
４０３ チャンネル層
４０４ ＡｌＧａＮ層
４０５ 素子分離領域
４０６ ＳｉＯ2膜
４０７ 薄膜
４０８ 絶縁膜
４０９ ＡｌＧａＮの熱酸化膜
４１０ ソース電極
４１１ ドレイン電極
４１２ ゲート電極
Claims (3)
- 窒化ガリウム系半導体上に熱酸化により形成された窒化ガリウム系半導体の酸化物と、前記窒化ガリウム系半導体の酸化物とは異なる絶縁膜とが順次形成され、前記絶縁膜の上にゲート電極が形成されてなる構造を有し、前記窒化ガリウム系半導体の酸化物とは異なる絶縁膜を構成する材料のエネルギーバンドギャップがＧａ 2 Ｏ 3 のエネルギーバンドギャップよりも大きいことを特徴とする半導体装置。
- 前記絶縁膜の厚さは、前記ゲート電極と前記窒化ガリウム系半導体の酸化物とを分離する厚さであることを特徴とする請求項１記載の半導体装置。
- 窒化ガリウム系半導体上にシリコン膜を形成する工程と、加熱により前記窒化ガリウム系半導体と前記シリコン膜とを同時に酸化させる工程と、酸化されたシリコン膜の上にゲート電極を形成する工程とを順次含むことを特徴とする半導体装置の製造方法。
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