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JP3975099B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板上にゲート電極を有してなる半導体装置及びその製造方法に関し、ゲート長及びゲート電極間のアスペクト比の大きい微細な半導体装置に適用して好適である。
【０００２】
【従来の技術】
近時では、半導体装置に対する微細化及び高集積化の要請が高まっており、ＤＲＡＭ・ロジック混載型デバイスやロジックデバイスにおいては、ゲート長及びゲート電極間距離の更なる幅狭化が進行している。これに伴い、層間絶縁膜として通常のシリコン酸化膜を用いたのではゲート電極間の良好な埋め込み性を得ることが困難となり、これに替わってＢＰＳＧ（Boro-Phospho Silicate Glass）膜や高密度プラズマＣＶＤ法によるＵＳＧ（ＨＤＰ−ＵＳＧ：High Density Plasma-CVD - Undoped Silicate Glass）膜が用いられるようになっている。
【０００３】
【発明が解決しようとする課題】
ＢＰＳＧ膜は、ゲート電極を覆い、コンタクト孔形成時のエッチングストッパーとなるシリコン窒化膜とのエッチング選択比が高いという特徴を有している。このＢＰＳＧ膜を層間絶縁膜に用いれば、ゲート長及びゲート電極間距離の幅狭化に応じて採用されるＳＡＣ（Self Align Contact）技術に充分対応することができる。
【０００４】
ＢＰＳＧ膜を用いて幅狭化されたゲート電極間を埋め込む際に、膜成長時にいわゆるスリットボイドが発生する。ゲート電極間にコンタクト孔を形成する場合には、このスリットボイドにより隣接するコンタクト孔間で短絡が生じるため、ＢＰＳＧ膜にメルトリフローアニールを施すことにより、スリットボイドを消滅させる必要がある。
【０００５】
ゲート電極間の幅狭化された半導体装置では、その製造プロセスにおいて高温の熱処理が行われると、ソース／ドレイン形成時に半導体基板に導入された不純物がゲート絶縁膜まで拡散し、閾値電圧に特性変動を来す。更にはこの高温の熱処理により、多結晶シリコンからなるゲート電極に低抵抗化を図るために導入された不純物、例えばホウ素（Ｂ）がゲート絶縁膜を突き抜けてソース／ドレインに拡散してしまう（いわゆるボロン抜け）。これらの不都合を防止することから、製造プロセスの処理温度を６５０℃以下に制御することが必須となる。しかしながら、ＢＰＳＧ膜のメルトリフローアニール工程では、最低でも７００℃、通常８００℃以上の高温条件を要するため、上記の温度制限の要請からメルトリフローアニールを行うことができず、従ってスリットボイドの除去が不可能となるという問題が発生する。
【０００６】
他方、ＨＤＰ−ＵＳＧ膜は、その形成時にＳｉＨ4，Ｏ2，Ａｒの混合ガスを成長ガスとして用い、ＢＰＳＧ膜で必須となる成膜後における高温のメルトリフローアニール工程が不要であり、上記の温度制限の要請は満たされる。しかしながらＨＤＰ−ＵＳＧ膜では、更なる微細化の要請、具体的にはゲート電極間領域のアスペクト比が６以上の半導体装置に対して、充分な埋め込み性を確保することが極めて困難であるという問題がある。
【０００７】
本発明は、前記課題に鑑みてなされたものであり、高温プロセスを要することなく、優れたデバイス特性を保持するも、近時におけるゲート長及びゲート電極構造間距離の更なる幅狭化に対応してゲート電極構造間の充分な埋め込み性を確保することを可能とする半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して、複数のゲート電極構造を形成する工程と、前記ゲート電極構造上に、Ｈｅを使用した高密度プラズマＣＶＤ法により６５０℃以下の成膜温度でＰＳＧ膜を形成する工程とを含む。
【００１３】
【発明の実施の形態】
−本発明の基本骨子−
先ず、本発明の基本骨子について説明する。ここでは、例えば図１に示すようなＤＲＡＭ・ロジック混載型デバイスを例示する。
このデバイスでは、シリコン半導体基板１に素子分離構造として例えばＳＴＩ（Shallow Trench Isolation）素子分離構造２が形成されて素子領域が画定されており（図示の例では、左側がメモリセル領域１１、右側が周辺回路（ロジック）領域１２、各領域１１，１２のウェル３ａ，３ｂにそれぞれ両側の半導体基板１にソース／ドレイン４を有してなるゲート電極構造１３が形成されている。
【００１４】
ゲート電極構造１３は、半導体基板１上でゲート絶縁膜５を介してゲート電極６及びそのキャップ絶縁膜７がパターン形成され、更にメモリセル領域ではゲート電極６及びキャップ絶縁膜７を覆うようにシリコン窒化膜９が、周辺回路領域１２ではゲート電極６及びキャップ絶縁膜７の側面に、サイドウォール８が形成され、各領域１１，１２にエッチングストッパー用のシリコン窒化膜１４が形成されて構成されている。また、周辺回路領域１２ではソース／ドレイン上に低抵抗化のためのＣｏシリサイド膜１５が形成されている。本例では、メモリセル領域１１に複数のゲート電極構造１３が形成され、ゲート長が１１０ｎｍ±１５ｎｍ以下（設計ルールでは１３０ｎｍ以下）、又は隣接するゲート電極構造１３間のアスペクト比（ゲート電極構造１３の高さとゲート電極構造１３間距離との比）が６以上の半導体装置を本発明の主な対象とする。
【００１５】
本例では、全領域１１，１２を覆い、メモリセル１１では隣接するゲート電極構造１３間を埋め込むように、層間絶縁膜１０が形成されている。ここでゲート電極構造間とは、本例の場合では隣接するゲート電極構造１３間におけるシリコン窒化膜１４間のギャップのことを言う。
【００１６】
本実施形態では、温度制限の要請を満たしつつ、ゲート長及びゲート電極構造１３間距離の更なる幅狭化に対応したゲート電極構造１３間における埋め込み性の確保の要請に応えるため、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法を用い、６５０℃以下の成膜温度で導電性不純物を含有するシリコン酸化膜、ここではＰＳＧ（ＨＤＰ−ＰＳＧ：Phospho Silicate Glass）膜を、ゲート電極構造１３を埋め込む層間絶縁膜１０として形成する。
【００１７】
ここで、層間絶縁膜１０の成膜時に、Ｈｅガスを含有する成膜ガス、例えばＳｉＨ4／Ｏ2／ＰＨ3／Ｈｅの混合ガスを用いることにより、埋め込み性の更なる向上が可能となる。
【００１８】
従来の高密度プラズマＣＶＤでは、成膜ガスにＡｒガスを含有する混合ガスを用い、バイアスパワーを印加することによるＡｒのスパッタリング効果で埋め込み性を向上させてきた経緯がある。しかしながら、半導体デバイスの微細化に伴い、埋め込むべきギャップの高アスペクト比が進むにつれ、Ａｒガスが成膜雰囲気中の平均自由工程を短くし、ギャップのボトムカバレッジを阻害する要因となることが判っている。そこで、成膜ガスをＡｒよりも小さいＨｅにすることにより、埋め込みに対する阻害要因を緩和することができ、結果的に埋め込み性を向上させることが可能となる。
【００１９】
また、層間絶縁膜１０としてリンを含有するＰＳＧ膜を用いることにより、層間絶縁膜１０のエッチングレートが上昇し、コンタクトホール形成時の加工性の向上に寄与できる。更にこの場合、リンには可動イオンのゲッタリング効果があるため、製造プロセスで生じがちな金属汚染をゲッタリングにより抑止し、デバイスの信頼性を向上させることが可能となる。
【００２０】
［実験例］
ここで、層間絶縁膜としてＨＤＰ−ＰＳＧ膜を形成するに際して、最適な成膜条件を決定するために行った各種実験について説明する。以下の実験では、図２に示すようなＨＤＰ−ＣＶＤ装置を用いる。
【００２１】
このＨＤＰ−ＣＶＤ装置は、コイル１０２が巻回されてなるセラミック製のチャンバー１０１内に、半導体基板１１１が載置固定される静電チャック１０３と、成長ガスを供給するための供給チューブ１０４と、チャンバー１０１内を所望の真空状態に調節するためのターボポンプ１０５とを備えており、静電チャック１０３には例えば１３．５６ＭＨｚの高周波電源１０６が、チャンバー１０１には例えば４００ｋＨｚの低周波電源１０７がそれぞれ設けられている。
【００２２】
（実験例１）
先ず、ＨＤＰ−ＰＳＧ膜を層間絶縁膜として用いることによるプラズマダメージの影響、ここではトランジスタの初期特性である閾値電圧Ｖthについて調べた。
実験結果を図３に示す。ここで、（ａ）がアンテナ無し、（ｂ）がアンテナ比２５０の場合である。６５０℃の温度条件で形成したＨＤＰ−ＰＳＧ膜（図中、ＢＵＣ：Bias UnClampedで示す。７Ｋが膜厚７００ｎｍ、２Ｋが膜厚２００ｎｍ）と、成膜にプラズマを用いないＴＥＯＳ−Ｏ3ＮＳＧ（Non-doped-CVD − Silicate Glass）膜（図中、ＷＪで示す。）とを比較すると、両者の閾値電圧Ｖthは同等であり、プラズマダメージの影響は見られない。
【００２３】
続いて、トランジスタのＱｂｄ特性（ゲート絶縁膜の耐圧特性）について調べた。
実験結果を図４に示す。６５０℃の温度条件で形成したＨＤＰ−ＰＳＧ膜（ＢＵＣ）はＴＥＯＳ−Ｏ3ＮＳＧ膜（ＷＪ）に比してＱｂｄ特性に劣化が見られ、プラズマダメージの影響が伺える。
【００２４】
本発明者は、Ｑｂｄ特性劣化の原因がＨＤＰ処理の温度条件にあると推察し、Ｑｂｄ特性の向上には成膜温度を更に低下させることが必要であると考えた。そこで、成膜温度を低下させるに好適な具体的手法として、ＢＣ（Bias Clamped）プロセス、即ち図２に示すように、半導体基板１１１を静電チャック１０３にクランプし、静電チャック１０３に設けられたＨｅ供給機構１１２により基板裏面にＨｅガスを流してこれを冷却しながら、ＨＤＰ−ＰＳＧ膜を形成した。この場合、成膜温度を４５０℃程度まで低下させることができる。
【００２５】
上記の成膜条件により約４６０℃で形成したＨＤＰ−ＰＳＧ膜（図中、ＢＣ２２５０：Bias Clamped；ＨＦ２２５０Ｗで示す。）は、図３のように閾値電圧ＶthがＴＥＯＳ−Ｏ3ＮＳＧ膜（ＷＪ）と同等であるのみならず、図４のように６５０℃の温度条件で形成したＨＤＰ−ＰＳＧ膜（ＢＵＣ）に比してＱｂｄ特性に大幅な向上が見られる。
【００２６】
更に、図５に示すように、バイアスパワーを２２５０Ｗ（ＢＣ２２５０）から１７５０Ｗ（ＢＣ１７５０）まで低下させることにより、ＴＥＯＳ−Ｏ3ＮＳＧ膜（ＷＪ）と同等となるまでＱｂｄ特性を向上させることができる。
【００２７】
（実験例２）
上述のように、ＢＣプロセスによる成膜温度の低温化によりＱｂｄ特性を改善できることが確認されたが、成膜温度を低温化させることによって埋め込み性に若干の劣化が見られることが判った。具体的には、図６のＳＥＭ（Scanning Electron Microscope）写真のように、（ａ）で示す６５０℃の温度条件で形成したＨＤＰ−ＰＳＧ膜（ＢＵＣ）に比して、（ｂ）で示す４５０℃の温度条件で形成したＨＤＰ−ＰＳＧ膜（ＢＣ）ではスリットボイドが若干多く発生している。
【００２８】
本発明者は、成膜温度の低温化により劣化した埋め込み性を回復すべく、成膜チャンバー内におけるガス分子の平均自由行程（Mean Free Path）を増加させることを考慮し、ＨＤＰ−ＰＳＧ膜の成膜時における圧力を低下させることに想到した。具体的には、図６（ｂ）では成膜圧力を４．７×１０2Ｐａ（３．５ｍＴｏｒｒ）程度したのに対して、他の条件を同等として成膜圧力を２．７×１０2Ｐａ（２．０ｍＴｏｒｒ）程度としたところ、図７のＳＥＭ写真に示すように、スリットボイドの発生が見られず、高い埋め込み性が得られることが判った。よって、本発明を適用することにより、ゲート長が１１０ｎｍ以下（又はゲート電極構造間のアスペクト比が６以下）の半導体装置に対して、プラズマダメージを懸念することなく、優れた埋め込み性を達成することが可能となる。
【００２９】
−本実施形態による半導体装置の具体的製造方法−
以下、本実施形態によるＤＲＡＭ・ロジック混載型デバイスの製造方法について説明する。
図８〜図１２は、本実施形態によるＤＲＡＭ・ロジック混載型デバイスの製造方法を工程順に示す概略断面図である。
【００３０】
先ず、半導体基板に素子分離構造を形成して素子領域を画定する。
初めに図８（ａ）に示すように、シリコン半導体基板２１の表面に熱酸化膜２２及び熱窒化膜２３をそれぞれ膜厚５ｎｍ程度、１００ｎｍ程度に順次形成する。
【００３１】
続いて、図８（ｂ）に示すように、フォトレジストを用いて熱窒化膜２３をパターニングし、素子領域となる部位の熱窒化膜２３のみを残す。そして、フォトレジストを灰化除去した後、パターニングされた熱窒化膜２３をハードマスクとして熱酸化膜２２及び半導体基板２１をエッチングし、半導体基板２１の素子分離領域となる部位に深さ３００ｎｍ程度の溝２４を形成する。
【００３２】
続いて、図８（ｃ）に示すように、溝２４の内壁面に熱酸化膜２５を膜厚１０ｎｍ程度に形成した後、溝２４内を埋め込むように、高密度プラズマＣＶＤ法によりシリコン酸化膜２６を膜厚７００ｎｍ程度に形成する。ここで、シリコン酸化膜２６の成膜条件としては、一例として成長ガスをＳｉＨ4／Ｏ2／Ｈｅ＝１５０／３００／３２５ｓｃｃｍとした。その後、ＣＭＰ（Chemical Mechanical Polishing）法により、熱窒化膜２３をストッパーとしてＨＤＰシリコン酸化膜２６を研磨して平坦化を行う。その後、リン酸を用いて熱窒化膜２３を除去する。
【００３３】
以上により、半導体基板１の素子分離領域に形成された溝２４をＨＤＰシリコン酸化膜２６で充填してなるＳＴＩ素子分離構造５１が形成される。ここでは、図中左側がメモリセル領域５２、右側が周辺回路（ロジック）領域５３となる。
【００３４】
続いて、図８（ｄ）に示すように、全面に砒素（Ａｓ）をイオン注入した後、ｐチャネルトランジスタとなる部位にのみにホウ素（Ｂ）をイオン注入する。これにより、ｎチャネルトランジスタとなる部位にはｎウェル３０、ｐチャネルトランジスタとなる部位には更にｐウェル３１を形成する。
【００３５】
続いて、各領域５２，５３の各々に、ゲート電極構造を形成する
先ず、各領域５２，５３の半導体基板１の表面にシリコン酸化膜を形成した後、ＣＶＤ法により多結晶シリコン膜、シリコン窒化膜をそれぞれ膜厚１６０ｎｍ程度、１５０ｎｍ程度に順次形成する。そして、フォトレジストを用いてシリコン窒化膜、多結晶シリコン膜及びシリコン酸化膜をパターニングし、半導体基板１上でゲート絶縁膜２７を介し、上面にキャップ絶縁膜２９が形成されてなるゲート電極２８を形成する。このとき、ゲート電極２８の設計ルールにおけるゲート長を１３０ｎｍとし、実際のゲート長が１１０ｎｍ±１５ｎｍ程度となるように制御する。
【００３６】
続いて、フォトレジストを灰化処理した後、図９（ａ）に示すように、熱ＣＶＤ法により全面にシリコン窒化膜３２を膜厚６０ｎｍ程度に形成し、メモリセル領域５２をマスクした状態で周辺回路領域５３のシリコン窒化膜３２を異方性エッチング（エッチバック）し、周辺回路領域５３におけるゲート電極２８及びキャップ絶縁膜２９の側面にサイドウォール５４を形成する。
【００３７】
続いて、各領域５２，５３に不純物をイオン注入する。このとき、メモリセル領域５２ではキャップ絶縁膜２９が、周辺回路領域５３ではキャップ絶縁膜２９及びサイドウォール５４がそれぞれマスクとなり、ゲート電極２８の両側における半導体基板２１の表層にソース／ドレイン３３が形成される。ここで、不純物としては、ｎチャネルトランジスタとなる部位には砒素（Ａｓ）、ｐチャネルトランジスタとなる部位にはホウ素（Ｂ）とする。
【００３８】
続いて、メモリセル領域５２をマスクして周辺回路領域５３のみにＣｏ膜をスパッタ法により形成し、急速アニール（ＲＴＡ：Rapid Thermal Anneal）法により熱処理してソース／ドレイン３３とＣｏ膜を反応させ、ソース／ドレイン３３上にＣｏシリサイド膜３４を形成する。このＲＴＡ処理は、Ｎ2が１０（ｌ／分）の雰囲気にて５００℃で３０秒間行う。
【００３９】
続いて、未反応のＣｏ膜を除去した後、図９（ｂ）に示すように、各領域５２，５３の全面に後述するコンタクト孔形成時のエッチングストッパーとして機能するシリコン窒化膜３５を膜厚２５ｎｍ程度に形成する。シリコン窒化膜３５の形成に際しては、周辺回路領域５３におけるトランジスタ特性を確保するために成膜温度の低減を要することから、これを４００℃とし、成長ガスをＳｉＨ4／ＮＨ3ガスとして平行平板プラズマＣＶＤ装置にて形成する。また、膜厚のばらつきに起因する局所的なオーバーエッチングを防止するため、シリコン窒化膜３５の膜厚を２５ｎｍ程度に確保することが必須である。
【００４０】
本例において、メモリセル領域５２では、ゲート電極２８、キャップ絶縁膜９、及びシリコン窒化膜３２，３５からなる構造物をゲート電極構造５５とする。このとき一例として、ゲート電極構造５５間距離、即ち隣接するゲート電極構造５５間のギャップにおけるシリコン窒化膜３５間の距離は５０ｎｍ程度、ゲート電極構造５５の高さが３００ｎｍ程度であり、当該ギャップのアスペクト比は約６となる。他方、周辺回路領域５３では、ゲート電極２８、キャップ絶縁膜２９、サイドウォール５４及びシリコン窒化膜３５からなる構造物をゲート電極構造５６とする。
【００４１】
続いて、図９（ｃ）に示すように、前記ギャップを埋め込むように、全面に層間絶縁膜としてＨＤＰ−ＰＳＧ膜３６を堆積する。このときの成膜条件としては一例として、成長ガスをＳｉＨ4／Ｏ2／ＰＨ3／Ｈｅ＝１０８／２３５／３２／１００ｓｃｃｍ、ＬＦ（４００ｋＨｚ）／ＨＦ（１３．５６ＭＨｚ）３１００／２２５０Ｗ、リン濃度を５重量％、成膜温度を６００℃〜６５０℃とし、半導体基板２１を静電チャックでクランプせずに成膜する。その後、ＣＭＰ法によりＨＤＰ−ＰＳＧ膜３６の上面を平坦化する。
【００４２】
続いて、図１０（ａ）に示すように、ＳＡＣ（Self Align Contact）法により、メモリセル領域５２のＨＤＰ−ＰＳＧ膜３６に、ゲート電極構造５５間でソース／ドレイン３３の表面を露出させるコンタクト孔５７を形成する。このとき、コンタクト孔５７は、ゲート電極構造５５間距離（ギャップ距離）よりも大きい孔径の設計ルールで形成されるが、ゲート電極構造５５間ではシリコン窒化膜３５がエッチングストッパーとなってギャップ距離で規制され、自己整合的にギャップ距離を孔径とするように形成される。
【００４３】
そして、コンタクト孔５７を埋め込むようにＤＡＳＩ（Doped Amorphous Silicon）膜を形成し、ＨＤＰ−ＰＳＧ膜３６をストッパーとしてＣＭＰ法によりＤＡＳＩ膜を研磨し、コンタクト孔５７をＤＡＳＩで充填するＤＡＳＩプラグ３７を形成する。
【００４４】
続いて、図１０（ｂ）に示すように、ＨＤＰ−ＰＳＧ膜３６上にプラズマＣＶＤ法又は熱ＣＶＤ法によるシリコン酸化膜５８を形成し、ＣＶＤ法によりＴｉ／ＴｉＮからなるグルーレイヤーを形成した後にＣＶＤ法によりタングステン（Ｗ）膜を形成する。その後、フォトレジストを用いてＷ膜をパターニングし、ビット線３８を形成する。そして、ＨＤＰ−ＣＶＤ法により、ビット線３８を埋め込むようにＵＳＧ膜５９を形成し、ＣＭＰ法等により表面を平坦化する。
【００４５】
続いて、メモリセル領域５２にメモリキャパシタを形成する。
具体的には、図１１に示すように、ＵＳＧ膜５９及びシリコン酸化膜５８にＤＡＳＩプラグ３７と通じるビア孔６１を形成し、ビア孔６１を埋め込むようにＵＳＧ膜５９上にＤＡＳＩ膜を形成し、このＤＡＳＩ膜をパターニングすることにより、ストレージノード電極６２を形成する。その後、ストレージノード電極６２を覆うように誘電体膜６３及びＤＡＳＩ膜を順次形成し、ＤＡＳＩ膜及び誘電体膜６４をパターニングし、誘電体膜６３を介してストレージノード電極６２を覆うセルプレート電極６４を形成する。このとき、誘電体膜６３を介してストレージノード電極６２とセルプレート電極６４とが容量結合するメモリキャパシタ６０が形成される。そして、ＨＤＰ−ＣＶＤ法により、メモリキャパシタ６０を覆うようにＵＳＧ膜６５を形成し、ＣＭＰ法等により表面を平坦化する。
【００４６】
続いて、図１２に示すように、複数種、図示の例では３種のコンタクト孔（ビア孔）を形成する。
具体的には、先ずＵＳＧ膜６５にセルプレート電極６４の表面を露出させるビア孔７１と、ＵＳＧ膜６５、ＵＳＧ膜５９、シリコン酸化膜５８及びＨＤＰ−ＵＳＧ膜３２にソース／ドレイン３４の表面を露出させるコンタクト孔７２とを同時形成する。このとき、以下のような２段階のエッチングプロセスを行う。第１段階では、成長ガスとしてＣ4Ｈ8／Ａｒ／Ｏ2ガス＝１０／２００／２０ｓｃｃｍを用い、２０℃で３０秒間のエッチングを行う。これにより、ビア孔７１が形成されるとともに、コンタクト孔７２がシリコン酸化膜５８まで開口する。続く第２段階では、成長ガスとしてＣ4Ｈ8／ＣＨ2Ｆ2／Ａｒ／Ｏ2ガス＝７／５／７００／３ｓｃｃｍを用い、２０℃で１３０秒間のエッチングを行う。これにより、ＨＤＰ−ＵＳＧ膜３２がエッチングされ、コンタクト孔７２が形成される。他方、ビア孔７１についてはセルプレート電極６４がエッチングストッパーとなる。
【００４７】
続いて、ＵＳＧ膜６５，５９にビット線３８の表面を露出させるビア孔７３を形成する。
【００４８】
続いて、ビア孔７１，７３及びコンタクト孔７２を埋め込むように、ＣＶＤ法等によりＷ膜を形成し、このＷ膜の表面をＣＭＰ法により研磨することにより、ビア孔７１，７３及びコンタクト孔７２をＷで充填するＷプラグ８１，８３，８２が形成される。
【００４９】
しかる後、ＵＳＧ膜６７上にＣＶＤ法によりＴｉ／ＴｉＮからなるグルーレイヤーを形成した後、スパッタ法によりアルミニウム（Ａｌ）膜を形成し、このＡｌ膜をパターニングすることにより、Ｗプラグ８１，８２，８３とそれぞれ接続される各Ａｌ配線８４を形成し、これらＡｌ配線８４を埋め込むように、プラズマＣＶＤ法によりＵＳＧ膜６６を形成する。以上により、ＤＲＡＭ・ロジック混載型デバイスを完成させる。
【００５０】
以上説明したように、本実施形態のＤＲＡＭ・ロジック混載型デバイスによれば、高温プロセスを要することなく、優れたデバイス特性を保持するも、近時におけるゲート長及びゲート電極間距離の更なる幅狭化に対応してゲート電極間の充分な埋め込み性を確保することが可能となる。
【００５１】
なお、本発明は上述の実施形態に限定されるものではなく、ＤＲＡＭ・ロジック混載型デバイスのみならず、ロジックデバイスやその他諸々のゲート電極の微細化を要する半導体デバイスに適用して好適である。
【００５２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５３】
（付記１）半導体基板上にゲート絶縁膜を介して、ゲート長が１１０ｎｍ以下となるように、少なくとも１本のゲート電極構造を形成する工程と、
前記ゲート電極構造による表面段差を緩和するように、高密度プラズマＣＶＤ法により６５０℃以下の成膜温度で導電性不純物を含有するシリコン酸化膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００５４】
（付記２）前記ゲート電極構造をパターン形成する際に、前記ゲート長の設計ルールを１３０ｎｍ以下に設定することを特徴とする付記１に記載の半導体装置の製造方法。
【００５５】
（付記３）前記シリコン酸化膜がＰＳＧ膜であることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００５６】
（付記４）前記ゲート電極構造を、パターン形成された前記ゲート電極を絶縁膜で覆うように形成し、前記ゲート電極構造が埋設されるように、前記シリコン酸化膜を形成することを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００５７】
（付記５）隣接する前記ゲート電極構造間のアスペクト比が６以上であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記６）高密度プラズマＣＶＤ法により前記シリコン酸化膜を形成する際に、Ｈｅガスを含有する成長ガスを用いることを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記７）前記シリコン酸化膜を形成する際に、前記半導体基板の裏面にＨｅガスを流し、前記成膜温度を制御することを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００６０】
（付記８）前記シリコン酸化膜を形成する際に、成膜圧力を０．４７Ｐａ以下とすることを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【００６１】
（付記９）半導体基板上にゲート絶縁膜を介して、隣接間部位のアスペクト比が６以上となるように、複数のゲート電極構造を形成する工程と、
前記隣接間部位を埋め込み、前記ゲート電極構造が埋設されるように、高密度プラズマＣＶＤ法により６５０℃以下の成膜温度で導電性不純物を含有するシリコン酸化膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６２】
（付記１０）前記シリコン酸化膜がＰＳＧ膜であることを特徴とする付記９に記載の半導体装置の製造方法。
【００６３】
（付記１１）前記ゲート電極構造を、パターン形成された前記ゲート電極を絶縁膜で覆うように形成し、前記ゲート電極構造が埋設されるように、前記シリコン酸化膜を形成することを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００６４】
（付記１２）高密度プラズマＣＶＤ法により前記シリコン酸化膜を形成する際に、Ｈｅガスを含有する成長ガスを用いることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記１３）前記シリコン酸化膜を形成する際に、前記半導体基板の裏面にＨｅガスを流し、前記成膜温度を制御することを特徴とする付記９〜１２のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記１４）前記シリコン酸化膜を形成する際に、成膜圧力を０．４７Ｐａ以下とすることを特徴とする付記９〜１３のいずれか１項に記載の半導体装置の製造方法。
【００６７】
（付記１５）半導体基板上にゲート絶縁膜を介して、ゲート長が１１０ｎｍ以下に形成されてなる少なくとも１本のゲート電極構造と、
前記ゲート電極構造による表面段差を緩和するように高密度プラズマＣＶＤ法により形成されてなる導電性不純物を含有するシリコン酸化膜と
を含むことを特徴とする半導体装置。
【００６８】
（付記１６）前記シリコン酸化膜がＰＳＧ膜であることを特徴とする付記１５に記載の半導体装置。
【００６９】
（付記１７）前記ゲート電極構造は、ゲート電極が絶縁膜で覆われてなるものであることを特徴とする付記１５又は１６に記載の半導体装置。
【００７０】
（付記１８）隣接する前記ゲート電極構造間のアスペクト比が６以上であることを特徴とする付記１５〜１７のいずれか１項に記載の半導体装置。
【００７１】
（付記１９）半導体基板上にゲート絶縁膜を介して、隣接間部位のアスペクト比が６以上に形成されてなる複数のゲート電極構造と、
前記隣接間部位を埋め込み、前記ゲート電極構造が埋設されるように、高密度プラズマＣＶＤ法により形成されてなる導電性不純物を含有するシリコン酸化膜と
を含むことを特徴とする半導体装置。
【００７２】
（付記２０）前記シリコン酸化膜がＰＳＧ膜であることを特徴とする付記１９に記載の半導体装置。
【００７３】
（付記２１）前記ゲート電極構造は、ゲート電極が絶縁膜で覆われてなるものであることを特徴とする付記１９又は２０に記載の半導体装置。
【００７４】
【発明の効果】
本発明によれば、高温プロセスを要することなく、優れたデバイス特性を保持するも、近時におけるゲート長及びゲート電極構造間距離の更なる幅狭化に対応してゲート電極構造間の充分な埋め込み性を確保することが可能となる。
【図面の簡単な説明】
【図１】本実施形態のＤＲＡＭ・ロジック混載型デバイスの主要構成を示す概略断面図である。
【図２】本実施形態で用いるＨＤＰ−ＣＶＤ装置を示す模式図である。
【図３】成膜されたＨＤＰ−ＰＳＧ膜の閾値電圧特性をＴＥＯＳ−Ｏ3ＮＳＧとの比較に基づいて示す特性図である。
【図４】成膜されたＨＤＰ−ＰＳＧ膜のＱｂｄ特性をＴＥＯＳ−Ｏ3ＮＳＧとの比較に基づいて示す特性図である。
【図５】低バイアスパワーで成膜されたＨＤＰ−ＰＳＧ膜のＱｂｄ特性をＴＥＯＳ−Ｏ3ＮＳＧとの比較に基づいて示す特性図である。
【図６】成膜されたＨＤＰ−ＰＳＧ膜の埋め込み性を示す顕微鏡（ＳＥＭ）写真である。
【図７】成膜されたＨＤＰ−ＰＳＧ膜の埋め込み性を示す顕微鏡（ＳＥＭ）写真である。
【図８】本実施形態によるＤＲＡＭ・ロジック混載型デバイスの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、本実施形態によるＤＲＡＭ・ロジック混載型デバイスの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、本実施形態によるＤＲＡＭ・ロジック混載型デバイスの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、本実施形態によるＤＲＡＭ・ロジック混載型デバイスの製造方法を示す概略断面図である。
【図１２】図１１に引き続き、本実施形態によるＤＲＡＭ・ロジック混載型デバイスの製造方法を示す概略断面図である。
【符号の説明】
１，２１，１１１ シリコン半導体基板
２，５１ ＳＴＩ素子分離構造
３ａ，３ｂ ウェル
４，３３ ソース／ドレイン
５，２７ ゲート絶縁膜
６，２８ ゲート電極
７，２９ キャップ絶縁膜
８ サイドウォール
９，１４，３２，３５ シリコン窒化膜
１０ 層間絶縁膜
１１，５２ メモリセル領域
１２，５３ 周辺回路（ロジック）領域
１３，５５，５６ ゲート電極構造
１５，３４ Ｃｏシリサイド膜
２２，２５ 熱酸化膜
２３ 熱窒化膜
２４ 溝
２６，５８ シリコン酸化膜
３０ ｎウェル
３１ ｐウェル
３６ ＨＤＰ−ＰＳＧ膜
３７ ＤＡＳＩプラグ
３８ ビット線
５４ サイドウォール
５７，７２ コンタクト孔
５９，６５，６６ ＵＳＧ膜
６０ メモリキャパシタ
６１，７１，７３ ビア孔
６２ ストレージノード電極
６３ 誘電体膜
６４ セルプレート電極
８１，８２，８３ Ｗプラグ
８４ Ａｌ配線
１０１ チャンバー
１０２ コイル
１０３ 静電チャック
１０４ 供給チューブ
１０５ ターボポンプ
１０６ 高周波電源
１０７ 低周波電源
１１２ Ｈｅ供給機構

Claims (2)

  1. 半導体基板上にゲート絶縁膜を介して、複数のゲート電極構造を形成する工程と、
    前記ゲート電極構造上に、Ｈｅを使用した高密度プラズマＣＶＤ法により６５０℃以下の成膜温度でＰＳＧ膜を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 隣接する前記ゲート電極構造間のアスペクト比が６以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
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