JP3709437B2

JP3709437B2 - ＧａＮ系ヘテロ接合電界効果トランジスタ及びその特性を制御する方法

Info

Publication number: JP3709437B2
Application number: JP2002061561A
Authority: JP
Inventors: ドンヒョンチョウ; 三聡清水; 元奥村
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2002-03-07
Filing date: 2002-03-07
Publication date: 2005-10-26
Anticipated expiration: 2022-03-07
Also published as: JP2003258005A

Description

【０００１】
【発明の属する技術分野】
本発明は、窒化物半導体材料を用いた電子デバイスに関し、さらに詳細には、窒化ガリウム系半導体材料を用いた負性抵抗を有するヘテロ接合電界効果型トランジスタ及びその特性を制御する方法に関する。
【０００２】
【従来の技術】
ヘテロ接合電界効果型トランジスタ（ＦＥＴ）は格子定数などが異なる二つの材料の界面に形成される二次元電子ガスをチャンネルとしたトランジスタであり、ＡｌＧａＡｓ系半導体材料や、窒化物系半導体材料を用いたヘテロ接合電界効果型トランジスタが開発されている。
【０００３】
負性抵抗特性を示すヘテロ接合電界効果型トランジスタとしては、ＡｌＧａＡｓ系半導体材料を用いて開発されている。まず二つのチャンネルを形成し、それらの間でソースとドレイン間の電流をスイッチングさせることにより負性抵抗を得る構造がある。二つのチャンネルを形成するには、バンドギャップの大きなＡｌＧａＡｓ層をバンドギャップの小さなＧａＡｓ層で挟み、ＡｌＧａＡｓ層とＧａＡｓ層の二つの界面をチャンネルとして用いる。また、スイッチングを効率良く行なうために基板側にも電極をつけた構造も開発されている。この素子については、以下の参考文献を参照できる。
（１）A. Kastalsky and S. Luryi, "Novel real-space hot-electron transfer device", IEEE Electron Device Lett., vol. 4, no. 9, pp. 334-336, 1983.（２）A. Kastalsky, S. Luryi, A. C. Gossard, and R. Hendel, "A field-effect transistor with a negative differential resistance", IEEE Electron Device Lett., vol. 5, no. 2, pp. 57-60, 1984.
【０００４】
これらの素子において負性抵抗が生じるのは、二つのチャンネル間をスイッチングする過程で、電子移動度が高いＧａＡｓ層部分に形成されているチャンネル内の電子が、電子移動度の低いＡｌＧａＡｓ層に移動する為である。ＡｌＧａＡｓ層への移動は、チャンネル内の電子がソース・ドレイン間に印加された電圧により加速され大きな運動エネルギー（熱エネルギー）をもつ為である。このエネルギーを得た電子は、ＧａＡｓ層とＡｌＧａＡｓ層の間に形成されているバリアーを乗り越えることができるため、ＧａＡｓ層中のチャンネルからＡｌＧａＡｓ層中へ移動する。
【０００５】
この場合、基板側に電圧を印加しないと室温では負性抵抗特性が観察されない問題点がある。またドレイン電流・ドレイン電圧により得られる素子のパワー特性は〜数ミリワット程度であり、パワー素子としての利用は困難である。
また、単に、電子移動度が高いＧａＡｓ層中のチャンネル内の電子が、電子移動度が低いＡｌＧａＡｓ層へ移動することを利用して負性抵抗特性を得る構造もある。これについては、以下の参考文献が参照できる。
（３）M. S. Shur, D. K. Arch, R. R. Daniels, and J. K. Abrokwah, "New negative resistance regime of heterostructure insulated gate transistor (HIGFET) operation", IEEE Electron Device Lett., vol. 7, no. 2, pp. 78-80,
1986.
【０００６】
この素子については、ゲート電流を調べることにより実際に、ソース・ドレイン間の電圧が高い時に、ゲート部分で熱電子放出が起こっているか確かめられている。これによれば、ソース・ドレイン間の電圧を高くしていくと、チャンネル内の電子が高エネルギーを得てゲート電極部のバリアーを乗り越えてゲート電極に到達するため、ゲート電流の増加が観測される。
また窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタにおいても、負性抵抗を有するものが開発されている。この素子については以下の参考文献を参照できる。
（４）J. Deng, R. Gasaka, M. S. Shur, M. A. Khan, and J. W. Yang, "Negative differential conductivity in ＡｌＧａＮ/ＧａＮ HEMTs: real space charge transfer from 2D to 3D ＧａＮ states", Fall Meetinng of the Materials Research Society held in Boston, Massachusette, November 28 - December
3, 1999.
【０００７】
このデバイスの負性抵抗成分は正の高いゲート電圧をかける事によりＡｌＧａＮとＧａＮの界面に形成されている二次元電子ガス密度の増加による移動度の低下及び高移動度の二次元電子チャンネルから低移動度の三次元ＧａＮ層側にキャリア電子が溢れ出して流れる現象によるものである。
デバイスの構造においては普通の高電子移動度トランジスタ（ＨＥＭＴ）構造と違いはない。その結果、参考文献（４）に示されているようにこのデバイスにおいて負性抵抗成分が現れるのは高いゲート電圧領域だけであり、再現性においては問題がある。
【０００８】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、窒化物系半導体材料を用いた負性抵抗を有するヘテロ接合電界効果型トランジスタの性能及び再現性を高めることである。
従来のＡｌＧａＡｓ系半導体材料を用いた負性抵抗を有するヘテロ接合電界効果型トランジスタは、ＧａＡｓ層からＡｌＧａＡｓ層への熱電子放出を利用したものである。しかしながら、このＡｌＧａＡｓとＧａＡｓの間の障壁を乗り越える熱電子放出の物理的な過程は、トンネリング現象や、拡散現象も関係しており、室温では負性抵抗特性を得ることが困難である。またＡｌＧａＡｓやＧａＡｓ材料においての高温での素子特性の悪化及び素子の低パワー特性により、高温高パワー素子としては使用できない。
【０００９】
また窒化物系半導体材料を用いたヘテロ接合電界効果型トランジスタにおいて負性抵抗が得られている素子も構造的には、負性抵抗を示さない通常の素子構造と同じであり、再現性が得られているとはいえない。
そこで本発明は、高温及び高パワー下でも安定である窒化物系半導体材料を用い、室温で再現性良く負性抵抗特性を示す素子構造と、その制御方法を提示することが課題である。
【００１０】
【課題を解決するための手段】
本発明においては、これらの問題点を解決するために、ＧａＮ系ヘテロ接合電界効果型トランジスタにおいて、ヘテロ接合からわずかに離れた位置に、ｎ型にドーピングされたＧａＮ層を配置し、チャンネル内の電子がＧａＮ層側へ熱放出する際の障壁の高さを制御する。このｎ型にドーピングされたＧａＮ層のドーピング濃度およびヘテロ接合からの距離を調節することにより、負性抵抗を示すドレイン電圧やゲート電圧を制御できる。
【００１１】
また熱放出によってｎ型にドーピングされたＧａＮ層に移動した電子が、ドレイン電極にそのまま移動到達できるようにすることにより、不必要な電子のチャージを防ぐことができる。ドレイン電極をｎ型にドーピングされたＧａＮ層にコンタクトさせておくことにより、ｎ型にドーピングされたＧａＮ層の電圧もドレイン電圧によって制御されるようになるため、動作が安定する。
【００１２】
図２に、本発明のヘテロ接合電界効果型トランジスタのドレイン．ソース動作領域の概略図を示す。
１）ゲート電極に０付近の電圧を、ドレイン電極には正の電圧を印加すると、図中実線矢印で示すように、ドレイン電流はヘテロ界面に形成されている二次元電子チャンネルに沿って流れる。
２）ゲート電極には負の電圧を、トレイン電極には正の電圧を増加させるとヘテロ界面に形成されている二次元電子チャンネルが空乏化され、図中点線矢印で示すように、ドレイン電流は二次元電子チャンネル下のｎ型にドーピングされたGaN層に流れの経路を変化させる。負性抵抗特性は電子移動度が高い二次元電子チャンネルから電子移動度が低いGaN層に流れの経路を変化させる過程で起こる。
３）さらにゲート電極に負の電圧を増加させると、ヘテロ界面の二次元電子チャンネルは完全に空乏化され、図中一点鎖線矢印で示すように、ドレイン電流は二次元電子チャンネル下のｎ型にドーピングされたGaN層を沿って流れるためドレイン電流は減少する。
【００１３】
また図３に、図２中のドレイン・ゲート領域のヘテロ接合に対して垂直断面でのバンド構造の模式図を示す。ゲート電極に負の電圧を、ドレイン電極には正の電圧を加えると、二次元電子ガス及びｎ型にドーピングされたＧａＮ層にも電圧が加わる。その結果、二次元電子ガスを閉じ込めていたチャンネルのＧａＮ層側の伝導帯エネルギー準位が、図２を参照して上述した１）から３）の順に低くなり、チャンネル電流がＧａＮ層側に容易に移動できるようになる状況を図示したものである。
【００１４】
従来のワイドバンドギャップ系の負性抵抗特性を示すＡｌＧａＮ／ＧａＮ構造は有機金属気相成長法（ＭＯＣＶＤ）を用いている。しかし、ＭＯＣＶＤ法は膜厚の制御が容易ではなく結晶成長のその場観察ができないため結晶品質が均一ではない。また有機金属を用いているため酸素やカーボンなどの不純物の混入が避けられない。
そのため本発明でのヘテロ接合電界効果型トランジスタの再現性を高めるために、成長膜厚の制御性のすぐれた分子線成長法（ＭＢＥ）を用いてデバイス作製用の結晶構造を成長する。
【００１５】
【発明の実施の形態】
図１に、本発明の提示する窒化物系半導体材料を用いた負性抵抗を有するヘテロ接合電界効果型トランジスタの構造を示す。図１に示すこのワイドバンドギャップ系半導体のへテロ接合電界効果トランジスタの製造プロセスは以下の通りである。
【００１６】
基板にはサファイア（０００１）Ｃ面を用いる。ＳｉＣやＧａＮなどの基板を用いても良いが高価で大口径かつ欠陥が少ない基板を入手するのは現状では困難であるからである。
サファイア基板とＧａＮは格子定数の差が１６．３％と大きいためサファイア基板上に直接ＧａＮを成長すると多量の結晶欠陥がＧａＮ層に導入される。これを避けるためには基板とＧａＮ層の間に緩衝層をいれる。
【００１７】
本製造プロセスでは、MBE法を用いてサファイア基板上にＡｌＮ層（厚さ９０ｎｍ）の緩衝層を７５０ ℃で成長し、その後ＧａＮ層（厚さ１ｎｍ）とＡｌＮ層（厚さ１ｎｍ）からなる超格子多重緩衝層を９５０ ℃の高温度で三組成長する。さらにＡｌＮ（厚さ１２０ｎｍ）の緩衝層を９５０ ℃の高温度で成長した。このＡｌＮ／ＧａＮ超格子多重構造及びＡｌＮ緩衝層の導入は貫通転位を減らし、ＧａＮ結晶品質を上げるのに重要である。
【００１８】
その上にMBE法を用いてノンドープＧａＮ層を成長温度８６０℃で膜厚２０００ｎｍ成長した。このＧａＮ層の膜厚は厚いほど良いが、成長時間などの兼合いから２０００ｎｍとした。ドーピングをしないのはチャンネルから下のＧａＮ層へ流れるリーク電流を減らすためである。
次に成長温度を８６０℃に固定したまま、シリコン（Ｓｉ）を２×１０^１６ｃｍ^−３ドーピングした厚さ２０ｎｍのＧａＮ層、ノンドープの厚さ２ｎｍのＧａＮ層、ノンドープの厚さ２ｎｍのＡｌＧａＮスペーサー層を成長し、最後にその上にシリコン（Ｓｉ）を２×１０^１８ｃｍ^−３ドーピングしたＡｌＧａＮ障壁層を２０ｎｍ成長した。
【００１９】
シリコンを２×１０^１６ｃｍ^−３程度ドーピングした厚さ２０ｎｍのＧａＮ層は、デバイスの負性抵抗特性を安定して引き出すために重要な役割を果たす。ノンドープのＧａＮ層とＡｌＧａＮスペーサー層は、二次元電子ガスが形成される部分であるため、不純物散乱を減らす目的からノンドープにしてある。厚さとしてはそれぞれ２−３ｎｍが良い。
ＡｌＧａＮスペーサー層とＡｌＧａＮ障壁層のアルミの組成比は１５〜３０％が適当である。アルミの組成比を減らすとＡｌＧａＮの格子定数がＧａＮに近くなり、ＡｌＧａＮ障壁層の結晶品質は上昇する。しかし、自発分極の差や、格子定数差による歪応力によるピエゾ電界分極が小さくなり、二次元電子ガス密度が減少する。またＡｌＧａＮ障壁層とＧａＮ層とのバンドギャップ差が小さくなり、ＡｌＧａＮ／ＧａＮ界面において良好な二次元電子チャンネルが出来にくい問題がある。
【００２０】
一方、アルミの組成比を大きくすると二次元電子ガスの密度が増加し、かつＡｌＧａＮとＧａＮとのバンドギャップ差が大きくなりＡｌＧａＮ／ＧａＮ界面に深いチャンネルができるが、もう一方で大きな格子定数差によりＡｌＧａＮ障壁層に多量の結晶欠陥が入る。この結晶欠陥はゲートリーク電流のもとになる。そのため最適なアルミの組成比を選択するのが重要である。この実施例では２０％のアルミ組成比を用いた。
【００２１】
以上のヘテロ接合電界効果型トランジスタ製造のための結晶構造ができたら、次にトランジスタ構造形成のためのパターニング段階に入る。
まず、結晶表面保護膜として酸化膜（ＳｉＯ_２）を５００ ℃で１００ｎｍ位堆積し、フォトリソグラフィ法でメサパターニングを行う。その後フッ酸溶液を用いて、酸化膜をメサの形状に合わせてエッチングする。その後、メサの形状になっている酸化膜をマスクとして用いて、成長した基板をドライエッチングによりメサパターン状に加工する。
【００２２】
このメサエッチングにより素子と素子の間が分離され、お互いの素子間に電流が流れないようになる。ドライエッチングは電子サイクロトロン共鳴（ＥＣＲ）法を用いた塩素プラズマを用いて行う。ドライエッチングはウエットエッチング法に比べエッチングの異方性つまり垂直性があり、急峻な界面及びエッチング速度の制御が簡単である。エッチングレートはエピタキシャル膜の結晶品質、塩素プラズマの圧力、加速エネルギーなどによって違うが一時間に５００〜７００ｎｍである。
【００２３】
その後メサを形成したのと同様の方法で、ドレイン電極のｎ型ＧａＮ層にコンタクトする形状に合わせてメサの一部をエッチングする。エッチングの深さは、ｎ型ＧａＮ層に届く深さである。よって３０ｎｍ程度でよい。
メサエッチング後メサ上に残っている酸化膜をフッ酸溶液中で除去し、全面に絶縁膜を形成する。絶縁膜にはＡｌＮ，ＳｉＯ_２，ＳｉＮ，Ｓｉ_３Ｎ_４が良い。その後、ソースとドレイン電極の窓開けを行う。つまりソースとドレイン電極の形状に合わせて、絶縁膜を除去する。
【００２４】
ソース及びドレインの電極メタルとしては、基板表面側から、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（３０／２２０／４０／５０ｎｍ）の構造を用いた。電極メタル形成には高真空電子ビーム蒸着法を用いた。電子ビーム蒸着後リフトオフ法でソース及びドレイン部分以外のメタルを除去する。リフトオフ用の溶液としてはアセトンを用いた。
【００２５】
その後、電極メタルとＡｌＧａＮ／ＧａＮ層との合金化のためアニールを行った。アニールは高速のランプアニール法を用い、７５０ ℃で３０秒間行った。アニール温度が高すぎたり時間が長すぎるとメタルの過度な拡散によりお互いの電極がつながるので注意する。大体は７００〜９００ ℃で１０〜６０秒間が良い。
【００２６】
次はゲート電極を形成する。ゲートのパターニングはフォトリソグラフィ法を用いるが、ゲート長が短く微細パターンを用いる場合には電子ビームリソグラフィ法を用いる。ゲートの長さが２０００ｎｍ以下である場合は電子ビームリソグラフィ法を用いた方が歩留まりが良い。本発明では電子ビームリソグラフィ法を用いてゲート長を８５０ｎｍにした。ゲート電極メタルとしては、基板表面側からＰｔ／Ａｕ（５０／２００ｎｍ）を用いた。ゲートメタルの形成にも高真空電子ビーム蒸着法を用いた。ゲート電極パターンのリフトオフにはアセトン溶液を用いた。ゲート電極については、アニールは行なわない。
【００２７】
【発明の効果】
二次元電子チャンネルの下にｎ型ＧａＮ層を設けることで得られた負性抵抗特性を図４に示す。横軸はソース・ドレイン電圧で、縦軸はドレイン電流である。ドレイン電圧が、１−３V程度と低い時でも再現性良く負性抵抗が見られる。
このデバイスはゲート電圧を制御することで負性抵抗特性を制御できるので、高周波発信器、増幅器及びスイッチング素子などに応用できる。また、窒化ガリウムのワイドバンドギャップ系半導体は、高温及び高パワーなどの条件においても安定に動作するため、高電力素子、自動車エンジンの高温素子及び携帯電話の基地局用高周波素子としても用いられる。
【図面の簡単な説明】
【図１】ＡｌＧａＮ／ＧａＮワイドバンドギャップ系半導体のヘテロ接合電界効果型トランジスタの構造を示す図である。
【図２】本発明のヘテロ接合電界効果型トランジスタのドレイン・ソース動作領域の概略図である。井戸状に形成されたドレイン電極及び二次元電子チャンネル下に形成されたGaNドーピング層によるチャンネル電流流れの変化を表している。
【図３】図２のドレイン・ゲート領域のヘテロ接合に対して垂直断面構造において各々のゲート及びドレイン電圧変化に対する伝導帯準位及びフェルミレベル準位の変化を表す図である。
【図４】負性抵抗を示すヘテロ接合電界効果型トランジスタのドレイン電流対ドレイン・ソース間電圧特性を表す図である。

Claims

ドーピングされていないGaN層とAlGaN障壁層との間にヘテロ接合が形成され、かつ該ヘテロ接合のヘテロ界面に二次元電子チャンネルが形成されるGaN系ヘテロ接合電界効果型トランジスタにおいて、
n型にドーピングされたGaN層を、ヘテロ接合を形成するドーピングされていないGaN層の二つの側面の内、ヘテロ接合とは反対側の側面に接するように配置させたGaN系ヘテロ接合電界効果型トランジスタ。
ドレイン電極がＡｌＧａＮ障壁層上部と前記のｎ型にドーピングされたＧａＮ層の両方に接触している請求項１に記載のＧａＮ系ヘテロ接合電界効果トランジスタ。
前記のｎ型にドーピングされたＧａＮ層のドーピング濃度およびヘテロ接合からの距離を調節することにより、負性抵抗を示すドレイン電圧及びゲート電圧を制御可能にした請求項１に記載のＧａＮ系ヘテロ接合電界効果トランジスタ。
分子線成長法（ＭＢＥ）を用いてデバイス作製用の結晶構造を成長させた請求項１に記載のＧａＮ系ヘテロ接合電界効果トランジスタ。
ドーピングされていないGaN層とAlGaN障壁層との間にヘテロ接合がが形成され、かつ該ヘテロ接合のヘテロ界面に二次元電子チャンネルが形成されるGaN系ヘテロ接合電界効果型トランジスタの特性を制御する方法において、
n型にドーピングされたGaN層を、ヘテロ接合を形成するドーピングされていないGaN層の二つの側面の内、ヘテロ接合とは反対側の側面に接するように配置させ、
このｎ型にドーピングされたＧａＮ層のドーピング濃度を変化させるか、或いは前記ドーピングされていないＧａＮ層の厚さを調節して、前記ｎ型にドーピングされたＧａＮ層の前記ヘテロ接合からの位置を制御することにより、負性抵抗を生じるソース・ドレイン及びゲート電圧を制御することから成るＧａＮ系ヘテロ接合電界効果型トランジスタの特性を制御する方法。