[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6245593B1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP6245593B1
JP6245593B1 JP2017541989A JP2017541989A JP6245593B1 JP 6245593 B1 JP6245593 B1 JP 6245593B1 JP 2017541989 A JP2017541989 A JP 2017541989A JP 2017541989 A JP2017541989 A JP 2017541989A JP 6245593 B1 JP6245593 B1 JP 6245593B1
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
interface layer
data
underlayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017541989A
Other languages
English (en)
Other versions
JPWO2018042541A1 (ja
Inventor
渡部　平司
平司 渡部
高寛 山田
高寛 山田
幹人 野▲崎▼
幹人 野▲崎▼
卓治 細井
卓治 細井
志村　考功
考功 志村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Osaka University NUC
Original Assignee
Osaka University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osaka University NUC filed Critical Osaka University NUC
Application granted granted Critical
Publication of JP6245593B1 publication Critical patent/JP6245593B1/ja
Publication of JPWO2018042541A1 publication Critical patent/JPWO2018042541A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241—III-V semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置（１００）は、下地層（１０）と、界面層（２０）と、堆積層（３０）とを備える。下地層（１０）は、ガリウムを有する窒化物半導体を含む。界面層（２０）は、下地層（１０）に隣接する。界面層（２０）は、酸化ガリウムを含む。堆積層（３０）は、界面層（２０）に隣接する。堆積層（３０）は、界面層（２０）よりもバンドギャップが大きい。界面層（２０）は結晶性を有することが好ましい。界面層（２０）はα相Ｇａ2Ｏ3を有することが好ましい。

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
ＳｉＣからなるＳｉＣ半導体が知られている（例えば、特許文献１）。また、近年、ＳｉＣ半導体の性能を上回るパワーデバイス用材料として、ＧａＮ半導体が注目されている。ＧａＮ基板の表面にシリコン酸化膜（ＳｉＯ2）のような絶縁体薄膜を堆積して、ＭＯＳ構造を形成している。
特開２０１４−９９４９５号公報
しかしながら、ＧａＮ半導体上に高品質な絶縁膜を形成することは困難であった。したがって、ＧａＮ半導体と絶縁膜との界面電気特性に問題があった。
本発明は上記課題に鑑みてなされたものであり、その目的は界面電気特性の良い半導体装置および半導体製造装置を提供することにある。
本発明による半導体装置は、下地層と、界面層と、堆積層とを備える。前記下地層は、ガリウムを有する窒化物半導体を含む。前記界面層は、前記下地層に隣接する。前記界面層は、酸化ガリウムを含む。前記堆積層は、前記界面層に隣接する。前記堆積層は、前記界面層よりもバンドギャップが大きい。
ある実施形態において、前記界面層は結晶性を有する。
ある実施形態において、前記界面層はα相Ｇａ2Ｏ3を有する。
ある実施形態において、前記界面層はβ相Ｇａ2Ｏ3をさらに有する。前記界面層の体積のうち前記α相Ｇａ2Ｏ3の体積が占める割合は、前記β相Ｇａ2Ｏ3が占める割合よりも大きい。
ある実施形態において、前記界面層の前記酸化ガリウムの結晶方位は、前記下地層の前記窒化物半導体の結晶方位と整合している。
ある実施形態において、前記界面層の厚さは、０よりも大きく１０ｎｍ以下である。
ある実施形態において、前記界面層の厚さは、前記堆積層の厚さよりも薄い。
ある実施形態において、前記界面層の表面粗さの二乗平均平方根は、０よりも大きく５ｎｍ以下である。
ある実施形態において、前記界面層の表面粗さの二乗平均平方根は、０よりも大きく１ｎｍ以下である。
本発明による半導体装置の製造方法は、ガリウムを有する窒化物半導体を含む下地層を用意する工程と、処理によって前記下地層の表面に酸化ガリウムを含む界面層を形成する工程と、前記界面層よりもバンドギャップが大きい堆積層を形成する工程とを包含する。
ある実施形態において、前記処理は酸化処理を含む。
ある実施形態において、前記酸化処理は、８００℃以上１０００℃以下の温度におけるドライ酸化処理と、酸素分子以外の酸化剤による酸化処理と、活性酸素を用いたラジカル酸化処理と、溶液中における酸化処理と、室温において前記酸化ガリウムを形成した後に行う熱処理とのいずれか１つを行う。
ある実施形態において、前記堆積層を形成する工程において、前記界面層に隣接するように前記堆積層を形成する。前記堆積層は、前記界面層を形成した後に形成される。
ある実施形態において、前記堆積層を形成する工程において、前記下地層に隣接するように前記堆積層を形成する。前記界面層は、前記堆積層を形成した後に形成される。
ある実施形態において、前記処理は、スパッタリングを含む。
本発明の半導体装置によれば、半導体と絶縁膜との界面電気特性を向上させることができる。
本発明の実施形態に係る半導体装置を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法示す断面図である。 本発明の実施形態に係る半導体装置のＸ線回折スペクトルを示す図である。 （ａ）は、下地層および界面層の原子間力顕微鏡像を示す写真である。（ｂ）は、下地層および界面層を示す断面図である。（ｃ）は、下地層の原子間力顕微鏡像を示す写真である。（ｄ）は、下地層を示す断面図である。 本発明の実施形態に係る半導体装置のＸ線回折スペクトルを示す図である。 本発明の実施形態に係る半導体装置のＣＶ特性を示す図である。 本発明の実施形態に係る半導体装置のＸ線回折スペクトルを示す図である。 （ａ）および（ｂ）は、ＸＰＳ分析の結果を示す図である。 （ａ）および（ｂ）は、ＸＰＳ分析の結果を示す図である。 界面層の表面の原子間力顕微鏡像を示す写真である。 熱酸化処理の温度と表面粗さの二乗平均平方根との関係を示す図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 熱酸化処理の温度と酸化膜との膜厚の関係を示す図である。 ＸＰＳ分析の結果を示す図である。 本発明の実施形態に係る半導体装置のＣＶ特性を示す図である。 （ａ）および（ｂ）は、界面層の表面の原子間力顕微鏡像を示す写真である。 スパッタリング処理によって形成した界面層を形成した半導体装置のＣＶ特性を示す図である。
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図中、同一または相当部分については同一の参照符号を付して説明を繰り返さない。
図１を参照して、本発明の実施形態に係る半導体装置１００について説明する。図１は、本発明の実施形態に係る半導体装置１００を示す断面図である。
図１に示すように、半導体装置１００は、下地層１０と、界面層２０と、堆積層３０と、電極層４０とを備える。
下地層１０は、窒化物半導体を含む。窒化物半導体はガリウム（Ｇａ）を有する。窒化物半導体は、例えば、ガリウムナイトライド（ＧａＮ）基板または窒化アルミニウムガリウム（ＡｌＧａＮ）基板である。本実施形態では、下地層１０は、シリコン（Ｓｉ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板である。本明細書において、シリコン（Ｓｉ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板をＧａＮ／Ｓｉ基板と記載することがある。
界面層２０は、下地層１０に隣接する。界面層２０は、酸化ガリウム（Ｇａ2Ｏ3）を含む。なお、界面層２０は、さらに酸化窒素（ＮＯ）を含んでもよい。界面層２０の厚さｄ１は、例えば、０よりも大きく１０ｎｍ以下である。好ましくは、界面層２０の厚さｄ１は、例えば、０よりも大きく５ｎｍ以下である。より好ましくは、界面層２０の厚さｄ１は、例えば、０よりも大きく１ｎｍ以下である。界面層２０の厚さｄ１は、堆積層３０の厚さｄ２よりも薄いことが好ましい。例えば、界面層２０の厚さｄ１が５ｎｍであり、堆積層３０の厚さｄ２が１５ｎｍである。
堆積層３０は、界面層２０に隣接する。堆積層３０は、界面層２０よりもバンドギャップが大きい。堆積層３０は、例えば、酸化珪素（ＳｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）または酸化ハフニウム（ＨｆＯ2）を含む。堆積層３０は、絶縁膜として機能する。したがって、堆積層３０のバンドギャップと界面層２０のバンドギャップとの差分は大きいことが好ましい。堆積層３０の酸化ガリウム（Ｇａ2Ｏ3）のバンドギャップは、約４．９ｅＶである。したがって、堆積層３０のバンドギャップは、例えば、６．０ｅＶ以上であることが好ましい。このため、堆積層３０は、バンドギャップが約８．９ｅＶである酸化珪素（ＳｉＯ2）またはバンドギャップが約７．０〜８．０ｅＶである酸化アルミニウム（Ａｌ2Ｏ3）を含むことが好ましい。
電極層４０は、第１電極層４２と第２電極層４４とを有する。第１電極層４２は、堆積層３０に隣接する。第１電極層４２は、例えば、ニッケルである。第２電極層４４は、下地層１０に隣接する。第２電極層４４は、例えば、アルミニウムである。
図１を参照して説明したように、半導体装置１００は、下地層１０と堆積層３０との間に酸化ガリウムを含む界面層２０を備える。したがって、半導体と絶縁膜との界面電気特性を向上させることができる。例えば、ＣＶカーブの周波数分散を抑制することができる。また、リーク電流を抑制することができる。その結果、半導体装置１００は、パワー半導体に好適に用いられる。
図２を参照して、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図２は、本発明の実施形態に係る半導体装置１００の製造方法示す断面図である。
図２（ａ）に示すように、下地層１０を用意する。
図２（ｂ）に示すように、処理によって下地層１０の表面に界面層２０を形成する。界面層２０は、酸化ガリウム（Ｇａ2Ｏ3）を含む。本実施形態では、処理は、酸化処理である。酸化処理は、例えば、８００℃以上１０００℃以下の温度におけるドライ酸化処理である。酸化処理の時間は、例えば、３０分である。
図２（ｃ）に示すように、堆積層３０を形成する。本実施形態では、堆積層３０は、界面層２０に隣接するように形成される。堆積層３０は、界面層２０よりもバンドギャップが大きい。その後、電極層４０が形成される。詳しくは、堆積層３０に隣接するように第１電極層４２が形成される。また、下地層１０に隣接するように第２電極層４４が形成される。
図３を参照して界面層２０は、結晶性を有することが好ましいことについて説明する。界面層２０は、結晶性を有することが好ましい。図３は、本発明の実施形態に係る半導体装置１００のＸ線回折スペクトルを示す図である。図３において、横軸は回折角を示し、縦軸は、回折強度（任意単位）を示す。Ｐ１はＳｉ（２２０）に対応するブラッグ角を示し、Ｐ２はＧａＮ（１１−２０）に対応するブラッグ角を示し、Ｐ３はβ−Ｇａ2Ｏ3（０２０）に対応するブラック角を示し、Ｐ４はα−Ｇａ2Ｏ3（３０−３０）に対応するブラック角を示す。データＬ１は、熱酸化処理をしなかった場合のＸ線回折スペクトルのデータを示す。データＬ２、データＬ３、データＬ４、データＬ５およびデータＬ６は、それぞれ、温度７００℃、８００℃、８５０℃、９００℃および１０００℃で熱酸化処理をした場合のＸ線回折スペクトルのデータを示す。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
図３に示すように、β相Ｇａ2Ｏ3の回折ピークＰ３に加えて、α相Ｇａ2Ｏ3の回折ピークＰ４が確認できる。熱酸化により形成した酸化ガリウム（Ｇａ2Ｏ3）の結晶は、一般にβ相であることが知られている。一方、発明者の長年の研究によって半導体装置１００の酸化ガリウム（Ｇａ2Ｏ3）の結晶は、α相とβ相とからなる混晶であることが確認された。すなわち、界面層２０は、α相Ｇａ2Ｏ3とβ相Ｇａ2Ｏ3とを有する。また、図３に示すように、α相Ｇａ2Ｏ3の回折ピークＰ４の回折強度は、β相Ｇａ2Ｏ3の回折ピークＰ３の回折強度よりも大きい。したがって、界面層２０の体積のうちα相Ｇａ2Ｏ3の体積が占める割合は、β相Ｇａ2Ｏ3が占める割合よりも大きい。
また、α相Ｇａ2Ｏ3の回折ピークＰ４は、データＬ４から確認することができた。
図４を参照して、界面層２０の酸化ガリウム（Ｇａ2Ｏ3）の結晶方位は、下地層１０の窒化物半導体の結晶方位と整合していることが好ましいことについて説明する。図４（ａ）は、下地層１０および界面層２０の原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）像を示す写真である。図４（ｃ）は、下地層１０の原子間力顕微鏡像を示す写真である。図４（ｂ）は、下地層１０および界面層２０を示す断面図である。図４（ｄ）は、下地層１０を示す断面図である。図４（ａ）は、９００℃で下地層１０を熱酸化処理した試料の写真である。図４（ｃ）は、図４（ａ）に示した試料に対して、フッ化水素酸でエッチング処理をした試料の写真である。
図４（ａ）において、酸化ガリウム結晶（Ｇａ2Ｏ3）２２を鎖線で囲っている。図４（ａ）に示すように、酸化ガリウム結晶（Ｇａ2Ｏ3）２２は、三角形をしている。また、図４（ａ）に示すように酸化ガリウム結晶（Ｇａ2Ｏ3）２２は、所定の方向に沿って形成されている。
また、図４（ｃ）において、黒く表れている箇所を鎖線で囲っている。図４（ｃ）において、図４（ａ）において鎖線で囲った部分、すなわち、酸化ガリウム結晶（Ｇａ2Ｏ3）２２とほぼ同じ大きさのピット２４が形成されている。したがって、鎖線で囲まれた部分は、エッチング処理をする前に酸化ガリウム結晶（Ｇａ2Ｏ3）２２が載っていた箇所に対応する。図４（ｃ）に示すように、鎖線で囲まれた箇所も、所定の方向に沿って形成されている。
すなわち、下地層１０の窒化物半導体の結晶方位と、界面層２０の酸化ガリウム（Ｇａ2Ｏ3）の結晶方位とがランダムであるのではなく、ある一定の結晶方位関係を有して接している。
以上、図４（ａ）〜図４（ｄ）に示した結果から、酸化ガリウム（Ｇａ2Ｏ3）は、下地層１０の結晶構造を反映して面内方向に配向成長していることが示唆される。
図５は、本発明の実施形態に係る半導体装置１００のＸ線回折スペクトルを示す図である。図５は、半導体装置１００を回転させてＸ線回折スペクトルを測定している。図５において、横軸は半導体装置１００の回転角度を示し、縦軸は、回折強度（任意単位）を示す。Ｐ５ａ〜Ｐ５ｆは、α相Ｇａ2Ｏ3の回折ピークを示す。
図５に示すように、Ｐ５ａの回転角度は約３０度であり、Ｐ５ｂの回転角度は約９０度であり、Ｐ５ｃの回転角度は約１５０度であり、Ｐ５ｄの回転角度は約２１０度であり、Ｐ５ｅ回転角度は約２７０度であり、Ｐ５ｆの回転角度は約３３０度である。すなわち、回転角度が６０度間隔でα相Ｇａ2Ｏ3の回折ピークがあらわれる。したがって、図５に示した結果からも、酸化ガリウム（Ｇａ2Ｏ3）は、下地層１０の結晶構造を反映して面内方向に配向成長していることが示唆される。
図１〜図５を参照して説明した半導体装置１００では、下地層１０は、シリコン（Ｓｉ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板であったが、下地層１０は、ガリウムナイトライド（ＧａＮ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板であってもよい。本明細書において、ガリウムナイトライド（ＧａＮ）基板上にガリウムナイトライド（ＧａＮ）を形成した基板を自立ＧａＮ基板と記載することがある。
図６を参照して、本発明の実施形態に係る半導体装置１００のＣＶ特性について説明する。図６は、本発明の実施形態に係る半導体装置１００のＣＶ特性を示す図である。図６（ａ）〜図６（ｃ）において、横軸はゲート電圧を示し、縦軸は容量を示す。
図６（ａ）〜図６（ｃ）において、データＬ１１（二点鎖線）は測定周波数１ＭＨｚのデータであり、データＬ１２（鎖線）は測定周波数１００ｋＨｚのデータであり、データＬ１３（一点鎖線）は測定周波数１０ｋＨｚのデータであり、データＬ１４（実線）は測定周波数１ｋＨｚのデータである。図６（ａ）は、熱酸化処理を施していない半導体装置のデータを示し、図６（ｂ）は、８００℃で熱酸化処理をした半導体装置１００のデータを示し、図６（ｃ）は９００℃で熱酸化処理をした半導体装置１００のデータを示す。なお、図６（ａ）〜図６（ｃ）において、図が煩雑になるのを避けるため、負から正方向に測定してＣＶカーブのみを示している。
図６（ａ）に示すように、熱酸化処理を施していない半導体装置では、周波数分散が顕著に見られる。また、コンダクタンス法から求めた界面欠陥密度は、２．５×１０12ｃｍ-2ｅＶ-1と見積もられる。
図６（ｂ）に示すように、８００℃で熱酸化処理をした半導体装置１００では、図６（ａ）に示した熱酸化処理を施していない半導体装置１００に比べて、周波数分散が減少している。また、コンダクタンス法から求めた界面欠陥密度は、１．２×１０12ｃｍ-2ｅＶ-1と見積もられる。
図６（ｃ）に示すように、９００℃で熱酸化処理をした半導体装置１００では、周波数分散がほとんど見られなくなった。また、コンダクタンス法から求めた界面欠陥密度は、１．５×１０11ｃｍ-2ｅＶ-1と見積もられる。
以上、図６を参照して説明したように、８００℃、９００℃で熱酸化処理をした試料では、周波数分散が徐々に減少しており、下地層１０と堆積層３０との間に界面層２０を挿入することによって、界面特性が向上していることが確認できた。また、９００℃で熱酸化処理することによって、周波数分散が大きく減少することが確認できた。また、９００℃で熱酸化処理することによって、界面欠陥密度が１．５×１０11ｃｍ-2ｅＶ-1と小さくなり界面特性が向上していることが確認できた。
図７を参照して、本発明の実施形態に係る半導体装置１００についてさらに説明する。図７は、本発明の実施形態に係る半導体装置１００のＸ線回折スペクトルを示す図である。図７は、下地層１０が、自立ＧａＮの場合のＸ線回折スペクトルを示す図である。図７において、横軸は回折角を示し、縦軸は、回折強度（任意単位）を示す。Ｐ２はＧａＮ（１１−２０）に対応するブラッグ角を示し、Ｐ３はβ−Ｇａ2Ｏ3（０２０）に対応するブラック角を示し、Ｐ４はα−Ｇａ2Ｏ3（３０−３０）に対応するブラック角を示す。データＬ２１は、熱酸化処理をしなかった場合のＸ線回折スペクトルのデータを示す。データＬ２２およびデータＬ２３は、それぞれ、温度９００℃および１０００℃で熱酸化処理をした場合のＸ線回折スペクトルのデータを示す。
図７に示すように、β相Ｇａ2Ｏ3の回折ピークＰ３に加えて、α相Ｇａ2Ｏ3の回折ピークＰ４が確認できる。図３を参照して説明した下地層１０がＧａＮ／Ｓｉの場合と同様に、半導体装置１００の酸化ガリウム（Ｇａ2Ｏ3）の結晶は、α相とβ相とからなる混晶であることが確認された。すなわち、界面層２０は、α相Ｇａ2Ｏ3とβ相Ｇａ2Ｏ3とを有する。また、図７に示すように、α相Ｇａ2Ｏ3の回折ピークＰ４の回折強度は、β相Ｇａ2Ｏ3の回折ピークＰ３の回折強度よりも大きい。したがって、界面層２０の体積のうちα相Ｇａ2Ｏ3の体積が占める割合は、β相Ｇａ2Ｏ3が占める割合よりも大きい。
図８を参照して、熱酸化によるＧａ２ｐ3/2スペクトルのケミカルシフトについて説明する。図８（ａ）および図８（ｂ）は、ＸＰＳ分析の結果を示す図である。図８（ａ）は、半導体装置１００において、下地層１０がＧａＮ／Ｓｉ基板である場合のＸＰＳ分析の結果を示す。図８（ｂ）は、半導体装置１００において、下地層１０が自立ＧａＮ基板である場合のＸＰＳ分析の結果を示す。図８において、横軸は結合エネルギーを示し、縦軸は強度（任意単位）を示す。
図８（ａ）において、データＬ３１は、熱酸化処理をしなかった場合のＧａ２ｐ3/2スペクトルのデータを示す。データＬ３２、データＬ３３、データＬ３４、データＬ３５、データＬ３６およびデータＬ３７は、それぞれ、温度７００℃、７５０℃、８００℃、８５０℃、９００℃および１０００℃で熱酸化処理をした場合のＧａ２ｐ3/2スペクトルのデータを示す。図８（ｂ）において、データＬ４１は、熱酸化処理をしなかった場合のＧａ２ｐ3/2スペクトルのデータを示す。データＬ４２、データＬ４３およびデータＬ４４は、それぞれ、温度８００℃、９００℃および１０００℃で熱酸化処理をした場合のＧａ２ｐ3/2スペクトルのデータを示す。
図８（ａ）に示すように、熱酸化処理の温度の増加に伴って、Ｇａ２ｐ3/2スペクトルは、高エネルギー側にシフトしている。熱酸化処理をしなかった場合と１０００℃で熱酸化処理をした場合のシフト量Ｓ１は、約０．４ｅＶである。
同様に、図８（ｂ）に示すように、熱酸化処理の温度の増加に伴って、Ｇａ２ｐ3/2スペクトルは、高エネルギー側にシフトしている。熱酸化処理をしなかった場合と１０００℃で熱酸化処理をした場合のシフト量Ｓ２は、約０．４ｅＶである。
以上、図８を参照して説明したように、半導体装置１００において、下地層１０がＧａＮ／Ｓｉ基板である場合、および、下地層１０が自立ＧａＮ基板である場合、共にケミカルシフトの量は約０．４ｅＶであり近い値になった。
図９を参照して、下地層１０がＧａＮ／Ｓｉ基板である場合と、下地層１０が自立ＧａＮ基板である場合との酸化速度の違いを説明する。図９（ａ）および図９（ｂ）は、ＸＰＳ分析の結果を示す図である。図９（ａ）は、温度８００℃で熱酸化処理をした場合のＧａ２ｐ3/2スペクトルのデータを示す。図９（ｂ）は、温度９００℃で熱酸化処理をした場合のＧａ２ｐ3/2スペクトルのデータを示す。図９（ａ）および図９（ｂ）において、データＬ５１は下地層がＧａＮ／Ｓｉ基板である場合のＧａ２ｐ3/2スペクトルのデータを示し、データＬ５２は下地層１０が自立ＧａＮ基板である場合のＧａ２ｐ3/2スペクトルのデータを示す。図９（ａ）および図９（ｂ）において、横軸は結合エネルギーを示し、縦軸は強度（任意単位）を示す。
図９（ａ）および図９（ｂ）のいずれの結果も、下地層１０がＧａＮ／Ｓｉ基板のＧａ２ｐ3/2スペクトル（データＬ５１）が、下地層１０が自立ＧａＮ基板のＧａ２ｐ3/2スペクトル（データＬ５２）よりも高エネルギー側にシフトしている。この事は、同じ熱酸化温度でも、下地層１０がＧａＮ／Ｓｉ基板の方が、下地層１０が自立ＧａＮ基板よりも酸化の進行が速いことを示している。この酸化の進行の違いは、基板の欠陥密度の違いによる。
図１０および図１１を参照して、界面層２０の表面粗さについて説明する。図１０は、界面層２０の表面の原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）像を示す写真である。図１０において、上段の写真（写真Ａ１〜写真Ａ６）は下地層１０がＧａＮ／Ｓｉ基板のＡＦＭ像の写真であり、下段の写真（写真Ｂ１〜Ｂ４）は下地層１０が自立ＧａＮ基板のＡＦＭ像の写真である。
写真Ａ１は、熱酸化処理をしなかった場合の界面層２０の表面のＡＦＭ像の写真である。写真Ａ２、写真Ａ３、写真Ａ４、写真Ａ５および写真Ａ６は、それぞれ、温度７００℃、８００℃、８５０℃、９００℃および１０００℃で熱酸化処理をした場合の界面層２０の表面のＡＦＭ像の写真である。写真Ｂ１は、熱酸化処理をしなかった場合の界面層２０の表面のＡＦＭ像の写真である。写真Ｂ２、写真Ｂ３および写真Ｂ４は、それぞれ、温度８００℃、９００℃および１０００℃で熱酸化処理をした場合の界面層２０の表面のＡＦＭ像の写真である。
下地層１０がＧａＮ／Ｓｉ基板の場合、写真Ａ１および写真Ａ２に示すように、下地層１０がＧａＮ／Ｓｉ基板の界面層２０の表面には欠陥５２が存在する。写真Ａ３に示すように、温度８００℃で熱酸化されると、欠陥５２で優先的に酸化ガリウム（Ｇａ2Ｏ3）５４が形成される。写真Ａ３〜写真Ａ６に示すように、熱酸化の温度の上昇に伴って、酸化ガリウム（Ｇａ2Ｏ3）５４は粒状に成長する。界面層２０の表面粗さの二乗平方根（ＲＭＳ）は、熱酸化処理をしなかった場合、０．３１ｎｍである。界面層２０の表面粗さの二乗平方根（ＲＭＳ）は、温度７００℃、８００℃、８５０℃、９００℃および１０００℃で熱酸化処理をした場合、それぞれ、０．４５ｎｍ、０．３１ｎｍ、０．５１ｎｍ、３．３５ｎｍ、２８．９ｎｍである。このように、熱酸化の温度の上昇に伴って、界面層２０の表面粗さは著しく増加していく。
一方、下地層１０が自立ＧａＮ基板の場合、写真Ｂ１に示すように、欠陥５２は確認されない。したがって、写真Ｂ２に示すように、温度８００℃で熱酸化した場合であっても大粒径の酸化ガリウム（Ｇａ2Ｏ3）５４の成長は見られなかった。また、写真Ｂ３に示すように、温度９００℃で熱酸化した場合では、界面層２０の表面全体に微小な粒状の酸化ガリウム（Ｇａ2Ｏ3）５４が形成される。写真Ｂ４に示すように、温度１０００℃で熱酸化した場合では、微小な粒状の酸化ガリウム（Ｇａ2Ｏ3）５４が成長する。界面層２０の表面粗さの二乗平方根（ＲＭＳ）は、熱酸化処理をしなかった場合、０．１９ｎｍである。界面層２０の表面粗さの二乗平方根（ＲＭＳ）は、温度８００℃、９００℃および１０００℃で熱酸化処理をした場合、それぞれ、０．１４ｎｍ、０．６２ｎｍ、６．０３ｎｍである。
図１１は、熱酸化処理の温度と表面粗さの二乗平均平方根との関係を示す図である。図１１において、横軸は熱酸化処理の温度を示し、縦軸は表面粗さの二乗平均平方根を示す。データＬ６１は、下地層１０がＧａＮ／Ｓｉの場合の表面粗さの二乗平均平方根を示し、データＬ６２は、下地層１０が自立ＧａＮ基板の場合の表面粗さの二乗平均平方根を示す。
下地層１０がＧａＮ／Ｓｉの場合（データＬ６１）は、熱酸化処理の温度が９００℃になると著しく表面粗さの二乗平均平方根が増加する。一方、下地層１０が自立ＧａＮ基板の場合（データＬ６２）は、熱酸化処理の温度が１０００℃になると著しく表面粗さの二乗平均平方根が増加する。
図１０および図１１を参照して説明した結果から、下地層１０がＧａＮ／Ｓｉ基板の方が、下地層１０が自立ＧａＮ基板よりも酸化の進行が速い原因は、欠陥５２における酸化ガリウム（Ｇａ2Ｏ3）５４の形成と対応していることがわかった。
なお、界面層２０の表面粗さの二乗平均平方根は、０よりも大きく５ｎｍ以下であることが好ましい。より好ましくは、界面層２０の表面粗さの二乗平均平方根は、０よりも大きく１ｎｍ以下である。
図１２を参照して、本発明の実施形態に係る半導体装置１００の別の製造方法について説明する。図２を参照して説明した半導体装置１００の製造方法では、堆積層３０を形成する前に界面層２０を形成していたが、堆積層３０を形成した後に界面層２０を形成してもよい。
図１２は、本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。図２を参照して説明した半導体装置１００の製造方法と重複する部分は説明を省略する。
図１２（ａ）に示すように、下地層１０を用意する。
図１２（ｂ）に示すように、堆積層３０を形成する。本実施形態では、堆積層３０は、下地層１０に隣接するように形成される。
図１２（ｃ）に示すように、処理によって下地層１０の表面に界面層２０を形成する。本実施形態では、処理は、酸化処理である。酸化処理は、例えば、８００℃以上１０００℃以下の温度におけるドライ酸化処理である。酸化処理の時間は、例えば、３０分である。本実施形態のように、堆積層３０を形成した後に、酸化処理を行うことを、後酸化処理と記載することがある。
図１２（ｄ）に示すように、電極層４０が形成される。詳しくは、堆積層３０に隣接するように第１電極層４２が形成される。また、下地層１０に隣接するように第２電極層４４が形成される。
図１３を参照して、熱酸化処理の温度と酸化膜との膜厚の関係について説明する。図１３は、熱酸化処理の温度と酸化膜の膜厚との関係を示す図である。図１３において、横軸は熱酸化処理の温度を示し、縦軸は酸化物の膜厚を示す。
データＬ６６は、窒化ガリウム（ＧａＮ）基板を酸化処理することによって、酸化物（Ｇａ2Ｏ3）を形成した試料の酸化物（Ｇａ2Ｏ3）の膜厚を示す。すなわち、図２の製造方法によって製造した試料の酸化物（Ｇａ2Ｏ3）の膜厚を示す。データＬ６７は、シリコン（Ｓｉ）基板上に酸化珪素（ＳｉＯ2）を堆積した後、熱酸化処理を施して酸化物（ＳｉＯ2）を形成した試料の酸化物（ＳｉＯ2）の膜厚を示す。データＬ６８は、窒化ガリウム（ＧａＮ）基板上に酸化珪素（ＳｉＯ2）を堆積した後、熱酸化処理を施して酸化物（Ｇａ2Ｏ3）を形成した試料の酸化物（Ｇａ2Ｏ3）の膜厚を示す。すなわち、図１２の製造方法によって製造した試料の酸化物（Ｇａ2Ｏ3）の膜厚を示す。
データＬ６６では、熱酸化の温度が９００℃から顕著に酸化が進行する。熱酸化の温度が１０００℃においては、１００ｎｍ以上の厚い酸化物（Ｇａ2Ｏ3）の層が形成される。
また、データＬ６７では、酸化珪素（ＳｉＯ2）のキャップ層越しのＳｉ表面（ＳｉＯ2／Ｓｉ界面）の酸化は、約８００℃から徐々に進行する。熱酸化の温度が１０００℃においては、酸化物（ＳｉＯ2）の層の厚さは５２ｎｍに達した。この事は、雰囲気中の酸素がＳｉＯ2層中を拡散してＳｉ表面に酸素が供給されていることを示す。
一方、データＬ６８では、データＬ６７と同様に雰囲気中の酸素がＳｉＯ2層中を拡散して窒化ガリウム（ＧａＮ）基板に酸素が供給されていると考えられるが、１０００℃までの熱酸化の温度の増加に対して酸化膜厚はほぼ一定である。
図１４を参照して、後酸化処理によるＧａ２ｐ3/2スペクトルのケミカルシフトについて説明する。図１４は、ＸＰＳ分析の結果を示す図である。データＬ７１は、ＧａＮ基板のＸＰＳ分析の結果を示す。データＬ７２は、後酸化処理によって作製した試料のＸＰＳ分析の結果を示す。データＬ７３は、ＧａＮ基板のＸＰＳ分析のピーク位置を示す。図１４に示すようにデータＬ７２はデータＬ７１に比べて、Ｇａ２ｐ3/2スペクトルが高エネルギー側にシフトしており、極めて薄いＧａ2Ｏ3界面層が成長していることを確認できる。
図１５を参照して、本発明の実施形態に係る半導体装置１００のＣＶ特性について説明する。図１５は、本発明の実施形態に係る半導体装置１００のＣＶ特性を示す図である。図１５は、８００℃で後酸化処理を施した試料のＣＶ特性を示す図である。図１５において、横軸はゲート電圧を示し、縦軸は容量を示す。図１５において、データＬ８１（実線）は理想値のデータであり、データＬ８２（三点鎖線）は測定周波数１ｋＨｚのデータであり、データＬ８３（鎖線）は測定周波数１０ｋＨｚのデータであり、データＬ８４（一点鎖線）は測定周波数１００ｋＨｚのデータであり、データＬ８５（二点鎖線）は測定周波数１ＭＨｚのデータである。
図１５に示すように、いずれの周波数（データＬ８２〜データＬ８５）においても、理想値のデータＬ８１とほぼ等しい値ＣＶカーブを示した。したがって、後酸化処理によって周波数分散が抑制される。
図２および図１２を参照して説明した半導体装置１００の製造方法では、酸化処理によって界面層２０を形成していたが、スパッタリング処理によって界面層２０を形成してもよい。スパッタリング処理後に、熱処理（アニール）をすることが好ましい。
図１６を参照して、界面層２０の表面粗さについて説明する。図１６（ａ）および図１６（ｂ）は、界面層２０の表面の原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）像を示す写真である。図１６（ａ）は、熱酸化処理によって形成された界面層２０の表面のＡＦＭ像の写真である。図１６（ｂ）は、スパッタリング処理によって形成された界面層２０の表面のＡＦＭ像の写真である。
図１６（ａ）に示した写真の界面層２０の厚さは３．７ｎｍであり、図１６（ｂ）に示した写真の界面層２０の厚さは４ｎｍである。図１６（ｂ）に示すように、スパッタリング処理によって形成した界面層２０も、図１６（ａ）に示した熱酸化処理によって形成された界面層２０と同様に微結晶粒が形成されていることが確認できた。スパッタリングで成膜した後に、８００℃で熱処理（アニール）を行うことによって、膜の一部が結晶化したためである。したがって、スパッタリングで成膜した後は、熱処理（アニール）をすることが好ましい。例えば、熱処理の温度は、８００℃〜１０００℃である。また、界面層２０の表面粗さの二乗平方根は、熱酸化処理によって形成された界面層２０では０．６２ｎｍであるのに対し、スパッタリング処理によって形成した界面層２０では０．３８ｎｍであった。
図１７を参照して、本発明の実施形態に係る半導体装置１００のＣＶ特性について説明する。図１７は、スパッタリング処理によって形成した界面層２０を形成した半導体装置１００のＣＶ特性を示す図である。図１７（ａ）〜図１７（ｃ）において、横軸はゲート電圧を示し、縦軸は容量を示す。図１７（ａ）〜図１７（ｃ）において、データＬ９１（二点鎖線）は測定周波数１ＭＨｚのデータであり、データＬ９２（鎖線）は測定周波数１００ｋＨｚのデータであり、データＬ９３（一点鎖線）は測定周波数１０ｋＨｚのデータであり、データＬ９４（実線）は測定周波数１ｋＨｚのデータである。
図１７（ａ）は、界面層２０の厚さが２ｍｍのデータを示し、図１７（ｂ）は、界面層２０の厚さが４ｍｍのデータを示し、図１７（ｃ）は、界面層２０の厚さが１１ｍｍのデータを示す。なお、図１７（ａ）〜図１７（ｃ）において、図が煩雑になるのを避けるため、負から正方向に測定してＣＶカーブのみを示している。
図１７（ａ）〜図１７（ｃ）に示すように、スパッタリング処理によって界面層２０を形成した場合も、周波数分散が非常に小さい。したがって、界面特性が向上している。
以上、図面（図１〜図１７）を参照しながら本発明の実施形態を説明した。但し、本発明は、上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である。図面は、理解しやすくするために、それぞれの構成要素を主体に模式的に示しており、図示された各構成要素の厚み、長さ、個数等は、図面作成の都合上から実際とは異なる。また、上記の実施形態で示す各構成要素の材質や形状、寸法等は一例であって、特に限定されるものではなく、本発明の効果から実質的に逸脱しない範囲で種々の変更が可能である。
図１〜図１７を参照して説明した半導体装置１００の製造方法は、界面層２０を形成する処理はドライ酸化処理であったが、下地層１０の表面に界面層２０を形成し得る限り、本発明はこれに限定されない。例えば、処理は酸素分子以外の酸化剤による酸化処理であってもよい。酸化剤は、例えば、酸化窒素（ＮＯｘ）ガスである。あるいは、処理は、活性酸素を用いたラジカル酸化処理であってもよい。あるいは、処理は、溶液中における酸化処理であってもよい。溶液は、例えば、グリコール溶液である。あるいは、室温おいて酸化ガリウムを形成した後に熱処理を行ってもよい。
１０ 下地層
２０ 界面層
３０ 堆積層
１００ 半導体装置

Claims (15)

  1. ガリウムを有する窒化物半導体を含む下地層と、
    前記下地層に隣接し、酸化ガリウムを含む界面層と、
    前記界面層に隣接し、前記界面層よりもバンドギャップが大きい堆積層と
    を備え、
    前記界面層はα相Ｇａ 2 Ｏ 3 を有する、半導体装置。
  2. 前記界面層は結晶性を有する、請求項１に記載の半導体装置。
  3. 前記界面層はβ相Ｇａ2Ｏ3をさらに有し、
    前記界面層の体積のうち前記α相Ｇａ2Ｏ3の体積が占める割合は、前記β相Ｇａ2Ｏ3が占める割合よりも大きい、請求項１または請求項２に記載の半導体装置。
  4. 前記界面層の前記酸化ガリウムの結晶方位は、前記下地層の前記窒化物半導体の結晶方位と整合している、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記界面層の厚さは、０よりも大きく１０ｎｍ以下である、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記界面層の厚さは、前記堆積層の厚さよりも薄い、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記界面層の表面粗さの二乗平均平方根は、０よりも大きく５ｎｍ以下である、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記界面層の表面粗さの二乗平均平方根は、０よりも大きく１ｎｍ以下である、請求項７に記載の半導体装置。
  9. ガリウムを有する窒化物半導体を含む下地層を用意する工程と、
    処理によって前記下地層の表面に酸化ガリウムを含む界面層を形成する工程と、
    前記界面層よりもバンドギャップが大きい堆積層を形成する工程と
    を包含し、
    前記界面層はα相Ｇａ 2 Ｏ 3 を有する、半導体装置の製造方法。
  10. 前記処理は酸化処理を含む、請求項９に記載の半導体装置の製造方法。
  11. 前記酸化処理は、
    ８００℃以上１０００℃以下の温度におけるドライ酸化処理と、
    酸素分子以外の酸化剤による酸化処理と、
    活性酸素を用いたラジカル酸化処理と、
    溶液中における酸化処理と、
    室温において前記酸化ガリウムを形成した後に行う熱処理とのいずれか１つを行う、請求項１０に記載の半導体装置の製造方法。
  12. 前記堆積層を形成する工程において、前記界面層に隣接するように前記堆積層を形成し、
    前記堆積層は、前記界面層を形成した後に形成される、請求項１０または請求項１１に記載の半導体装置の製造方法。
  13. 前記堆積層を形成する工程において、前記下地層に隣接するように前記堆積層を形成し、
    前記界面層は、前記堆積層を形成した後に形成される、請求項１０または請求項１１に記載の半導体装置の製造方法。
  14. 前記処理は、スパッタリングを含む、請求項９に記載の半導体装置の製造方法。
  15. ガリウムを有する窒化物半導体を含む下地層を用意する工程と、
    処理によって前記下地層の表面に酸化ガリウムを含む界面層を形成する工程と、
    前記界面層よりもバンドギャップが大きい堆積層を形成する工程と
    を包含し、
    前記下地層のうち前記界面層と接触する表面が、ガリウムナイトライドからなり、
    前記界面層は結晶性を有し、
    前記処理は、スパッタリングを含む、半導体装置の製造方法。

JP2017541989A 2016-08-31 2016-08-31 半導体装置および半導体装置の製造方法 Active JP6245593B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/075465 WO2018042541A1 (ja) 2016-08-31 2016-08-31 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP6245593B1 true JP6245593B1 (ja) 2017-12-13
JPWO2018042541A1 JPWO2018042541A1 (ja) 2018-09-06

Family

ID=60659071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017541989A Active JP6245593B1 (ja) 2016-08-31 2016-08-31 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10103232B2 (ja)
JP (1) JP6245593B1 (ja)
WO (1) WO2018042541A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257676B2 (en) * 2018-01-19 2022-02-22 Fuji Electric Co., Ltd. Gallium nitride based semiconductor device and manufacturing method of gallium nitride based semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320054A (ja) * 2000-05-10 2001-11-16 Furukawa Electric Co Ltd:The ＧａＮ系絶縁ゲート形電界効果トランジスタ
JP2003258258A (ja) * 2002-02-28 2003-09-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2014057906A1 (ja) * 2012-10-11 2014-04-17 ローム株式会社 窒化物半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5661509B2 (ja) * 2010-03-02 2015-01-28 住友金属鉱山株式会社 積層体およびその製造方法、並びにそれを用いた機能素子
JP6162388B2 (ja) 2012-11-14 2017-07-12 新日本無線株式会社 炭化珪素半導体装置の製造方法
US9130026B2 (en) * 2013-09-03 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Crystalline layer for passivation of III-N surface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320054A (ja) * 2000-05-10 2001-11-16 Furukawa Electric Co Ltd:The ＧａＮ系絶縁ゲート形電界効果トランジスタ
JP2003258258A (ja) * 2002-02-28 2003-09-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
WO2014057906A1 (ja) * 2012-10-11 2014-04-17 ローム株式会社 窒化物半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20180061954A1 (en) 2018-03-01
US10103232B2 (en) 2018-10-16
JPWO2018042541A1 (ja) 2018-09-06
WO2018042541A1 (ja) 2018-03-08

Similar Documents

Publication Publication Date Title
JP7609865B2 (ja) 複合基板のための高抵抗率ハンドル支持体を形成する方法
US9824886B2 (en) Stress mitigating amorphous SiO2 interlayer
TWI344667B (ja)
US8394194B1 (en) Single crystal reo buffer on amorphous SiOx
WO2012124506A1 (ja) 酸化物基板およびその製造方法
JP2000208828A (ja) 圧電体薄膜素子およびその製造方法
JP2007125687A (ja) 外部環境検出ナノワイヤセンサおよび外部環境ナノワイヤセンサの製造方法
CN101660128A (zh) 一种栅电介质材料立方相HfO2薄膜及其制备方法
JP5997258B2 (ja) オフ角を備えているシリコン単結晶とｉｉｉ族窒化物単結晶の積層基板と、その製造方法
JP2002510438A (ja) 複合ｓｉ／ｓｉｇｅゲートを持つ半導体装置における相互拡散の制限方法
TW201218249A (en) Multilayer substrate having a gallium nitrogen layer and fabrication method thereof
JP6245593B1 (ja) 半導体装置および半導体装置の製造方法
US20230005786A1 (en) Silicon-on-insulator with crystalline silicon oxide
JP2002110662A (ja) 半導体装置の製造方法および半導体装置
JP4834838B2 (ja) 半導体装置及びその製造方法
JP6169182B2 (ja) ゲルマニウム層を熱処理する半導体基板の製造方法および半導体装置の製造方法
Hsieh et al. Dynamic observation on the growth behaviors in manganese silicide/silicon nanowire heterostructures
CN110993603A (zh) 半导体结构及其形成方法
Darmawan et al. Effect of low fluence laser annealing on ultrathin Lu2O3 high-k dielectric
Kanashima et al. Effect of atomic-arrangement matching on La2O3/Ge heterostructures for epitaxial high-k-gate-stacks
JP2011071202A (ja) 半導体装置の製造方法
TW202104688A (zh) 半導體結構及方法
JP3831764B2 (ja) 高誘電率金属酸化物膜の作製方法、高誘電率金属酸化物膜、多層膜構造体、ゲート絶縁膜、及び半導体素子
JP2006032596A (ja) ゲート絶縁膜の作製方法
US20160042956A1 (en) Interface layer for gate stack using 03 post treatment

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170809

A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A5211

Effective date: 20170809

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170809

A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A801

Effective date: 20170809

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20170809

A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A80

Effective date: 20170809

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20171004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171107

R150 Certificate of patent or registration of utility model

Ref document number: 6245593

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250