JP3476231B2 - 同期型半導体記憶装置および半導体記憶装置 - Google Patents
同期型半導体記憶装置および半導体記憶装置Info
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- F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
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Description
し、特に、外部から周期的に与えられるクロック信号に
同期して外部信号の取込を行なう同期型半導体記憶装置
に関する。より特定的には、この発明はランダムにアク
セス可能な同期型ダイナミック・ランダム・アクセス・
メモリ(SDRAM)に関する。
すます高速化されてきている。一方、主記憶として用い
られるダイナミック・ランダム・アクセス・メモリ(以
下、DRAMと称す)は高速化されてきてはいるもの
の、その動作速度は依然MPUの動作速度に追随するこ
とができない。このため、DRAMのアクセスタイムお
よびサイクルタイムがボトルネックとなり、システム全
体の性能が低下するということがよくいわれる。システ
ムの性能を向上させるために、DRAMとMPUとの間
に、高速のスタティック・ランダム・アクセス・メモリ
(SRAMと以後称す)からなるキャッシュメモリと呼
ばれる高速メモリを配置する手法がよく用いられる。キ
ャッシュメモリに使用頻度の高いデータを格納してお
き、MPUが必要とするデータがキャッシュメモリ内に
記憶されている場合には高速のキャッシュメモリへアク
セスする。キャッシュメモリにMPUが要求するデータ
がないときのみDRAMへアクセスする。使用頻度の高
いデータが高速のキャッシュメモリに格納されているた
め、DRAMへのアクセス頻度が大幅に低減され、これ
によりDRAMのアクセスタイムおよびサイクルタイム
の影響を排除してシステムの性能を向上させる。
RAMがDRAMに比べて高価であるため、パーソナル
コンピュータなどの比較的安価な装置には適していな
い。したがって、安価なDRAMを用いてかつシステム
の性能を向上させることが求められている。MPUとD
RAMとを単に同期動作させるだけであれば、DRAM
へシステムクロックを与え、このシステムクロックに同
期してDRAMを動作させればよい。DRAMをシステ
ムクロック信号に同期して動作させる構成は、ハラによ
る米国特許第5083296号に示されている。ハラの
DRAMは、クロック信号CLKに同期してチップセレ
クト信号/CSおよびライトイネーブル信号/WEをラ
ッチする。ラッチされたチップセレクト信号/CSが活
性状態にありDRAMが選択されたことを示している場
合、クロック信号に同期して内部RAS信号および内部
CAS信号が発生される。内部RAS信号および内部C
AS信号に応答してアドレス信号をラッチして内部行ア
ドレス信号および内部列アドレス信号を生成する。デー
タの入出力もクロック信号CLKに同期して行なわれ
る。
ることにより、DRAMをロウアドレスストローブ信号
RAS、コラムアドレスストローブ信号CASなどの制
御信号で動作させる際に生じるタイミングのずれなどの
問題の解決を図っている。
は、単にDRAMをクロック同期動作させることのみを
意図している。アドレス信号はクロック信号CLKに同
期して発生された内部RAS信号および内部CAS信号
によりラッチされている。比較的低速のクロック信号か
または十分なセットアップ時間およびホールド時間のマ
ージンを有するアドレス信号であれば外部アドレス信号
に応答して所望の内部アドレス信号を生成することがで
きる。しかしながら、クロック信号CLKが高速である
か、またはアドレス信号のセットアップ時間およびホー
ルド時間のマージンが少ない場合、内部RAS信号およ
びCAS信号が発生された場合内部アドレス信号がすで
に無効状態に移行していることが生じる。したがって、
このハラのDRAMは高速のクロック信号に同期して動
作させることはできない。すなわち、高速のMPUに対
する高速の主記憶として利用できない。
しては通常の標準DRAMと同様の構成を備えており、
外部制御信号およびデータ入出力部分にのみクロックで
動作するラッチ回路が設けられているだけである。一
方、米国JEDEC(Joint Electron
Device Engineering Counci
l)は、高速MPUのための主記憶としてクロック信号
に同期して動作する同期型DRAM(シンクロナスDR
AM;以下、SDRAMと称す)を採用し、このSDR
AMの仕様の標準化作業を現在行なっている。未だ、こ
の標準仕様の詳細については明らかにされていない。日
経エレクトロニクス、1992年2月3日号の第85頁
の記事によると、次の構成が提案されている: (1) 周期10ないし15ns(ナノ秒)のクロック
信号で同期をとる。
行アドレス信号入力後4ないし6クロックでデータをア
クセスする。その後、1クロックごとに連続するアドレ
スのデータをアクセスすることができる。 (3) チップ内回路をパイプライン動作させ、またシ
リアル入出力バッファをデータ入出力部に設けてアクセ
ス時間を短縮する。上述の構成は単に案だけであり、具
体的にどのようにこれらを実現するかについては何ら述
べられていない。それゆえ、この発明の目的は、新規な
構成の高速動作するSDRAMを提供することである。
この発明の他の目的は、チップ占有面積の小さいSDR
AMを提供することである。
面積の小さな半導体記憶装置を提供することである。
憶装置は、複数のメモリセルアレイブロックを含む。ア
レイブロックの各々は、複数のビット線対と、所定のビ
ット線に容量バランスを与えるためのダミービット線と
を含む。この半導体記憶装置はさらに、複数のメモリセ
ルアレイブロックに対応して設けられ、対応のアレイブ
ロックの選択されたメモリセルとデータ信号の授受を行
なうための複数のローカルIO線と、これらの複数のロ
ーカルIO線に共通に設けられ、選択されたアレイブロ
ックに対応するローカルIO線とデータ信号の授受を行
なうためのグローバルIO線と、プリチャージ指示に応
答して、ダミービット線と対応のローカルIO線とを電
気的に接続するとともに、このダミービット線を介して
各ローカルIO線を所定電位にプリチャージするプリチ
ャージ手段を備える。
列状に配置された複数のメモリセルを有する複数のメモ
リセルアレイブロックとを含む。これらの複数のメモリ
セルアレイブロックの各々は、複数の列グループに分割
される。隣接する列グループの間にはワード線シャント
領域が設けられる。この請求項2に係る半導体記憶装置
はさらに、ワード線シャント領域において配置され、所
定数のアレイブロックに共通に設けられかつ列グループ
に対応して設けられる複数のグローバルIO線と、ブロ
ック選択信号に応答して、選択されたアレイブロックの
ローカルIO線を関連のグローバルIO線に接続する接
続手段とを含む。列グループの各々は、各列に対応して
配置される複数のビット線対と、各ビット線対のビット
線に対し容量バランスを与えるためのダミービット線
と、プリチャージ指示に応答してこのダミービット線を
対応のローカルIO線に接続し、ダミービット線および
ローカルIO線を所定電位にプリチャージするプリチャ
ージ手段を含む。
行列状に配置された複数のメモリセルを有する複数のメ
モリセルアレイブロックと、各列に対応して配置され、
センスアンプ駆動信号に応答して対応の列上の信号を検
知し増幅するセンスアンプ手段と、複数のメモリセルア
レイブロックに対応して配置され、対応のアレイブロッ
クの選択されたメモリセルとデータ信号の授受を行なう
ための複数のローカルIO線と、複数のメモリセルアレ
イブロックに共通に設けられるグローバルIO線と、セ
ンスアンプ活性化信号に応答して、前記センスアンプ活
性化信号が伝達されたアレイブロックに対応するローカ
ルIO線をグローバルIO線に接続する接続手段とを含
む。請求項4に係る半導体記憶装置は、行列状に配置さ
れた複数のメモリセルを各々が含む複数のメモリセルア
レイブロックと、各アレイブロックの一方側と他方側と
に各列に1つずつの割合で確実に設けられる、対応の列
上の信号を検知し増幅する複数のセンスアンプとを含
む。この複数のメモリセルアレイブロックは、第1のグ
ループと第2のグループとに分割される。
パルス列からなるクロック信号に同期して、制御信号、
アドレス信号および入力データを含む外部信号を取込む
同期型半導体記憶装置である。この同期型半導体記憶装
置は、データ出力端子と、このデータ出力端子に共通に
設けられ、メモリセルアレイにおいて同時に選択された
複数のメモリセルのデータを並列に受けて格納する複数
のレジスタを含む。この同期型半導体記憶装置は、列選
択指示が与えられてからデータ出力端子に有効データが
現われるまでのクロック信号のサイクル数を定義するレ
イテンシデータを格納するレイテンシ格納手段と、デー
タ出力端子から連続的に出力される有効データの数を定
義するラップ長データを格納するラップ長格納手段と、
クロック信号とデータ読出指示とに応答して、複数のレ
ジスタから特定のレジスタを選択するためのラップアド
レスを発生するラップアドレス発生手段と、列選択指示
が与えられてから数えてレイテンシ数データが示すレイ
テンシ数より2以上のクロックサイクル前のクロック信
号に同期してラップアドレス発生手段を活性化しかつラ
ップ長データが示すラップ長のクロックサイクルの経過
後このラップアドレス発生手段を不活性化する制御手段
とを備える。
パルス列からなるクロック信号に同期して、制御信号、
アドレス信号および入力データを取込む同期型半導体記
憶装置である。この同期型半導体記憶装置においては、
行列状に配置されたメモリセルを含むメモリセルアレイ
から所定数のメモリセルが同時に選択される。この同期
型半導体記憶装置においては、列選択指示が与えられて
からレイテンシにより規定されるクロックサイクル経過
時にデータ出力端子に有効データが現われる。この同期
型半導体記憶装置は、同時に選択された複数のメモリセ
ルのデータを並列に受けてラッチする第1のラッチ手段
と、列選択指示に応答して活性化されてクロック信号の
数をカウントするカウント手段と、第1のラッチ手段の
ラッチデータを受けてラッチする第2のラッチ手段と、
第2のラッチ手段のラッチデータを所定の順序で読出し
て出力端子へ伝達する出力手段と、カウント手段のカウ
ント値がレイテンシ数−所定値に到達したときに第1の
ラッチ手段のラッチデータを第2のラッチ手段へ転送す
るデータ転送手段とを備える。
タ出力端子と、データ出力端子に共通に設けられ、メモ
リセルアレイから同時に選択されたメモリセルのデータ
を並列に受けて格納する複数のレジスタとを有し、かつ
一連のパルス列からなるクロック信号に同期して外部信
号を取込む同期型半導体記憶装置であって、列選択指示
が与えられてから有効データが出力端子に現われるまで
に要するクロックサイクル数を示すレイテンシデータを
格納するレイテンシ格納手段と、出力端子に連続的に読
み出される有効データの数を示すラップ長データを格納
するラップ長格納手段と、列選択指示に応答して、複数
のレジスタを所定の順序で順次選択する選択手段と、こ
の選択手段により選択されたレジスタの格納するデータ
を受けて読出データを生成してこの生成した読出データ
を前記データ出力端子へ伝達する出力手段と、列選択指
示に応答して活性化され、クロックパルスの数をカウン
トし該カウント値が所定範囲内の間の期間前記出力手段
をデータ出力可能状態にする制御手段とを備える。
は、外部から周期的に与えられるクロック信号に同期し
て外部制御信号を取込む同期型半導体記憶装置であっ
て、行列状に配列される複数のメモリセルと、クロック
信号に同期して連続的に読出または書込みされるデータ
の数を示すラップ長データを格納するための手段と、複
数のメモリセルのうちの選択されたメモリセルへの/か
らのデータの転送をするための内部データ線と、この内
部データ線を所定電位にプリチャージするためのプリチ
ャージ手段と、列選択開始指示信号に応答して、クロッ
ク信号をカウントするためのカウント手段と、列選択開
始指示信号に応答してプリチャージ手段を非作動状態と
し、かつカウント手段のカウント値が前記ラップ長デー
タが示す値と等しくなるとプリチャージ手段を作動状態
として内部データ線を所定電位にプリチャージさせるた
めのプリチャージ制御手段とを備える。
所定のパルス幅を有するクロック信号に同期して動作す
る同期型半導体記憶装置であって、複数のメモリセルを
有するメモリアレイと、このメモリアレイの同時に選択
されたメモリセルとデータの転送をするための内部デー
タ線と、列選択開始指示信号に応答してクロック信号を
カウントし、このカウント値が所定値に達するまでの期
間、クロック信号を受けて所定の時間幅を有するワンシ
ョットのパルス信号を発生するワンショットパルス発生
回路を含み、このワンショットパルスの幅に応じて所定
期間活性化されて内部データ線を所定電位にプリチャー
ジするプリチャージ手段とを含む。請求項9に係る半導
体装置は、請求項6の所定の範囲がレイテンシ−1に等
しいカウント値とラップ長以上のカウント値の範囲であ
る。請求項10に係る半導体記憶装置は、請求項6の所
定の範囲が、レイテンシ−1に等しいカウント値とラッ
プ長+1に等しいカウント値の間である。請求項11に
係る半導体記憶装置は、一連のパルスからなるクロック
信号に同期して外部からの信号およびデータを取込み、
かつ各々が行列状に配列される複数のメモリセルを有す
る複数のバンクと、これらのバンクに共通に設けられる
データ出力端子とを有する同期型半導体記憶装置であっ
て、これらの複数のバンクに対応して設けられ、対応の
バンクからのデータを転送するためのデータ転送手段
と、列選択指示とバンク指定信号に応答して活性化さ
れ、クロックパルスをカウントし、そのカウント値が所
定範囲内の間バンク指定信号が指定するバンクに対応し
て設けられたデータ転送手段をデータ転送可能状態に設
定する制御手段とを含む。この制御手段は、列選択指示
の印加に応答して1クロックパルスカウントした後にデ
ータ転送手段を作動状態とする。請求項12に係る半導
体記憶装置は、一連のパルスからなるクロック信号に同
期して外部からの信号およびデータを取込み、かつ各々
が行列状に配列される複数のメモリセルを有する複数の
バンクと、これらのバンクに共通に設けられるデータ出
力端子とを有する同期型半導体記憶装置であって、これ
らの複数のバンクに対応して設けられ、対応のバンクか
らのデータを転送するためのデータ転送手段と、列選択
指示とバンク指定信号に応答して活性化され、クロック
パルスをカ ウントし、そのカウント値が所定範囲内の間
バンク指定信号が指定するバンクに対応して設けられた
データ転送手段をデータ転送可能状態に設定する制御手
段とを含む。この制御手段は、データ転送手段を作動状
態とした後、連続的に読み出されるデータの数を表わす
ラップ長だけクロックパルスをカウントするとデータ転
送手段を非作動状態とする。請求項13に係る半導体記
憶装置は、請求項8の所定期間が、クロック信号の周期
以下の期間である。請求項14に係る半導体記憶装置
は、所定のパルス幅を有するクロック信号に同期して動
作する同期型半導体記憶装置であって、各々が行列状に
配列される複数のメモリセルを有する複数のバンクと、
これらの複数のバンクに共通に設けられるデータ出力端
子と、複数のバンクのうちのバンクを指定するバンク指
定信号とアドレス信号とに応答して、該指定されたバン
クにおいて複数のメモリセルを同時に選択するためのセ
ル選択手段と、複数のバンクに対応して配置されかつ、
バンク指定信号とデータ読出動作を指示するデータ読出
指示信号とに応答して同時に選択されたメモリセルのデ
ータをクロック信号に応答して順次転送するための複数
のパイプライン手段と、これらの複数のパイプライン手
段に共通に設けられ、バンク指定信号が指定するバンク
に対応するパイプライン手段からのデータをデータ読出
指示信号とクロック信号とに応答して前記データ出力端
子に転送する読出手段とを含む。請求項15に係る半導
体記憶装置は、所定のパルス幅を有するクロック信号に
同期して動作する同期型半導体記憶装置であって、複数
のメモリセルを有するメモリアレイと、書込データを受
けるデータ入力端子と、このデータ入力端子に順次結合
され、該結合時書込データを受ける複数のデータラッチ
手段と、これらの複数のデータラッチ手段に対して設け
られ、これらのデータラッチ手段とメモリアレイの同時
に選択されたメモリセルとの間でデータを転送するため
のデータバスと、データ書込指示信号とクロック信号と
に応答して、データ書込指示信号の印加後、クロック信
号の所定数ごとにデータバスを所定電位に駆動するため
の駆動手段とを含む。この所定数は、クロック信号に同
期して入力端子から連続的に書込まれるデータの数を示
すラップ長未満である。請求項16に係る半導体記憶装
置は、所定のパルス幅を有するクロック信号に同期して
動作する同期型半導体記憶装置であって、書込データを
受けるデータ入力端子と、このデータ入力端子の書込デ
ータにマスクをかけるべきかを示すマスクデータを受け
るマスクデータ入力端子と、クロック信号に応答して内
部マスク信号を発生するための内部マスク手段と、クロ
ック信号とマスクデータとに応答して、該マスクデータ
が書込許可を示すとき内部マスク信号をリセットするた
めの制御手段とを含む。
ーカルIO線はダミービット線を介して所定電位にプリ
チャージされる。ローカルIO線プリチャージ用のトラ
ンジスタを別に設ける必要がなく、チップ面積が低減さ
れる。請求項2に係る半導体記憶装置においては、ロー
カルIO線が多分割構造とされ、分割ローカルIO線が
ワード線シャント領域に設けられたグローバルIO線に
接続される。ローカルIO線およびグローバルIO線の
数を配線面積を増加させることなく増加させることがで
きる。また、ローカルIO線はダミービット線を介して
プリチャージされるため、ローカルIO線プリチャージ
用トランジスタを設ける必要がなく、さらに配線面積を
低減することができる。
は、センスアンプ活性化信号により、ローカルIO線が
グローバルIO線に接続される。ローカルIO線はメモ
リアレイブロックに対応して配置される。センスアンプ
活性化信号は、活性化されたメモリアレイブロックに対
してのみ転送される。これにより、ローカルIO線とグ
ローバルIO線との接続を特別の制御回路を設けること
なく実現することができる。
いては、必要期間のみラップアドレス発生手段が活性化
される。これにより、ラップアドレス発生手段の消費電
流を低減する。
いては、列選択指示が与えられてからレイテンシ数−2
のクロックサイクル時にデータの転送が行なわれる。こ
れにより出力データを出力手段にまで先読みすることが
でき、高速でデータの読出を行なうことができる。請求
項6に係る同期型半導体記憶装置においては、必要期間
のみ出力手段が活性化され、この出力手段における消費
電流を低減するとともに、誤ったデータの出力が防止さ
れる。
いては、列選択指示信号が与えられてからラップ長に等
しい数のクロックサイクルが経過したときに内部データ
線が所定電位にプリチャージされる。標準DRAMのよ
うに列選択指示信号が与えられたときに内部データ線を
プリチャージし、次いで内部データ線へ書込データを伝
達する必要がなくなる。これにより、高速でデータの書
込を行なうことができる。
いては、列選択開始指示信号が与えられてから、所定ク
ロックサイクル数が経過するまでの期間、ワンショット
パルス信号に従って内部データ線の所定電位へのプリチ
ャージが行なわれている。したがって、所定クロックサ
イクル数の間に内部データ線の所定電位へのプリチャー
ジを行なってデータをメモリセルへ転送することができ
るため、高速動作時においても余裕をもって内部データ
線のプリチャージおよびデータ書込を行なうことができ
るとともに、この所定クロックサイクルごとにラップス
トップ動作が可能である。請求項9に係る同期型半導体
記憶装置においては、請求項6の出力手段がレイテンシ
−1からラップ長+1を含むサイクル期間活性化されて
おり、出力データが伝達されかつ外部に出力される期間
は活性化されており、正確なデータ転送を行ないつつ消
費電力を低減することができる。請求項10に係る同期
型半導体記憶装置においては、請求項6の出力手段がレ
イテンシ−1とラップ長+1の期間活性化されてデータ
を伝達しており、外部にデータが出力されるデータを伝
達する期間のみ活性化されており、出力手段の消費電力
を必要最小限に抑制することができる。請求項11に係
る同期型半導体記憶装置においては、制御手段が列選択
指示後1クロックカウントした後にデータ転送手段を活
性化してデータの転送を行なっており、正確に選択メモ
リセルのデータが読み出された後にメモリセルデータに
従って内部読み出しデータを生成して内部で転送するこ
とができる。請求項12に係る同期型半導体記憶装置に
おいては、制御手段が、転送手段をラップ長のサイクル
経過後非活性化しており、必要な読出データを転送した
後転送手段を非活性化しており、内部での読出データ転
送を正確に行ないつつ消費電力を低減することができ
る。請求項13に係る同期型半導体記憶装置において
は、請求項8の内部データ線のプリチャージ期間がクロ
ック信号の1サイクル期間以下とされており、プリチャ
ージ動作がデータ転送動作に悪影響を及ぼすの防止する
ことができかつ次サイクルの動作に対しウェイトをかけ
る必要がなく効率的に内部データ線をプリチャージして
データの書込/読出を行なうことができる。請求項14
に係る同期型半導体記憶装置においては、複数のバンク
それぞれにパイプラインを設け、このパイプラインを介
してデータの転送を行なっており、データ転送を効率的
に行なうことができかつ内部回路の動作速度が低い場合
でも高速でデータを転送することができる。請求項15
に係る同期型半導体記憶装置においては、データ入力端
子に順次ラッチ回路を結合してデータのラッチを行なっ
て、書込データの内部転送を行なっており、内部回路の
動作速度が低い場合でも高速で書込データを取込んで内
部転送することができる。また、この書込データバスを
ラップ長データが全て転送される前に所定電位にプリチ
ャージしており、正確にデータの転送を行うことができ
る。請求項16に係る同期型半導体記憶装置において
は、クロック信号に同期して内部マスク信号をマスク状
態に設定し、外部マスクデータが書込許可を示すときに
この内部マスク信号をリセットしており、したがって、
外部書込マスクデータの状態を判別してから内部マスク
をかける必要がなく、この間データの転送を待ち合わせ
る必要がなく高速で内部書込データを転送してマスク動
作に影響を及ぼすことなく正確に書き込みが許可された
メモリセルにデータを書込むことができる。
アクセスするために、システムクロック信号に同期して
連続したたとえば8ビットの複数ビット(1つのデータ
入出力端子について)に高速アクセスする仕様が提案さ
れている。この連続アクセスの仕様を満たす標準的なタ
イミング図を図2に示す。図2においては、データ入出
力端子DQ0ないしDQ7の8ビットのデータ(バイト
データ)の入力および出力が可能なSDRAMにおい
て、連続して8ビットのデータ(8×8の合計64ビッ
ト)を書込または読出す動作を示す。図2に示すよう
に、SDRAMにおいては、たとえばシステムクロック
である外部からのクロック信号CLKの立上がりエッジ
で外部からの制御信号、ロウアドレスストローブ信号/
RAS、コラムアドレスストローブ信号/CAS、出力
イネーブル信号(出力許可信号)/OE、ライトイネー
ブル信号(書込許可信号)/WEおよびアドレス信号A
DDが取込まれる。アドレス信号ADDは行アドレス信
号Xと列アドレス信号Yとが時分割的に多重化されて与
えられる。ロウアドレスストローブ信号/RASがクロ
ック信号CLKの立上がりエッジにおいて活性状態の
“L”にあればそのときのアドレス信号ADDが行アド
レス信号Xとして取込まれる。
ASがクロック信号CLKの立上がりエッジにおいて活
性状態のLにあればそのときのアドレス信号ADDが列
アドレス信号Yとして取込まれる。この取込まれた行ア
ドレス信号Xaおよび列アドレス信号Ybに従ってSD
RAM内において行および列の選択動作が実施される。
行アドレスストローブ信号/RASが“L”に立下がっ
てから所定のクロック期間(図2においては6クロック
サイクル)が経過した後、出力イネーブル信号/OEが
“L”にあれば最初の8ビットデータb0が出力され
る。以降、クロック信号CLKの立上がりに応答してデ
ータが出力される。書込動作時においては、行アドレス
信号Xcの取込みはデータ読出時と同様である。クロッ
ク信号CLKの立上がりエッジにおいてコラムアドレス
ストローブ信号/CASおよびライトイネーブル信号/
WEがともに活性状態の“L”であれば、列アドレス信
号Ydが取込まれるとともに、そのときに与えられてい
たデータd0が最初の書込データとして取込まれる。こ
の信号/RASおよび/CASの立下がりに応答してS
DRAM内部においては行および列選択動作が実行され
る。クロック信号CLKに同期して順次入力データd
1、…、d7が取込まれ、連続するメモリセルへこの入
力データが書込まれる。
ウアドレスストローブ信号/RASおよびコラムアドレ
スストローブ信号/CASという外部制御信号に同期し
てアドレス信号および入力データなどを取込んで動作さ
せる方式と異なり、SDRAMにおいては、外部から与
えられるたとえばシステムクロックであるクロック信号
CLKの立上がりエッジでアドレスストローブ信号/R
AS、/CAS、アドレス信号および入力データなどの
外部信号を取込む。このように、外部からのクロック信
号に同期させて外部からの信号およびデータを取込む同
期動作を実行することの利点は、アドレス信号のスキュ
ー(タイミングのずれ)によるデータ入出力時間に対す
るマージンを確保する必要がなく、このためサイクルタ
イムを短縮することができることなどである。また、こ
のSDRAMが用いられるシステムによっては、連続し
たアドレスの数ビットのメモリセルにアクセスする頻度
が高い場合がある。このようにクロック信号に同期して
連続データの書込および読出を実行することができるよ
うにすれば、連続アクセスタイムを高速化(短く)する
ことができ、このSDRAMの平均アクセスタイムをS
RAMに匹敵させることが可能となる。
のメモリセルを同時に選択状態にしておくのが最も単純
にこの8ビットデータの8回連続書込/読出を実現する
ための方法として考えることができる。今、図3に示す
ようなアレイの配置を有するSDRAMを考える。図3
は、標準的な16MビットDRAMのチップ構成を示す
図である。図3において、DRAMは、各々が4Mビッ
トの記憶容量を有する4つのメモリマットMM1、MM
2、MM3、およびMM4を含む。メモリマットMM1
〜MM4の各々は、それぞれ256Kビットの記憶容量
を有する16個のメモリアレイMA1〜MA16を含
む。メモリマットMM1ないしMM4のチップ長辺方向
(図3の垂直方向)の一方側に沿ってロウデコーダRD
1、RD2、RD3およびRD4が配置される。チップ
短辺方向において隣接する2つのメモリマットに対する
ロウデコーダの間に、読出データの増幅を行なうプリア
ンプ回路PAおよび書込データを増幅して選択メモリセ
ルへ伝達するための書込バッファWBが配置される。こ
のプリアンプ回路PAおよび書込バッファWBのブロッ
クは、それぞれ4つのメモリアレイブロックすなわち1
Mビットのアレイに対して1つのブロックが設けられ
る。
れのチップ中央部側においてチップ短辺方向に沿ってコ
ラムデコーダCD1、CD2、CD3、およびCD4が
配置される。チップ中央部(コラムデコーダの間の領
域)にアドレスバッファおよび制御信号発生回路などを
含む周辺回路PHが配置される。図3に示す16MDR
AMの構成は、2Mワード×8ビットの構成を与える。
動作時においては、4個のメモリアレイが選択される。
図3においては、メモリマットMM3のメモリアレイM
A1およびMA5と、メモリマットMM4のメモリアレ
イMA1およびMA5が選択された状態が示される。各
メモリアレイから4ビットのメモリセルが選択される。
したがってこの図3に示す構成の場合、同時に16ビッ
トのメモリセルにアクセスが可能である。最終的には、
アドレス信号ビットによりこの16ビットから8ビット
が選択される。
おいては、1Mビット(4個のメモリアレイ)単位でま
ず選択が行なわれ、次いで選択された1Mビットのアレ
イブロックにおいて最大1個のメモリアレイが選択され
る。図3に示すように1回のRASサイクル(信号/R
ASが規定する1サイクル)において4個の256Kビ
ットアレイが活性化される。このような部分活性化は消
費電力を低減する活性化されたメモリアレイを除くメモ
リアレイはプリチャージ状態に維持される。図4は、こ
の図3に示すDRAMの4つのメモリアレイ部の構成を
概略的に示す図である。4つの256Kビットメモリア
レイMA#1〜MA#4のうち、動作時には最大1個の
メモリアレイのみの活性化(ワード線選択、ビット線の
充放電等)が行なわれる。
てメモリアレイの長辺方向(チップ短辺方向)に沿っ
て、メモリアレイから選択されたデータを伝達するため
のローカルIO線対LIO1、LIO2、LIO3、お
よびLIO4が配置される。メモリアレイの間に配置さ
れるローカルIO線対は隣接メモリアレイに共有され
る。たとえばローカルIO線対LIO3およびLIO4
は、図4においてメモリアレイMA#1とメモリアレイ
MA#2とで共有される。メモリアレイの各ビット線対
BLPとローカルIO線対LIO(以下、ローカルIO
線対を総称的に示す場合には単にLIOとのみ称す)と
をコラムデコーダの出力に応じて接続するためにIOス
イッチGS1、GS2、GS3、およびGS4が設けら
れる。IOスイッチGS1〜GS4は、コラムデコーダ
CD(コラムデコーダを総称的に示す場合符号CDを用
いる)の出力信号(列選択信号)は1本の列選択線CS
L上に伝達される。列選択線CSLは2本の信号線CS
LaおよびCSLbに分割される。この分割列選択線C
SLaおよびCSLbはそれぞれ2つのビット線対BL
Pを選択する。すなわち1本の列選択線CSLにより4
つのビット線対BLPが選択されてローカルIO線対L
IOに接続される。
に説明するが、センスアンプがビット線対BLPの両側
に交互に配置される交互配置型センスアンプ構成を有し
かつこのセンスアンプは隣接メモリアレイで共有され
る。すなわち、各メモリアレイは、交互配置型のシェア
ードセンスアンプ構成を備える。上述のようにシェアー
ドセンスアンプ構成としかつローカルIO線対を共有す
る構成とすることにより、信号配線面積の低減およびセ
ンスアンプに要する面積の低減を図る。さらに交互配置
のセンスアンプ構成とすることにより、ビット線ピッチ
が小さくなっても十分なセンスアンプのピッチを確保し
ている。列選択線はこのメモリアレイを図の垂直方向に
沿って延びる。4つのメモリアレイMA#1〜MA#4
に対して共通に、グローバルIO線対GIO1〜GIO
4が配置される。グローバルIO線対GIO1〜GIO
4とローカルIO線対LIO1〜LIO4との交点に、
ブロック選択信号に応答してローカルIO線対LIO1
〜LIO4とグローバルIO線対GIO1〜GIO4を
接続するブロック選択スイッチBS1、BS2、BS
3、およびBS4が配置される。これにより、選択され
て活性状態とされたメモリアレイのみがグローバルIO
線対GIO(グローバルIO線対を総称的に示す場合は
符号GIOを示す)とデータの授受を行なうことができ
る。
は、それぞれ対応する入出力回路PWに設けられたプリ
アンプPAおよびライトバッファWBを介してそれぞれ
リードデータバスRDBおよびライトデータバスWDB
に接続される。このデータ入出力回路PWに含まれるプ
リアンプPAおよびライトバッファWBはそれぞれブロ
ック選択信号と読出指示信号および書込許可信号に応答
して活性化される。上述の構成により、1Mビットの4
つのメモリアレイから4ビットのメモリセルのデータを
読出し、かつ4ビットのメモリセルへデータを書込むこ
とができる。したがって、16MDRAMの構成におい
ては、同時に16ビットのメモリセルへアクセスするこ
とができる。リードデータバスRDBおよびライトデー
タバスWDBは入出力回路PWを貫通しており、周辺回
路PHを介してデータ入出力端子へ接続される。8ビッ
ト単位でのデータ入出力が必要な場合には周辺回路PH
において16ビットのデータから8ビットのデータの選
択が実行される。8ビット単位でのデータ入出力を行な
う場合にはまたこれに代えて、1つのメモリマットのみ
が活性化される構成が利用されてもよい。
のDRAMを利用して連続8ビット(1つのデータ入出
力端子について)アクセス可能なSDRAMを実現する
場合、図3に示す16MDRAMにおいてアクセスされ
るメモリセルの4倍のメモリセルへアクセスすることが
必要となる。活性化することのできる256Kビットの
メモリアレイの数は、消費電力の観点から容易に増加さ
せることはできない。メモリアレイを活性化すればセン
スアンプが動作してビット線の充放電が行なわれるた
め、このセンスアンプによるビット線の充放電およびプ
リチャージサイクルへ戻るためのビット線プリチャージ
のための充放電等に電流が消費されるためである。同時
に活性化できるメモリアレイの数を増加させずに、同時
にアクセスするメモリセルの数を増加させるためには、
1つのメモリアレイにおいて同時に選択されるメモリセ
ルの数を増加させる必要がある。すなわちローカルIO
線対LIO、グローバルIO線対GIO、プリアンプP
A、およびライトバッファWBの数を4倍に増加するこ
とが必要となる。この状態を図5に示す。
1つのメモリアレイに対して16対設けられ、かつグロ
ーバルIO線対GIOも16対設けられる。列選択線C
SLは1つのメモリアレイにおいて16対のビット線対
BLPを同時に選択してローカルIO線対LIOへ接続
する。図5においても列選択線CSLから分割された分
割列選択線は同時に2対のビット線対を選択してローカ
ルIO線対LIOへ接続する。同様に、ローカルIO線
対LIOはブロック選択スイッチBSを介してグローバ
ルIO線対GIOへ接続される。図5の構成から明らか
なように、ローカルIO線対LIO、およびグローバル
IO線対GIOの数を増加させると配線面積が大幅に増
加し、チップ面積が著しく増大する。したがって、この
図3に示すような構成の16MビットDRAMを8ビッ
ト連続アクセス可能なSDRAMを実現するために用い
ることは得策ではない。
実施例であるSDRAMのチップレイアウトを示す図で
ある。図6においては、一例として、2Mワード×8ビ
ット構成の16MSDRAMが示される。SDRAM
は、各々が4Mビットの記憶容量を有する4つのメモリ
マットMM1ないしMM4を含む。メモリマットMM1
ないしMM4の各々は、それぞれ256Kビットの記憶
容量を有する16個のメモリアレイMA1〜MA16を
含む。メモリマットMM1ないしMM4の一方側にチッ
プ長辺方向に沿ってロウデコーダRD1ないしRD4が
それぞれ配置される。また、メモリマットMM1ないし
MM4のチップ中央側に短辺方向に沿ってコラムデコー
ダCD1ないしCD4がそれぞれ配置される。コラムデ
コーダCD(コラムデコーダCD1ないしCD4を総称
的に称す場合、符号CDを用いる)からは、対応のメモ
リマットMM(メモリマットMM1〜MM4を総称的に
示す)の各アレイを横切って延びる列選択線CSLが配
置される。1本の列選択線CSLは、後に詳細に説明す
るように、8対のビット線を同時に選択状態とする。
O線対GIOがまたメモリマットMMの長辺方向に沿っ
て各アレイを横切るように配置される。メモリマットM
M1ないしMM4各々に対して、チップ中央側に、選択
されたメモリセルのデータの増幅を行なうためのプリア
ンプPAと選択されたメモリセルへの書込データを伝達
するためのライトバッファWBとからなる入出力回路P
W1ないしPW4が配置される。チップ中央部には、ア
ドレス信号を発生するための回路、および制御信号を発
生するための回路などを含む周辺回路PHが配置され
る。この図6に示すSDRAMは互いに独立にプリチャ
ージ動作および活性化動作を行なうことのできる2つの
バンク#1および#2を備える。バンク#1は、メモリ
マットMM1およびMM2を含み、バンク#2はメモリ
マットMM3およびMM4を含む。このバンクの数は変
更可能である。
つのアレイブロック(各記憶容量2Mビット)を備え
る。1つのアレイブロックはメモリアレイMA1ないし
MA8から構成され、他方のアレイブロックはメモリア
レイMA9ないしMA16から構成される。1つのアレ
イブロックにおいて最大1つのメモリアレイが選択され
る。同時に活性化されるメモリアレイの数は4個であ
り、図6においては、メモリマットMM3のメモリアレ
イMA1およびMA9と、メモリマットMM4のメモリ
アレイMA1とMA9が活性化された状態が示される。
すなわち、選択されたバンクにおいて、各メモリマット
のアレイブロックから1つのメモリアレイが選択され
る。同時に選択される列選択線CSLの数は8本であ
る。1本の列選択線CSLは8対のビット線を選択す
る。したがって、同時に8×8=64ビットのメモリセ
ルが選択される。
Mの各メモリアレイに対し共通に利用される。1つの入
出力回路PWに含まれるプリアンプPAおよびライトバ
ッファWBの数はそれぞれ32個であり、SDRAM全
体ではそれぞれ128個である。図3の構成を拡張した
図5に示す構成の場合のプリアンプPAおよびライトバ
ッファWB各々の数の256個に比べると半減される。
これによりチップ占有面積は大幅に低減される。入出力
回路PWに含まれるプリアンプPAおよびライトバッフ
ァWBはチップ中央部に集中的に配置される。これら
は、周辺回路PHに含まれる制御回路により駆動され
る。このため、プリアンプPAおよびライトバッファW
Bの動作を制御するための信号線も短くなり、したがっ
て信号線の負荷が小さくなり、高速動作を実現すること
ができる。
に配置することにより、データの入出力はこのチップ中
央部を介して行なわれることになり、パッケージ実装時
におけるピン配置としては、データ入出力端子がパッケ
ージ中央部に配置されることになる。周辺回路PHとデ
ータ入出力端子との距離が短くなり、高速でデータの入
出力を行なうことができる。この図6に示すSDRAM
は、先に図3において示した16MDRAMと同様交互
配置型シェアードセンスアンプ構成を備える。すなわ
ち、選択されたメモリアレイのみが活性化されて非選択
メモリアレイはプリチャージ状態に維持される。同時に
活性化されるメモリアレイの数は4であり、図3に示す
DRAMの構成に比べて消費電流は増加しない。
置を具体的に示す図である。図7においては、2つの2
MビットメモリアレイMSA1およびMSA2が示され
る。2MビットメモリアレイMSA1は、チップ中央部
から遠い位置に配置される2Mビットアレイブロックで
あり、2MビットメモリアレイMSA2は、チップ中央
部に近い2Mビットアレイブロックを示す。2Mビット
メモリアレイMSA1およびMSA2は、ともに、8行
8列に配置された64個の32KビットメモリアレイM
Kを含む。2MビットメモリアレイMSA(メモリアレ
イMSA1およびMSA2を総称的に示す)はワード線
WLの延びる方向に沿って4つのアレイグループAG
1,AG2、AG3およびAG4に分割される。ワード
線WLの方向に沿って隣接する32Kビットメモリアレ
イMKの間にはワード線シャント領域WSが設けられ
る。通常、DRAMにおいてはワード線の抵抗を下げる
ために、ポリシリコンで構成されるワード線WLと平行
に、アルミニウムなどの低抵抗の金属配線を配置し、こ
のポリシリコンワード線と低抵抗金属配線とを所定の間
隔で電気的に接続する。このワード線シャント領域につ
いて以下に説明する。
タの断面構造を概略的に示す図である。メモリセルに含
まれるアクセストランジスタは、半導体基板SUBの表
面に形成される不純物領域IPRと、この不純物領域I
PR上にゲート絶縁膜を介して形成されるポリシリコン
からなるゲート電極PLを備える。一方の不純物領域I
PRは、たとえば第1層アルミニウム配線からなるビッ
ト線BLに接続される。このビット線BLの上層に、ワ
ード線コンタクト用のアルミニウムなどからなる低抵抗
導電層ALが配置される。図9に示すように、この低抵
抗導電層ALとポリシリコンゲート電極(ワード線)P
Lとが所定の間隔をおいてコンタクトCNTにより電気
的に接続される。この電気的接続CNTが設けられる領
域をワード線シャント領域WSと称す。ワード線駆動信
号DWLは低抵抗導電層ALへ伝達される。それにより
1本のワード線においてその終端にまで高速でワード線
駆動信号DWLが伝達され、ワード線電位の立上げを高
速で行なうことができる。
図8に示すように、ビット線BLの下層に存在するポリ
シリコンゲート電極(ワード線)PLと、ビット線BL
の上層に存在する低抵抗導電層ALとを接続する必要が
ある。このため、電気的接続CNTはビット線BLが存
在しない領域、すなわちメモリセルが存在しない領域に
おいて設ける必要がある。このメモリセルが存在しない
領域は、図7においてワード線WLの方向に沿って隣接
するメモリアレイMKの間の領域である。このワード線
シャント領域WSにおいてポリシリコンゲート電極(ワ
ード線)PLと低抵抗導電層ALとの電気的接続がとら
れる。再び第7図を参照して、グローバルIO線対GI
Oはこのワード線シャント領域WSに配置される。1つ
のワード線シャント領域WSにおいて、チップ中央部に
近い2Mビットメモリアレイ領域MSA2においては4
つのグローバルIO線対が配置される。この4対のグロ
ーバルIO線のうち2つのグローバルIO線はさらにチ
ップ中央部より遠い2Mビットメモリアレイ領域MSA
1において延びる。すなわち、チップ中央部よりも遠い
2Mビットメモリアレイ領域MSA2におけるワード線
シャント領域WSにおいては、2つのグローバルIO線
対GIOが配設される。2つのグローバルIO線対が2
MビットメモリアレイMSにより利用される。
行なうためのローカルIO線対LIOは、各アレイグル
ープAG1、AG2、AG3、およびAG4に対応して
設けられる。1つの32KビットメモリアレイMKに対
しては、一方側に配設される2つのローカルIO線対L
IOと他方側に配置される2つのローカルIO線対LI
Oと合計4対のローカルIO線対が配置される。ローカ
ルIO線対LIOは、ワード線WLの方向に沿って隣接
する同一のアレイグループ内の32Kビットメモリアレ
イMKにより共有されるとともに、ビット線BLの方向
に沿って隣接する32KビットメモリアレイMKによっ
ても共有される。メモリアレイMKは、後に詳細にその
構成を説明するように、交互配置型シェアードセンスア
ンプ構成を備える。ビット線BLの方向において隣接す
る2つの32KビットメモリアレイMKの間の領域にセ
ンスアンプが配置される。グローバルIO線対GIOと
ローカルIO線対LIOとを接続するためにブロック選
択スイッチBSが配置される。ブロック選択スイッチB
Sはワード線シャント領域WSとセンスアンプ列との交
点に配置される。
る列選択線CSLは、アレイグループAG1〜AG4各
々において1本が選択状態とされる。1本の列選択線C
SLはチップ中央部から遠い領域MSA1において4対
のビット線BLPを選択して対応のローカルIO線対L
IOへ接続し、かつチップ中央部に近い2Mビットメモ
リアレイ領域MSA2において4対のビット線BLPを
選択して対応のローカルIO線対LIOへ接続する。す
なわち、1本の列選択線CSLにより8つのビット線対
BLPが選択状態とされ、ローカルIO線対LIOを介
して8個のグローバルIO線対GIOに接続される。2
つのメモリマットが選択され、1つのメモリマットMM
において8×4=32個のビット線対BLPが選択され
るため、合計64個のビット線対BLPが選択されるこ
とになり、全体で合計64ビットのメモリセルに同時に
アクセスすることが可能である。
イに関連する部分の構成を示す図である。図10におい
て、32KビットメモリアレイMK2は、ロウデコーダ
からの行選択信号が伝達されるワード線WLと、このワ
ード線WLと交差する方向に配置されるビット線対BL
Pと、ワード線WLとビット線対BLPとの交差部に対
応して配置されるダイナミック型メモリセルMSを含
む。メモリセルMSは、アクセス用のトランジスタと、
情報記憶用のキャパシタとを含む。ビット線対BLP
は、互いに相補な信号が伝達されるビット線BLおよび
/BLを含む。図10においては、ビット線BLとワー
ド線WLとの交差部に対応してメモリセルMSが配置さ
れている場合が示される。メモリアレイMK2の両側
に、アレイ選択ゲートSAG1およびSAG2が配置さ
れる。アレイ選択ゲートSAG1とアレイ選択ゲートS
AG2とはビット線対BLPに対して交互に配置され
る。アレイ選択ゲートSAG1は、アレイ選択信号φA
1に応答して導通状態となり、アレイ選択ゲートSAG
2は、アレイ選択信号φA2に応答して導通状態とな
る。
ートSAG1およびアレイ選択ゲートSAG2を介して
センスアンプSA1およびセンスアンプSA2に接続さ
れる。すなわち、センスアンプSA1は、メモリアレイ
MK2の一方側にワード線WLと平行に配置され、セン
スアンプSA2は、メモリアレイMK2の他方側にワー
ド線WLと平行に配置される。センスアンプSA1およ
びSA2は、メモリアレイMK2のビット線対BLPに
対して交互に両側に配置される。センスアンプSA1
は、メモリアレイMK1とメモリアレイMK2とで共有
される。センスアンプSA2は、メモリアレイMK2と
メモリアレイMK3とで共有される。センスアンプSA
1の列と平行に、ローカルIO線対LIO1およびLI
O2が配置される。また、センスアンプSA2の列と平
行に、ローカルIO線対LIO3およびLIO4が配置
される。図10においては、2つのローカルIO線対が
センスアンプSAの一方側に設けられている配置が示さ
れる。ローカルIO線対は、センスアンプSAの両側に
配置されてもよい。
ンプSA1により検知増幅されたデータをローカルIO
線対LIO1,LIO2へ伝達するための列選択ゲート
CSG1が設けられる。同様にセンスアンプSA2に対
しては、センスアンプSA2により検知増幅されたデー
タをローカルIO線対LIO3,LIO4へ伝達するた
めの列選択ゲートCSG2が設けられる。コラムデコー
ダからの列選択線CSLは2つの列選択ゲートCSG1
と2つの列選択ゲートCSG2を同時に導通状態とす
る。これにより4つのビット線対BLPがローカルIO
線対LIO1、LIO2、LIO3およびLIO4へ同
時に接続される。センスアンプSA1で検知増幅された
データはローカルIO線対LIO1およびLIO2へ伝
達される。センスアンプSA2により検知増幅されたデ
ータはローカルIO線対LIO3およびLIO4へ伝達
される。
線対GIOへ接続するために、ブロック選択信号φBに
応答して導通するブロック選択スイッチBSが設けられ
る。図10においては、ローカルIO線対LIO1をグ
ローバルIO線対GIO1へ接続するためのブロック選
択スイッチBS1と、ローカルIO線対LIO2をグロ
ーバルIO線対GIO2へ接続するブロック選択スイッ
チBS2とが示される。ローカルIO線対LIO3およ
びLIO4は、図7に示すように、隣接の2つのグロー
バルIO線対GIOへそれぞれブロック選択スイッチを
介して接続される(ただし図10には示さず)。次に動
作について簡単に説明する。選択されたワード線WLが
メモリアレイMK2に含まれる場合、アレイ選択信号φ
A1およびφA2が活性状態となり、メモリアレイMK
2に含まれるビット線対BLPがセンスアンプSA1お
よびSA2へ接続される。メモリアレイMK1およびM
K3に対して設けられたアレイ選択ゲートSAG0およ
びSAG3は非導通状態となり、メモリアレイMK1,
MK3はプリチャージ状態を維持する。
ータが現われた後、センスアンプSA1およびSA2が
活性化され、このメモリセルデータを検知し増幅する。
次いで列選択線CSL上の信号が活性状態の“H”に立
上がると、列選択ゲートCSG1およびCSG2が導通
し、センスアンプSA1およびSA2で検知増幅された
データがローカルIO線対LIO1ないしLIO4へ伝
達される。続いてまたは同時にブロック選択信号φBが
活性状態の“H”となり、ローカルIO線対LIO1な
いしLIO4がグローバルIO線対GIO1ないしGI
O4へ接続される。データ読出時においこはこのグロー
バルIO線対のデータがプリアンプPAを介して増幅さ
れて出力される。データ書込時においてはライトバッフ
ァWBにより与えられた書込データがグローバルIO線
対GIO、ローカルIO線対LIOを介して各ビット線
対BLPへ伝達され、メモリセルへのデータの書込が実
行される。
線WLが属するメモリアレイMK2に対してのみ活性状
態となる。アレイ選択信号φA1およびφA2も同様で
ある。このブロック選択信号φB、アレイ選択信号φA
1、およびφA2は、行アドレス信号の所定数のビット
(たとえば上位4ビット)を用いて生成することができ
る。上述のように、ワード線シャント領域WSにグロー
バルIO線対GIOを配設し、センスアンプを交互配置
型シェアードセンスアンプ構成で配置することにより、
たとえ64ビットのメモリセルを同時に選択する構成で
あっても、信号線の配線領域が増加することはない。ま
た同時に活性化される256Kメモリアレイの数は標準
の16MDRAMと同じ4個であるため消費電流が増大
することもない。
マットにおけるメモリアレイMSA1とメモリアレイM
SA2との境界領域のアレイ部の構成を拡大して示す図
である。図11においては、256Kビットメモリアレ
イMA8およびMA9における32Kビットメモリアレ
イMKを示す。図11において、256Kビットメモリ
アレイMA8は、32KビットメモリアレイMK81お
よびMK82と、メモリアレイMK81およびMK82
に対して一方側に設けられるセンスアンプ群SA81お
よびSA82を含む。256KビットメモリアレイMA
9は、32KビットメモリアレイMK91およびMK9
2と、メモリアレイMK91およびMK92それぞれに
対応して設けられるセンスアンプ群SA91およびSA
92を含む。メモリアレイMK81とメモリアレイMK
91との間にセンスアンプ群SA85が設けられ、メモ
リアレイMK82とメモリアレイMK92との間にセン
スアンプ群SA86が設けられる。
しては、グローバルIO線対UGIO1、UGIO2、
UGIO3およびUGIO4が設けられ、メモリアレイ
MK91およびMK92に対しては、グローバルIO線
対LGIO1、LGIO2、LGIO3およびLGIO
4が設けられる。また、メモリアレイMK81およびM
K92に対してはローカルIO線対LIO81、LIO
82が一方側に設けられ、他方側にローカルIO線対L
IO83およびLIO84が設けられる。メモリアレイ
MK91およびMK92の他方側にはローカルIO線対
LIO85およびLIO86が設けられる。ローカルI
O線対LIO83およびLIO84は、メモリアレイM
K81、MK82、MK91およびMK92により共通
に利用される。
4は、メモリアレイMSA1に含まれるメモリセルのデ
ータを伝達する。グローバルIO線対LGIO1〜LG
IO4はメモリアレイMSA2のメモリセルのデータを
伝達する。このアレイ分割構造においては、メモリアレ
イMSA1から1つの256Kビットメモリアレイが選
択され、かつメモリアレイMSA2から1つの256K
ビットメモリアレイが選択される。このとき、各メモリ
アレイMSA1およびMSA2において同一の位置に配
置される256KビットメモリアレイMA(MA1〜M
A16を総称的に示す)が同時に活性化される。メモリ
アレイMA8が活性化状態とされたとき、メモリアレイ
MA9はプリチャージ状態に維持され、メモリアレイM
A16が活性状態とされる。
た状態を考える。このとき、メモリアレイMK81は、
センスアンプ群SA81およびSA85に接続される。
メモリアレイMK91およびMK92はプリチャージ状
態を維持する。メモリアレイMK82はセンスアンプ群
SA82およびSA86に接続される。メモリアレイM
K81における列が選択されると、センスアンプ群SA
81およびSA85を介して、メモリアレイMK81は
ローカルIO線対LIO81、LIO82、LIO83
およびLIO84に接続される。メモリアレイMK81
は、メモリアレイMSA1に含まれる32Kビットメモ
リアレイである。この場合、図において○印で示すよう
に、ブロック選択スイッチBSaを介して、ローカルI
O線対LIO81、LIO82、LIO83およびLI
O84はグローバルIO線対UGIO1〜UGIO4に
接続される。
場合には、このメモリアレイMK91はグローバルIO
線対LGIO1〜LGIO4に接続される。すなわち、
図11において×印のブロック選択スイッチBSbで示
すように、ローカルIO線対LIO83、LIO84、
LIO85およびLIO86はグローバルIO線対LG
IO1〜LGIO4に接続される。すなわち、ローカル
IO線対LIO83およびLIO84は、メモリアレイ
MK81およびMK82が選択される場合には、グロー
バルIO線対UGIO1およびUGIO2に接続され
る。ローカルIO線対LIO83およびLIO84は、
メモリアレイMK91およびMK92が選択された場合
には(活性化された場合には)、グローバルIO線対L
GIO1およびLGIO2に接続される。このため、こ
のメモリアレイMSA1とメモリアレイMSA2の境界
領域に配設されるローカルLIO線対LIO83および
LIO84に対しては、ブロック選択スイッチを2つ設
ける必要がある。メモリアレイMA8が選択された場合
にはブロック選択スイッチBSaが導通し、メモリアレ
イMA9が選択された場合にはブロック選択スイッチB
Sbが導通状態とされる。この構成により、アレイ活性
化区分(メモリアレイMSAに対応し、動作時における
単位領域を示す)とグローバルIO線対とを1対1に対
応させることができる。
カルIO線とグローバルIO線との他の接続形態を示す
図である。図12において、図11に示すものと対応す
る部分には同一の参照番号を付す。図11において、メ
モリアレイMA8に含まれる32Kビットメモリアレイ
MK81、MK82に対しては、図11の場合と同様に
ローカルIO線対LIO81、LIO82、LIO83
およびLIO84が設けられる。メモリアレイMK91
およびMK92に対しては、ローカルIO線対LIO8
3、LIO84、LIO91およびLIO92が設けら
れる。メモリアレイMK161およびMK162は、メ
モリアレイMA16に含まれ、ローカルIO線対LIO
161、LIO162、LIO163およびLIO16
4を備える。
82はそれぞれブロック選択スイッチBS81およびB
S82を介してグローバルIO線対UGIO3およびU
GIO4へそれぞれ接続される。ローカルIO線対LI
O83およびLIO84は、ブロック選択スイッチBS
83およびBS84を介してグローバルIO線対LGI
O1およびLGIO2にそれぞれ接続される。ローカル
IO線対LIO91およびLIO92はブロック選択ス
イッチBS91およびBS92を介してグローバルIO
線対LGIO3およびLGIO4に接続される。ローカ
ルIO線対LIO161およびLIO162は、ブロッ
ク選択スイッチBS161およびBS162を介してグ
ローバルIO線対LGIO3およびLGIO4に接続さ
れる。ローカルIO線対LIO163およびLIO16
4はそれぞれブロック選択スイッチBS163およびB
S164を介してそれぞれグローバルIO線対UGIO
1およびUGIO2に接続される。
選択された場合には、メモリアレイMA16が選択され
る。メモリアレイMA8とメモリアレイMA9が同時に
選択状態とされることはない。メモリアレイMK81が
選択されたとき、同様メモリアレイMK161が選択さ
れる。メモリアレイMK81は、ローカルIO線対LI
O81およびLIO82およびブロック選択スイッチB
S81およびBS82を介してグローバルIO線対UG
IO3およびUGIO4に接続され、かつローカルIO
線対LIO83およびLIO84とブロック選択スイッ
チBS83およびBS84を介してグローバルIO線対
LGIO1およびLGIO2に接続される。メモリアレ
イMK81からデータを読出す動作時においては、この
メモリアレイMK81の選択された4ビットのメモリセ
ルのデータはグローバルIO線対LGIO1、LGIO
2、UGIO3およびUGIO4に伝達される。
カルIO線対LIO161およびLアレイ162がブロ
ック選択スイッチBS161およびBS162を介して
グローバルIO線対LGIO3およびLGIO4に接続
されかつローカルIO線対LIO163およびLIO1
64がブロック選択スイッチBS163およびBS16
4を介してグローバルIO線対UGIO1およびUGI
O2に接続される。すなわち、データ読出動作時におい
ては、メモリアレイMK161の選択された4ビットの
メモリセルのデータがグローバルIO線対UGIO1、
UGIO2、LGIO3およびLGIO4に伝達され
る。この図12に示す接続構成の場合、アレイ活性化区
分とグローバルIO線対との対応関係がメモリアレイM
A8およびMA16に対しては成立しない。両メモリア
レイMA8およびMA16においては、それぞれ異なる
グループに属するグローバルIO線対にデータが伝達さ
れる。活性化区分の観点からすれば、メモリアレイMA
8とメモリアレイMA16はその半分(交互にセンスア
ンプが配置されている場合)のデータが交換されたこと
になる。外部からはどのメモリセルにアクセスするかは
何ら実態的な意味を持たない。アドレス指定されたメモ
リセルにデータが書込まれかつそこからデータが読出さ
れればよいからである。
カルIO線対に対してはすべて1つのブロック選択スイ
ッチが設けられるだけである。したがって、メモリマッ
ト中央部のメモリアレイ(または活性化区分)の境界領
域における素子数を低減することができ、配線面積を低
減することができる。残りのメモリアレイMA1〜MA
7については、それぞれ選択時においてはグローバルI
O線対UGIO1〜UGIO4に接続される。メモリア
レイMA9〜MA15については選択時においてはグロ
ーバルIO線対LGIO1〜LGIO4に接続される。 [実施例4]図13は、一般的なDRAMアレイのビッ
ト線の配置を示す図である。図13においては、ビット
線対BL1、/BL1〜BLn、/BLnが示される。
ビット線対BL1、/BL1〜BLn、/BLnの各々
においては、メモリセルが接続されており、動作時にお
いては対応のメモリセルのデータが伝達され、センスア
ンプにより検知増幅される。隣接ビット線間には寄生容
量が存在する。同じビット線対における寄生容量C2
と、隣接ビット線対のビット線との寄生容量C1であ
る。動作時において、ビット線上に読出される情報信
号、すなわち読出電圧は、ビット線の容量Cblとメモ
リセルの容量Csとの比Cs/Cblにより決定され
る。センスアンプは、動作時においてこのビット線上に
現われた読出電圧と基準電圧(プリチャージ電圧)との
電位差を増幅する。正確なセンス動作のためには、各ビ
ット線の容量は同一であるのが好ましい。ビット線容量
が異なれば、読出電圧が異なり、正確なセンス動作がで
きなくなるためである。
ビット線BL1および/BLnに隣接してさらにダミー
ビット線DBL0およびDBL1がそれぞれ設けられ
る。このダミービット線DBL0およびDBL1を設け
ることにより、メモリアレイの端部に配置されたビット
線BL1および/BLnの寄生容量を残りのビット線と
同一とし、センス動作時における読出電圧レベルを一定
とする。すなわち、ダミービット線DBL0が設けられ
ていない場合、ビット線BL1に対する寄生容量は隣接
ビット線/BL1により生じる寄生容量C2のみとな
る。一方、ビット線/BL1の寄生容量は容量C2およ
び隣接ビット線BL2による寄生容量C1との和とな
る。したがって、ビット線BL1とビット線/BL1の
容量が異なり、動作時においてビット線BL1上に現わ
れる読出電圧とビット線/BL1に現われる読出電圧の
レベルが異なり、正確なセンス動作を行なうことができ
なくなる。この状態を防止するためにダミービット線D
BL0およびDBL1がそれぞれ設けられる。
装置のアレイ配置の構成を示す図である。図14におい
ては、32KビットメモリアレイMKa、MKb、NK
cおよびMKdに関連するワード線シャント領域の近傍
の構成を示す。メモリアレイMKaはビット線対BL
a、/BLaと、ダミービット線DBLaを含むように
示される。メモリアレイMKbは、ビット線対/BLb
およびBLbと、ダミービット線DBLbを含むように
示される。ビット線対BLa、/BLaに対しては、ア
レイ選択信号φAaに応答して導通し、対応のセンスア
ンプSAaへビット線対BLa、/BLaを接続するた
めのアレイ選択ゲートSAGaが設けられる。アレイ選
択ゲートSAGaとセンスアンプSAaとの間には、列
選択線CSLa上の信号に応答して導通し、センスアン
プSAaのラッチノード(ビット線BLa、/BLaに
対応)をローカルIO線LIOaおよび/LIOaに接
続する列選択ゲートCSGaが設けられる。センスアン
プSAaの他方側には、イコライズ信号φEQに応答し
て、センスアンプSAaのラッチノードを所定の電位V
bl(通常、電源電圧Vccの1/2)にプリチャージ
するプリチャージゲートEQaが設けられる。
択信号φAbに応答して導通し、対応のビット線をセン
スアンプSAaのラッチノードに接続するアレイ選択ゲ
ートSAGcが設けられる。ダミービット線DBLaに
対しては、アレイ選択信号φAaに応答して導通するア
レイ選択ゲートDAGaおよびアレイ選択信号φAbに
応答して導通するアレイ選択ゲートDAGcが設けられ
る。ダミービット線DBLaに対してはさらに、イコラ
イズ/プリチャージ信号φEQに応答してダミービット
線DBLaを所定の電位Vblにプリチャージするプリ
チャージゲートDEQcと、このイコライズ/プリチャ
ージ信号φEQに応答して導通し、ダミービット線DB
LaをローカルIO線LIOaへ接続するプリチャージ
ゲートDEQaが設けられる。
レイ選択信号φAaに応答して導通するアレイ選択ゲー
トSAGbと、列選択線CSLb上の信号に応答して導
通し、ビット線BLbおよび/BLbをローカルIO線
LIOaおよび/LIOaに接続する列選択ゲートCS
Gbと、ビット線BLb、/BLb上の電位を検知し増
幅するセンスアンプSAbと、イコライズ/プリチャー
ジ信号φEQに応答して導通し、ビット線BLbおよび
/BLbを所定電位Vblにプリチャージするプリチャ
ージゲートEQbと、アレイ選択信号φAbに応答して
導通するアレイ選択ゲートSAGdが設けられる。ダミ
ービット線DBLbに対しても、同様に、アレイ選択信
号φAaに応答して導通するアレイ選択ゲートDAGb
と、イコライズ/プリチャージ信号φEQに応答して導
通し、ダミービット線DBLbを所定電位Vblにプリ
チャージするプリチャージゲートDEQdと、イコライ
ズ/プリチャージ信号φEQに応答して導通し、ダミー
ビット線DBLbをローカルIO線LIOaに接続する
プリチャージゲートDEQbが設けられる。
信号φAaおよびφAbはともに“H”にある。アレイ
選択ゲートSAGa〜SAGdはすべて導通状態にあり
メモリアレイMKa〜MKdに含まれるビット線対が対
応のセンスアンプSAに接続される。このときイコライ
ズ/プリチャージ信号φEQはまた“H”にあり、プリ
チャージゲートEQaおよびEQbが導通状態にあり、
すべてのビット線対を所定電位Vblにプリチャージす
る。このイコライズ/プリチャージ信号φEQに応答し
てプリチャージゲートDEQcおよびDEQdがともに
導通し、ダミービット線DBLaおよびDBLbが所定
電位Vblにプリチャージされる。さらにプリチャージ
ゲートDEQaおよびDEQbが導通し、このゲートD
EQcおよびDEQdから伝達されたプリチャージ電圧
VblがローカルIO線LIOa上に伝達される。
がセンスアンプに接続されて活性状態とされる。非選択
メモリアレイはプリチャージ状態を維持しかつ選択アレ
イとセンスアンプを共有するときにはセンスアンプから
切り離される。従来のDRAMにおいては、プリチャー
ジゲートDEQaおよびDEQbは常時オフ状態を維持
している。単にこれらのゲートDEQaおよびDEQb
は、形状(パターン)を整えるために設けられる。この
プリチャージゲートDEQaおよびDEQbを用いてロ
ーカルIO線をプリチャージすることによりワード線シ
ャント領域の面積を低減することができる。すなわち、
ローカルIO線プリチャージ用のトランジスタおよびロ
ーカルIO線イコライズ用のトランジスタをワード線シ
ャント領域に新たに設ける場合、この領域の面積が増大
する。しかしながら、このようなダミービット線DBL
aおよびDBLbに設けられているゲートDEQaおよ
びDEQbを利用してローカルIO線をプリチャージす
る構成とすることにより、センスアンプ列とワード線シ
ャント領域において余分のトランジスタを設ける必要が
なく、ワード線シャント領域の面積増大を避けることが
できる。また、ローカルIO線プリチャージ用の制御信
号を伝達するための信号線を配設する必要もなく、セン
スアンプ列の占有面積(隣接メモリアレイMAaおよび
MAbの間の領域)を小さくすることができる。
配置の第5の実施例の要部の構成を示す図である。図1
5には、ローカルIO線とグローバルIO線との接続形
態を示す。図15において、ビット線対BLa、/BL
aおよびビット線対BLb、/BLbは、それぞれセン
スアンプSAaおよびSAbに接続される。図15にお
いては、ビット線BLa、/BLa、BLb、/BLb
とローカルIO線LIOaおよび/LIOaとの交差部
に列選択信号に応答して導通する列選択ゲートCSGa
およびCSGbがそれぞれ設けられる。列選択線は示し
ていない。センスアンプSA(SAaおよびSAb)
は、ゲートとドレインが交差結合されたpチャネルMO
S(絶縁ゲート型電界効果)トランジスタPT1および
PT2と、ゲートとドレインが交差結合されたnチャネ
ルMOSトランジスタNT1およびNT2を含む。トラ
ンジスタPT1およびNT1が直列に接続され、トラン
ジスタPT2およびNT2が直列に接続される。
アンプ活性化信号/SOPに応答して導通し、電源電位
Vccレベルの電位をセンスアンプSAへ伝達するpチ
ャネルMOSトランジスタPAST(PASTa、PA
STb)と、センスアンプ活性化信号SONに応答して
導通し、センスアンプSAへ接地電位を伝達するnチャ
ネルMOSトランジスタNAST(NASTa、NAS
Pb)が設けられる。トランジスタNASTが導通状態
となると、対応のビット線対BLおよび/BLにおい
て、電位の低いビット線が接地電位レベルにまで放電さ
れる。トランジスタPASTが導通すると、対応のビッ
ト線対BLおよび/BLの高電位のビット線が電源電位
Vccレベルにまで充電される。センスアンプ活性化信
号SONおよび/SOPは、この半導体記憶装置におい
ては、選択された(活性化された)メモリアレイMAに
対してのみ与えられる(活性状態とされる)。非選択メ
モリアレイMAに対してはセンスアンプ活性化信号は伝
達されず、プリチャージ状態を維持する。したがって、
このセンスアンプ駆動信号SONおよび/SOPは、ま
た活性化されたメモリアレイを特定する情報を含んでい
るとみなすことができる。
ローバルIO線対GIOaおよび/GIOaは、このセ
ンスアンプ活性化信号SONに応答して導通するブロッ
ク選択ゲートBSによりローカルIO線対LIOaおよ
び/LIOaに接続される。ブロック選択ゲートBS
は、ローカルIO線LIOaをグローバルIO線GIO
aに接続するトランジスタBST2と、グローバルIO
線/GIOaをローカルIO線/LIOaに接続するト
ランジスタBST1を含む。前述のごとく、センスアン
プ駆動信号SONは、選択されたメモリアレイMAに対
してのみ活性状態とされる。このセンスアンプ駆動信号
をローカルIO線とグローバルIO線との接続制御信号
として利用すれば、選択されたメモリアレイMAに関連
するローカルIO線対LIOがグローバルIO線対GI
Oに接続される。ローカルIO線対LIOとグローバル
IO線対GIOとの接続を制御するための専用の信号線
を配設する必要がなくなり、センスアンプ列の占有面積
を小さくすることができる。
ルIO線およびグローバルIO線の接続構成を示す図で
ある。この図16に示す構成は、図14および図15に
示す構成の組合せに対応する。図16において、ビット
線対BLaおよび/BLaに対しては、ビット線イコラ
イズ/プリチャージ信号φEQに応答して、ビット線B
Laおよび/BLaをプリチャージするプリチャージ回
路BEQが設けられる。このプリチャージ回路BEQは
またビット線BLaと相補ビット線/BLaをイコライ
ズ/プリチャージ信号φEQに応答して電気的に接続す
るイコライズトランジスタを含んでもよい。ビット線B
Laおよび/BLaとローカルIO線LIOaおよび/
LIOaの間に、列選択信号CSLに応答して導通する
列選択ゲートCSGが設けられる。ローカルIO線LI
Oaには、ビット線イコライズ/プリチャージ信号φE
Qに応答してダミービット線DBLaを所定電位Vbl
にプリチャージするとともにこのダミービット線DBL
a上の電位をローカルIO線LIOa上に伝達するイコ
ライズ/プリチャージ回路DEQが設けられる。ローカ
ルIO線LIOaとローカルIO線/LIOaとの間
に、ローカルIO線イコライズ信号φLEQに応答して
導通し、ローカルIO線LIOaおよび/LIOaを電
気的に接続するイコライズトランジスタLEQが設けら
れる。
とグローバルIO線GIOaおよび/GIOaとの間
に、センスアンプ活性化信号SONに応答して導通する
ブロック選択ゲートBSが設けられる。グローバルIO
線GIOaおよび/GIOaには、グローバルIO線イ
コライズ信号φGEQに応答して導通し、このグローバ
ルIO線GIOaおよび/GIOaを所定電位Vcc/
2の電位にプリチャージしかつイコライズするグローバ
ルIO線イコライズ/プリチャージ回路GEQが設けら
れる。次にこの図16に示す接続構成の動作をその動作
波形図である図17を参照して説明する。スタンバイ状
態においては、信号φEQ、φLEQおよびφGEQが
ともに“H”にあり、一方センスアンプ活性化信号SO
Nは“L”のレベルにある。この状態においては、イコ
ライズ/プリチャージ回路BEQ、DEQ、GEQおよ
びイコライズトランジスタLEQは活性状態にあり、ビ
ット線BLa、/BLa、ローカルIO線LIOa、/
LIOaおよびグローバルIO線GIOaおよび/GI
Oaはすべて所定電位Vbl(=Vcc/2)にプリチ
ャージされる。ダミービット線DBLaも、このときに
はイコライズ/プリチャージ回路DEQにより所定電位
Vblにプリチャージされている。
“L”に立下がり、プリチャージ/イコライズ回路BE
Qが非動作状態とされる。これにより、ビット線BL
a、/BLaはプリチャージ電位でフローティング状態
となる。次いで、ワード線が選択され、その電位が上昇
する。このワード線電位の上昇に伴って、メモリセルの
データが対応のビット線により読出される。図17によ
り、ビット線対BLPにおいて、データ“0”が読出さ
れた状態でのビット線対BLPの電位変化が一例として
示される。ビット線対の電位差が十分な大きさになる
と、センスアンプ駆動活性化信号SONおよび/SOP
が発生される。図17においてはセンスアンプ駆動活性
化信号SONのみを示す。このセンスアンプ活性化信号
SONに応答して、選択メモリアレイにおいてセンス動
作が行なわれ、ビット線上の電位差がさらに増幅され
る。
ONに応答してブロック選択ゲートBSが導通状態とな
り、ローカルIO線LIOとグローバルGIO線対GI
Oとを接続する。次いで、信号φLEQおよびφGEQ
が非活性化され、列選択信号に従って、列選択線CSL
の電位が“H”に立上がり、列選択ゲートCSGが導通
状態となる。これにより選択されたビット線対BLP上
の信号がローカルIO線対LIO(LIOaおよび/L
IOa)上に伝達される。図17においてローカルIO
線対LIOの電位振幅がビット線対BLのそれよりも小
さくされているのは、ビット線対に設けられたセンスア
ンプがグローバルIO線対GIOおよびローカルIO線
対LIOをともに駆動する必要があり、またグローバル
IO線対には図示しないクランプトランジスタが設けら
れているためである。
されたとき、既にブロック選択ゲートBSが導通状態と
なっており、この電位は、即座にグローバルIO線対G
IOへ伝達される。この状態において、データの読出が
図示しないプリアンプを介して行なわれるかまたは書込
バッファからの書込データがグローバルIO線対、ロー
カルIO線対およびビット線対BLへ伝達されてデータ
の書込が行なわれる。このように、ローカルIO線対L
IOのプリチャージをダミービット線を利用して実行し
かつブロック選択ゲートの導通の制御をセンスアンプ活
性化信号を利用することにより、制御信号を伝達するた
めの信号線の数を低減することができかつプリチャージ
用のトランジスタの数をも低減することができ、センス
アンプ列のための面積および/またはワード線シャント
領域の面積を増加させることがなく、チップ面積を低減
することができる。
8および図19は1つの32Kビットメモリアレイに対
応する部分の詳細な構成を示す図である。図18および
図19において、2対のグローバルIO線対GIO1お
よびGIO2が示される。残りの2つのグローバルIO
線対は隣接メモリアレイ位置においてローカルIO線対
と接続されるため、図示していない。またグローバルI
O線対においてはグローバルIO線対のイコライズ/プ
リチャージについて、イコライズ用のトランジスタのみ
を代表的に示す。この図18および図19においては図
の上側の2つのローカルIO線対がグローバルIO線対
GIO1およびGIO2に接続される。図の下側の2つ
のローカルIO線対LIOは図示しない部分においてグ
ローバルIO線対(図示せず)に接続される。
ある。ローカルIO線対とグローバルIO線対とを接続
するためのブロック選択ゲートBSGはセンスアンプ活
性化信号SONに応答して導通する。図10に示す構成
と比べて用いられる制御信号の数が少なくなっている。
すなわち、ブロック選択信号φB(図10参照)はセン
スアンプ活性化信号に置換えられている。またローカル
IO線対LIOは所定電位にプリチャージするためのプ
リチャージトランジスタはダミービット線DBLに設け
られたトランジスタDEQを利用している。ワード線シ
ャント領域およびセンスアンプ列配置領域の面積を低減
することができる。動作時においては、先の説明と同様
であるが、このメモリアレイが選択された場合には、ア
レイ選択信号φAaが“H”の状態を維持し、残りのア
レイ選択信号φAbおよびφAcは“L”に立下がる。
残りの非選択メモリアレイにおいては、このアレイ選択
信号は“H”を維持しており、プリチャージ状態を維持
する。選択されたメモリアレイに関連する非選択メモリ
アレイのみがセンスアンプから切り離される。その後上
側および下側のセンスアンプSAによるセンス動作が行
なわれ、ローカルIO線対およびグローバルIO線対の
接続がセンスアンプ活性化信号SONに応答して行なわ
れる。この動作はSDRAMに限らず標準DRAMにお
いても同様である(アレイ選択およびメモリセルのセン
ス動作に関する限り)。したがって、ローカルIO線対
とグローバルIO線対との接続およびビット線対とロー
カルIO線対とを接続およびプリチャージする本実施例
における構成は、標準DRAMにおいても適用すること
ができる。
の対応関係]1本の列選択線CSLにより8つのビット
線対BLPを選択し、1つのメモリマットにおいて4本
の列選択線CSLを選択状態とする。2つのメモリマッ
トが同時に活性化されるため、合計64ビットのメモリ
セルへ1度のアドレス指定によりアクセスすることがで
きる。図20に示すように、1本の列選択線CSLは8
対のグローバルIO線に対応する。1つのメモリマット
MMにおいて各アレイグループAGにおいて1本の列選
択線CSLが選択される。アレイグループAG(図7参
照)1つについて8対のグローバルIO線GIO0〜G
IO7が配設される。同時に2つのメモリマットMMA
およびMMBが選択される。したがって、合計64のグ
ローバルIO線対GIOがアクセス可能状態にある。こ
の64個のグローバルIO線対すなわち64ビットのメ
モリセルとデータ入出力端子DQとの対応関係について
は様々な方法が考えられる。以下このデータ入出力端子
DQと64ビットのメモリセルとの対応関係について簡
単に説明する。
する。この方法1においては、1本の列選択線CSLに
対応する8対のグローバルIO線GIO0〜GIO7を
それぞれ8個のデータ入出力端子DQ0ないしDQ7へ
対応付ける。この対応関係を図21に示す。この図21
に示す対応関係の場合、1本の列選択線CSLによりデ
ータ入出力端子DQ0〜DQ7へ同時にグローバルIO
線対を対応付けることができる。この場合、ラップ長
(連続アクセス可能なデータの数)が変わった場合に内
部構成の変更を容易に実行できる。すなわち、たとえば
ラップ長が8の場合には列選択線CSLを同時に8本選
択状態とすることにより8つの連続データを連続的に順
次列選択線へ対応付けることができる。ラップ長が4の
場合には、列選択線を同時に4本選択状態とすればよ
い。
選択線の数を変更する構成は、ラップ長設定情報とコラ
ムデコーダへ与えられる列アドレスビットを1ビット用
いて、コラムデコーダにおいて同時に選択状態となる単
位デコーダ回路の数を変更すればよい。すなわち、各ア
レイグループまたはメモリマットに対応して設けられる
コラムデコーダ部分に対しラップ長設定情報に従って1
ビットの列アドレスを活性化信号として与えれば同時に
選択される列選択線の数をラップ長に応じて変更するこ
とができる。またこの場合、プリアンプPAまたはライ
トバッファWBをクロック信号に同期して順次アレイグ
ループごとに切換えていけば連続データ書込/読出を実
現することができる。 (2) 方法2 第2番目の方法は、図22に示すように、1本の列選択
線CSLを1つのデータ入出力端子DQに対応させる。
すなわちラップ長8の場合、グローバルIO線対GIO
0〜GIO7を、1つのデータ入出力端子に関する8ビ
ットのラップデータに対応付ける。
Gにおいて、プリアンプPAまたはライトバッファWB
がシーケンシャルに活性化される。図22に示すよう
に、1本の列選択線を1つのデータ入出力端子DQに対
応付ける場合、たとえばライトパービット動作に容易に
対応することができる。ライトパービット動作において
は、データ入出力端子DQ0ないしDQ7それぞれに対
し個々独立にデータの書込を禁止する。この場合、デー
タ書込が禁止されるデータ入出力端子DQに対応する列
選択線CSLを非選択状態とするという方法を利用する
ことができる。 [バンク構成]SDRAMにおいてはメモリアレイが複
数のバンクに分割される。バンクはそれぞれ互いに独立
にプリチャージ動作および活性化動作(ワード線の選
択、センスアンプの活性化など)を実行することが必要
とされる。図6に示す配置においては、4つのメモリマ
ットMM1ないしMM4が2つのバンク#1および#2
に分割される。バンク#1はメモリマットMM1および
MM2からなり、バンク#2は、メモリマットMM3お
よびMM4から構成される。
コラムデコーダがそれぞれのメモリマットに対応して設
けられておりかつ内部データ伝達線も各メモリマット個
々に独立しているためにバンクの条件を満足している。
さらに図6に示す構成においては、プリアンプPAおよ
びライトバッファWBを含む入出力回路PWも各メモリ
マットに対して設けられているため、バンク#1とバン
ク#2が交互にアクセスされるようなインターリーブ動
作をも実現することができる。すなわち、たとえばバン
ク♯1に対しアクセスしている間にバンク♯2をプリチ
ャージすることができる。この場合バンク♯2に対して
はプリチャージ時間なしでアクセスすることができる。
バンク♯1および♯2に対し交互にアクセスおよびプリ
チャージを実行することにより、DRAMにおいてアク
セス前に必要とされるプリチャージによる時間損失をな
くすことができ、高速アクセスを実現することができ
る。
構成されたDRAMを、ワイヤボンディングにより×8
構成と×4構成とに切替えることがよく行なわれる。通
常、内部回路は×8構成で動作するよう構成されてお
り、特定のパッドを電源電位Vccまたは接地電位Vs
sに接続することにより内部構成が×4構成に変更され
る。この場合、8ビットの内部データ伝達バスのうち特
定のパッドのワイヤボンディングによる電位設定により
4ビットのデータバスのみが選択的にデータ入出力端子
へ接続される構成が用いられてもよい。一般には、×4
構成に変換された場合メモリアレイの活性化も×4構成
に対応するように変換される。 [SDRAMの機能的構成]図1はこの発明に従うSD
RAMの主要部の構成を機能的に示すブロック図であ
る。図1においては、×8ビット構成のSDRAMの1
ビットの入出力データに関連する機能的構成の部分が示
される。
部分は、バンク#1を構成するメモリアレイ1aと、バ
ンク#2を構成するメモリアレイ1bを含む。バンク#
1のメモリアレイ1aに対しては、アドレス信号X0〜
Xjをデコードしてメモリアレイ1aの対応の行を選択
するロウデコーダを構成するXデコーダ群2aと、列ア
ドレス信号Y3〜Ykをデコードしてメモリアレイ1a
の対応の列を選択する列選択信号を発生するコラムデコ
ーダを構成するYデコーダ群4aと、メモリアレイ1a
の選択された行に接続されるメモリセルのデータを検知
し増幅するセンスアンプ群6aを含む。Xデコーダ群2
aは、メモリアレイの各ワード線に対応して設けられる
Xデコーダを含む。アドレス信号X0〜Xjに従って、
対応のXデコーダが選択状態となり、対応のワード線を
選択状態とする。Yデコーダ群4aは、列選択線それぞ
れに対して設けられるYデコーダを含む。一本の列選択
線CSLは8対のビット線を選択状態とする。Xデコー
ダ群2aおよびYデコーダ群4aにより、メモリアレイ
1aにおいて8ビットのメモリセルが同時に選択状態と
される。Xデコーダ群2aおよびYデコーダ群4aはそ
れぞれバンク指定信号B1により活性化される。
群6aにより検知増幅されたデータを伝達するとともに
書込データをメモリアレイ1aの選択されたメモリセル
へ伝達するための内部データ伝達線(グローバルIO
線)のバスGIOが設けられる。このグローバルIO線
バスGIOは8対のグローバルIO線を含む。データ読
出のために、このグローバルIO線バスGIO上のデー
タをプリアンプ活性化信号φPA1に応答して活性化さ
れて増幅するプリアンプ群8aと、プリアンプ群8aで
増幅されたデータを格納するためのリード用レジスタ1
0aと、リード用レジスタ10aに格納されたデータを
順次出力するための出力バッファ12aが設けられる。
プリアンプ群8a、リード用レジスタ10aおよび出力
バッファ12aは、この8ビットのグローバルIO線対
に対応してそれぞれ8ビット幅の構成を備える。リード
用レジスタ10aはレジスタ活性化信号φRr1に応答
してプリアンプ群8aの出力データをラッチし、順次出
力する。出力バッファ12aは出力イネーブル信号φO
E1に応答して、リード用レジスタ10aに格納された
8ビットのデータを順次データ入出力端子DQiへ伝達
する。データ入出力端子DQiを介しては、データ入力
およびデータ出力が共通に行なわれる。
ァ活性化信号φDB1に応答して活性化され、データ入
出力端子DQiに与えられた入力データから書込データ
を生成する1ビット幅の入力バッファ18aと、レジス
タ活性化信号φRw1に応答して活性化され、入力バッ
ファ18aからの書込データを順次格納するライト用レ
ジスタ16aと、書込バッファ活性化信号φWB1に応
答して活性化され、ライト用レジスタ16aに格納され
たデータを増幅してグローバルIO線対GIOへ伝達す
るライトバッファ群14aを含む。ライトバッファ群1
4aおよびライト用レジスタ16aはそれぞれ8ビット
幅を有する。バンク#2も同様にXデコーダ群2b、Y
デコーダ群4b、センスアンプ活性化信号φSA2に応
答して活性化されるセンスアンプ群6b、プリアンプ活
性化信号φPA2に応答して活性化されるプリアンプ群
8b、レジスタ活性化信号φRr2に応答して活性化さ
れるリード用レジスタ10b、出力イネーブル信号φO
E2に応答して活性化される出力バッファ12b、バッ
ファ活性化信号φWB2に応答して活性化されるライト
バッファ群14b、レジスタ活性化信号φRw2に応答
して活性化されるライト用レジスタ16b、バッファ活
性化信号φDB2に応答て活性化される入力バッファ1
8bを含む。
する構成は同一である。リード用レジスタ10a、10
bおよびライト用レジスタ16aおよび16bは、それ
ぞれ連続アクセスするためのラップデータを格納するた
めのレジスタである。バンク#1および#2に対する各
制御信号については、バンク指定信号B1およびB2に
応答していずれかの一方バンクに対する制御信号のみが
発生される。図6のチップ配置との対応において、リー
ド用レジスタ10a、10b、ライト用レジスタ16
a、16b、入力バッファ18a、18b、出力バッフ
ァ12a、12bは周辺回路PHに配置される。プリア
ンプ群8a、8b、およびライトバッファ群14aおよ
び14bは入出力回路PW内に配置される。この機能ブ
ロック200が、各データ入出力端子に対して設けられ
る。×8ビット構成の場合機能ブロック200が8個設
けられる。上述のように、バンク#1およびバンク#2
をほぼ同一構成とし、バンク指定信号B1およびB2に
より一方のみを活性化することにより、バンク#1およ
び#2は互いにほぼ完全に独立して動作することが可能
となる。また、データ読出用のレジスタ10aおよび1
0bとデータ書込用のレジスタ16aおよび16bとを
別々にかつ各バンク#1および#2に対して設けること
により、データの読出および書込切換時およびバンク切
換時においてデータが衝突することがなく、正確なデー
タの読出および書込を実行することができる。
にメモリアレイを活性化するための制御系として、外部
から与えられる制御信号、すなわち、外部ロウアドレス
ストローブ信号ext./RAS、外部コラムアドレス
ストローブ信号ext./CAS、外部出力イネーブル
信号ext./OE、外部書込イネーブル信号(書込許
可信号)ext./WEおよびマスク指示信号WMをた
とえばシステムクロックである外部クロック信号CLK
に同期して取込み内部制御信号φxa、φya、φW、
φO、φR、φCを発生する第1の制御信号発生回路2
0と、バンク指定信号B1およびB2と、内部制御信号
φW、φO、φR、およびφCとクロック信号CLKに
応答してバンク#1および#2それぞれ独立に駆動する
ための制御信号、すなわちセンスアンプ活性化信号φS
A1、φSA2、プリアンプ活性化信号φPA1、φP
A2、ライトバッファ活性化信号φWB1、φWB2、
入力バッファ活性化信号φDB1、φDB2、および出
力バッファ活性化信号φOE1 、φOE2を発生する第
2の制御信号発生回路22を含む。
t./WEに同期して発生される内部書込許可信号であ
る。内部制御信号φOは外部読出許可(読出イネーブ
ル)信号ext./OEに同期して発生される内部読出
許可信号である。内部制御信号φRは、外部ロウアドレ
スストローブ信号ext./RASに同期して発生され
る内部ロウアドレスストローブ信号(内部RAS信号)
である。内部制御信号φCは、外部コラムアドレススト
ローブ信号ext./CASに同期して発生される内部
コラムアドレスストローブ信号(内部CAS信号)であ
る。内部制御信号φxa、およびφyaは、それぞれ外
部制御信号ext./RASおよびext./CASに
同期して発生される内部アドレスバッファ活性化信号で
ある。第2の制御信号発生回路22は、バンク指定信号
B1およびB2に従って、この指定されたバンクに対応
する制御信号のみを活性状態とする。第2の制御信号発
生回路22が発生する制御信号のタイミングはクロック
信号CLKにより制御される。たとえば読出許可信号φ
OE1またはφOE2は、外部ロウアドレスストローブ
信号ext./RAS(または内部ロウアドレスストロ
ーブ信号φR)が活性状態となってからクロック信号C
LKを6カウントした後に発生される。また、ライトバ
ッファ活性化信号φWB1またはφWB2は、書込デー
タが8個与えられた後のクロック信号に応答して発生さ
れる。すなわち、外部書込許可信号ext./WEが活
性状態となってからクロックがCLKが8個カウントさ
れた後にメモリアレイの選択されたメモリセルへの書込
データの伝達が行なわれる。これはラップ長8を想定し
ており、通常動作モードにおいては常時、ラップ長8を
想定してSDRAMは動作する。
部制御信号φxaに応答して、外部アドレス信号ex
t.A0ないしext.Aiを取込み内部アドレス信号
X0〜Xjと、バンク選択信号B1およびB2を発生す
るXアドレスバッファ24と、内部制御信号φyaに応
答して活性化され、列選択線を指定するための列アドレ
スY3〜YKと、連続アクセス時における最初のビット
線対(列)を指定するラップアドレス用ビットY0〜Y
2を発生するYアドレスバッファ26と、クロック信号
CLKに応答して、このラップアドレス用ビットY0〜
Y2をデコードしてラップアドレスWY0〜WY7、リ
ード用レジスタ10a、10bを制御するためのレジス
タ駆動用信号φRr1およびφRr2、およびライト用
レジスタ16aおよび16bを駆動するための制御信号
φRw1およびφRw2を発生するレジスタ制御回路2
8を含む。レジスタ制御回路28へは、またバンク指定
信号B1およびB2が与えられ、選択されたバンクに対
してのみレジスタ駆動用信号が発生される構成が用いら
れてもよい。次に具体的な内部動作について説明する。
いては、通常動作モード時においては1つのデータ入出
力端子について8ビットのデータが連続して書込まれ
る。たとえば、一連のデータ列において偶数番目のバイ
トデータのみを書換えたい場合、奇数番目のデータに対
してはマスクをかければ、所望の偶数番目のデータのみ
が書換えられる。この連続アクセス動作時において所望
のバイトデータに対してマスクをかける構成について以
下に説明する。図23は、連続アドレス時におけるマス
クをかける動作を示すタイミング図である。図23にお
いて、各制御信号はすべて外部制御信号であるが、この
外部制御信号であることを示す符号“ext.”は省略
する。データ書込動作時においては、まず外部ロウアド
レスストローブ信号/RASを“L”に立下げる。これ
により外部アドレスADDが行アドレス信号Xaとして
取込まれ、内部行アドレス信号が発生される。これに従
ってバンクの選択および選択されたバンクにおけるメモ
リアレイの活性化(ワード線の選択およびセンスアンプ
の駆動)が行なわれる。
/CASおよび外部書込許可信号/WEを“L”に立下
げる。ここで、通常、仕様として、外部ロウアドレスス
トローブ信号/RASが立下がってから外部コラムアド
レスストローブ信号/CASを立下げるまでに必要とさ
れる時間すなわちRAS−CAS遅延時間tRCDは2
クロックサイクルとされる。書込許可信号/WEが
“L”へ立下がることにより、選択されたバンクにおけ
る入力バッファが活性化され、ライト用レジスタへデー
タが書込まれる。このライト用レジスタへのデータの書
込位置は、外部コラムアドレスストローブ信号/CAS
が立下がったときに取込まれた外部アドレス信号ADD
により発生される内部列アドレス信号Ybの下位3ビッ
トY0〜Y2により指定される。次いでクロック信号の
立上がりエッジで入力バッファを介してデータが順次ラ
イト用レジスタへ書込まれる。これにより連続して8バ
イトのデータb0〜b7が書込まれる。8バイトのデー
タb0〜b7が書込まれた後、すでに選択されている6
4ビットのメモリセルへ同時にこの8バイトのデータが
書込まれる。この選択されたメモリセルへの書込データ
の伝達は、書込許可信号/WEが“L”に立下がってか
らクロック信号CLKを8カウントした後の次のクロッ
ク信号CLKの立上がりに応答して行なわれる。
トデータにマスクをかけるマスクトライト動作時におい
ては、マスクをかけたいデータに対応して外部からのマ
スク指示信号WMを“H”に立上げる。図23において
は2番目のバイトデータd1および5番目のバイトデー
タd4に対しマスクをかける場合が示される。この場
合、64ビットのメモリセルが同時に選択されてはいる
ものの、その対応のメモリセルへは書込データは伝達さ
れない。この場合、マスクされたデータに対応するメモ
リセルへは再書込動作を実行しているだけである。次に
この連続ライト動作時におけるマスクをかけるための構
成について説明する。図24は、連続ライト動作時にお
けるマスクトライト機能を実現するための回路構成を示
す図である。図24(A)にライト用レジスタ16と入
力バッファ18とを示す。入力バッファ18は、データ
入出力端子DQiに与えられた入力データを取込み書込
データを生成する。入力バッファ18は、入力バッファ
活性化信号φDBに応答して活性化される。この入力バ
ッファ活性化信号φDBは、図1に示す第2の制御信号
発生回路22から、内部書込信号φWに応答して発生さ
れる。入力バッファ18の出力は8ビットの単位レジス
タを有するライト用レジスタ16へ与えられる。ライト
用レジスタ16は、ラップアドレスwy0〜wy7のう
ち活性化されているラップアドレスに対応する単位レジ
スタにこの入力バッファ18からの書込データをラッチ
する。ライト用レジスタ16は、ライトレジスタ活性化
信号φRwに応答して活性化され、同時に書込データW
D0〜WD7を発生する。ラップアドレスwy0〜wy
7はいずれか1つのみが活性状態とされる。各クロック
サイクルごとにこの活性化されたラップアドレスが順次
シフトする。
めの構成を示す図である。図24(B)において、マス
クデータ発生系は、入力バッファ活性化信号φDBに応
答して活性化されライトマスク指示信号WMを取込んで
ライトマスクデータを発生するライトマスクデータ発生
回路160と、このライトマスクデータ発生回路160
からのライトマスクデータを取込むライトマスクレジス
タ162を含む。ライトマスクレジスタ162は、8ビ
ットの単位レジスタを含む。ライトマスクレジスタ16
2では、ライト動作が始まる前はセット信号により各単
位レジスタはセット状態とされ、保持データは“1”に
設定される。単位レジスタの保持するデータが“1”の
場合には書込が禁止され、保持データが“0”の場合に
は書込が実行される。
トマスクデータ発生回路160からのライトマスクデー
タを、ラップアドレスwy0〜wy7に従って順次単位
レジスタに格納する。ライトマスクレジスタ162の保
持データはライトマスクレジスタ活性化信号φWMに応
答して同時にマスクデータMD0〜MD7として出力さ
れる。このライトマスクレジスタ活性化信号φWMは、
ライト用レジスタ活性化信号φRwとほぼ同じタイミン
グで発生される。このライトマスクレジスタ162の保
持するマスクデータMD0〜MD7は後に説明するよう
にライト用バッファへ伝達され、対応のライト用バッフ
ァの出力を制御する。図24(c)はラップアドレスを
発生するための構成を示す図である。図24(c)にお
いて、ラップアドレス発生系は、3ビットの内部列アド
レスY0〜Y2をデコードするラップアドレスデコーダ
166と、ラップアドレスデコーダ166の出力をラッ
チし、かつクロック信号CLKに応答してラッチデータ
を順次シフトするラップアドレスレジスタ164を含
む。ラップアドレスデコーダ166は3ビットの列アド
レスY0〜Y2をデコードし、その出力y0〜y7のう
ちの1つのみを選択状態とする。
シフトレジスタ構成を備え、このラップアドレスデコー
ダ166の出力y0〜y7を単位シフトレジスタにラッ
チし、次いでクロック信号CLKに従って順次シフトす
る。このラップアドレスレジスタ164の各単位シフト
レジスタから最初にデータが書込まれるメモリセル位置
を示すラップアドレスwy0〜wy7が発生される。ラ
ップアドレスレジスタ164は、図1に示す構成におい
てレジスタ制御回路28に含まれる。ライトマスクレジ
スタ162は、図1の構成において、第1の制御信号発
生回路20に含まれてもよく、第2の制御信号発生回路
22に含まれてもよい。次にこの図24に示すマスクト
ライト機能を実現する回路の動作についてその動作タイ
ミング図である図25を参照して説明する。今、図23
に示すように、2番目の入力データd1および5番目の
入力データd4に対しマスクをかける場合を考える。
トの内部列アドレスY0〜Y2をデコードしてラップア
ドレスy0〜y7を発生する。今、3ビットの列アドレ
スY0〜Y2が(Y0,Y1,Y2)=(0,1,0)
であれば、最初に、ラップアドレスデコーダ166から
の出力y2のみが選択状態とされる。この出力信号y2
がラップアドレスレジスタ164に取込まれる。ラップ
アドレスレジスタ164のラップアドレスwy2が選択
状態とされる。以降、クロック信号CLKがトグルされ
るごとにラップアドレスレジスタ164の出力するラッ
プアドレスは順次wy3→wy4→wy5→wy6→w
y7→wy0→wy1と活性化される。外部からのマス
クビット指示信号WMは、入力データd1とd4に対応
して発生される。ライトマスクレジスタ162において
は、書込許可信号/WEに応答して各単位レジスタの保
持データは“1”に設定される。ライトマスクレジスタ
162の各単位レジスタは、ラップアドレスwyに従っ
て、ライトマスクデータ発生回路160からのライトマ
スクデータWMを格納する。したがって、ライトマスク
レジスタ162においては、マスクデータMD3および
MD6が書込禁止を示す活性状態の“1”となり、残り
のマスクデータMD2、MD4、MD5、MD7、MD
0およびMD1は書込許可状態を示すデータ“0”を格
納する。
8から与えられたデータをラップアドレスwy0〜wy
7に従って格納する。8ビットのデータが書込まれた
後、クロック信号CLKの立上がりに応答してライトレ
ジスタ活性化信号φRwおよびライトマスクレジスタ活
性化信号φWMが活性化され、それぞれのレジスタに格
納されているデータが並列にライトバッファへ伝達され
る。ライトバッファは、後に詳細に説明するように、こ
のマスクデータMD0〜MD7に従って書込データWD
0〜WD7を対応のグローバルIO線対GIOへ伝達す
る。図26は、図24に示すライト用レジスタ16の単
位レジスタの構成を示す図である。図26において、単
位ライトレジスタは、入力バッファ18からの書込デー
タDをラップアドレスwyiに応答して通過させるnチ
ャネルMOSトランジスタ216と、トランジスタ21
6を介して伝達された書込データをラッチするためのイ
ンバータラッチ回路を構成するインバータ回路217お
よび218と、このインバータラッチ回路(インバータ
回路217および218)の出力を反転するインバータ
回路219と、インバータ回路219の出力を、レジス
タ活性化信号φRwに応答して出力するnチャネルMO
Sトランジスタ220を含む。インバータ回路217の
出力はインバータ回路218の入力に結合され、インバ
ータ回路218の出力がインバータ回路217の入力に
結合される。
ラップアドレスwyiが活性状態(“H”)となったと
きに入力バッファ18からの書込データDを取込んでイ
ンバータラッチ回路でラッチする。活性化信号φRwが
活性されるとトランジスタ220が導通して内部書込デ
ータWDiが生成される。この図22に示す構成におい
て、トランジスタ220はインバータ回路219の入力
とインバータラッチ回路(インバータ回路217および
218)の出力との間に設けられてもよい。またインバ
ータラッチ回路の入力部(インバータ回路217の入力
部)は通常時は所定の電位にプリチャージされる構成が
用いられてもよい。図27は、図24に示すライトマス
クレジスタの単位レジスタの構成を示す図である。図2
7において単位マスクレジスタは、ラップアドレスwy
iに応答してライトマスクデータ発生回路160から発
生されたマスクデータMを通過させるnチャネルMOS
トランジスタ222と、トランジスタ222を介して与
えられたマスクデータをラッチするためのインバータラ
ッチ回路を構成するインバータ回路226および228
と、ライトマスクレジスタ活性化信号φWMに応答し
て、このインバータラッチ回路の出力(インバータ回路
226の出力)を通過させてマスクデータMDiを生成
するnチャネルMOSトランジスタ230と、セット信
号に応答してインバータラッチ回路の入力部(インバー
タ回路226の入力)を接地電位へ設定するnチャネル
MOSトランジスタ224を含む。セット信号は、ロウ
アドレスストローブ信号/RASに応答して発生されて
もよい。ライトマスクデータMが発生される前にセット
信号によりこのインバータラッチ回路の入力部が接地電
位に設定されていればよい。
ンバータ回路226の入力部の電位が接地電位に設定さ
れる。これにより単位ライトマスクレジスタにデータ
“1”が初期設定される。次いで、ラップアドレスwy
iに従ってトランジスタ222が導通し、ライトマスク
データ発生回路160からのマスクデータMがインバー
タ回路226の入力部へ与える。トランジスタ224は
すでにオフ状態となっている。これにより、マスクデー
タMがインバータ回路226および228によりラッチ
される。ライトマスクレジスタ活性化信号φWMが活性
化されるとトランジスタ230がオン状態となり、イン
バータ回路226の出力を通過させてライトマスク指示
信号MDiを発生する。図28は図24に示すラップア
ドレスレジスタ164の単位レジスタの構成を示す図で
ある。図28において、単位ラップアドレスレジスタ
は、大きな駆動能力を有するインバータ回路232と比
較的小さな駆動能力を有するインバータ回路234と、
クロック信号CLKに応答して、インバータ回路232
の出力を伝達するnチャネルMOSトランジスタ238
と、トランジスタ238を介して伝達される信号を反転
する比較的大きな駆動能力を有するインバータ回路24
0と、インバータ回路240の出力を反転する比較的小
さな駆動能力を有するインバータ回路242を含む。
タ238へ与えられるとともに、インバータ回路234
の入力へ与えられる。インバータ回路234の出力はイ
ンバータ回路232の入力へ与えられる。単位ラップア
ドレスレジスタはさらに、セット信号に応答してラップ
アドレスデコーダ166から発生される選択信号yiを
取込むためのnチャネルMOSトランジスタ236を含
む。このトランジスタ236の出力はインバータ回路2
32の入力およびインバータ回路234の出力へ与えら
れる。このインバータ回路234の出力からラップアド
レスwyiが発生される。トランジスタ236のゲート
へ与えられるセット信号は、ラップアドレスデコーダ1
66を活性化するための制御信号に応答して所定の期間
発生されるワンショットのパルス信号が利用されてもよ
い。またコラムアドレスストローブ信号/CASの活性
化に応答してクロック信号CLKの立上がりエッジで発
生されるワンショットパルスが用いられてもよい。次に
動作について説明する。
ランジスタ236がオン状態となり、ラップアドレスデ
コーダ166の出力yiを取込みラッチする。この取込
まれた信号yiはラップアドレスwyiとして出力され
る。このセット信号の発生時においては、クロック信号
CLKが“H”、相補クロック信号/CLKが“L”で
ある。インバータ回路232の出力は、トランジスタ2
38を介してインバータ回路240へ与えられ、インバ
ータ回路240および242によりラッチされる。次い
でクロック信号CLKが“L”に立下がり、相補クロッ
ク信号/CLKが“H”に立下がると、このインバータ
回路の出力が隣接する単位ラップアドレスレジスタへ伝
達され、隣接するラップアドレスが活性状態となる。イ
ンバータ回路240は比較的大きな駆動力を有してお
り、隣接する単位ラップアドレスレジスタの入力部に設
けられているインバータラッチ回路のラッチ状態をその
出力状態に合わせて修正する。これにより、クロック信
号CLKに従って順次ラップアドレスが活性状態とされ
る。
最初に設定されたラップアドレスwyを初期アドレスと
して隣接する列を順次選択しており、ラップアドレスの
発生方法は一意的である。このラップアドレスの発生順
序をプログラムする構成が利用されてもよい。 [ライトバッファ]図29はライトバッファの構成を示
す図である。図1に示すライトバッファ群14はこの図
29に示すライトバッファを8個備える。図29を参照
して、ライトバッファは、ライトレジスタ16からの書
込データWDiを受けるインバータ回路と、ライトバッ
ファ活性化信号/φWBと、ライトマスクレジスタ16
2からのマスクデータMDiとを受ける2入力NOR回
路61と、NOR回路61の出力を受けるインバータ回
路62を含む。ライトバッファ制御信号/φWBは
“L”となったとき活性状態となり、データ書込を指示
する。
cと接地電位Vssとの間に縦列接続されるpチャネル
MOSトランジスタ63および64と、nチャネルMO
Sトランジスタ65および66を含む。トランジスタ6
3および66のゲートへはインバータ回路60の出力が
与えられる。トランジスタ64のゲートへはインバータ
回路62の出力が与えられる。トランジスタ65のゲー
トへはNOR回路61の出力が与えられる。ライトバッ
ファはさらに、電源電位Vccと接地電位Vssとの間
に縦列接続されるpチャネルMOSチャネル67および
68と、nチャネルMOSトランジスタ69および70
を含む。トランジスタ67および70のゲートへ書込デ
ータWDiが与えられ、トランジスタ68のゲートへイ
ンバータ回路62の出力が与えられ、トランジスタ69
のゲートへNOR回路61の出力が与えられる。トラン
ジスタ64とトランジスタ65の接続点がグローバルI
O線対GIOの一方のグローバルIO線GIOiへ接続
され、トランジスタ68および69の接続点が他方グロ
ーバルIO線/GIOiに接続される。次に動作につい
て説明する。
(“H”)にあり、書込データに対するマスクを指示し
ている場合を考える。この場合、NOR回路61の出力
が“L”となり、インバータ回路62の出力が“H”と
なる。これにより、トランジスタ64、65、68およ
び69がオフ状態となり、グローバルIO線GIOiお
よび/GIOiはそのときの電位保持状態となり、書込
データの伝達は行なわれない。 (ii)マスクデータMDiが“0”のとき この場合は書込データWDiに従ってデータの書込が行
なわれる。すなわちNOR回路61の出力がライトバッ
ファ活性化信号/φWBの立下がりに応答して“H”と
なり、インバータ回路62の出力が“L”となる。それ
によりトランジスタ64、65、68、および69が導
通状態となる。書込データWDiが“1”であり“H”
の場合、トランジスタ63がオン状態となりトランジス
タ66がオフ状態となる。また同時にトランジスタ67
がオフ状態、トランジスタ70がオン状態となる。これ
によりグローバルIO線対GIOiはトランジスタ63
および64を介して電源電位Vccレベルに充電され、
一方、グローバルIO線/GIOiはトランジスタ69
および70を介して接地電位Vssに放電される。
ベルの場合には、インバータ回路60の出力が“H”と
なる。この場合は、トランジスタ63がオフ状態、トラ
ンジスタ66がオン状態、トランジスタ67がオン状
態、トランジスタ70がオフ状態となる。グローバルI
O線GIOiがトランジスタ65および66を介して放
電されて接地電位Vssレベルの“L”レベルとなり、
グローバルIO線/GIOiがトランジスタ67および
68を介して充電されて“H”となる。上述の構成によ
り、連続書込時において所望のデータに対してのみマス
クをかけることが可能となる。 [周波数−レイテンシ]SDRAMにおいては、読出デ
ータが出力されるタイミングはクロック信号CLKのト
グル数により決定される。このクロックのトグル数と読
出データの出力されるタイミングとの関係をレイテンシ
と呼ぶ。たとえば、クロック信号CLKの周波数が10
0MHzの場合、外部ロウアドレスストローブ信号/R
ASが立下がったサイクルから6クロックサイクル目に
有効データが出力される。
数が50MHzのシステムでこのSDRAMを用いる場
合、同じように、外部ロウアドレスストローブ信号/R
ASが立下がってから6クロックカウント後読出データ
が出力されると、アクセスタイムは120ナノ秒とな
り、高速動作性というSDRAMの性能を有効に発揮す
ることができなくなる。クロック周波数が変更されても
SDRAMの高速動作性という性能を十分に引き出すこ
とのできる構成を以下に説明する。図30は、本発明に
従うSDRAMにおける周波数とレイテンシとの関係を
示す図である。レイテンシはアドレスビットA4および
A5の組合せにより決定される。このレイテンシセット
サイクルはクロック信号CLKの立上がりエッジで信号
/RAS,/CASおよび/WEをすべて“L”に設定
するWCBRの条件で実行される。クロック周波数が1
00MHzの場合、RASアクセスタイムtRACは6
クロックサイクルとし、CASアクセスタイムtCAC
は4クロックサイクルとし、RASプリチャージサイク
ル時間を4クロックサイクルとし、RAS−CAS遅延
時間tRCDを最小2クロックサイクルと設定する。以
下、クロック信号CLKの周波数が小さくなるにつれ
て、各アクセス時間およびプリチャージ時間に要するク
ロックサイクル数を小さくする。
SアクセスタイムおよびRASプリチャージ時間および
RAS−CAS遅延時間tRCDを説明する図である。
RASアクセス時間tRACは、外部ロウアドレススト
ローブ信号/RASが“L”に立下がってから有効デー
タが出力されるまでに必要とされる時間である(SDR
AMにおいては、すべてクロックのサイクル数で示され
る)。CASアクセス時間tCACは、コラムアドレス
ストローブ信号/CASが“L”に立下がってから有効
データが出力されるまでに要する時間である。RASプ
リチャージ時間tRPはメモリアレイをプリチャージす
るために必要とされ、信号/RASを“H”に維持する
のに必要とされる時間である。RAS−CAS遅延時間
tRCDは、行アドレス信号と列アドレス信号がマルチ
プレクスして与えられるために、これらのアドレス信号
を確実に分離して確定状態に設定するために必要とされ
る時間であり、外部アドレスストローブ信号/RASが
立下がってから、コラムアドレスストローブ信号/CA
Sを“L”へ立下げるまでに要求される時間である。次
にこのレイテンシを周波数に応じて変更するための構成
について図32を参照して説明する。
WCBRの条件を検出するためのWCBR検出回路38
0と、クロック信号CLKに応答してアドレス信号ビッ
トA4およびA5を取込むアドレスセット回路382
と、WCBR検出回路380の出力に応答して活性化さ
れ、アドレスセット回路382にラッチされたアドレス
ビットをデコードしてレイテンシを検出するレイテンシ
デコーダ384と、レイテンシデコーダ384からのレ
イテンシ設定信号に応答して出力タイミングを調整する
出力制御回路386を含む。出力制御回路386は図1
に示す第1の制御信号発生回路20からの内部制御信号
φR(またはint.RAS)に応答して、所定数のク
ロック信号CLKをカウントして出力バッファ制御信号
φOEを発生する。出力制御回路386がカウントする
クロック数がレイテンシデコーダ384からのレイテン
シ設定信号に応じて調整される。
ッファからの内部アドレスビットA4およびA5をWC
BR検出回路380からのWCBR検出信号に応答して
ラッチする構成が利用されてもよい。この場合におい
て、レイテンシが変更された場合、データ出力タイミン
グがクロックのカウント数に応じて調整されるだけであ
る。ワード線立上げタイミングなどが内部制御信号φR
に応答して実行される場合には特にこのレイテンシデコ
ーダ384の出力はRAS制御系およびCAS制御系へ
与えられる必要はない。センスアンプ活性化タイミング
および列選択信号発生タイミングなどがクロックのカウ
ント数に応じて設定されている場合にはこのレイテンシ
デコーダ384からのレイテンシ設定信号に応じて各セ
ンスアンプ活性化信号および列選択信号発生タイミング
が調整される。この場合においてもクロックのカウント
数が変更されるだけである。
数に応じてデータ出力タイミングを調整することによ
り、クロック信号CLKの周波数に関わらず、SDRA
Mの性能を十分に引き出すことができる。 [ラップ長変更]前述の説明においては、ラップ長は8
に設定されている。しかしながら、1度のアクセスサイ
クルにおいて連続して書込まれるデータ数はそれぞれの
場合において可変な場合がある。たとえば標準DRAM
においても、ニブルモード、ページモード、スタティッ
クコラムモードなどが設けられている。この場合、連続
して書込まれるまたは読出されるデータの数はニブルモ
ードを除いて、容易に変更することできる。そこで、S
DRAMにおいてもラップ長を変更できる構成を設け
る。
法を一覧にして示す図である。ラップ長は、WCBRの
条件下でのアドレスキーの設定により行なわれる。アド
レスキーとしては3ビットのアドレス信号A0、A1お
よびA2が一例として利用される。ラップ長の単位とし
ては4、8、16、32および全ページ(1行)が利用
できる。図34はこのラップ長設定制御系の構成を示す
図である。図34において、ラップ長設定制御系は、W
CBRの条件を検出するWCBR検出回路390と、W
CBR検出回路390の出力に応答して、アドレスバッ
ファから発生された内部アドレスビットA0、A1およ
びA2をラッチするラップ長ラッチ回路392と、ラッ
プ長ラッチ回路392にラッチされたデータに従って、
ラップ長を示すクロック数を選択するクロック数選択回
路394と、クロック数選択回路394からのクロック
数情報に従って、クロック信号CLKをカウントし、ラ
イトバッファ活性化信号/φWBを発生する/φWB発
生回路396を含む。
制御信号φC(信号/CASに同期して発生される)に
応答して活性化され、所定のクロック数をカウントした
後にライトレジスタ活性化信号/φWBを発生する。こ
の図34において、データを書込む構成しか示していな
いが、同様に、読出を行なう場合には、読出用のリード
用レジスタ活性化信号φRrを発生する回路がクロック
数選択回路394の出力により制御される。/φWB発
生回路396は、内部書込可能許可信号φWと内部CA
S系制御信号φCに応答してライトレジスタ活性化信号
/φWBを発生する。/φRr発生回路(図示せず)は
内部RAS制御信号φRに応答してリード用レジスタ制
御信号を発生する。出力バッファおよび入力バッファは
そのラップサイクル期間中活性状態とされてもよい。
択回路394からのクロック数情報に応じてシフトクロ
ックを発生するシフトクロック発生回路398を含む。
シフトクロック発生回路398は、設定されたクロック
数に応じてコラムデコーダが選択する列選択線CSLの
位置を1つずつずらすためのシフトクロックを発生す
る。通常、ラップ長は8に設定されており、クロック数
選択回路394は、このラップ長8とプログラムされた
ラップ長との差に応じてシフトクロックを発生する。プ
ログラムされたラップ長が8の場合には、通常時と同様
であり、シフトクロックは発生されない。ラップ長が1
6の場合にはシフトクロックが1つ発生され、ラップ長
が32の場合にはシフトクロックが3発生される。この
場合、基本ラップ長は8であり、8ビットのラップデー
タが格納された時点でデータの転送が行なわれる(デー
タ書込の場合)。すなわち、このラップ長が標準値のた
とえば8よりも大きい場合には、書込データのうち、連
続8ビットのラップデータがライト用レジスタに格納さ
れた時点でデータの転送が行なわれる。データの転送が
行なわれた後、次の連続8ビットデータがレジスタ(ラ
イト用レジスタ)へ格納される。この間において、シフ
トクロック発生回路398からのシフトクロックに従っ
て、コラムデコーダからの列選択線が1つシフトされ
る。この期間は十分あり(次の連続8ビットデータが書
込まれる前に次の列選択線が立上げられればよい)、十
分に連続して所望のラップ長データを書込むことができ
る。この列選択線を順次立上げる構成について次に説明
する。
列選択信号を発生するための構成を示す図である。図3
5において、列選択信号発生系は、内部制御信号φya
に応答して外部からのアドレス信号A3〜Akを取込ん
で内部列アドレス信号Y3〜Ykを発生するコラムアド
レスバッファ26aと、外部コラムアドレスストローブ
信号/CASに同期して発生される内部制御信号φCに
応答して活性化され、コラムアドレスバッファ26aか
ら発生された内部列アドレス信号Y3〜Ykを初期カウ
ント値として取込むカウンタ400と、クロック数選択
回路394(図45参照)からのラップ長情報に応答し
て、カウンタ400の出力およびコラムアドレスバッフ
ァ26aの出力の一方を選択する選択回路402と、選
択回路402からの列アドレス信号をデコードして列選
択線CSLを活性化するYデコーダ群404を含む。
トクロック信号SCに応じて1ずつ増分(または減分)
される。カウンタ400は、図35に示すシフトクロッ
ク発生回路398からのシフトクロック信号SCに応答
してそのカウント値を1増分する。選択回路402は、
クロック数選択回路394からのクロック数情報が1以
上、すなわち、ラップ長が16以上の場合を示している
場合には、カウンタ400の出力を選択してYデコーダ
群404へ与える。Yデコーダ群404はデコーダ活性
化信号φCDに応答してこの選択回路402から与えら
れた信号をデコードして列選択線を選択する。ラップ長
が8 以下の場合には、選択回路402は、コラムアドレ
スバッファ26aの出力を選択する。
活性化信号φCDは、このクロック数選択回路からの情
報に従って、外部コラムアドレスストローブ信号/CA
S(またはライトイネーブル信号(書込許可信号))が
立下がってから所定のクロック数か経過したときに一旦
不活性状態となり、再び活性状態となる。この図35に
示す構成において、カウンタ400は、シフトクロック
SCではなく、Yデコーダ活性化信号φCDの立下がり
に応答してそのカウント値が1増分される構成が利用さ
れてもよい。このとき、シフトクロック信号SCは、Y
デコーダ制御系へ与えられ、そのシフトクロック信号S
Cの発生タイミングで活性化信号φCDの活性化/不活
性化の制御が行なわれる。次にこの通常ラップ長が8に
設定されているSDRAMにおいて、ラップ長16が選
択された場合の動作をその動作波形図である図36を参
照して説明する。
RASが“L”に立下がると、次のクロック信号CLK
の立上がりエッジでアドレス信号ADDが取込まれ、内
部行アドレス信号Xaが発生される。この内部行アドレ
ス信号Xaに従って、ワード線WLの電位が立上がり、
この1行のメモリセルの電位が各ビット線対BLPに伝
達される。次いで、外部コラムアドレスストローブ信号
/CASおよび書込許可信号(ライトイネーブル信号)
/WEが“L”に立下がると、そのときデータ入出力端
子DQに与えられていたデータがクロック信号CLKの
立上がりエッジで取込まれ、ライト用レジスタにラッチ
される。このライト用レジスタへのラッチ時には先に示
したように、ラップアドレスが示すレジスタ位置にデー
タが格納される。そのときには、列アドレス信号Ybが
すでに取込まれている。
94(図34参照)からのラップ長が16であることを
示す情報に従って、カウンタ400の出力を選択する。
カウンタ400は、内部制御信号φCに従ってコラムア
ドレスバッファ26aの出力をその初期カウント値とし
てラッチしている。Yデコーダ群404は、次いで、デ
コーダ活性化信号φCDに応答して活性化されて列デコ
ード動作を行ない1本の列選択線CS1を選択状態とす
る。ライト用レジスタには8ビットのラップデータb0
〜b7が順次格納される。8ビット目のラップデータb
7がラッチされるクロック信号の立上がりエッジでライ
トバッファ活性化信号φWBが発生される。このときに
は、すでに列選択線CSLは選択されている。これによ
り、8ビットのラップデータb0〜b7が各選択された
メモリセルへ書込まれる。このラップデータb0〜b7
のメモリセルへの書込と平行して、ライト用レジスタに
は次の8ビットのラップデータb8〜b15が順次クロ
ック信号の立上がりエッジで取込まれてラッチされる。
号の立上がりエッジでライト用レジスタからのデータの
書込が行なわれ、次のクロック信号の立上がりに従って
次のラップデータの取込みが行なわれているため、誤っ
たデータの書込が生じない。この列選択線CSL1の選
択により、メモリセルへのデータの書込が行なわれた
後、一旦デコーダ活性化信号φCDは不活性状態へ移行
する。この列デコーダの不活性化に応答してカウンタ4
00のカウント値が1増分される。メモリアレイは、列
選択系のみが一旦プリチャージ状態に復帰する。ワード
線WLは選択状態を維持する。したがって、各ビット線
対BLPの電位はそれぞれセンスアンプによりラッチさ
れた状態を維持する。所定クロック数がカウントされる
と、すなわち、ライト用レジスタに次のラップデータb
8〜b15がすべて書込まれる前に、Yデコーダ群40
4が活性化される。選択回路402はカウンタ400の
出力をYデコーダ群404に与えている。カウンタ40
0のカウント値は1増分されている。したがって、Yデ
コーダ群404は、隣接する列選択線を選択する。
るメモリセルに対しライト用レジスタにラッチされてい
る8ビットラップデータb8〜b15がこのライト用レ
ジスタ活性化信号φWBに応答して転送され、グローバ
ルIO線対GIOを介して選択されたメモリセルへデー
タが書込まれる。この上述の動作を繰返すことにより、
1行のワード線に接続されるすべてのメモリセルへの連
続アクセスが可能となる。ここで、ライト用レジスタか
らのデータ転送タイミングに関して、ラップ長の中間で
データを転送する場合には、8ビットラップデータが書
込まれた時点におけるクロック信号の立上がりに応答し
てライト用レジスタの活性化信号が発生されてデータの
書込が行なわれる。最終ラップデータが書込まれた場合
には、通常のデータ書込タイミングと同様最終ラップデ
ータが書込まれた後のクロック信号の立上がりエッジで
データの転送が行なわれる。この場合、最終ラップデー
タが書込まれた時点におけるクロック信号の立上がりエ
ッジでデータの書込が実行されてもよい。
02は、クロック数選択回路のラップ長データに従って
常時カウンタ400の出力を選択している。この場合、
最初のサイクルにおいてはコラムアドレスバッファ26
aの出力を選択し、次のサイクルにはカウンタ400の
出力を選択するように構成されてもよい。なおこの図3
4ないし36に示す構成においてはデータ書込に対する
ラップ長の拡張の構成のみを示している。しかしなが
ら、この場合ライト用レジスタの代わりにリード用レジ
スタを用いれば同様にデータ読出時におけるラップ長を
も拡張することはできる。すなわち、連続リードサイク
ルにおいて、メモリアレイの動作は連続データ書込時と
同様である。ライト用レジスタ活性化信号に代えてリー
ド用レジスタ活性化信号が利用されるだけである。連続
リードサイクルにおいては、出力バッファを介して8ビ
ット目のラップデータが読出された時点で、次の8ビッ
トラップデータがリード用レジスタに格納される。リー
ド用レジスタからのデータ読出と平行してメモリアレイ
において、次のラップデータ用のための列選択動作が実
行される。
おいて、ラップ長4を設定する場合、バンクの数が増加
される構成が利用されてもよく、またバンク数を2とし
たままで、マスクデータを用いて4ビットのラップデー
タのみの書込が行なわれてもよい。データ読出時におい
ては、ラップアドレスにより、この4ビットラップデー
タの先頭アドレスが指定されるため、マスクデータなど
を特に用いる必要はなく、4ビット目のデータが読出さ
れた時点でデータの読出が終了される。 [ピン配置]図37はこの発明に従うSDRAMを収納
するパッケージの外観を示す図である。この発明による
16MSDRAMは、44ピン、リードピッチ0.8m
m,400mil,TSOP TypeIIに収納され
る。このパッケージは、標準16MDRAMが収納され
るSOJ(シングルアウトラインジェイリーディットパ
ッケージ)などと同じ大きさでありながら、リードピッ
チが小さく、ピン数を多くとれるという長所を有する。
れるSDRAMは、ボンディングワイヤの切換により、
×4構成と×8構成を実現する。ピン番号1、22に電
源電位Vccが与えられる。データ入出力端子はパッケ
ージ中央部に配置され、ピン番号9、10、12、1
3、32、33、35および36のピン番号のピン端子
がデータ入出力端子DQ0〜DQ7として利用される
(ただし×8構成の場合)。データ入出力端子DQ0、
DQ1およびDQ7ならびにDQ6を挟んで、入出力バ
ッファに用いられるための電源電位Vcc(Q)を受け
るピン端子(番号11および34)と、接地電位Vss
(Q)を受けるピン番号8および37のピン端子が配置
される。このデータ入出力に対して入出力バッファ専用
に用いられる電源電位Vcc(Q)およびVss(Q)
を利用することにより、高速でデータの入出力を行なう
際に生じるデータ入出力端子の充放電に伴うノイズを効
果的に低減することができ、内部動作の安定化を保証す
る。
のピン端子には電源電位Vccが与えられ、ピン番号2
3および44のピン端子には接地電位Vssが与えられ
る。ピン番号2のピン端に子は書込許可信号/WEが与
えられ、ピン番号3のピン端子には外部ロウアドレスス
トローブ信号/RASが与えられる。ピン番号4の端子
へはクロックイネーブル信号/CKEが与えられる。ピ
ン番号5のピン端子にクロック信号CLKが与えられ
る。アドレス信号ビットA0〜A11は、ピン番号18
ないし21、24ないし29、17および16へそれぞ
れ与えられる。ピン番号16へ与えられるアドレス信号
ビットA11は、バンク選択信号BSとして利用され
る。すなわちこの場合、2バンク構成が利用される。こ
のアドレスピン端子16ないし29へ与えられるアドレ
ス信号は行アドレス信号と列アドレス信号とが時分割し
て与えられる。×8構成においては、アドレス信号ビッ
トA0〜A8またはA0〜A9が列アドレス信号として
用いられる。いずれが用いられるかは、内部のリフレッ
シュサイクルにおけるリフレッシュ単位により決定され
る。
指示信号WMが与えられ、ピン番号42のピン端子には
出力許可信号(出力イネーブル信号)/OEが与えら
れ、ピン番号43のピン端子にはコラムアドレスストロ
ーブ信号/CASが与えられる。ピン番号7、38のピ
ン端子へ与えられる電圧VTおよびピン番号15および
30のピン端子へ与えられる電圧Vrefは、このSD
RAMがGTLインターフェースで利用される場合に必
要とされる基準電位である。GTLレベルとは、“H”
および“L”の比較基準電位が0.8Vであり、その信
号の論理振幅が0.8Vのレベルの信号である。近年、
高速で動作するマイクロプロセッサにおいて提案されて
いる。ピン番号6、39、40のピン端子は未使用であ
り、その仕様は定義されていない。
3、32および33のピン端子(データ入出力端子)は
マスクデータ入出力端子として利用される。このマスク
データM0〜M3は、特定のデータ入出力ピン端子を介
してのデータの書込に対しマスクをかける。このような
ライトパービット動作を実現する構成は、容易に実現す
ることができ、データ入出力端子へ同時にマスクデータ
が与えられてその入力バッファを不活性状態にする構成
が利用されてもよい。またこれに代えて、特定のたとえ
ばWCBR条件下においてマスクデータを取込んで内部
のレジスタ回路でラッチしておき、連続アクセス中はそ
のレジスタに保持されたマスクデータに従って特定のデ
ータ入出力端子を介して与えられるデータを無効とする
かまたは入力バッファを不活性状態に維持する構成が利
用されればよい。
型半導体記憶装置においては、外部から与えられるクロ
ック信号に同期して制御信号、アドレス信号および入力
データなどの装置内部への取込みが実行されている。同
期型半導体記憶装置は複数のバンクを備えている。この
バンクを交互にアクセスすることにより、インターリー
ブ方法をSDRAM内部で実現することができる。メモ
リサイクルは制御信号/RASの活性化期間(“L”の
期間)で決定されている。バンクを切換えるためには、
この制御信号/RASを一旦“H”の不活性状態に立上
げる必要がある。バンクアドレスを設定するためであ
る。連続的にバンク#1およびバンク#2を交互にアク
セスするためには2つの方法が考えられる。
2に対しそれぞれ独立に制御信号/RASを設けること
である。第2の方法は、外部制御信号をすべてワンショ
ットのパルスにする方法である。動作モードの指定は、
この外部制御信号の状態の組合せで決定する。動作モー
ドを指定する必要があるときのみ制御信号を所定の組合
せに設定する。SDRAM内部ではこの設定された動作
に従って必要な動作が実行される。このように制御信号
をパルス化することにより、制御信号/RASに従って
アドレス信号を取込む場合においても、一方のバンクに
アクセス中に他方のバンクをプリチャージすることが可
能となる。またこの制御信号をすべてパルス化する方式
は、制御信号がアドレス信号と同様の信号形態となり、
制御信号の生成が極めて容易となるという利点をも合わ
せて有する。必要とされる信号をすべて同一の形態の信
号で生成すればよく、外部処理装置に余分の負荷をかけ
る必要がないためである。以下この制御信号をパルス方
式とする構成について説明する。
ており、実行される動作は制御信号の組合せにより決定
される。まず、各制御信号の状態とそのときに行なわれ
る動作モードとの対応関係について説明する。図38
は、このパルス方式同期型半導体記憶装置のピン配置を
示す図である。図38に示す同期型半導体記憶装置は、
第1の同期型半導体装置と同様、1ワードが4ビットの
構成と、1ワードが8ビットの構成を備える。ワード構
成の設定はパッドのボンディングにより実現される。ピ
ン番号1、5、9、22、36、および40のピン端子
へ動作電源電圧Vccが与えられる。ピン番号5、9、
36、および40へ与えられる動作電源電圧Vcc(図
38においてはVccQと示す)は、入出力回路(特
に、入出力バッファ)に利用される。ピン番号3、7、
23、38、および42のピン端子へ接地電位Vssが
与えられる。ピン番号3、7、38、および42へ与え
られる接地電位Vss(図38において符号VssQで
示す)は入出力回路に利用される。動作電源電圧を入出
力回路用と残りの回路用と2つに分けているのは、電源
線および接地線におけるノイズの発生を防止するためで
ある。特に、入出力回路用に動作電源電圧VccQため
のピン端子および接地電位VssQのためのピン端子を
それぞれ4つ設けているのは、グランドバウンスなどに
よるノイズの発生を確実に防止するためである。電源線
および接地線を分散させることにより、配線の寄生イン
ダクタンス成分を低減し、リンギングの発生を防止す
る。またスパイクノイズが発生してもそのスパイクノイ
ズの影響をごく部分的に抑制する。
1および43のピン端子はデータ入出力のために用いら
れる(1ワード8ビットの構成の場合)。1ワードが4
ビット構成の場合、ピン番号2、6、39および43の
ピン端子はマスクデータM0〜M3を入力するために利
用される。ピン番号17ないし21および24ないし2
9のピン端子はアドレス信号入力端子として用いられ
る。ピン番号16のピン端子へはバンクを指定するため
のバンクアドレスBAが与えられる。ピン番号12のピ
ン端子へライトイネーブル信号/WEが与えられる。ピ
ン番号13のピン端子へ列アドレスストローブ信号/C
ASが与えられる。ピン番号14のピン端子へ行アドレ
スストローブ信号/RASが与えられる。ピン番号33
のピン端子へデータ入出力/マスク信号DQMが与えら
れる。この信号DQMは先の実施例における出力イネー
ブル信号/OEおよびライトマスク信号WM両者の組合
せに対応する。ピン番号32のピン端子へクロック信号
CLKが与えられる。ピン番号31のピン端子へ、クロ
ック信号CLKを取込み内部クロック信号を発生するク
ロックバッファの活性化/不活性化を制御するためのク
ロックバッファイネーブル信号/CKEが与えられる。
ピン番号15のピン端子へは半導体記憶装置が選択状態
であることを示すチップセレクト信号/CSが与えられ
る。
ードを指定するサイクルにおいてのみ与えられる。すべ
ての制御信号、アドレス信号およびデータはすべてクロ
ック信号CLKの立上がりエッジで内部に取込まれる。
制御信号/WE、/CAS、/RAS、/CSおよびD
QMのクロック信号CLKの立上がりエッジにおける状
態の組合せに従って装置内部で指定された動作モードの
判別が実行される。次にこの制御信号と指定された動作
モードとの対応関係について説明する。図39は、制御
信号の状態とそのときに指定される動作モードとの対応
関係を示す図である。以下、図39を参照して、制御信
号と動作モードとの関係について説明する。 (a) /CS=/RAS=“L”かつ/CAS=/W
E=“H” この状態では、行アドレスの取込みが指定されかつアレ
イの活性化が指定される。すなわち、行アドレスを取込
みかつ併せてバンクアドレスも取込み選択されたバンク
において行選択に関連する動作が実行される。
RAS=/WE=“H” この状態では列アドレスの取込みが指定されかつデータ
読出動作モードが指定される。この動作モードにおいて
は、読出データレジスタが選択され、選択されたメモリ
セルの読出データレジスタへのデータ転送動作が実行さ
れる。 (c) /CS=/CAS=/WE=“L”かつ/RA
S=“H” この状態は、列アドレスの取込みおよびデータ書込動作
を指定する。この動作モードにおいては、書込レジスタ
の活性化が行なわれ、与えられたデータの書込レジスタ
および選択メモリセルへの書込が行なわれる。 (d) /CS=/RAS=/WE=“L”かつ/CA
S=“H” アレイがプリチャージ状態とされかつセルリフレッシュ
の終了が指定される。
“L”かつ/WE=“H” この状態ではリフレッシュが指定されかつセルフリフレ
ッシュ動作が開始される。この動作モードにおいては、
内部でリフレッシュアドレスの生成および選択行におけ
るメモリセルのリフレッシュが、内蔵されたアドレスカ
ウンタおよびタイマを用いて実行される。 (f) /CS=/RAS=/CAS=/WE=“L” この動作モードにおいては、モードレジスタにデータが
セットされる。このモードレジスタは、特に説明してい
ないが、同期型半導体記憶装置における固有の動作モー
ドを指定するためにモードレジスタが設けられており、
このモードレジスタに設定されたデータに従って、所望
の動作が実行される。このようなモードレジスタの用途
としては、先の実施例におけるラップ長の設定、ラップ
長シーケンスの設定などがある。
WEにより決定された動作モードにおいて、データの書
込または読出が実行される。すなわち、外部から与えら
れた書込データの書込レジスタへの格納または読出デー
タレジスタに格納されたデータの読出が実行される。 (h) DQM=“H” この動作モードにおいては、データの読出が不活性状態
とされ、かつライトマスク動作(連続ビットデータ(ラ
ップデータ)におけるマスク動作)が指定される。書込
データに対するマスキングは、この信号DQMが“H”
となった次のクロック信号CLKの立上がりエッジにお
いて与えられたデータに対し行なわれる。1クロック遅
らせて書込データにマスクをかけることにより、制御信
号のタイミング設定が容易となる。
CAS=/WE=“H” この状態においては動作に変化はない。どの動作モード
も指定されない。半導体記憶装置が選択状態にあり先に
指定された動作を実行しているだけである。 (j) /CS=“H” この状態においては、SDRAMは非選択状態であり、
信号/RAS、/CAS、および/WEは無視される。
ここで、図39において符号“−”で示される信号状態
は「ドントケア」状態,および“X”は「任意」状態を
示す。次に具体的動作について説明する。 [具体的動作シーケンス] 1.データ読出 図40は、第2型式のSDRAMのデータ読出時におけ
る動作を示す外部信号の状態を示すタイミングチャート
図である。以下、データ読出動作について説明する。
の立上がりエッジにおいて、信号/RASが“L”、信
号/CASおよび/WEがともに“H”に設定される。
このとき、行アドレス信号ビットA0〜A10が行アド
レス信号Xaとして取込まれ内部アドレスが生成され
る。このとき同時に、バンクアドレス信号BAも取込ま
れる。バンクアドレス信号BAは“0”である。この場
合、バンクアドレスBAに対応するバンクが選択され
る。バンクアドレスに合わせてSDRAMはバンク0お
よびバンク1を有すると想定する。バンク0において、
行デコード動作およびアレイの活性化が実行される。1
クロック置いて、サイクル3において、クロック信号C
LKの立上がりエッジで信号/RASおよび/WEが
“H”に設定され、信号/CASが“L”に設定され
る。この状態は、データの読出を示しかつこのサイクル
3のクロック信号CLKの立上がりエッジでアドレス信
号ビットA0〜A10が列アドレス信号Ybとして取込
まれる。これにより内部で行アドレス信号Xaおよび列
アドレス信号Ybに従う行および列の選択動作が実行さ
れ、選択されたメモリセルのデータが読出データレジス
タへ格納される。6クロックサイクル後のサイクル7に
おいてデータが読出される。この場合、信号DQMが予
め“L”に設定される。これによりデータ読出が可能と
なる。
納された8個のデータが順次クロック信号CLKの立上
がりエッジに同期して読出される。連続8ビットのデー
タをb0〜b7として示す。このデータ読出と並行し
て、サイクル7においてクロック信号CLKの立上がり
エッジで信号/RASおよび/WEを“L”に設定し、
信号/CASを“H”に設定する。このとき併せてバン
クアドレスBAが“0”に設定される。これによりバン
ク0のプリチャージが指定され、バンク0のアレイのプ
リチャージが実行される。ここで、信号DQMはデータ
読出時において2クロックサイクル遅れて読出用レジス
タの活性化/不活性化を制御する。データの読出のため
の制御信号のタイミング設定を容易とするためである。
出力バッファおよびリードレジスタのシフトの制御をこ
の信号DQMが“L”となってから2クロック経過した
後に活性化する構成が利用されればよい。この構成は、
信号DQMを2クロック期間遅延させる遅延回路を利用
することにより容易に実現される。
のRASプリチャージ期間(2ないし3クロックサイク
ル)が経過した後再び活性化することができる。サイク
ル11においてクロック信号CLKの立上がりエッジ
で、信号/RASが“L”、信号/CASおよび/WE
がともに“H”となる。バンクアドレス信号BAは
“0”となる。バンク0が再び活性化される。同時に行
アドレス信号Xcの取込みが実行される。サイクル13
におけるクロック信号CLKの立上がりエッジで信号/
CASが“L”、信号/RASおよび/WEがともに
“H”に設定される。列アドレス信号Ydの取込みが行
なわれるとともにデータ読出動作が指定される。バンク
0において、行アドレスXcおよび列アドレスYdに従
って選択動作が実行され、選択されたメモリセルのデー
タが再び読出データレジスタへ転送される。データの出
力は信号/RASが“L”に入ったメモリサイクルの開
始から6クロックをカウントした後に実行される。この
状態においては、信号DQMは“L”となっており、出
力イネーブル状態を示している。
の立上がりエッジでアドレスXcおよびYdにより選択
された8個のデータd0〜d7が順次クロック信号CL
Kの立上がりに応答して読出される。サイクル17にお
いて同時に信号/RASおよび/WEを“L”とし、バ
ンクアドレス信号BAを“L”とする。これによりバン
ク0は再びプリチャージ状態に入る。次にサイクル19
において、信号/RASを“L”、信号/CASおよび
/WEを“H”とし、バンクアドレスBAを“1”とす
る。この状態においてはバンク1が選択され、そのとき
に与えられていたアドレス信号ビットA0〜A10が行
アドレスXeとして取込まれる。これにより、バンク1
において行アドレスXeに従った行選択動作が実行され
る。
の立上がりエッジで信号/RASおよび/WEを“H”
に設定しかつ信号/CASを“L”に設定する。これに
よりバンク1に対するデータ読出動作が指定される。こ
のとき同時に、列アドレスYfが取込まれる。信号DQ
Mは“L”の状態にあり出力イネーブル状態を示してい
る。バンク0からデータd7が読出された後、次のクロ
ックサイクル25のクロック信号CLKの立上がりエッ
ジでバンク1からのデータf0が読出される。このとき
また信号/RASが“L”、信号/WEが“L”および
信号/CASが“H”に設定され、バンクアドレス信号
BAが“1”であり、バンク1のプリチャージが指定さ
れる。データレジスタからは続いてバンク1のデータが
読出される。バンク1においてはプリチャージが実行さ
れる。
“L”、信号/CASおよび/WEを“H”に設定し、
バンクアドレス信号BAを“0”と設定することにより
バンク0が再び活性化される。サイクル28のクロック
信号CLKの立上がり時において、クロックバッファイ
ネーブル信号/CKEを“H”に設定する。信号/CK
Eはクロックバッファをイネーブル/ディセーブルする
信号である。信号/CKEが“H”となると、読出用レ
ジスタにおけるレジスタのシフトクロックの発生が次の
クロックサイクルにおいて禁止される。すなわち、サイ
クル29において読出されたデータf4が次のサイクル
30においても連続して読出される。これにより、SD
RAM外部において、データを処理している装置におい
てデータの処理速度がこのデータ読出に追随できないか
または必要なデータが揃わない場合にこのクロックバッ
ファイネーブル信号/CKEを“H”と設定することに
より所定期間同一データを出力し続けることができる。
この動作は“サスペンデッドアウトプット”と呼ばれ
る。
列アドレスYhの取込みが行なわれ、サイクル34にお
いてバンク0のプリチャージが実行される。上述のよう
に、信号/RASをパルス方式で印加することにより、
動作サイクルの最初の期間のみ制御信号/RAS、/C
ASおよび/WEを所定の状態に組合せることにより動
作モードが指定されるため、容易にバンクの切換を行な
うことができ、バンク0の活性化時にバンク1のプリチ
ャージを行なうことができる。したがって、RASプリ
チャージ時間を考慮する必要がなく、連続して交互にバ
ンク0およびバンク1からデータを読出すことができ、
高速でデータを読出すことが可能となる。また「サスペ
ンデッドアウトプット」動作モードを設けることによ
り、容易に連続データ読出中においても処理装置の動作
速度に併せてデータの取込みを行なうことが可能とな
り、システムのタイミング設計が容易となる。ここで、
外部から見た場合、信号/CKEが“H”となってから
2つ目のクロック信号が消去されているように示され
る。これは内部的には、次のクロック信号の立上がりエ
ッジでレジスタのシフト動作が実行されるため、内部的
には信号/CKEが“H”となった次のサイクルのクロ
ックが消去される。 2.データ書込 図41はこの第2型式のSDRAMのデータ書込動作を
示す図である。書込動作は信号/CASの立下がりと同
時に信号/WEを“L”と設定することにより指定され
る。図41においては、まずバンク0に対するデータ書
込動作が指定される。この状態においては、信号/CA
Sおよび/WEの“L”への設定と同時に書込レジスタ
へのデータの書込すなわち外部データの取込みが実行さ
れる。
には、1クロック遅れてデータの取込みをイネーブル/
ディセーブルする。データ書込時においては、入力バッ
ファへのデータの取込みを書込指示と同時に行なえばよ
いだけであるためである。このときまだ書込レジスタの
状態が完全にリセットされていなくてもよい。次のクロ
ックサイクルまでにレジスタのリセット状態が確定し、
データb0の書込が行なえればよいためである。このた
め読出動作時と異なり信号DQMはデータ書込よりも1
クロック遅れてデータ書込のイネーブル/ディセーブル
を制御する。データ読出時においては、メモリサイクル
開始後クロック信号CLK6個カウントした後に読出動
作が行なわれる。このときまでに出力バッファを動作可
能状態としておく必要があるとともに、レジスタから与
えられたデータを出力バッファに取込み読出す必要があ
る。このため信号DQMは書込モード時より早くイネー
ブルされる。
ロックサイクルで与えられる書込データに対しマスクが
かけられる。1クロックサイクル遅れたデータに対しマ
スクがかけられるのは、タイミングの設定を容易とする
ためである。この1クロック遅れてデータに対しマスク
をかける構成は、図24に示す構成において、書込マス
クデータWMが1クロック遅れてライトマスクデータ発
生回路へ与えられる構成が利用されればよい。この1ク
ロック遅れたデータに対しマスクをかける構成とするこ
とにより、ラップアドレスデコーダからのラップアドレ
スに対するタイミング設計が容易となる。このデータ書
込モード時においても、信号/CKEを“H”に設定す
ると、次のクロックサイクルで与えられるデータf6が
その次のクロックサイクルにおいても引き続き入力され
る。書込用レジスタにおけるレジスタのシフト動作が禁
止される。これにより、データ書込時において、必要な
データが揃ったときにデータを書込むことが可能とな
る。この動作は「サスベンデッドインプット」と呼ばれ
る。
信号CLKの立上がりエッジで取込まれる。命令および
アドレス信号はいつ与えられるか予め想定することはで
きない。このため、外部クロック信号CLKの立上がり
エッジでこれらの外部制御信号を取込み内部制御信号を
発生し状態を安定させる必要がある。このための入力部
の構成について次に説明する。 [制御信号バッファ]図42は、信号/RAS、/CA
Sおよび/WEを外部クロック信号CLKに同期して取
込むバッファ回路の構成を示す図である。図42におい
ては、外部信号と内部信号とを区別するために、外部信
号に対しては符号“ext.”を付す。
制御信号ext./CSが“L”のときに活性化され、
外部クロック信号ext.CLKに同期して外部制御信
号ext./RASを取込み内部制御信号/RASを発
生する。CASバッファ504は、外部制御信号ex
t./CSの“L”に応答して活性化され、外部クロッ
ク信号ext.CLKの立上がりエッジで外部制御信号
ext./CSを取込み内部制御信号/CASを発生す
る。WEバッファ506は、外部制御信号ext./C
Sの“L”に応答して活性化され、外部クロック信号e
xt.CLKの立上りエッジで信号ext./WEを取
込み内部信号/WEを発生する。図43は、内部アドレ
ス信号を発生するための回路構成を示す図である。図4
3において、クロックバッファ508は、外部クロック
信号ext.CLKをバッファ処理して内部クロック信
号CLKを生成する。状態デコーダ510は、内部制御
信号/RAS、/CSおよび/WEをこのクロックバッ
ファ508からの内部クロック信号CLKの立上がりエ
ッジで取込みその信号の状態を判別し、必要な内部制御
信号を生成する。状態デコーダ510は、信号/RA
S、/CASおよび/WEがアドレス信号の取込みを指
定している場合には、アドレスバッファ512を活性化
する。アドレスバッファ512は、この状態デコーダ5
10からのデコード結果信号に従って外部クロック信号
ext.CLKの立上がりエッジで外部アドレスex
t.Aiを取込み内部アドレスAi(バンクアドレスB
Aを含む)を生成する。
式のSDRAMの内部制御信号発生系の構成を概略的に
示すブロック図である。図44においては、メモリアレ
イは第1のバンク(バンク0)600aと第2のバンク
(バンク1)600bと2つのバンクを含む。このバン
ク600aおよび600bは、図1に示す回路部分20
0を含む。図44においては、図面の煩雑化を避けるた
めに、内部制御信号はバンク600aおよび600b共
通に発生するように示される。バンクアドレス信号BA
に従って一方のバンクのみが活性化され、活性化された
バンクに対してのみ制御信号が与えられる。バンク60
0aおよび600bの内部構成は先の実施例のものと同
様である。
信号ext./CSをバッファ処理して内部制御信号/
CSを発生するCSバッファ614と、外部から与えら
れるクロックバッファイネーブル信号ext./CKE
に応答して制御信号CLKBEおよび/CKEを発生す
るCKEバッファ612と、制御信号CLKBEおよび
/CKEに応答して活性化され、外部からのクロック信
号ext.CLKをバッファ処理して内部クロック信号
CLK1およびCLK2を発生するクロックバッファ6
10を含む。CKEバッファ612は、外部制御信号e
xt./CKEが不活性状態のとき(“H”レベルのと
き)、クロックバッファ610からのクロック信号CL
K1およびCLK2の発生を停止させる。CKEバッフ
ァ612はクロックバッファ610からの第1の内部ク
ロック信号CLK1に同期して外部制御信号ext./
CKEを取込み内部制御信号/CKEを発生する。制御
信号/CKEはクロックバッファ610へまた与えられ
る。クロックバッファ610はこの内部制御信号/CK
Eに応答して、外部クロック信号ext.CLKに同期
した第2の内部クロック信号CLK2を発生する。CK
Eバッファ612はまた、特殊モードが設定されたと
き、外部制御信号ext./CKEをクロック信号CL
K1(すなわち外部クロック信号ext.CLK)と非
同期で取込み制御信号CLKBEを発生しかつクロック
信号CLK1およびCLK2の発生を禁止する。
KEバッファ612からの制御信号CLKBEおよび/
CKEを並列に受け、その活性化/不活性化が制御され
る。制御信号CLKBEおよび/CKEの一方が活性状
態にあれば、クロックバッファ610は内部クロック信
号を発生する。特殊モードが指定されたときのみクロッ
クバッファ610の内部クロック信号の発生が停止され
る。ここで、クロックバッファ610から第1の内部ク
ロック信号CLK1および第2のクロック信号CLK2
と2つのクロック信号が発生されているのはセルフリフ
レッシュ時、およびスタンバイ動作時において不必要な
バッファ回路の動作を禁止するためである。すなわち第
1の内部クロック信号CLK1は、外部制御信号ex
t./RAS、ext./CASおよびext./WE
などの制御信号を取込むために用いられる。第2の内部
クロック信号CLK2はデータの入出力を制御するため
に利用される。この第2のクロック信号CLK2をデー
タの入出力制御系のみに与えることにより、前述のサス
ペンデッドインプット動作およびサスペンデッドアウト
プット動作を実現することができる。
からの内部制御信号/CSに応答して活性化され、外部
制御信号ext./RAS、ext./CAS、ex
t./WEおよびext.DQMを取込み内部制御信号
を発生する第1の制御信号発生回路616と、第1の制
御信号発生回路616からの制御信号に応答して、選択
されたアレイを駆動する制御信号を発生する第2の制御
信号発生回路618と、第1の制御信号発生回路616
からのリフレッシュ指示に応答してリフレッシュ動作を
行なうリフレッシュ回路620を含む。第1の制御信号
発生回路616は、第1の内部クロック信号CLK1に
応答して外部制御信号ext./RAS、ext./C
AS、およびext./WEを取込みそのときの信号の
状態の組合せにより指定された動作モードを判別する。
この判別結果に従って、第1の制御信号発生回路616
は、書込制御信号φW、読出制御信号φO、行選択制御
信号φRおよび列選択制御信号φC、行アドレスバッフ
ァ活性化信号RADEおよび列アドレスバッファ活性化
信号CADEを発生する。第1の制御信号発生回路61
6はまた外部制御信号ext.DQMを第1の内部クロ
ック信号CLK1の立上がりエッジで取込み、入出力バ
ッファをイネーブル状態とする。
内部クロック信号CLK1およびバンクアドレス信号B
Aを受け、第1の制御信号発生回路616からの制御信
号に従って、センスアンプ活性化信号φSA、プリアン
プ活性化信号φPA、書込用レジスタ活性化信号φW
B、入力バッファ活性化信号φDB、および出力バッフ
ァイネーブル信号φOEを発生する。第2の制御信号発
生回路618から発生される制御信号φWB、φDBお
よびφOEは、第1の内部クロック信号CLK1により
決定される。すなわち、内部クロック信号CLK1の所
定のカウント数に従ってこれらの制御信号φWB、φD
BおよびφOEが発生される。リフレッシュ回路620
は、第1の制御信号発生回路616からのリフレッシュ
指示に従ってリフレッシュアドレスSRAを発生すると
ともに、アドレスバッファから与えられる内部行アドレ
スXaに代えてこのリフレッシュアドレスSRAをバン
ク600aおよび600bへ与える(バンク600aお
よび600bが同時にリフレッシュされる場合)。リフ
レッシュ回路620は、このリフレッシュアドレスを発
生するためのアドレスカウンタ、およびリフレッシュア
ドレスと通常の内部行アドレスとを切換るためのマルチ
プレクサを含む。
の制御信号発生回路616に含まれる。リフレッシュ回
路620からのリフレッシュアドレスSRAは、後に説
明するアドレスバッファ624へ与えられ、アドレスバ
ッファ624の前段にこのリフレッシュアドレスSRA
と通常の外部アドレスext.Aとを切換るマルチプレ
クサが設けられてもよい。この場合、第1の制御信号発
生回路616が、リフレッシュ指示が与えられた場合に
は、行アドレスバッファ活性化信号RADEおよび行選
択制御信号φRを発生する。SDRAMはさらに、第1
の制御信号発生回路616からの行アドレスバッファ活
性化信号RADEおよび列アドレスバッファ活性化信号
CADEに応答して活性化され、外部アドレス信号ex
t.Aをそれぞれ行アドレス信号および列アドレス信号
として取込み内部行アドレス信号Xaおよび内部列アド
レス信号Yaおよびバンクアドレス信号BAを発生する
アドレスバッファ624と、第2の内部クロック信号C
LK2に応答して動作し、アドレスバッファ624から
の所定のビットの内部列アドレス信号Ymを受けて図1
に示すリード用レジスタおよびライト用レジスタを制御
する信号すなわち、ラップアドレスWY、リードレジス
タ駆動信号φRrおよびライト用レジスタ駆動信号φR
Wを発生するレジスタ制御回路622を含む。このレジ
スタ制御回路622を第2の内部クロック信号CLK2
に同期して動作させることにより、第2の内部クロック
信号CLK2の発生を停止させた場合に、先に説明した
サスペンディッドインプットおよびサスペンディッドア
ウトプットの動作を実現することができる。制御信号φ
RrまたはφRwが第2の内部クロック信号CLK2が
与えられない場合発生されないため、レジスタにおける
シフト動作が行なわれないためである。
発生回路616への入力としてクロックバッファの活性
化/非活性化を制御する制御信号ext./CKEを設
け、この制御信号によりクロックバッファのバッファの
動作を制御する。クロックバッファ610からは外部ク
ロック信号ext.CLKに同期した内部クロック信号
CLK1およびCLK2が生成される。外部制御信号e
xt./RAS等を取込む第1の制御信号発生回路61
6は、第1の内部クロック信号CLK1に同期して(す
なわち外部クロック信号ext.CLKに同期して)外
部制御信号を取込む。CSバッファ614はこの第1の
内部クロック信号CLK1に立上がりエッジで外部制御
信号ext./CSを取込む。第1の制御信号発生回路
616はこの内部制御信号/CSが活性状態のときのみ
外部制御信号を取込む。内部クロック信号CLK1が発
生されない場合、第1の制御信号発生回路616および
CSバッファ614における外部制御信号の取込みは行
なわれない。これにより、外部制御信号を取込むバッフ
ァ回路を常時動作させる必要がなくなり、消費電力を低
減することができる。また、クロック信号CLK1が発
生されている場合においても、内部制御信号/CSが不
活性状態にあれば、内部制御信号ext./RASなど
の取込みは行なわれないため、同様消費電力を低減する
ことができる。
信号RADEおよびCADEが発生されたときのみ外部
アドレス信号ext.Aの取込みを行なう。したがって
アドレスバッファ624もアドレス指定が行なわれたと
きのみアドレスの取込みおよびラッチを行なうため、外
部クロック信号ext.CLKの各サイクルで動作する
ことがなくなり、消費電力が低減される。またクロック
バッファ610においては、CKEバッファ612から
の制御信号CLKBEおよび/CKEに従って必要なと
きのみ活性状態とされる。これにより、クロックバッフ
ァ610はSDRAMがアクセスされないスタンバイ状
態時などにおいて外部クロック信号ext.CLKの取
込みを禁止できる。これにより必要時においてのみ内部
クロック信号CLK1およびCLK2が発生されるた
め、外部クロック信号ext.CLKを常時取込む動作
を行なう必要がなくなり、同様消費電力が低減される。
は図1および図45に示すSDRAMのデータ読出回路
系の構成を示す図である。図45に示すように、SDR
AM700は、2つのバンク♯Aおよび♯Bと、バンク
♯Aおよび♯Bに共通に設けられる出力バッファ702
を含む。図45においては、データ入出力端子DQ0〜
DQ7が示され、8ビット単位でのデータの入出力を行
なう構成が一例として示される。出力バッファ702
は、読出制御信号OEMに応答して活性状態とされ、選
択されたバンクから伝達されるデータを受けて読出デー
タを生成し、データ入出力端子DQ0〜DQ7へ伝達す
る。図46は、バンク♯Aのデータ読出部分の具体的構
成を示す図である。図46においては、1つのデータ入
出力端子DQに関連する部分の構成を示す。図46にお
いて、バンク♯Aは、8個のグローバルIO線対GIO
0A〜GIO7Aそれぞれに対応して設けられ、プリア
ンプイネーブル信号PAEAに応答して対応のグローバ
ルIO線対上のデータを増幅しかつラッチするリードレ
ジスタRG0A〜RG7Aと、リードレジスタRG0A
〜RG7Aそれぞれに対応して設けられ、ラップアドレ
スRWY0、/RWY0〜RWY7、/RWY7に応答
して対応のリードレジスタの保持するデータを反転増幅
する3状態インバータバッファTB0A〜TB7Aと、
インバータバッファTB0A〜TB7Aから伝達される
データをラッチするラッチ回路LA−Aと、インバータ
バッファTB0A〜TB7Aから伝達されたデータ(ラ
ッチ回路RA−Aにラッチされている)を反転増幅して
出力バッファへ伝達する3状態インバータバッファTB
8Aを含む。インバータバッファTB8Aはバンクアド
レスBAに従って発生されるバンク指定信号BAAおよ
びBABに応答して活性化される。
タ読出系の構成を示す図である。バンク♯Bはバンク♯
Aと同様の構成を備える。すなわち、バンク♯Bは、プ
リアンプイネーブル信号PAEBに応答して活性化さ
れ、対応のグローバルIO線GIO0B〜GIO7B上
のデータを増幅しラッチするリードレジスタRG0B〜
RG7Bと、ラップアドレスに応答して活性化され、対
応のリードレジスタRG0B〜RG7Bの出力を反転増
幅する3状態インバータバッファTB0B〜TB7B
と、インバータバッファTB0B〜TB7Bの出力をラ
ッチするラッチ回路LA−Bと、ラッチ回路LA−Bの
ラッチデータを反転増幅する3状態インバータバッファ
TB8Bを含む。インバータバッファTB8Bは、バン
ク指定信号BAAおよびBABに応答して活性化され、
その反転増幅したデータを出力バッファへ伝達する。次
にこの図45ないし47に示すSDRAMのデータ読出
動作についてその動作波形図である図48を参照して説
明する。
プ長が4の場合のデータ読出動作波形が示される。ここ
で、レイテンシは列アクセスが行なわれてから有効デー
タがデータ入出力端子DQ(図48においては符号Qで
示す)に現われるまでに必要とされるクロックサイクル
数である。列アクセスの開始は信号/CASがクロック
信号CLKの立上がりエッジにおいて“L”に設定する
ことにより指定される。この列アクセスサイクルは図1
および図44に示すSDRAMの構成のいずれにおいて
も同様である。このため信号/RASについては示さな
い。信号/RASはそれぞれの動作方式に従って列アク
セス指定の前に設定される。第1サイクル(クロック番
号1)において、信号/CASが“L”に立下げられ
る。ライトイネーブル信号/WEは“H”にありデータ
読出が指定される。このとき同時に与えられるアドレス
信号YaおよびバンクアドレスBAに従ってバンク♯A
が指定される。すでに信号/RASにより行アクセスは
実行されている。この列アクセス指示(列選択動作指
示)に従ってバンク♯Aにおいて列選択動作が実行さ
れ、選択されたメモリセルのデータがグローバルIO線
対GIO0〜GIO7上に伝達される。
のデータが確定すると、プリアンプイネーブル信号PA
EAが“H”に立上がる。このプリアンプイネーブル信
号PAEAの発生タイミングもレイテンシに合わせて設
定され、第3サイクル(クロック番号3)のクロックの
立上がりに同期して発生される。これにより、リードレ
ジスタRG0A〜RG7Aに対応のグローバルIO線対
上のデータがラッチされる。次いでラップアドレス発生
回路からのラップアドレスRWYiが所定のシーケンス
に従って第3クロックサイクルから順次ラップ長に対応
するクロックサイクル間発生される。この第3クロック
サイクルにおいて同様にバンクアドレスBAに従って、
バンク指定信号BAAが“H”に立上がり、インバータ
バッファTB8Aが作動状態となる。ラップアドレスに
より活性化状態とされたインバータバッファTB0A〜
TB7Aからのデータが出力バッファ702へ伝達され
る。出力バッファ702へは、信号OEM(図48には
示していない)が、バンク指定信号BAAと同様のタイ
ミングで発生される。これにより有効データが第4クロ
ックサイクルから順次出力される。
ASが“L”に立下がり、そのときに与えられるアドレ
ス信号AddおよびバンクアドレスBAに従ってすでに
行アクセスが行なわれているバンク♯Bに対する列選択
動作が実行される。第7サイクルにおいてバンク♯Bに
対するプリアンプイネーブル信号PAEBが“H”に立
上がり、バンク♯BにおいてグローバルIO線対GIO
0B〜GIO7BからリードレジスタRG0B〜RG7
Bに対するデータ転送およびラッチが実行される。第7
クロックサイクルからラップアドレスが順次発生され、
選択されたバンク♯Bのリードレジスタのデータが出力
バッファへ伝達される。これにより、バンク♯Bから読
出されたデータb1〜b4が第8クロックサイクルから
順次出力される。このようにバンク♯Aおよびバンク♯
Bを交互にアクセスすることにより両バンク♯Aおよび
♯Bから高速でデータを読出すことができる。このバン
ク♯Aおよび♯Bへの連続アクセスは、図44に示すパ
ルス方式のSDRAMであれば容易に実現することがで
きる。また、バンク♯Aおよびバンク♯Bそれぞれに対
し別々の信号/RASが利用される構成が用いられても
よい。
はPAEB)およびラップアドレスRWYiをそれぞれ
クロック信号CLKに同期して発生させることにより、
メモリアレイからのデータ読出をパイプライン化するこ
とができ、高速でデータの読出を行なうことができる。 [バンク指定信号発生系]図49はバンク指定信号BA
AおよびBABを発生する回路の構成を示す図である。
図49を参照して、バンク指定信号発生系は、クロック
信号CLKの立上がり時における信号/CASをラッチ
するラッチ回路710と、クロック信号CLKの立上が
りエッジでバンクアドレスBAを取込むラッチ回路71
1と、ラッチ回路710からの出力信号(列選択動作指
示)に応答して所定の幅を有するワンショットパルスφ
rを発生するワンショットパルス発生回路712と、ワ
ンショットパルス発生回路712からのワンショットパ
ルスφrに応答して、ラッチ回路711のラッチデータ
をラッチするラッチ回路713を含む。ラッチ回路71
0および711は、そのラッチデータがクロック信号C
LKの立上がりエッジに従って更新される。ラッチ回路
713は、ワンショットパルス発生回路712からのワ
ンショットパルスφrに従ってそのラッチデータが更新
される。
シ情報を記憶するレイテンシ記憶回路714と、ラップ
長データを記憶するラップ長記憶回路716と、ワンシ
ョットパルス発生回路712からのワンショットパルス
φrに応答して活性化され、レイテンシ記憶回路714
およびラップ長記憶回路716に保持されるレイテンシ
データおよびラップ長データに従ってカウント動作を行
なうカウンタ回路718と、カウンタ回路718からの
出力信号をラッチ回路713のラッチデータに従って選
択してバンク指定信号BAAまたはBABを発生するB
A発生回路715を含む。カウンタ回路718はワンシ
ョットパルス信号φrに応答して起動され、レイテンシ
記憶回路714に含まれるレイテンシデータが示すクロ
ック数(レイテンシ−1)をカウントし、その後活性状
態となる信号を発生する。カウンタ回路718はさらに
この活性化信号を発生した後ラップ長記憶回路716に
保持されるラップ長データが示すクロックサイクル期間
その活性状態を維持する。このカウンタ回路718の具
体的構成については後に詳細に説明する。出力イネーブ
ル信号OEMはカウンタ回路718から発生される。こ
の出力イネーブル信号OEMはこのカウンタ718回路
からBA発生回路715へ与えられる信号をトリガとし
て発生される。次にこの図49に示すバンク指定信号発
生系の動作についてその動作波形図である図50を参照
して説明する。
字1で示す)のクロック信号CLKの立上がりエッジで
信号/CASが“L”に立下がる。この状態は列アクセ
ス指示であり、このサイクルからSDRAMにおいては
列選択動作が実行される。ラッチ回路710はクロック
信号CLKの立上がりエッジで信号/CASをラッチす
る。ラッチ回路711はこのクロック信号CLKの立上
がりエッジでバンクアドレスBAをラッチする。ワンシ
ョットパルス発生回路712は、このラッチ回路710
からの“L”の信号に応答してワンショットのパルス信
号φrを発生する。ラッチ回路713はこのワンショッ
トパルス信号φrに従ってバンクアドレスBAをラッチ
する(ラッチ回路711から与えられる)。カウンタ回
路718はこのワンショットパルス信号φrに応答して
クロック信号のカウント動作を開始する。そのカウント
値がレイテンシ記憶回路714に記憶されるレイテンシ
情報が示すクロックサイクル数(レイテンシ−1)に一
致したときカウンタ回路718は“H”に立上がる信号
を発生する。このときカウンタ718は、ワンショット
パルス信号φrを1つのクロック信号としてカウント動
作するように構成されてもよい。またカウンタ回路71
8は、ワンショットパルス信号φrが与えられた後、レ
イテンシ記憶回路714が記憶するレイテンシ数データ
が示すクロックサイクル数よりも2少ないクロック信号
CLKの立上がりを検出するように構成されてもよい。
図50においては、レイテンシが3の状態が示され、か
つバンク♯Aが指定された場合が示される。
18からの活性化信号に従ってバンク指定信号BAAを
発生する。カウンタ回路718はこのときまたこのバン
ク指定信号BAAをトリガとして出力イネーブル信号O
EMを発生する。このカウンタ回路718の出力信号の
活性化状態はラップ長記憶回路716が記憶するラップ
長が示すクロックサイクル間維持される。図50におい
てはラップ長が4の場合が示されており、第3クロック
サイクルから4クロックサイクル経過後の第7クロック
サイクルにバンク指定信号BAAおよび出力イネーブル
信号OEMが“L”に移行する状態が示される。 [リードレジスタ]図51は、図46および図47に示
すリードレジスタの具体的構成を示す図である。図51
においては、リードレジスタRG0A〜RG7Aおよび
RG0B〜RG7Bを参照符号RGで示す。これらのリ
ードレジスタは同一の構成を備えている。
は、プリアンプイネーブル信号PAE(PAEAまたは
PAEB)に応答してグローバルIO線GIOiおよび
/GIOi上の信号電位を増幅するプリアンプPRA
と、プリアンプPRAにより増幅されたデータをラッチ
するラッチ回路LRGを含む。プリアンプPRAは、プ
リアンプイネーブル信号PAE(PAEAまたはPAE
B)をゲートに受ける相補接続されたpチャネルMOS
トランジスタ750およびnチャネルMOSトランジス
タ754と、トランジスタ754と接地電位との間に設
けられ、そのゲートがグローバルIO線/GIOiに接
続されるnチャネルMOSトランジスタ756と、プリ
アンプイネーブル信号PAEをそのゲートに受ける相補
接続されたpチャネルMOSトランジスタ752および
nチャネルMOSトランジスタ755と、トランジスタ
755と接地電位との間に設けられ、そのゲートがグロ
ーバルIO線GIOiに接続されるnチャネルMOSト
ランジスタ757とを含む。
750と並列に設けられるpチャネルMOSトランジス
タ751と、トランジスタ752と並列に設けられるp
チャネルMOSトランジスタ753を含む。トランジス
タ751および753はそのゲートとドレインが交差結
合される。ラッチ回路LRGは、2つの2入力NAND
回路760および762を含む。NAND回路760は
その一方入力がノードN30(プリアンプPRAの一方
出力ノード)に結合され、その他方入力がNAND回路
762の出力に結合される。NAND回路762はその
一方入力がノードN32(プリアンプPRAの他方出力
ノード)に結合され、その他方入力がNAND回路76
0の出力ノードN34に接続される。NAND回路76
0の出力ノードN34からリードレジスタRGの格納デ
ータが出力される。次にこの図51に示すリードレジス
タの動作をその動作波形図である図52を参照して説明
する。
が“L”に立下がると)、選択バンクにおいては、選択
されたメモリセルのデータがグローバルIO線GIOi
および/GIOi上に伝達され、グローバルIO線対G
IOiおよび/GIOi上の信号が読出データに対応し
た電位に変化する。図52においては、グローバルIO
線GIOi上にデータ“1”(電位“H”に対応)が読
出され、グローバルIO線/GIOi上にデータ“0”
(電位“L”に対応)が読出された状態が示される。次
いで、グローバルIO線GIOiおよび/GIOi上の
電位が確定すると、プリアンプイネーブル信号PAEが
発生される(クロック信号CLKをトリガとして)。
Aにおいては、pチャネルMOSトランジスタ751お
よび752がオン状態にあり、nチャネルMOSトラン
ジスタ754および755がオフ状態にある。このため
ノードN30およびN32は“H”の電位にプリチャー
ジされている。この状態においてはラッチ回路LRGの
ラッチデータは変化せず、前のアクセスサイクルで読出
された信号を保持している。プリアンプイネーブル信号
PAEが“H”に立上がると、トランジスタ750およ
び752がオフ状態、トランジスタ754および755
がオン状態となる。トランジスタ756および757の
ゲートへは、既に安定状態となったグローバルIO線/
GIOiおよびGIOiの信号電位が伝達される。今、
グローバルIO線GIOi上の信号電位が“1”であ
る。したがってトランジスタ757の導電率がトランジ
スタ756の導電率よりも高くなり、ノードN30がト
ランジスタ755および757によりノードN32より
もより高速で放電される。ノードN30の電位が低下す
ると、トランジスタ751がオン状態へと移行していき
ノードN32を充電する。ノードN32の電位が上昇す
ると、トランジスタ753がオフ状態へ移行する。これ
によりノードN30およびN32の電位が高速でグロー
バルIO線GIOiおよび/GIOiに対応した電位と
なる。すなわち、ノードN30の電位が“L”、ノード
N32の電位が“H”となる。応じて、NAND回路7
60の出力が“H”となり、ノードN34に選択された
メモリセルから読出されたデータがラッチされる。
“L”およびグローバルIO線/GIOi上の信号電位
が“H”の場合には、ノードN30の電位が“H”、ノ
ードN32の電位が“L”となり、NAND回路760
がその両入力が“H”となるため、ノードN34には
“L”の信号電位がラッチされる。 [プリアンプイネーブル信号発生系]図53は、プリア
ンプイネーブル信号PAEを発生するための回路構成を
示す図である。図53において、PAE信号発生系は、
クロック信号CLKの立上がりエッジで信号/CASを
ラッチするラッチ回路710と、ラッチ回路710の出
力信号に応答してワンショットのパルスを発生するワン
ショットパルス発生回路712と、ワンショットパルス
発生回路712からのワンショットパルスに応答してク
ロック信号CLKをレイテンシ記憶回路714の記憶情
報に従ってカウントし、所定カウント値に到達したとき
にプリアンプイネーブル信号PAEを発生するカウンタ
回路720を含む。次にこの図53に示すプリアンプイ
ネーブル信号発生系の動作をその動作波形図である図5
4を参照して説明する。
号/CASが“L”に設定されると列選択動作(列アク
セス)が開始する。このとき、ラッチ回路710の出力
が“L”に立下がり、ワンショットパルス発生回路71
2はワンショットのパルスを発生する。このワンショッ
トパルス発生回路712からのワンショットパルスによ
り列選択動作が開始されたことが示される。カウンタ回
路720は、このワンショットパルス発生回路712か
らのワンショットパルスに従ってクロック信号CLKを
カウントする。このカウント値がレイテンシ記憶回路7
14が記憶するレイテンシよりも1少ない値に到達した
とき、そのときのクロック信号CLKをトリガとして、
カウンタ回路720はワンショットのパルス信号を発生
する。このカウンタ回路720からのワンショットのパ
ルス信号がプリアンプイネーブル信号PAEとなる。
リアンプイネーブル信号PAEが、図49に示すBA発
生回路715と同様の構成により、選択されたバンクに
対して設けられたリードレジスタに対してのみ発生され
る。カウンタ回路720はバンク♯Aおよび♯Bそれぞ
れに設けられており、バンクアドレスBAに従って選択
されたバンクに対応するカウンタ回路のみが活性化され
る構成が利用されてもよい。ここで図54においてはレ
イテンシlaが3の場合が一例として示されている。し
たがって列選択動作が始まってから2つ目のクロック信
号(クロック番号3)をトリガとしてプリアンプイネー
ブル信号PAEが発生される。図55は図53に示すカ
ウンタ回路720の具体的構成の一例を示す図である。
図55において、カウンタ回路720は、ワンショット
パルス発生回路から与えられるワンショットパルスφr
に応答して起動され、クロック信号CLKの立下がりを
カウントする立下がりカウンタ770と、立下がりカウ
ンタ770からのカウントアップ信号に応答して所定の
パルス幅を有するパルス信号PA1を発生するパルス発
生回路772と、レイテンシ記憶回路からのレイテンシ
データが1を示しているときに活性化され、ワンショッ
トパルスφrに応答して所定のパルス幅を有するパルス
信号PAE0を発生するパルス発生回路774と、パル
ス発生回路772および774からのパルス信号PAE
1およびPAE0の論理和をとるOR回路776を含
む。
信号PAEが発生される。立下がりカウンタ770はレ
イテンシ記憶回路の記憶するレイテンシlaが2以上の
場合にカウント動作を実行する。パルス発生回路774
はレイテンシ記憶回路の記憶するレイテンシlaが1の
場合に活性化される。次にこの図55に示すカウンタ回
路720の動作をその動作波形図である図56を参照し
て説明する。クロック信号CLKの立上がりエッジにお
ける信号/CASが“L”のとき、所定のパルス幅を有
するワンショットパルス信号φrが発生される。レイテ
ンシが2以上の場合には、立下がりカウンタ770が活
性化される。立下がりカウンタ770はこのワンショッ
トパルス信号φrの立上がりに応答して活性化され、ク
ロック信号CLKの立下がりをカウントする。レイテン
シが3の場合、パルス発生回路772は、このクロック
信号CLKの2つ目の立下がりに応答してカウンタ77
0から発生されるカウントアップ信号により、所定時間
経過後に所定のパルス幅を有するパルス信号PA1を発
生する。一方、パルス発生回路774はレイテンシが1
の場合に活性化され、このワンショットパルス信号φr
の立上がりに応答して所定時間経過後に所定のパルス幅
を有するパルス信号PAE0を発生する。OR回路77
6はこのパルス信号PAE1およびPAE0のいずれか
に従ってプリアンプイネーブル信号PAEを発生する。
このパルス信号PAE0およびPAE1が要するパルス
幅は、クロック信号CLKのパルス幅と同じとされても
よい。
の構成を示す図である。図57において、カウンタ回路
720は、クロック信号CLKを分周する分周回路78
0と、分周回路780からのクロック信号CLKVをカ
ウントするカウンタ782と、カウンタ782からのカ
ウントアップ信号φuに従って所定のパルス幅を有する
パルス信号PAEを発生するパルス発生回路784を含
む。カウンタ782は、ワンショットパルス信号φrに
応答して活性化され、クロック信号CLKVをカウント
し、そのカウント値がレイテンシデータが指定するカウ
ント値に到達したときにカウントアップ信号を発生す
る。次にこの図57に示すカウンタ回路720の動作を
その動作波形図である図58を参照して説明する。図5
8において、分周回路780がクロック信号CLKを1
/2分周し、その周波数を2倍にしている場合が一例と
して示される。この場合、カウンタ回路782は、レイ
テンシデータlaに対し、ワンショットのパルス信号φ
rが与えられてからクロック信号CLKVの立下がりを
2(la−1)回カウントする。カウント値が2(la
−1)に到達するとカウントアップ信号φuを発生す
る。パルス発生回路784はこのカウントアップ信号φ
uに応答してワンショットのパルス信号を発生する。図
58においてはパルス信号PAEのパルス幅はクロック
信号CLKのパルス幅と等しいように示される。カウン
タ回路782には、レイテンシlaが1に設定されてい
る場合には、分周クロック信号CLKVの最初の立下が
りに応答してカウントアップ信号を発生する。したがっ
て、この場合、パルス発生回路784からはクロック信
号CLKの列アクセスサイクルの最初のクロック信号C
LKの立上がりに応答してプリアンプイネーブル信号P
AEが発生されると言える。
択動作が開始されてからレイテンシla−1回目のクロ
ック信号CLKの立上がりに応答してラップアドレスが
設定され、次いでラップ長が示すクロックサイクルの間
順次クロック信号に応答してラップアドレスを発生す
る。これは、図24(C)に示すラップアドレス発生回
路のデコーダの出力の設定タイミング(図28における
リセット信号)をレイテンシデータlaに従って発生
し、次いでレイテンシデータlaの指定するクロックサ
イクルからラップ長データが規定するクロックサイクル
の間順次クロック信号CLKがこのラップアドレス発生
回路へ与えられる。 [ラップアドレス発生系]図59はラップアドレス発生
系の構成の一例を示す図である。図59において、ラッ
プアドレス発生系は、クロック信号CLKの立上がりエ
ッジで信号/CASをラッチするラッチ回路790と、
ラッチ回路790からの列選択動作開始指示に応答し
て、3ビットのアドレスA0、A1およびA2をデコー
ドし、かつそのデコード結果をラッチするラップアドレ
スデコーダ791と、ラッチ回路790からの列選択動
作指示に応答して活性化され、レイテンシデータlaに
従ってクロック信号CLKをカウントするレイテンシカ
ウンタ794と、レイテンシカウンタ794からのカウ
ントアップ信号φlsに従ってラップアドレスデコーダ
791のラッチするデコーダをラップアドレス発生回路
793へ転送する転送回路792と、レイテンシカウン
タ794からのカウントアップ信号に応答して起動さ
れ、ラップ長データwrに従ってクロック信号CLKの
立下がりをカウントするラップ長カウンタ795と、ラ
ップ長カウンタ795の出力φlwに従ってクロック信
号CLKを選択的に通過させてラップアドレス発生回路
793へ与えるゲート回路796を含む。
(C)に示す構成に対応する。ラップアドレス発生回路
793は、ゲート回路796からのクロック信号CLK
aに従って、転送回路792を介して与えられたラップ
アドレスを順次シフトする(図28参照)。この転送回
路792は、図28に示すリセット信号を受けるトラン
ジスタ236に対応する。ゲート回路796はたとえば
AND回路で構成され、ラップ長カウンタ795の出力
φlwが“H”のときのみクロック信号CLKを通過さ
せる。次にこの図59に示すラップアドレス発生系の動
作をその動作波形図である図60を参照して説明する。
クロック信号CLKの立上がりエッジで信号/CASが
“L”に設定され、列選択動作が指示される。この状態
はラッチ回路790によりラッチされ、ラップアドレス
デコーダ791およびレイテンシカウンタ794が活性
状態となる。ラップアドレスデコーダ791はこのラッ
チ回路790からの列選択動作指示に従って与えられた
3ビットのアドレスA0、A1およびA2をデコード
し、そのデコード結果をラッチする。これにより8個の
ラップアドレスRWY0〜RWY7のうち1つを活性状
態とするデコード信号が生成される。レイテンシカウン
タ794はラッチ回路790から列選択動作指示に従っ
て起動され、クロック信号CLKをカウントし、レイテ
ンシlaより1小さい数のクロック信号(第3クロック
サイクル)の立上がりエッジでカウントアップ信号φl
sを生成する。
790からの列選択動作指示に従ってクロック信号CL
Kの立下がりをカウントするように構成されてもよい。
図60においては、レイテンシlaは3に設定されてい
るため、レイテンシカウンタ794からは、レイテンシ
laより1小さいクロック数すなわちクロック番号3の
クロック信号の立上がり時において“H”となる信号が
生成される(第1クロック信号はカウントせず)。これ
により転送回路792が導通状態となり、ラップアドレ
スデコーダ791によりデコードされかつラッチされて
いた情報がラップアドレス発生回路793へ伝達され
る。ラップアドレス発生回路793は図28にその構成
の一例を示すようにシフトレジスタ構成を備えている。
この8ビットのシフトレジスタそれぞれにおいて、ラッ
プアドレスが設定され8ビットのラップアドレスRWY
0〜RWY7のうちの1ビットのラップアドレスが選択
状態(“H”)となる。
カウンタ794からのカウントアップ信号φlsに同期
して活性化され、次のクロック信号CLKの立下がりエ
ッジからラップ長データwrが指定するクロックサイク
ル数をカウントする。このラップ長データwrが指定す
るクロックサイクルが経過するまでラップ長カウンタ7
95は信号φlwを“H”に設定する。これにより第4
クロックサイクルからクロック信号CLKがラップアド
レス発生回路793へ与えられる。ラップアドレス発生
回路793はこのゲート回路796を介して与えられる
クロック信号CLKaに従ってそのラップアドレスRW
Yiを変更する。ラップ長カウンタ795の出力φlw
は、ラップ長データwlが指定するクロックの立下がり
をラップ長カウンタ795がカウントした後“L”に立
下がる(クロック信号CLKの立下がりに応答して)。
これによりゲート796が遮断状態となり、ラップアド
レス発生回路793におけるラップアドレスRWYiの
変更は禁止される。
がクロック信号CLKに従って順次その保持データをシ
フトする構成において初期ラップアドレスを転送するタ
イミングをクロック信号に従って設定し、順次そのラッ
プアドレスをクロック信号CLKに従って変更すること
により、正確なデータの読出が行なわれる。ここで、ラ
ップアドレス発生回路793はシフトレジスタの構成と
異なる構成が利用されてもよい。図61に示すように、
このラップアドレスデコーダおよびラップアドレス発生
回路は、WCBR条件下でのアドレスビットA6に従っ
てラップアドレスの発生順序が設定され、次いで列選択
動作指示が与えられたときその3ビットのアドレスA
0、A1およびA2に従って順次設定された順序でラッ
プアドレスを発生する構成が利用されてもよい。この構
成の場合には、順次発生されるラップアドレスの発生タ
イミングおよび変更タイミングがクロック信号に応答し
て決定される。この構成は通常のシーケンス設定回路を
用いて実現することができる。
具体的構成の一例を示す図である。図62を参照して、
出力バッファ702は、インバータバッファTB8から
伝達されるデータQoutと出力イネーブル信号OEM
を受ける2入力NAND回路801と、読出データQo
utおよび出力イネーブル信号OEMを受ける2入力ゲ
ート回路802と、NAND回路801の出力に応答し
て導通し、データ入出力端子DQを電源電位Vccレベ
ルに充電するpチャネルMOSトランジスタ803と、
ゲート回路802の出力に応答して導通し、データ入出
力端子DQを接地電位レベルに放電するnチャネルMO
Sトランジスタ804を含む。ゲート回路802は、そ
の偽入力に出力イネーブル信号OEMを受け、その真入
力に読出データQoutを受ける。次に動作について簡
単に説明する。
合、NANDゲート801の出力は“H”、ゲート回路
802の出力は“L”である。これによりトランジスタ
803および804がともにオフ状態となり、出力バッ
ファ702は出力インピーダンス状態となる。出力イネ
ーブル信号OEMが“H”に立上がると、NAND回路
801がインバータとして機能し、ゲート回路802も
同様インバータとして機能する。たとえば、データQo
utが“1”(電位“H”に対応)のとき、ゲート80
1および802の出力はともに“0”(電位“L”に対
応)となり、トランジスタ803がオン状態、トランジ
スタ804がオフ状態となる。これによりデータ入出力
端子DQにデータ“1”が読出される。
は、この発明のSDRAMのデータ読出系の他の構成例
を示す図である。図63において、SDRAMは2つの
バンク♯Aおよび♯Bを含む。バンク♯Aは、プリアン
プイネーブル信号PAEAおよび転送指示信号TLRA
に従って、対応のグローバルIO線対GIO0A〜GI
O7A上のデータの増幅およびラッチを行なうリードレ
ジスタRG0A〜RG7Aと、ラップアドレスRWYi
A、/RWYiA(i=0〜7)に従って、対応のリー
ドレジスタのデータを転送する3状態インバータバッフ
ァTB0A〜TB7Aと、選択された(活性化された)
インバータバッファTB0A〜TB7Aの出力をラッチ
するラッチ回路LA−Aと、ラッチ回路LA−Aのラッ
チデータをバンク指定信号BAAおよびBABに従って
反転増幅する3状態インバータバッファTB8Aを含
む。
アンプイネーブル信号PAEBおよび転送指示信号TL
RBに従って対応のグローバルIO線対GIO0B〜G
IO7B上のデータの増幅およびラッチを行なうリード
レジスタRG0B〜RG7Bと、ラップアドレスRWY
0B、/RWY0B〜RWY7B、/RWY7Bに従っ
て対応のリードレジスタのラッチデータを反転増幅する
3状態インバータバッファTB0B〜TB7Bと、これ
らの3状態インバータバッファのうち活性化された3状
態インバータバッファの出力をラッチするラッチ回路L
A−Bと、ラッチ回路LA−Bのラッチしたデータを反
転増幅する3状態インバータバッファTB8Bを含む。
この図63に示すバンク♯Aおよびバンク♯Bの構成で
は、リードレジスタRG0A〜RG7AおよびRG0B
〜RG7Bがプリアンプイネーブル信号PAEAおよび
PAEBに加えてさらに転送指示信号TLRAおよびT
LRBに従ってデータのラッチ転送が制御されている点
が先に示したリードレジスタの構成と異なる。
に、バンク♯Aおよびバンク♯Bからの出力(3状態バ
ッファTB8AおよびTB8B)の出力をラッチするラ
ッチ回路820と、ラッチ回路820の出力を出力イネ
ーブル信号OEMに従ってデータ入出力端子DQへ伝達
する出力バッファ702を含む。出力バッファ702の
構成は、図62に示すものと同様である。ラッチ回路8
20は、制御信号DOTおよび/DOTに応答して活性
化される3状態インバータバッファ821と、3状態イ
ンバータバッファ821の出力をラッチするラッチ回路
822を含む。 [リードレジスタ]図64は図63に示すリードレジス
タの具体的構成を示す図である。図64に示すリードレ
ジスタRGは、図51に示すリードレジスタと同様プリ
アンプイネーブル信号PAEに応答して活性化され、対
応のグローバルIO線GIOiおよび/GIOi上のデ
ータを増幅するプリアンプPRAと、プリアンプPRA
により増幅されたデータをラッチするラッチ回路LRG
と、転送指示信号TLRおよび/TLRに応答してラッ
チ回路LRGのラッチデータを転送するリードレジスタ
転送ゲートRGTRと、転送ゲートRGTRの出力信号
をラッチするラッチ回路SLRGを含む。
Rの出力を反転するインバータ824と、転送指示信号
TRおよび/TRに応答して活性化され、インバータ8
24の出力を反転してインバータ824の入力へ伝達す
る3状態インバータバッファ826を含む。転送ゲート
RGTRは3状態インバータバッファで構成される。転
送ゲートRGTRと、3状態インバータバッファ826
とは、相補的に出力ハイインピーダンス状態および動作
状態となる。この図63および図64に示すSDRAM
のデータ読出の特徴は、レイテンシ(列選択動作が始ま
ってから有効データが出力端子DQに現われるまでに必
要とされるクロックサイクル数)の1クロックサイクル
前において先にデータを先読ラッチ回路820の前段に
まで読出す。すなわち、内部動作において、すべて1ク
ロック、先の実施例の場合よりも先にデータの転送を行
なう。これによりデータ読出の高速化を図る。次に図6
3および図64に示すSDRAMのデータ読出動作をそ
の動作波形図である図65を参照して説明する。図65
においてはレイテンシが3、かつラップ長が4の場合の
データ読出動作が一例として示される。
信号CLKの立上がりエッジで信号/CASが“L”に
設定され、列選択動作開始が指示される(列アクセスが
指定される)。このときに与えられたアドレスYaを列
アドレスとし、列選択動作が実行される。またこのとき
バンクアドレスAが設定され、バンク♯Aが選択され
る。行選択動作は先に与えられている信号/RASとそ
のときに与えられているバンクアドレスとに従って実行
されている。このバンクアドレスAはしたがって、デー
タ読出系の回路すなわち信号CASに関連する回路のバ
ンク指定を行なう機能を備える。第2クロックサイクル
において、クロック信号CLKの立上がり時にプリアン
プイネーブル信号PAEAを“H”に設定する。すなわ
ち、プリアンプイネーブル信号PAEAは(レイテンシ
−2)クロックサイクル時において活性状態とする。有
効データがデータ入出力端子DQに現われるよりも2ク
ロックサイクル前においてリードレジスタRGにおける
データの増幅およびラッチ(ラッチ回路LRGによる)
を実行する。
ック信号CLKの立上がりをトリガとして、転送指示信
号TLRAを“H”に立上げる。これにより、図64に
示す転送ゲートRGTRが出力ハイインピーダンス状態
から活性状態となり、ラッチ回路LRGにラッチされて
いたデータ(現アクセスサイクルにより読出されたメモ
リセルデータ)を次段のラッチ回路SLRGへ転送す
る。この転送ゲートRGTRにより転送されたデータは
信号TLRが“L”に立上がるとラッチ回路SLRGに
よりラッチされる(3状態インバータバッファ826が
活性状態となる)。この第2クロックサイクルにおいて
また、クロック信号CLKの立上がりをトリガとして、
ラップアドレス発生回路からラップアドレスが発生され
る。これにより3状態インバータバッファTB0A〜T
B7Aのうち1つが活性状態となり、ラッチ回路SLR
Gにラッチされたデータが出力部に設けられた3状態イ
ンバータバッファTB8A前段のラッチ回路LA−Aに
よりラッチされる。このラップアドレスRWYiAの発
生と並行して、第2クロックサイクルのクロック信号C
LKの立上がりをトリガとして、バンク指定信号BAA
が“H”となる。これによりラップ回路LA−Aにラッ
チされたデータが3状態インバータバッファTB8Aを
介して出力部の先読ラッチ回路820前段にまで伝達さ
れる。
が出力されるクロックサイクルよりも1クロックサイク
ル前)において、クロック信号CLKの立上がりをトリ
ガとして、制御信号DOTが所定期間“H”となる。こ
れにより、先読ラッチ回路820が既に伝達されていた
データを取込みラッチする。この制御信号DOTの発生
と同期して、出力イネーブル信号OEMが“H”に立上
がる。これにより出力バッファ702が活性状態とな
り、先読ラッチ回路820から伝達されたデータをデー
タ入出力端子DQへ伝達する。この第3クロックサイク
ルにおいて、クロック信号CLKの立上がりをトリガと
して、ラップアドレスが変更される。第4クロックサイ
クルにおいて、出力バッファ702の出力データが有効
データと確定する。
レスRWYiAが変化し、制御信号DOTが発生され、
出力バッファ702から4バイトのデータが順次出力さ
れる。第5クロックサイクルにおいて、バンク♯Bの列
選択が指定される。この場合においても同様、第6クロ
ックサイクルにおいてプリアンプイネーブル信号PAE
Bが“H”に設定され、バンク♯Bにおいて選択メモリ
セルのデータの増幅およびラッチが実行される(バンク
♯Bにおいても既に信号/RASにより行選択が実行さ
れている)。すなわち、バンク♯Aとバンク♯Bを並行
にパイプライン態様で活性化することができる。このバ
ンク♯Bにおいて、プリアンプイネーブル信号PAEB
が発生されたとき、第6クロックサイクルにおいて転送
信号TLRBが発生され、現アクセスサイクルにおいて
読出されたメモリセルデータがラッチ回路SLRGにラ
ッチされる。続いてラップアドレスRWYiBが順次発
生され、このラップアドレスに従ってデータが先読ラッ
チ回路820の入力部まで伝達される。以降次のクロッ
クサイクルから制御信号DOTおよびOEMに従って順
次データが読出される。
からラップ長(図65に示す構成においては4)が示す
数のクロック信号をカウントしたときに“L”となる。
レイテンシが1の場合には先読はできない。レイテンシ
が1に設定された場合には、列アクセス(列選択動作開
始)が指定されたクロックサイクルのクロック信号をト
リガとしてラップアドレスRWYiを変化させる。出力
制御信号DOTについてもレイテンシが1の場合には列
アクセス開始のクロックサイクルで“H”に設定され
る。すなわち、この図63および64に示す構成におい
ては、先に示したデータ読出動作時よりも1クロックサ
イクル先にデータの転送および出力バッファ前段までへ
のデータの読出が実行されている。図66は、この図6
3および図64に示すデータ読出系におけるデータの流
れを示す図である。図66において、第1クロックサイ
クルにおいては、ラッチLRG(リードレジスタの初段
のラッチ)は、前アクセスサイクルのデータをラッチし
ている。残りのラッチについても同様である。出力バッ
ファは出力ハイインピーダンス状態にある。第1クロッ
クサイクルにおいて、信号PAEが発生され、この信号
PAEに応答してラッチLRGのラッチデータが現アク
セスサイクルのメモリセルデータQAに変化する。この
時点ではラッチSLRGの保持データはまだ前アクセス
サイクルのデータである。
が発生され、ラッチSLRGのデータがラッチLRGに
ラッチされていたデータに変更される。次いでラップア
ドレスRWYiが発生され、このラッチSLRGにラッ
チされたデータのうち選択された3状態バッファが活性
状態となり、出力部に設けられたラッチLA−Aが現ア
クセスサイクルの最初のデータに変化する。この時点に
おいてバンク指定信号BAが確定状態となっており、先
読ラッチ回路820の入力部にまでこの最初のデータが
伝達される。第3クロックサイクルにおいて制御信号D
OTが発生され、先読ラッチ回路820のラッチデータ
が現サイクルデータQAiとなる。続いて、信号DOT
およびOEMに従って出力バッファ702の出力データ
が変化する。レイテンシ経過後の第4クロックサイクル
から順次確定データが出力される。
よりデータ転送を行なうのは、同一バンクが連続してア
クセスされる場合に、前のアクセスサイクルのデータが
すべて読出される前に、現アクセスサイクルのメモリセ
ルの読出データによりリードレジスタの内容が破壊され
るのを防止するためである。次に具体的な回路構成につ
いて順次説明する。 [ラップアドレス発生系]図67は、ラップアドレス発
生系の機能的構成を示す図である。図67において、ラ
ップアドレス発生系は、プリアンプイネーブル信号PA
Eとクロック信号CLKに応答してワンショットのパル
ス信号φrwを発生するパルス発生回路850と、パル
ス発生回路850からのワンショットパルス信号φrw
に応答して次のクロック信号CLKの立下がりをカウン
トするラップ長カウンタ852と、ラップ長カウンタ8
52の出力に応答して選択的にクロック信号CLKを通
過させるゲート回路856と、ワンショットパルス信号
φrwに応答して最初のラップアドレスを発生し、次い
でゲート回路856から与えられるクロック信号CLK
aに応答して順次ラップアドレスを変更するラップアド
レス発生回路854を含む。
タlaが2以上のレイテンシを示している場合には、プ
リアンプイネーブル信号PAEが発生されているときの
クロック信号CLKの立上がりに応答してワンショット
のパルス信号φrwを発生する。レイテンシデータla
がレイテンシ1を示している場合、パルス発生回路85
0は、プリアンプイネーブル信号PAEに応答してワン
ショットパルス信号φrwを発生する。ラップアドレス
発生回路854は図59に示すラップアドレスデコーダ
およびラップアドレス発生回路791および793を含
む。列選択指示に応答してデコード動作を行ない、その
デコード結果をワンショットパルス信号に応答して転送
して最初のラップアドレスを発生する。
ットパルス信号φrwに応答してクロック信号CLKの
立下がりをラップ長データが示す期間(wr+2)カウ
ントする。ラップ長カウンタ852はこれに代えて、ワ
ンショットパルス信号φrwが発生されてから次のクロ
ック信号CLKの立上がりをラップ長+1カウントする
構成が利用されてもよい。ラップ長カウンタ852はそ
の所定のカウント値のカウントを完了するまではゲート
回路856を導通状態とする。ゲート回路856は導通
状態となったときにクロック信号CLKを伝達する。こ
れにより、ラップアドレス発生回路854からはクロッ
ク信号CLKaに従って順次ラップアドレスが変更され
る。図68にこの図67に示すラップアドレス発生回路
の動作波形を示す。図68においては、レイテンシ3お
よびラップ長4の場合の動作が示される。第2クロック
サイクルにおいて、プリアンプイネーブル信号PAEが
発生され、パルス発生回路850がクロック信号CLK
の立上がりに応答してワンショットのパルス信号φrw
を発生する。このワンショットのパルス信号φrwに従
ってラップアドレス発生回路854が最初のラップアド
レスを発生する。ラップ長カウンタ852はこのワンシ
ョットパルス信号φrwに応答して活性化される。ゲー
ト回路856はラップ長カウンタ852のカウント動作
期間中クロック信号CLKを通過させる。
路856からのクロック信号CLKaに従ってそのラッ
プアドレスを順次変更する。これによりレイテンシが3
の場合、第2クロックサイクルにおいてラップアドレス
を発生することができる。ラップ長カウンタ852はそ
のカウント動作完了後ラップアドレス発生回路854の
出力を“L”に設定する。ラップアドレス発生回路85
4を必要なときにのみ動作させることにより消費電流の
低減を図る。ラップアドレス発生回路854の出力状態
が維持される構成が利用されてもよい。図67に示す構
成に代えて、ラップアドレス発生回路854は、ワンシ
ョットのパルス信号φrwでなく、クロック信号CLK
aに従って最初のラップアドレスから順次ラップアドレ
スを発生する構成が利用されてもよい。この場合、ワン
ショットパルス信号はラップアドレス発生回路854へ
は与えられない。ラップ長カウンタ852がワンショッ
トパルス信号φrwに従ってクロック信号CLKを通過
させる。ラップアドレス発生回路854はクロック信号
CLKaに従って最初のラップアドレスから順次発生す
る。この場合図68に示す波形図において、第2クロッ
クサイクルにおいてクロック信号CLKaが発生され、
この第2クロックサイクルにおけるクロック信号CLK
aに従ってラップアドレスが発生される。
ラップアドレスRWYiはクロック信号CLKの立上が
りエッジをトリガとして変化している。クロック信号C
LKの立下がりエッジをトリガとしてラップアドレスが
変更される構成が利用されてもよい。図69はレイテン
シが1の場合のラップアドレスの発生態様を示す図であ
る。図69において、レイテンシが1の場合には、列ア
クセス(列選択動作)が始まるとき、このクロック信号
CLKの立上がりに応答してプリアンプイネーブル信号
PAEが発生される。このプリアンプイネーブル信号P
AEに応答してワンショットパルス信号φrwが発生さ
れる。このワンショットパルス信号φrwに従って最初
のラップアドレスRWYiが発生される。このとき転送
制御信号TLRおよび出力制御信号DOTはレイテンシ
1の場合には“H”に固定される。したがって、プリア
ンプイネーブル信号PAEに従って読出されたデータは
ラップアドレスRWYiが発生すると出力バッファ70
2にまで伝達される。出力バッファ702においては、
出力イネーブル信号OEMに従って第2クロックサイク
ルから順次クロック信号に従って有効データが出力され
る。
イテンシが1の場合、ワンショットパルス信号φrwに
応答して、ラップアドレスRWYiはクロック信号CL
Kの立下がりエッジで変化するように構成されてもよ
い。 [データ読出制御系]図70は、データ読出に関連する
制御信号発生系の構成を示す図である。図70におい
て、データ読出制御信号発生系は、信号/WEおよび/
CASをクロック信号CLKの立下がりエッジでラッチ
し、データ読出動作が指定されたか否かを検出するリー
ド検出回路860と、信号/WE、/CASおよび/R
ASのクロック信号CLKの立上がりエッジでの状態を
検出し、WCBRモードが指定されたか否かを検出する
WCBR検出回路862と、クロック信号CLKの立上
がりエッジでアドレスビットA0、A1、A2、A4、
A5をラッチするアドレスラッチ864と、WCBR検
出回路862からのWCBR検出に応答して、アドレス
ラッチ864にラッチされたアドレスビットA5および
A4に従ってレイテンシデータを生成しラッチするレイ
テンシデコードラッチ868と、WCBR検出回路86
2からのWCBR検出に応答して、アドレスラッチ86
4からのアドレスビットA1〜A2をデコードしてラッ
プ長データを保持するラップ長デコードラッチ870
と、クロック信号CLKと信号/CASとに従ってバン
クアドレスBAをラッチするラッチ回路866と、各種
制御信号PAE、TLR、BA、OEMおよびDOTを
発生する出力制御回路880を含む。
にラッチされたバンクアドレスが指定するバンクに対し
てのみ必要な制御信号を発生する。図70においては、
このバンク♯Aおよびバンク♯Bに対し出力制御回路8
80から共通に制御信号が発生されるように示される。
また図70に示す制御信号発生系は、図1に示すSDR
AMおよび図44に示すSDRAMいずれにおいても適
用可能である。各印加信号がバッファ処理された内部信
号であると考えればよい。図71は図70に示すリード
検出回路の構成の一例を示す図である。図71におい
て、リード検出回路860は、信号/CASを偽入力に
受け、信号/WEを真入力に受けるゲート回路901
と、クロック信号CLKの立上がりエッジでゲート回路
901の出力をラッチするD型フリップフロップ902
と、D型フリップフロップ902の出力Qとクロック信
号CLKとを受けるAND回路903を含む。ゲート回
路901は、信号/CASが“L”にありかつ信号/W
Eが“H”のときのみ“H”の信号を出力する。次に、
このリード検出回路860の動作についてその動作波形
図である図72を参照して説明する。
立上がりエッジで信号/CASが“L”、信号/WEが
“H”に設定される。これによりD型フリップフロップ
902の出力Qが“H”に立上がる。AND回路903
はその両入力の信号がともに“H”のときに“H”の信
号を出力する。これにより信号φrは読出モードが指定
されたときクロック信号CLKとほぼ同じ幅を有するワ
ンショットのパルス信号となる。図73は、WCBR検
出回路の構成の一例を示す図である。図73において、
WCBR検出回路862は、信号/RAS、/CASお
よび/WEを受けるNOR回路904と、クロック信号
CLKの立上がりエッジでNOR回路904の出力をラ
ッチするD型フリップフロップ905と、D型フリップ
フロップ905の出力Qとクロック信号CLKとを受け
るAND回路906を含む。NOR回路904は、その
3入力がすべて“L”となったときにのみ“H”の信号
を出力する。次にこの図73に示すWCBR検出回路の
動作をその動作波形図である図74を参照して説明す
る。
号/RAS、/CASおよび/WEが“L”に設定され
る。これにより、WCBRモードが指定される。D型フ
リップフロップ905の出力がこのクロック信号CLK
の立上がりエッジで“H”に立上がり、応じてAND回
路906から出力される信号φWCBRも“H”に立上
がる。その後クロック信号CLKが“L”に立下がる
と、信号φWCBRも“L”に立下がる。次のクロック
サイクルにおいてはクロック信号CLKの立上がりエッ
ジにおいては、NOR回路904の出力は“L”であ
り、信号φWCBRは“L”を維持する。この構成によ
り、WCBRモードが指定されたときにのみ信号φWC
BRが発生される。図75は図70に示すレイテンシデ
コードラッチの構成を示す図である。図75において、
レイテンシデコードラッチ868は、WCBR検出信号
φWCBRに応答して活性化され、与えられたアドレス
ビットA4およびA5をデコードするデコーダ907
と、WCBR検出信号φWCBRを所定時間遅延させる
遅延回路909と、遅延回路909の出力に応答して、
デコーダ907の出力をラッチするラッチ回路908と
を含む。図75においては、レイテンシが1、2、3お
よび4の4種類準備されている状態が示される。デコー
ダ907はこの2ビットのアドレスA4およびA5をデ
コードし、4種類のレイテンシのうち1つを活性状態と
する。ラッチ908は遅延回路909の出力に応答して
デコーダ907の出力をラッチする。これによりラッチ
908の出力LAT1E〜LAT4Eのうちの1つが活
性状態とされ、レイテンシデータlaが設定される。
ラッチの構成を示す図である。図76において、ラップ
長デコードラッチ870は、WCBR検出信号φWCB
Rに応答して3ビットのアドレスA0〜A2をデコード
するデコーダ910と、WCBR検出信号φWCBRを
所定時間遅延する遅延回路912と、遅延回路912の
出力に応答して、デコーダ910の出力をラッチするラ
ッチ回路911を含む。デコーダ910は与えられたア
ドレスをデコードし、8種類のラップ長のうちの1つを
選択する。ラッチ回路911はこのデコーダ910の出
力をラッチする。これによりラッチ回路911の出力L
EN1E、LEN2E、LEN4E、…LENAEのう
ちの1つが選択状態とされる。これによりラップ長デー
タwrが設定される。
ッチ870に含まれるデコーダ910がWCBR検出信
号φWCBRに応答してデコード動作を行なうように示
されている。このデコーダ910は、列選択動作開始指
示(列アクセス開始指示)に従ってラップアドレスを発
生するためのデコーダと兼用されてもよい。また、図7
5および76の遅延回路909および912は確実にデ
コーダ907および910の出力をラッチするために設
けられる。 [PAE信号発生系]図77は、プリアンプイネーブル
信号発生系の構成を示す図である。図77において、プ
リアンプイネーブル信号発生系は、リード検出信号φR
に応答して、所定のレイテンシに対応するクロック数を
カウントするレイテンシカウンタ914と、レイテンシ
カウンタ914からのカウントアップ信号φuに従っ
て、所定のパルス幅を有するプリアンプイネーブル信号
PAEを発生するPAE発生回路916を含む。プリア
ンプPAE発生回路916は、レイテンシカウンタ91
4からのカウントアップ信号φuを所定時間遅延する遅
延回路913と、遅延回路913の出力に応答して、所
定のパルス幅を有するワンショットのパルスを発生する
ワンショットパルス発生回路915を含む。次に図77
に示す回路の動作をその動作波形図である図78を参照
して説明する。
信号φRに応答してクロック信号CLKをカウントす
る。レイテンシカウンタ914は、レイテンシデータl
a(レイテンシ設定信号LAT1E〜LAT4E)に従
ってカウント動作を実行しそのカウント値がレイテンシ
データlaに対応する値に等しくなるとカウントアップ
信号φuを発生する。PAE発生回路916において
は、遅延回路913がカウントアップ信号φuを所定時
間遅延させる。ワンショットパルス発生回路915はこ
の遅延出力に応答して所定のパルス幅(たとえばクロッ
ク信号CLKとほぼ同じパルス幅)を有するパルス信号
を発生する。レイテンシが1または2の場合には、PA
E発生回路916からは、最初のクロック信号CLKの
立上がり(信号φRの立上がり)をトリガとしてプリア
ンプイネーブル信号PAEが発生される。レイテンシが
3以上の場合には、そのレイテンシよりも2クロックサ
イクル前(la−2)のクロック信号の立下がりをトリ
ガとしてプリアンプイネーブル信号PAEが発生され
る。このプリアンプイネーブル信号PAEが発生された
後にラップアドレスRWYiが発生される。遅延回路9
13およびワンショットパルス発生回路915は、それ
ぞれ設定されたレイテンシデータに従って遅延時間およ
びパルス幅が調整されるように構成されてもよい。
タ914の具体的構成の一例を示す図である。図79に
おいて、レイテンシカウンタ914は、4段の直列に接
続されたフリップフロップFF1〜FF4と、フリップ
フロップFF1の出力Q1を受ける3状態バッファ92
1と、フリップフロップFF2の出力Q2を受ける3状
態バッファ922と、フリップフロップFF4の出力Q
4を受ける3状態バッファ923を含む。初段のフリッ
プフロップFF1の入力へはリード検出信号φRおよび
相補リード検出信号/φRが与えられる。フリップフロ
ップFF1およびFF3はクロック信号CLKに応答し
てその入力へ与えられた信号を取込むとともに出力す
る。フリップフロップFF2およびFF4は相補クロッ
ク信号/CLKの立上がりに応答してその入力に与えら
れた信号を取込みラッチする。
0の出力が“L”のときに作動状態となる。AND回路
920は各々レイテンシ1および2を示すレイテンシ設
定信号/LAT1Eおよび/LAT2Eを受ける。3状
態バッファ922はその制御入力にレイテンシ3を示す
レイテンシ設定信号/LAT3Eを受ける。3状態バッ
ファ923は、その制御入力にレイテンシ4を示すレイ
テンシ設定信号/LAT4Eを受ける。レイテンシが1
または2の場合には、3状態バッファ921が作動状態
となり、レイテンシ3の場合には3状態バッファ922
が作動状態となり、レイテンシ4の場合には、3状態バ
ッファ923が作動状態となる。図80は図79に示す
フリップフロップの具体的構成例を示す図である。図8
0を参照して、フリップフロップFF(FF1〜FF4
を代表する)は、入力INとクロック信号K(CLKま
たは/CLK)を受ける2入力NAND回路926と、
相補入力/INとクロック信号Kを受ける2入力NAN
D回路925と、NAND回路926の出力を一方入力
に受けるNAND回路928と、NAND回路925の
出力をその一方入力に受ける2入力NAND回路927
を含む。NAND回路927および928はその出力と
他方入力とが交差結合される。NAND回路928の出
力が出力Qに接続され、NAND回路927の出力が出
力/Qに接続される。
いては、クロック信号Kが“H”のときに入力INおよ
び/INに与えられた信号が出力Qおよび/Qへそれぞ
れ与えられる。クロック信号Kが“L”の場合には、入
力INおよび/INの状態にかかわらず出力は変化しな
い。すなわち、この図80に示すフリップフロップはク
ロック信号Kの立上がりに応答してスルー状態となって
その入力INおよび/INを取込みクロック信号Kの立
下がりに応答してラッチ状態となる。次に図79および
図80に示すレイテンシカウンタの動作をその動作波形
図である図81を参照して説明する。第1サイクルのク
ロック信号CLKの立上がりに応答してリード検出信号
φRが発生される。この信号φRの“H”への立上がり
に応答して、フリップフロップFF1の出力Qが“H”
に立上がる(初期状態では出力Q1〜Q4はすべて
“L”にリセットされている)。このフリップフロップ
FF1の出力Q1は次のクロック信号CLKの立下がり
でフリップフロップFF2に取込まれる。フリップフロ
ップFF2の出力Q2は第2サイクルのクロック信号C
LKの立上がりに応答してフリップフロップFF3によ
り取込まれる。このフリップフロップFF3の出力Q3
がフリップフロップFF4においてその第2サイクルの
クロック信号CLKの立下がりに応答して取込まれる。
ロップFF1〜FF4の出力Q1〜Q4は、クロック信
号CLKの2倍のパルス幅を備え、クロック信号CLK
の1/2周期位相がずれた信号となる。レイテンシが1
または2の場合にはフリップフロップFF1の出力Q1
に応答してプリアンプイネーブル信号PAEが発生され
る。レイテンシが3の場合には、フリップフロップFF
2の出力Q2に応答してプリアンプイネーブル信号PA
Eが発生される。レイテンシが4の場合には、フリップ
フロップFF4の出力Q4に応答してプリアンプイネー
ブル信号PAEが発生される。 [TLR信号発生系]図82は転送制御信号TLRを発
生するための回路構成を示す図である。図82におい
て、TLR発生回路は、クロック信号CLKに従ってプ
リアンプイネーブル信号PAEおよび/PAEを取込む
フリップフロップ930と、フリップフロップ930の
出力Qを受ける3状態バッファ932と、プリアンプイ
ネーブル信号PAEを受ける3状態バッファ934と、
3状態バッファ932または934の出力を所定時間遅
延させる遅延回路936と、3状態バッファ932また
は934の出力と遅延回路936の出力とレイテンシ設
定信号/LAT1Eを受けるゲート回路938と、ゲー
ト回路938の出力とレイテンシ設定信号LAT1Eを
受けるOR回路940を含む。
いて示したものと同様の構成を備える。クロック信号C
LKの立上がりエッジで入力に与えられた信号PAEお
よび/PAEを取込み、クロック信号CLKの立下がり
でラッチする。3状態バッファ932は、レイテンシ設
定信号LAT2Eが“L”のときに動作状態となる。3
状態バッファ934は、レイテンシ設定信号/LAT2
Eが“L”のときに活性状態となる。レイテンシが2に
設定された場合には設定信号LAT2Eが“H”とな
る。それ以外の場合には、レイテンシ設定信号LAT2
Eは“L”となる。ゲート回路938は遅延回路936
の出力が“L”にあり、かつバッファ932または93
4の出力が“H”にありかつ信号/LAT1Eが“H”
のときにのみ“H”の信号を出力する。レイテンシが1
の場合には、信号/LAT1Eは“L”となり、それ以
外は信号/LAT1Eは“H”となる。
938の出力)と設定信号LAT1Eを受ける。レイテ
ンシが1の場合には信号LAT1Eは“H”である。こ
の場合には転送制御信号TLRが“H”に固定される。
レイテンシが2以上の場合には、転送制御信号TLRは
ゲート回路938の出力φpに従って変化する。ゲート
回路938の出力φpは、信号/LAT1Eが“L”の
ときには固定的に“L”となる。ゲート回路938はレ
イテンシが2以上の場合にのみ作動状態とされる。ゲー
ト回路938は、作動状態においては、バッファ932
または934の出力の立上がりエッジから遅延回路93
6が与える遅延時間“H”となるワンショットのパルス
信号を発生する。次にこの図82に示すTLR発生回路
の動作をその動作波形図である図83を参照して説明す
る。
ックサイクルCLKの立上がりをトリガとしてプリアン
プイネーブル信号PAEが発生される。レイテンシが1
の場合には、信号LAT1Eが“H”とされ、転送信号
TLRは“H”に固定される。レイテンシが2の場合に
は、バッファ934が作動状態とされ、プリアンプイネ
ーブル信号PAEの立上がりに応答して所定のパルス幅
を有するパルス信号φpがゲート回路938から発生さ
れる。レイテンシが3以上の場合には、バッファ932
の出力に従ってワンショットパルス信号φpが発生され
る。このとき、フリップフロップ930はクロック信号
CLKの立上がりエッジで信号PAEおよび/PAEを
取込んでいる。フリップフロップ930の出力Qはクロ
ック信号CLKの立上がりに同期して“H”に立上が
る。したがって、レイテンシが3以上の場合には、ゲー
ト回路938からのパルス信号φpは、クロック信号C
LKの立上がりをトリガとして所定の期間“H”とな
る。図83においては、レイテンシが3の場合のプリア
ンプイネーブル信号PAEの発生態様が一例として示さ
れる。
クサイクル(クロック番号2)のクロック信号CLKの
立上がりをトリガとしてワンショットパルス信号φpが
発生される。それによりプリアンプイネーブル信号PA
Eが発生され、グローバルIO線対上のデータが増幅さ
れリードレジスタの初段のラッチにデータがラッチされ
た後に次段のラッチ(SLRG)に確定データが転送さ
れる。このようにプリアンプイネーブル信号PAEが活
性化されてから転送制御信号TLRを発生し、リードレ
ジスタ内部でラッチ間のデータ転送を行なう構成によ
り、同一バンクに連続的にアクセスしてデータを読出す
場合にリードレジスタに保持されているデータの破壊が
防止される。 [OEM/DOT信号発生系]図84は、データ出力制
御信号OEMおよび/DOTを発生するための回路構成
を示す図である。図84を参照して、データ出力制御信
号発生系は、リード検出信号φRに応答して、設定され
たレイテンシデータに従ってクロック信号CLKをカウ
ントするレイテンシカウンタ1000と、レイテンシカ
ウンタ1000からのカウントアップ信号に応答して起
動され、設定されたラップ長に従ってクロック信号CL
Kをカウントするラップ長カウンタ1002と、レイテ
ンシ設定信号/LAT1Eに応答して活性化され、プリ
アンプイネーブル信号PAEを通過させる3状態インバ
ータバッファ1004と、レイテンシカウンタ1000
からのカウントアップ信号またはインバータバッファ1
004からの信号に従ってセットされかつラップ長カウ
ンタ1002からのカウントアップ信号に従ってリセッ
トされるOEM発生回路1006を含む。
たレイテンシに等しい数のクロック数をカウントする
(レイテンシが2以上の場合)。ラップ長カウンタ10
02は、設定されたラップ長に等しいクロック数をカウ
ントしたときにカウントアップ信号を発生する。OEM
発生回路1006から出力イネーブル信号OEMが発生
される。さらに、出力イネーブル信号OEMとクロック
信号CLKと信号/LAT1Eとに応答して出力制御信
号/DOTが発生するゲート回路1008が設けられ
る。ゲート回路1008は、3入力NAND回路を含
み、出力イネーブル信号OEM、レイテンシ設定信号/
LAT1Eおよびクロック信号CLKがともに“H”の
ときに、信号/DOTを“L”に設定する。図85は、
図84に示すレイテンシカウンタ1000の具体的構成
を示す図である。図85において、レイテンシカウンタ
1000は、リード検出信号φRに応答してクロック信
号CLKをカウントするシフトカウンタ1009と、レ
イテンシ設定信号/LAT1E〜/LAT4Eに従っ
て、シフトカウンタ1009の出力を選択的に通過させ
る3状態インバータバッファ1010、1012、10
14および1016と、ラップ長カウンタの起動および
OEM発生回路をリセットするための3状態インバータ
バッファ1018、1020、1022および1024
を含む。
接続されたフリップフロップFF11〜FF18を含
む。このフリップフロップFF11〜FF18は図80
に示すフリップフロップと同様の構成を備え、与えられ
ているクロック信号CLKまたは/CLKの立上がりエ
ッジでその入力を取込む。3状態インバータバッファ1
010は、レイテンシ設定信号/LAT1Eに従って活
性化され、フリップフロップFF11の出力Q1を反転
して信号線1026上に伝達する。3状態インバータバ
ッファ1012は、レイテンシ設定信号/LAT2Eに
応答して活性状態とされ、フリップフロップFF12の
出力Q2を反転して信号線1026上に伝達する。イン
バータバッファ1014は、レイテンシ設定信号/LA
T3Eに応答して活性化され、フリップフロップFF1
4の出力Q4を反転して信号線1026上に伝達する。
インバータバッファ1016は、レイテンシ設定信号/
LAT4Eに応答して活性化され、フリップフロップF
F16の出力Q6を反転して信号線1026上に伝達す
る。このインバータバッファ1010ないし1016か
ら信号線1026上に伝達される信号はラップ長カウン
タ1002をリセットするために用いられる。
シ設定信号/LAT1Eに応答して活性状態とされ、フ
リップフロップFF12の出力Q2を信号線1028上
に伝達する。インバータバッファ1020は、信号/L
AT2Eに応答して活性状態とされ、フリップフロップ
FF13の出力Q3を反転して信号線1030および1
028上に伝達する。インバータバッファ1022は、
信号/LAT3Eに応答して活性状態とされ、フリップ
フロップFF15の出力Q5を反転して信号線1030
および1028上に伝達する。インバータバッファ10
24は、信号/LAT4Eに応答して活性化され、フリ
ップフロップFF17の出力Q7を反転して信号線10
28上に伝達する。信号線1030上の信号はOEM発
生回路をリセットするために用いられる。信号線102
8上の信号はラップ長カウンタ1002を駆動するため
に用いられる。次に、図85に示すレイテンシカウンタ
1000の動作をその動作波形図である図86を参照し
て説明する。
は、予め設定されたレイテンシデータに従って選択的に
活性状態とされる。たとえばレイテンシが1の場合に
は、インバータバッファ1010および1018が作動
状態とされる。リード検出信号φRが与えられる以前に
おいては、信号線1030および1028ならびに10
26の電位は“L”にある。第1サイクルのクロック信
号CLKの立上がりに応答して、リード検出信号φRが
発生される。これに応答して、フリップフロップFF1
1の出力Q1が“H”に立上がる。以降、フリップフロ
ップFF12〜FF18はその与えられたクロック信号
の立上がりエッジでその入力に与えられた信号を取込
む。したがって、フリップフロップFF11〜FF18
の出力には、クロック信号CLKの1/2サイクル位相
がずれた信号が出力される。
ップフロップFF11〜FF17の出力のいずれかが選
択される。したがって、信号線1030上の信号は、ク
ロック信号CLKの立上がりエッジ(インバータ102
0〜1024はクロック信号CLKに従って与えられた
信号を取込むフリップフロップに接続されている)に従
って変化する。一方、信号線1026上の信号は、レイ
テンシ1の場合を除いてクロック信号CLKの反転信号
/CLKの立上がりに応答して変化する。レイテンシが
1の場合には、信号線1026上の信号はクロック信号
CLKの立上がりに応答して変化する。すなわち、信号
線1028上の信号電位は信号線1026上の信号電位
よりも半サイクル遅れて変化する。なお、図86におい
て、信号線1026、1028および1030上には、
クロック信号CLKの2倍のパルス幅を有する1つのパ
ルス信号のみが出現する。信号線1030上の信号は、
レイテンシが指定するクロックサイクルよりも1クロッ
クサイクル前に活性状態となる。OEM発生回路は、し
たがってこの信号線1030上の信号に従ってセットさ
れ、信号OEMを発生する(レイテンシが1の場合を除
く)。レイテンシが1の場合、図84に示すように、プ
リアンプイネーブル信号PAEの反転信号が3状態イン
バータバッファ1004から与えられ、この3状態イン
バータバッファ1004の出力に従ってOEM発生回路
1006がセット状態とされる。レイテンシが1の場合
には、先読することができないためである。レイテンシ
が1の場合には、ゲート回路1008により、その出力
/DOTは不活性状態の“H”に設定される。
1002の具体的構成の一例を示す図である。図87を
参照して、ラップ長カウンタ1002は、信号線102
8上の信号に応答して活性化され、クロック信号CLK
および/CLKに応答してカウント動作を実行するシフ
トカウンタ1040と、ラップ長データ/LEN1E、
/LEN2E、/LEN4Eおよび/LEN8Eに従っ
て、このシフトカウンタの出力を選択して信号線105
0上にOEM発生回路リセット信号RSTを発生する選
択回路1042を含む。シフトカウンタ1040は、1
6段の直列に接続されたフリップフロップFF21〜F
F36を含む。フリップフロップFF21〜FF36各
々は図80に示すフリップフロップと同様の構成を備え
る。フリップフロップFF21〜FF36に交互にクロ
ック信号/CLKおよびCLKが与えられる。
らラップ長データに従ってクロック数をカウントし、ラ
ップ長データが指定するクロックサイクル数に等しい期
間が経過したときにリセット信号を発生するようにこの
シフトカウンタ1040の出力を選択する。選択回路1
042は、ラップ長データ/LEN1Eに応答してフリ
ップフロップFF22の出力を反転して信号線1050
上に伝達する3状態インバータバッファ1043と、図
示しないフリップフロップFF24の出力を反転増幅す
る3状態インバータバッファ1044と、図示しないフ
リップフロップFF28の出力をラップ長データ/LE
N4Eに応答して活性化されて反転増幅して信号線10
50へ伝達する3状態インバータバッファ1045と、
フリップフロップFF36の出力を選択する3状態イン
バータバッファ1046を含む。インバータバッファ1
046は、ラップ長データ/LEN8Eに応答して活性
化され、フリップフロップFF36の出力を反転増幅し
て信号線1050上に伝達する。
1046が選択するフリップフロップFFは、クロック
信号CLKに従ってその出力状態が変化する。レイテン
シカウンタがカウントアップ信号を発生した後ラップ長
データが指定するクロックサイクル数(ラップ長+1)
が経過した後にOEM発生回路がリセット状態とされ
る。ラップ長カウンタ1002はさらに、信号線102
8上の信号を反転するインバータ1052と、インバー
タ1052の出力と信号線1026上の信号を受ける2
入力NOR回路1055と、信号線1026上の信号を
反転するインバータ1054と、信号線1028上の信
号とインバータ1054の出力を受ける2入力NAND
回路1056と、NOR回路1055の出力とNAND
回路1056の出力を受けるゲート回路1057を含
む。ゲート回路1057は、NOR回路1055の出力
が“H”であるか、NAND回路1056の出力が
“L”のときに、リセット信号RESETを発生する。
このリセット信号RESETに応答して、シフトカウン
タ1040はその出力状態がすべて“L”にリセットさ
れる。このリセットの構成は、図80に示すフリップフ
ロップにおいて、出力Qに対し、リセット信号RESE
Tに応答して出力Qを接地電位に結合するトランジスタ
が1つ設けられればよい。次に、図87に示すラップ長
カウンタの動作をその動作波形図である図88を参照し
て説明する。
場合の動作波形を示す。クロック信号CLKの立下がり
エッジで信号線1026の電位が“L”に立下がると、
次いでクロック信号CLKの次の立上がりで信号線10
28の信号電位が“L”に立下がる。これに応答して、
インバータ1052の出力が“H”に立上がる。一方、
NOR回路1055は、インバータ1052の出力と信
号線1026の信号とを受けている。したがって、クロ
ック番号0のクロック信号CLKの立下がりエッジから
クロック番号1のクロック信号CLKの立上がりエッジ
までNOR回路1055の出力が“H”となる。同様に
NAND回路1056の出力も“L”となる。ゲート回
路1057の出力がこのNOR回路1055およびゲー
ト回路1056の出力に従って“H”となり、リセット
信号RESETが発生され、シフトカウンタ1040の
出力のリセットが実行される。このリセットの後、クロ
ック信号CLKの立下がりエッジでインバータ1052
の出力がフリップフロップFF21により取込まれ、出
力Q21が“H”となる。
して、フリップフロップFF22の出力Q22が“H”
に立上がる。以降、1つ置きのフリップフロップから1
クロックサイクルずつ遅れた信号が出力される。フリッ
プフロップFF22の出力Q22はラップ長データwr
がラップ長1の場合を示す。バッファ1044の入力は
ラップ長が2の場合を示す。したがって、レイテンシカ
ウンタがカウントアップを示してから、ラップ長データ
に等しいクロックサイクル経過後にこの選択回路104
2からリセット信号RSTが発生され、OEM発生回路
の出力のリセットが実行される。図89はレイテンシが
1の場合のラップ長カウンタの動作を示す図である。図
89において、レイテンシが1の場合、第1クロックサ
イクルのクロック信号CLKの立上がりに応答してリー
ド検出信号φRが発生されると、応じて信号線1026
の電位が“L”に立下がる。続いてクロック信号の立下
がりに応答して信号線1028の電位が“L”に立下が
る。
ド検出信号φRに従って、NOR回路1055およびN
AND回路1056の出力がそれぞれ“H”および
“L”となる。これによりゲート回路1057の出力が
“H”となり、シフトカウンタ1040のリセットが実
行される。第1クロックサイクルのクロック信号CLK
の立下がりエッジでフリップフロップFF21はその入
力INおよび/INに与えられた信号を取込む。このと
き、インバータ1052の出力はまだ“H”となってい
ないため、フリップフロップFF21の出力Q21は
“L”の状態を維持する。第2クロックサイクルにおい
て、クロック信号CLKが“L”に立下がると、フリッ
プフロップFF21がこのインバータ1052の出力を
取込み、“H”の信号を出力する。フリップフロップF
F22は、このフリップフロップFF21の出力Q21
を次のクロック信号CLKの立上がりエッジで取込み、
第3クロックサイクルのクロック信号CLKの立上がり
エッジで“H”となる信号を生成する。以降、クロック
信号CLKの立上がりエッジにおいて、順次必要なラッ
プ長が示すクロックサイクルが経過した後に出力をディ
スエーブル状態とする信号が発生される。
プ長サイクルが経過した後にOEM発生回路をリセット
する信号が発生される。図90は、図84に示すOEM
発生回路の構成の一例を示す図である。図90におい
て、OEM発生回路は、出力と一方入力が交差結合され
た2つの2入力NAND回路1060および1062を
含む。NAND回路1060の他方入力は3状態インバ
ータバッファ1004の出力および信号線1030に結
合される。NAND回路1062の他方入力は信号線1
050に結合される。NAND回路1062の出力にイ
ンバータ回路1064が設けられる。インバータ回路1
064から出力イネーブル信号OEMが発生される。次
にこの図90に示すOEM発生回路の動作をその動作波
形図である図91を参照して説明する。
Kの立上がりに応答して信号線1030の電位が“L”
に立上がる(レイテンシカウント完了)。ただしレイテ
ンシが2以上の場合である。これに応答して、OEM発
生回路1006においては、NAND回路1060の出
力が“H”に変化する。信号線1050上の信号電位は
“H”であるため、NAND回路1062の出力が
“L”となり、インバータ回路1064から発生される
出力イネーブル信号OEMが“H”に立上がる。この出
力イネーブル信号OEMに応答して、ゲート回路100
8からは、クロック信号CLKに同期する出力制御信号
/DOTが発生される。所定のラップ長サイクルが完了
すると、信号線1050上の信号電位が“L”に立上が
る(第nサイクルのクロック信号CLKの立上がりに応
答して)。これにより、NAND回路1062の出力が
“H”となる。インバータ回路1064を介して出力イ
ネーブル信号OEMが“L”に立下がり、出力ディスエ
ーブル状態とされる。
破線で示す信号波形が現われる。この場合においては、
インバータバッファ1004によりプリアンプイネーブ
ル信号PAEに従って出力イネーブル信号OEMが発生
される。出力イネーブル信号OEMの立下がりタイミン
グはレイテンシ2以上の場合と同様である。このとき、
ゲート回路1008は、レイテンシが1であるため信号
/LAT1Eが“L”であり、出力制御信号/DOTを
“H”に固定的に維持する。レイテンシが1の場合に
は、先読するための出力制御信号DOTおよび/DOT
は必要ないためである。 [BA信号発生系]図92はBA信号発生系の構成を示
す図である。図92において、BA信号発生系は、リー
ド検出信号φRに応答して所定数のクロックをカウント
するとともにそのカウント値が所定値に達したときにカ
ウントアップ信号を発生するカウンタ回路1100と、
カウンタ回路1100の出力に応答して制御信号を発生
するBA発生回路1106と、BA発生回路1106か
らの信号をセット信号SETとして受け、所定のラップ
長をカウントするラップ長カウンタ1104と、列アク
セス時に与えられたバンクアドレスをラッチするBAラ
ッチ1108と、BAラッチ1108の出力に従って、
BA発生回路1106の出力をバンク指定信号BAAま
たはバンク指定信号BABとして発生する選択回路11
10を含む。ラップ長カウンタ1104は先に図87に
おいて示したものと同様の構成を備える。レイテンシ記
憶回路1102は、先に図75に示したものと同様の構
成を備える。
してクロック信号を順次シフトさせることによりクロッ
ク信号CLKをカウントするレイテンシシフトカウンタ
1112と、レイテンシシフトカウンタ1112の出力
をレイテンシ記憶回路1102の記憶するレイテンシ情
報に従って選択する出力選択回路1114を含む。レイ
テンシシフトカウンタ1112は図85に示すシフトカ
ウンタと同様の構成を備える。出力選択回路1114は
同様図85に示す3状態インバータバッファを備え、設
定されたレイテンシよりも2クロックサイクル前にカウ
ントアップ信号を発生するようにレイテンシシフトカウ
ンタ1112の出力を選択する。指定されたレイテンシ
が1の場合には、リード検出信号φRが出力選択回路1
114により選択されてBA発生回路1106へ与えら
れる。BA発生回路1106は、図90に示すOEM発
生回路と同様の構成を備え、出力選択回路1114の出
力をセット信号として受けて活性状態の制御信号を発生
する。ラップ長カウンタ1104はこのBA発生回路か
らの信号をセット信号として受けて所定のラップ長をカ
ウントする。所定のラップ長が指定するカウント値に到
達したときにBA発生回路1106はディスエーブル状
態とされる。BA発生回路1106はクロック信号CL
Kの立下がりに応答して活性化信号を発生する。選択回
路1110は、BAラッチ1108にラッチされたバン
クアドレスBAに従って、その出力BABおよびBAB
の一方を選択する。このように選択されたバンクに対し
てのみバンク指定信号BAA(またはBAB)が発生さ
れる。
構成は、出力選択回路114が選択するレイテンシシフ
トカウンタ1112の出力選択位置が異なるだけであ
り、容易にこの図85、図87および図90に示す構成
を利用して実現することができる。図93にこのバンク
指定信号BAA(またはBAB)を発生するための動作
波形図を示す。図93においては、レイテンシ1および
2の場合には、同じタイミングで出力選択回路1114
から信号φSOが発生される状態が示される。レイテン
シが2の場合にはクロック信号CLKの立下がりに応答
して活性化信号φSOが発生され、レイテンシが1の場
合にはこのリード検出信号φRに応答して図93に示す
タイミングより早いタイミングで出力選択回路1114
から活性化信号φSOが発生される構成が利用されても
よい。これは、先に図85において示したように、レイ
テンシ1の場合には直接信号φRに応答して信号φSO
を発生し、レイテンシ2の場合にはクロック信号CLK
の立下がりで信号φRを取込み、信号φSOを発生する
構成が利用されればよい。
に従うSDRAMのデータ書込回路系の他の構成を示す
図である。図94に示すデータ書込回路系は、上で説明
したデータ読出回路系の場合と同様、図1に示すSDR
AMおよび図44に示すSDRAMいずれにも適用する
ことができる。このため、以下の説明において、信号/
RASは明示しない。信号/RASは適用されるSDR
AMの動作方式に従って設定される。図94を参照し
て、データ書込回路系は、バンク♯Aおよびバンク♯B
に分割される。バンク♯Aおよびバンク♯Bは同一の構
成のデータ書込回路系を備える。図94においては、バ
ンク♯Aにおいて1つのデータ入力端子Dに対して設け
られたデータ書込回路系を示す。このバンク♯Aおよび
バンク♯Bのデータ書込系は共通に入力バッファ120
0に結合される。入力バッファ1200はクロック信号
CLKに従ってデータ入力端子Dに与えられたデータを
取込み書込データを生成する。
けられた8対のグローバルIO線対GIO0〜GIO7
それぞれに対して設けられるライトレジスタWG0〜W
G7および書込回路WR0〜WR7を含む。このデータ
書込回路系の動作を制御するために、信号/CASおよ
び/WEおよびクロック信号CLKに応答して、データ
書込モードが指定されたことを検出するライト検出回路
1204と、ライト検出回路1204からのライト検出
信号φwに応答して活性化され、クロック信号CLKに
同期して書込用ラップアドレスWWYを発生するラップ
アドレス発生回路1202と、ライト検出回路1204
からのライト検出信号φwに応答して活性化され、クロ
ック信号CLKとラップアドレス発生回路1202から
のラップアドレスWWYに従って書込回路WR0〜WR
7から対応のグローバルIO線対GIO0〜GIO7へ
のデータ書込を制御する書込制御回路1206が設けら
れる。
込制御回路1206は、それぞれバンクアドレスBAに
従って、指定されたバンクに対してのみラップアドレス
および書込制御信号を生成するように示される。ラップ
アドレス発生回路1202および書込制御回路1206
それぞれがバンク♯Aおよびバンク♯Bに対して設けら
れ、バンクアドレスBAに従って、選択されたバンクに
対応するラップアドレス発生回路および書込制御回路が
活性化される構成が利用されてもよい。また、ラップア
ドレス発生回路1202は、リードレジスタを選択する
ためのリード用ラップアドレスを発生する回路と共用さ
れてもよい。ラップアドレス発生回路1202は、バン
クアドレスBAと3ビットのアドレスA0〜A2とをデ
コードし、順次ライトレジスタを選択するためのラップ
アドレスWWYを発生する。このラップアドレスはクロ
ック信号CLKに同期して順次変化する。ライトレジス
タWG0〜WG7は、このラップアドレス発生回路12
02から与えられたラップアドレスに従って、入力バッ
ファ1200から与えられた書込データを格納する。
レスWWYに従って、書込回路WR0〜WR7を所定数
ずつ活性化する。すなわちこの書込制御回路1206
は、ライトレジスタWG0〜WG7すべてにデータが書
込まれたとき(ラップ長8の場合)、書込回路WR0〜
WR7を同時に活性化するのではない。書込制御回路1
206は、たとえば2ビットの有効データが書込まれた
ときに対応の書込回路を活性化し、対応のグローバルI
O線対上へ書込データを伝達する。この所定ビット単位
でのデータ書込は以下の利点を備える。常にラップ長で
指定された数のデータが与えられるとは限らない。たと
えばラップ長8のとき、4個の有効データのみしか与え
られない場合もある。このとき、ラップ長8で動作をす
ると、必要なデータが書込まれた後所定のクロックサイ
クルが経過した後にしかメモリセルへのデータの書込が
行なわれない。したがって、所定のクロックサイクル数
が経過するまで書込動作を停止させることができない。
データ書込動作中において途中でデータ書込を中止した
とき(ラップストップ)、書込データはライトレジスタ
にしか書込まれていないため、メモリセルへデータの書
込が行なわれないためである。しかし、複数ビット単位
でデータをライトレジスタからメモリセルへ書込むこと
により、ラップストップが生じても、所定数ビット単位
でデータのメモリセルへの書込が行なわれているため、
所定数のクロックサイクルごとにラップストップを実行
することができ、高速アクセスが可能となる。
能的構成を示す図である。図95において、書込制御回
路1206は、ラップ長データを記憶するラップ長設定
回路1212と、ラップストップデータを格納するラッ
プストップ長設定回路1214と、ライト検出信号φw
に応答して起動され、ラップ長設定回路1212が指定
するラップ長よりも1つ大きい数のクロック数をカウン
トするカウンタ回路1210を含む。カウンタ回路12
10はその出力WDEをライト検出信号φwに応答して
活性化し、ラップ長設定回路1212が指定するラップ
長よりも1つ大きい数のクロックサイクルに応答して非
活性化する。書込制御回路1206はさらに、カウンタ
回路1210からの出力WDEとラップストップ長設定
回路1214からのラップ長データとに応答して転送を
可能とする転送タイミング信号を発生する転送タイミン
グ発生回路1216と、転送タイミング発生回路121
6の出力とラップアドレスWWYとに応答してラップア
ドレスWWYが指定するライトレジスタ(書込回路)に
対する転送を可能にする転送制御信号WEEを発生する
転送制御信号発生回路1218と、転送制御信号発生回
路1218からの転送制御信号WEEとカウンタ回路1
210の出力WDEとに応答して書込回路WR0〜WR
7のデータ転送を制御する転送制御回路1220を含
む。
WDEが活性状態のとき、ラップストップ長設定回路1
214が指定するラップストップ長ごとに不活性状態と
なる転送タイミング信号を発生する。すなわち、ラップ
ストップ長データは1つのデータ転送サイクルを規定す
る。転送制御信号発生回路1218は、ラップアドレス
WWYが指定するライトレジスタ(書込回路)に対し転
送タイミング発生回路1216の出力が活性状態のとき
の対応の書込回路からグローバルIO線対GIOへのデ
ータ転送を可能にする書込イネーブル信号WEEを発生
する。転送制御回路1220はカウンタ回路1210の
出力WEEが活性状態のとき、この転送制御信号発生回
路1218からの転送制御信号(書込イネーブル信号)
WEEに応答してデータ転送を実行する。
図94に示すライトレジスタおよび書込回路の具体的構
成を示す図である。図96においては、図95に示す転
送制御回路1220をも合わせて示す。図96において
は、1ビットデータレジスタWGiおよび書込回路WR
iが代表的に示される。ライトレジスタWG0〜WG7
および書込回路WR0〜WR7は図示の構成と同一の構
成を備える。図96において、転送制御回路1220
は、信号WEEiおよびWDEを受ける2入力NAND
回路1246と、NAND回路1246の出力を受ける
インバータ回路1245を含む。信号WEEiおよびW
DEがともに“H”となったとき、NAND回路124
6の出力が“L”となり、グローバルIO線GIOiお
よび/GIOi上へのデータ転送が可能となる。
/WWYiに応答して、入力バッファ(図94参照)か
ら与えられる書込データWDおよび/WDを取込む第1
のラッチ回路1300と、インバータ回路1245の出
力に応答して、第1のラッチ回路1300のラッチデー
タを取込む第2のラッチ回路1310を含む。第1のラ
ッチ回路1300は、ラップアドレス/WWYiと書込
データWDを受ける2入力OR回路1230と、ラップ
アドレス/WWYiと書込データ/WDを受ける2入力
OR回路1232と、OR回路1230および1232
の出力をそれぞれ一方入力に受ける2入力NAND回路
1231および1233を含む。NAND回路1231
および1233はその他方入力と出力が交差結合され
る。第2のラッチ回路1310は、インバータ回路12
45の出力とNAND回路1231の出力を受ける2入
力OR回路1234と、インバータ回路1245の出力
とNAND回路1233の出力とを受ける2入力OR回
路1236と、OR回路1234および1236の出力
をそれぞれの一方入力に受ける2入力NAND回路12
35および1237を含む。NAND回路1235およ
び1237は、その他方入力と出力が交差結合される。
レス/WWYiが“L”のとき、書込データWDおよび
/WDを取込み、ラップアドレス/WWYiが“H”と
なると、この取込んだ信号のラッチ状態となる。第2の
ラッチ回路1310は、インバータ回路1245の出力
が“L”のとき、第1のラッチ回路1300の出力を取
込み、インバータ回路1245の出力が“H”となる
と、データラッチ状態となる。書込回路WRiは、NA
ND回路1246の出力に応答して、第2のラッチ回路
1310のラッチデータを伝達する転送回路1320
と、転送回路1320の出力を増幅してグローバルIO
線GIOiおよび/GIOi上へ伝達するプリアンプ1
330を含む。転送回路1320は、第1のラッチ回路
のNAND回路1235の出力と転送制御回路1220
のNAND回路1246の出力を受ける2入力NOR回
路1238と、NAND回路1237の出力とNAND
回路1246の出力とを受ける2入力NOR回路123
9を含む。転送回路1320は、NAND回路1246
の出力が“L”となるとインバータとして機能し、第2
のラッチ回路1310のラッチデータを伝達する。NA
ND回路1246の出力が“H”のとき、NAND回路
1238および1239の出力はともに“L”となる。
電位ノードとの間に直列に接続されるnチャネルMOS
トランジスタ1240および1241と、電源供給ノー
ドと接地電位ノードとの間に直列に接続されるnチャネ
ルMOSトランジスタ1242および1243を含む。
トランジスタ1240および1243のゲートへ転送回
路1320のNOR回路1238の出力が伝達される。
トランジスタ1241および1242のゲートへ転送回
路1320のNOR回路1239の出力が与えられる。
プリアンプ1330は、ノードQ64およびQ65の電
位がともに“L”のとき、トランジスタ1240〜12
43がすべてオフ状態となり、出力ハイインピーダンス
状態となる。次にこの図96に示す回路の動作につい
て、その動作波形図である図97を参照して説明する。
Eが“H”に立上がる。この信号WDEが“H”の期間
はラップ長データwrが指定するクロックサイクル数よ
り1クロックサイクル長い。この期間において、書込デ
ータWDが“H”に立上がる(データ“1”書込のと
き)。この後、ラップアドレス/WWYiが選択状態と
なり、“L”に立下がる。ラップアドレス/WWYiの
立下がりに応答して、第1のラッチ回路1300のラッ
チノードQ60は、この書込データWDを反転した値の
データをラッチする状態となる。それまでは前のアクセ
スサイクルにおいて書込まれたデータがラッチされてい
る。次いで、信号WEEiがこのラップアドレスWWY
iに従って選択状態となり、“H”に立上がる。これに
より、第2のラッチ回路1310が第1のラッチ回路1
300のラッチしたデータをラッチし、ラッチノードQ
62の電位が“H”となる。これと並行して、転送回路
1320が導通状態となり、ノードQ64の電位が
“L”に確定する。ここで、信号WEEiが“H”とな
るまでは、転送回路1320の出力はともに“L”にリ
セットされている。これにより、トランジスタ1240
および1243がオフ状態、トランジスタ1242およ
び1241がオン状態となり、グローバルIO線GIO
i上の電位が上昇し、データ“1”が書込まれる。ここ
で、図97においては、グローバルIO線GIOiの電
位がプリチャージ電位からメモリセルの読出データに従
って変化し、その後書込データに応じて変化する状態が
示される。グローバルIO線GIOiおよび/GIOi
がプリチャージ電位でフローティング状態にあり、ロー
カルIO線対と接続される前に、このプリアンプ133
0が作動状態とされてもよい。
示すラップ長設定回路およびカウンタ回路の具体的構成
例を示す図である。図98において、ラップ長設定回路
およびカウンタ回路は、ラップデータwrに従ってクロ
ック数(wr+1)をカウントする(wr+1)カウン
タ1350と、ライト検出回路1204からのライト検
出信号φwに応答してセットされ、(wr+1)カウン
タ1350のカウントアップ信号に応答してリセットさ
れるフリップフロップ1360を含む。フリップフロッ
プ1360は、ライト検出信号φwをその一方入力に受
ける2入力NOR回路1361と、(wr+1)カウン
タ1350からの出力をその一方入力に受ける2入力N
OR回路1362を含む。NOR回路1361および1
362はその他方入力と出力とが交差結合される。NO
R回路1362から信号WDEが出力される。
示すシフトカウンタと同様の構成を備え、ライト検出信
号φwに応答してクロック信号CLKをカウントする。
そのカウント値がラップデータwrが示すラップ長より
も1大きくなったときにリセット信号を発生する。この
(wr+1)カウンタ1350はラップ長設定回路を含
む。図99はこの図98に示す回路の動作を示す信号波
形図である。以下図99を参照して図98に示すカウン
タ回路の動作について説明する。第1クロックサイクル
において、信号/CASおよび/WEが“L”に設定さ
れ、ライトモードが指定される。これに応答して、ライ
ト検出回路1204からライト検出信号φwが発生され
る。これに応答して、フリップフロップ1360はセッ
ト状態となり、NOR回路1362の出力信号WDEが
“H”に立上がる。(wr+1)カウンタ1350はこ
のライト検出信号φwに応答してクロック信号CLKの
カウント動作を実行する。ラップ長がnの場合、(wr
+1)カウンタ1350は第(n+1)サイクルのクロ
ック信号の立上がりに応答してリセット信号φRESを
発生する。図99においては、第(n+1)サイクルの
クロック信号の立下がりに同期してリセット信号φRE
Sが発生される状態が示される。これにより、フリップ
フロップ1360はリセットされ、信号WDEが“L”
に立下がる。
信号φwに応答してNOR型フリップフロップをセット
し、(wr+1)カウンタ1350は、クロック信号C
LKの立下がりに同期してリセット信号φRESを発生
している。これに代えて、フリップフロップ1360の
セット入力Sへはライト検出信号φwの遅延信号が与え
られてもよい。また(wr+1)カウンタ1350はク
ロック信号の立上がりに同期して活性化信号を発生し、
この活性化信号を所定時間遅延させた信号がフリップフ
ロップ1360のリセット入力Rへ与えられる構成が利
用されてもよい。 [WEE信号発生系]図100は、図95に示す転送制
御信号発生回路の具体的構成を示す図である。図100
において、転送制御信号発生回路1218は、信号/W
ERSTfを一方入力に受ける2入力NAND回路13
70と、マスクデータMDとラップアドレス/WWYi
を受ける2入力NOR回路1372と、NOR回路13
72の出力を一方入力に受け、NAND回路1370の
出力を他方入力に受けるゲート回路1374と、信号/
WERSTをその一方入力に受ける2入力NAND回路
1376と、NAND回路1370の出力を一方入力に
受け、他方入力にNAND回路1376の出力を受ける
2入力NAND回路1375を含む。
ート回路1374の出力を受け、NAND回路1376
はその他方入力にNAND回路1375の出力を受け
る。NAND回路1376の出力を受けるインバータ回
路1377から信号WEEiが発生される。信号/WE
RSTは、信号WERSTfの遅延信号である。信号M
Dはライトマスクデータであり、このデータMDが
“H”となったときにはデータ書込に対しマスクがかけ
られる(図27参照)。このマスクデータMDが“H”
のときNOR回路1372の出力は“L”に固定され
る。信号/WERSTfおよび/WERSTの“L”,
“H”に係わらずNAND回路1375の出力は“L”
固定になり、信号WEEiは“L”となる。すなわちこ
のマスクデータMDが活性状態にありデータ書込に対し
マスクがかけられている場合には、データ転送は実行さ
れない。次にこの図100に示す転送制御信号発生回路
の動作についてその動作波形図である図101および図
102を参照して説明する。
ストップビット長が2に設定された際の動作波形を示
す。マスクデータMDは“L”である。第1クロックサ
イクルにおいて、信号/CASが“L”に立下がり、列
選択動作開始が指定されるとともにデータ書込動作が指
定される。これに応答して、ラップアドレス/WWYi
が発生され、かつ信号WDEが“H”に立上がる。信号
WDEの立上がりに応答して、信号/WERSTfが
“H”の不活性状態に立上がり、所定の遅延時間をおい
て、信号/WERSTが“H”に立上がる。このとき、
ラップアドレス/WWYiが“L”にあると、NOR回
路1372の出力が“H”に立上がり、応じてゲート回
路1374の出力が“H”に立上がる。信号/WERS
Tfが“H”となると、NAND回路1370の出力が
“L”に変化し、応じてNAND回路1375の出力が
“H”となる。信号/WERSTが次いで“H”に立上
がり、NAND回路1376の出力が“L”となり、イ
ンバータ回路1377からの信号WEEiが“H”に立
上がる。
れてからすなわちデータ書込が指定されてから予め定め
られたラップストップ長のクロックサイクルが経過した
後に“L”に立下がる。図101においては、ラップス
トップ長が2に設定されており、第3クロックサイクル
のクロック信号CLKの立上がりエッジに応答して
“L”に立下がる。これにより、NAND回路1370
の出力が“H”、かつNAND回路1376の出力が所
定の遅延時間遅れて“H”に立上がり、信号WEEiが
“L”に立下がる。これによりこのラップアドレスWW
Yiが指定するライトレジスタおよび書込回路から対応
のグローバルIO線GIOiおよび/GIOiへのデー
タ転送(データの書込)が完了する。所定時間経過後再
び信号WDEが“H”にあると、信号/WERSTfお
よび/WERSTがそれぞれ“H”に立上がる。次のラ
ップアドレスの取込および信号WEEiの発生が実行さ
れる。
おいて、ラップアドレス/WWYiが“L”から“H”
に変化しても、ゲート回路1374の偽入力へは“L”
の信号が与えられており、NAND回路1370の出力
は変化しない。すなわち、信号/WERSTfが“H”
に変化すると、そのときに活性状態となったラップアド
レスがラッチされる。信号/WERSTfは図101に
示す実施例においては、2クロックサイクルごとにラッ
プアドレスWWYをラッチしている。信号WERSTが
信号/WERSTfよりも遅れて活性状態とされている
のは、選択メモリセルへのデータ書込時間を確保するた
めである。すなわち、図101に示す実施例において、
2ビットずつデータを書込む構成の場合、第3クロック
サイクルにおいても選択メモリセルへのデータ書込を行
なうことができ、十分なデータ書込時間を確保すること
ができる。2ビット単位でデータの書込を実行している
ため、2クロックサイクルごとにラップストップを実行
することができる。
6クロックサイクルにおいて列アクセスを開始しデータ
書込を実行したとき、第8クロックサイクルにおいてラ
ップストップをかけ、新たな列アクセスを開始した状態
を考える。このとき信号WEE0およびWEE1が活性
状態とされており、これらの信号に対応するライトレジ
スタから2ビットのメモリセルへのデータの書込が行な
われている。したがってこの状態で新たな列アクセスを
開始しても、先に書込まれた2ビットのデータは選択メ
モリセルへ書込まれている。図102は、ラップ長が1
の場合のデータ書込動作を示す信号波形図である。ラッ
プ長が1の場合には、外部からのデータは1ビットしか
入力されない。したがって1ビットごとに選択メモリセ
ルへデータの書込を行なう必要がある。このため図10
2に示すように、信号/WERSTfはラップ長が2以
上の場合よりも1クロックサイクル早く非活性状態
(“H”)に設定する。信号/WERSTは第2クロッ
クサイクルにおいても非活性状態を維持する。この状態
で、ライトレジスタから選択メモリセルへのデータの書
込が行なわれている。すなわち図102に示す場合、第
1クロックサイクルにおいて、信号/WERSTfおよ
び/WERSTが非活性状態となり(“H”状態)、第
2クロックサイクルが始まると、信号/WERSTfが
活性状態となり、第2クロックサイクルのクロック信号
CLKの立下がりに応答して信号/WERSTおよびW
E0が“L”に立下がる。
御信号/WERSTfおよび/WERSTを発生するた
めの回路構成を示す図である。この図103に示す回路
は、図95に示す転送タイミング発生回路1216に対
応する。図103を参照して、転送タイミング発生回路
1216は、信号WDEに応答してクロック信号CLK
をカウントし、タイミング信号を発生するタイミング回
路1380と、このタイミング回路1380からのタイ
ミング信号を論理処理して信号/WERSTfおよび/
WERSTを発生する論理ゲート1382を含む。図1
04は、図103に示すタイミング回路の構成の一例を
示す図である。図104を参照して、タイミング回路1
380は、信号WDEおよび/WDEをクロック信号/
CLKに応答して取込むフリップフロップFF79と、
信号WDEとフリップフロップFF79の出力Q80
と、ストップビット長を規定する(本実施例においては
ストップビット長が2)信号をフリップフロップFF8
1の相補出力から受ける3入力NAND回路1395
と、NAND回路1395の出力を反転するインバータ
回路1397と、NAND回路1395の出力とインバ
ータ回路1397の出力を信号CLKの立上がりに同期
して取込むフリップフロップFF80と、フリップフロ
ップFF80の出力Aおよび/Aをクロック信号CLK
の立上がりに同期して取込むフリップフロップFF81
と、フリップフロップFF81の出力をクロック信号C
LKに立上がり同期して取込むフリップフロップFF8
2と、フリップフロップFF82の出力Bおよび/Bを
クロック信号/CLKの立上がりに応答して取込むフリ
ップフロップFF83を含む。
リップフロップFF79と同一構成を備える。フリップ
フロップFF79は、4つのNAND回路1390、1
392、1394および1396を含む。このフリップ
フロップFF79の構成は、図80に示すフリップフロ
ップと同じ構成であり、与えられるクロック信号の立上
がりに応答して、与えられた信号を取込む動作を実行す
る。次に図104に示すタイミング回路の動作をその動
作波形図である図105を参照して説明する。クロック
サイクル1において、信号WDEが“H”に立上がる。
このとき相補信号/WDEが“L”となる。クロック信
号CLKの立下がりに同期して、フリップフロップFF
79の出力Q80が“H”に立上がる。この第1クロッ
クサイクルのクロック信号CLKの立下がりに応答して
フリップフロップFF81はフリップフロップFF80
の出力Aおよび/Aの信号電位を通過させる。このと
き、フリップフロップFF80の出力/Aは“H”であ
る。したがって、NAND回路1395の出力がすべて
“H”となり、NAND回路1395の出力は“L”と
なり、かつインバータ1397の出力が“H”となる。
信号CLKの立上がりに応答して、フリップフロップF
F80がこのインバータ回路1397およびNAND回
路1395の出力を取込む。これによりフリップフロッ
プFF80の出力Aの電位が“H”に立上がる。この第
2クロックサイクルのクロック信号の立下がりに応答し
て、フリップフロップFF81がフリップフロップFF
80の出力Aおよび/Aを取込み、フリップフロップF
F81の出力Q82の電位が“H”となる。第3クロッ
クサイクルにおいて、フリップフロップFF81の出力
Q82が“H”であるためNAND回路1395の出力
は“H”となり、インバータ回路1397の出力が
“L”となる。したがってこの第3クロックサイクルに
おいて、フリップフロップFF80の出力Aが“L”に
立下がる。
は“H”に立上がる。この第3クロックサイクルのクロ
ック信号の立下がりに応答して、フリップフロップFF
83がフリップフロップFF82の出力Bおよび/Bを
取込むため、このフリップフロップFF83の出力Cが
“H”に立上がる。一方、フリップフロップFF81は
フリップフロップFF80の出力Aおよび/Aを取込む
ため、このノードQ82の出力が“L”に立下がる。以
降、この動作が信号WDEが“H”の間繰返される。図
105においては、ラップ長が4の場合が示されてお
り、信号WDEが第5クロックサイクルにおいて、クロ
ック信号CLKの立上がりまたは立下がりに応答して
“L”に立下がる。これにより、フリップフロップFF
80、FF81、FF82およびFF83の出力がそれ
ぞれ1/2クロックサイクルずつずれて順次“L”に立
下がる。フリップフロップFF80ないしFF83は、
それぞれ信号WDEに応答して、位相がクロック信号C
LKの1/2サイクルずれており、かつそのパルス幅が
クロック信号CLKの2倍であるパルス信号を発生して
いる。フリップフロップFF80〜FF83の出力信号
を組合せることにより信号/WERSTfおよび/WE
RSTをストップビット長2として発生することができ
る。このストップビット長が2であるため、フリップフ
ロップFF81の出力がNAND回路1395へフィー
ドバックされている。ストップビット長がさらに延びる
場合には、さらにこのフリップフロップを接続し、後段
のフリップフロップの出力がNAND回路1395へ与
えられる。
382の具体的構成を示す図である。図106を参照し
て、論理ゲート1382は、図104に示すタイミング
回路のフリップフロップFF80の相補出力/Aとフリ
ップフロップFF83の出力Cを受けるOR回路140
0と、信号WDEとOR回路1400の出力を受ける2
入力NAND回路1402と、ラップ長指定信号LEN
1Eおよび/LEN1Eに応答して、NAND回路14
02の出力を反転増幅する3状態インバータバッファ1
408と、図104に示すフリップフロップFF82の
反転出力/BとフリップフロップFF83の出力Cを受
けるOR回路1404と、信号WDEとOR回路140
4の出力を受ける2入力NAND回路1406と、NA
ND回路1406の出力を所定時間遅延させる遅延回路
1410と、NAND回路1406の出力をラップ長指
定信号LEN1Eおよび/LEN1Eに応答して活性化
されて反転増幅する3状態インバータバッファ1409
を含む。
“H”となる。すなわちラップ長が1に指定された場合
には、インバータバッファ1408が活性状態とされ
る。ラップ長が2以上の場合には、インバータバッファ
1409が活性状態とされる。次に図106に示す論理
ゲートの動作をその動作波形図である図107を参照し
て説明する。信号WDEが“H”に立上がると、NAN
D回路1402および1406がインバータ回路として
機能する。ノード/Aおよび/Bはまだこのとき“H”
の状態を維持しており、したがってNAND回路140
2および1406の出力がこの信号WDEの立上がりに
応答して“L”に立下がる。ラップ長指定信号LEN1
Eが“H”および“L”いずれの場合であっても、信号
/WERSTfの電位が“H”に立上がる。これにより
遅延回路1410からの信号/WERSTが所定時間遅
れて“H”に立上がる。ラップ長が1の場合には、イン
バータバッファ1408が活性状態とされる。第2クロ
ックサイクルにおいて、ノード/Aが“L”に立下がる
と、OR回路1400の出力が“L”となり、応じてイ
ンバータバッファ1408からの出力が“L”に立下が
る。
バッファ1409が活性状態とされる。したがって、ノ
ード/Bの電位が“L”に立下がる第3クロックサイク
ルのクロック信号CLKの立上がりに応答して、インバ
ータバッファ1409の出力が“L”に立下がる。これ
によりラップストップ長が2の場合において、2クロッ
クサイクルごとにラップアドレスをラッチしてデータを
書込む構成およびラップ長1の場合に各ビット単位でデ
ータを書込む構成を実現することができる。なお、信号
/WERSTはNAND回路1406の出力を遅延回路
1410を通して発生している。これは信号/WERS
Tfを遅延回路1410を通して発生するように構成さ
れてもよい。この場合には、ラップ長1のときには、信
号/WERSTが第1クロックサイクルのクロック信号
の立下がりエッジから第2クロックサイクルのクロック
信号の立下がりエッジまで“H”の不活性状態とされ
る。
により、ラップストップ動作を実現することができ、高
速でアクセスすることのできるSDRAMを得ることが
できる。 [グローバルIO線のプリチャージ/イコライズタイミ
ングの制御]図18および図19に見られるように、グ
ローバルIO線対GIOには、イコライズトランジスタ
GEQが設けられている。グローバルIO線対GIO
は、図63および図94に示すようにリードレジスタお
よびライトレジスタに結合されて、内部データを選択メ
モリセルとリードレジスタ/ライトレジスタとの間で伝
達する。この内部データの伝達の高速化および消費電流
の低減を図るために、グローバルIO線対は、イコライ
ズ信号φGEQに応答するイコライズトランジスタGE
QによりグローバルIO線対の各グローバルIO線の電
位をイコライズして中間電位(論理ハイレベルと論理ロ
ーレベルとの間の電位)にプリチャージする。選択メモ
リブロックに対して設けられているローカルIO線対L
IOに対しても同様にイコライズする必要が生じる。非
選択メモリブロックに対して設けられているローカルI
O線対LIOに対しては、内部データは伝達されないた
め、スタンバイ状態が維持される。
対に対するイコライズ動作について説明するが、選択メ
モリブロックに対して設けられたローカルIO線対に対
してもグローバルIO線対と同様のイコライズタイミン
グ制御が実行される。以下このイコライズタイミング制
御について説明する。 (i) 制御方法1 図108は、第1の内部データ線イコライズタイミング
制御方法を示すタイミングチャート図である。なお以下
の説明において、内部データ線は、グローバルIO線
と、選択メモリブロックに対して設けられたローカルI
O線両者を含む。この図108に示すイコライズタイミ
ング制御は、図97ないし図99に示す書込制御方法に
対応する。
ロック信号CLK(ext.CLK)の立上がり時に、
外部コラムアドレスストローブ信号/CAS(ext/
CAS)がローレベルにあれば、列選択動作の開始が指
示される。ライトイネーブル信号/WEがそのときロー
レベルにあれば、データ書込が指定され、ライトイネー
ブル信号/WEがハイレベルにあればデータ読出が指定
される。図99に示すように、ライトレジスタに含まれ
る書込回路は、書込イネーブル信号WEEiと信号WD
Eに従って内部データ線へデータを書込む。この書込制
御信号WDEは、データ書込指示が与えられてからラッ
プ長に等しいクロックサイクルが経過した後次のクロッ
クサイクルにおいて非活性状態とされる。この図108
においては、ラップ長が4の場合のデータ書込動作シー
ケンスを示す。また内部データ線としては、4つのグロ
ーバルIO線対GIO1ないしGIO4のみを示す。次
に動作について説明する。
前)においては、イコライズ信号φGEQはハイレベル
にある。この状態においては、グローバルIO線対GI
Oiはすべて中間電位にイコライズ(プリチャージ)さ
れている。クロックサイクル1において、外部クロック
信号ext.CLKの立上がりにおいて外部コラムアド
レスストローブ信号ext/CASがローレベルに設定
されると、列選択開始指示(コラムアクセス開始指示)
が与えられる。今、図には示していないが、ライトイネ
ーブル信号/WEもローレベルにあり、データ書込が指
定されたと想定する。この状態においては、データ入出
力端子D/Qに与えられたデータD1がラップアドレス
/WWY(図96参照)に従ってライトレジスタに格納
される。このとき内部書込制御信号WDEがまたデータ
書込を示すライトコマンドに応答して活性状態のハイレ
ベルに設定される。この書込制御信号WDEは、ライト
コマンドが与えられてからラップ長をカウントし、その
次のクロックサイクルにおいて非活性状態とされる。
トコマンド)が与えられると、イコライズ信号φGEQ
が非活性状態とされローレベルとなる。これによりグロ
ーバルIO線対GIO1ないしGIO4はフローティン
グ状態とされる。同時にまた、列選択開始指示信号に応
答して内部で列選択信号CSLがハイレベルとされ、こ
の列選択信号CSLにより、選択されたメモリセルブロ
ック内のデータがローカルIO線を介してグローバルI
O線上へ伝達される。次いで第1クロックサイクルにお
いて、取込まれたデータD1がグローバルIO線対GI
O1へ伝達される。以降、各クロックサイクルにおい
て、データ入出力端子D/Qへ与えられたデータD2、
D3およびD4がライトレジスタに格納され、次いで転
送制御信号WEEに従って内部データ線、すなわちグロ
ーバルIO線対GIO2、GIO3およびGIO4上へ
伝達される。
GIO1〜GIO4上へ伝達され、ローカルIO線対を
介して選択メモリセルへ書込まれると、ラップ長に等し
いクロックサイクルが列選択開始指示(ライトコマン
ド)が与えられてから経過すると、次のクロックサイク
ルにおいて、列選択信号CSLが非活性状態となる。ま
たこのとき、イコライズ信号φGEQがこのクロック信
号に同期して活性化されてハイレベルとなる。これによ
り、グローバルIO線対GIO1〜GIO4は、中間電
位にプリチャージ/イコライズされる。このときにま
た、書込イネーブル信号WDEが非活性状態のローレベ
ルとなる。上述のように、列選択開始指示が与えられる
とイコライズ信号φGEQを非活性状態とし、列選択開
始指示信号が与えられてラップ長に等しいクロックサイ
クルが経過した後、次のクロックサイクルにおいてこの
イコライズ信号φGEQを再びスタンバイ状態のハイレ
ベル(活性状態)とすることにより、データ書込前に、
一旦グローバルIO線対をイコライズした後にデータを
書込む必要がなくなり、高速でデータを書込むことがで
きる。
データに従ってイコライズ信号φGEQが活性状態とさ
れる。したがって、常に最適なタイミングでイコライズ
信号φGEQを発生することができる。図109は、デ
ータ読出時におけるイコライズ制御方法を示す図であ
る。図109においては、CASレイテンシが3、ラッ
プ長が4の場合のイコライズ制御動作が示される。以
下、図109を参照してデータ読出時におけるイコライ
ズタイミング制御動作について説明する。クロックサイ
クル1において、外部クロック信号ext.CLKの立
上がりエッジで、外部コラムアドレスストローブ信号/
CASがローレベルに設定される。図示しないライトイ
ネーブル信号/WEはハイレベルに設定される。これに
より列選択開始指示が与えられるとともに、データ読出
が指定される(リードコマンドが与えられる)。この列
選択開始指示に応答して、イコライズ信号φGEQが非
活性状態のローレベルとされる。これにより、グローバ
ルIO線対GIOは、イコライズ電位でフローティング
状態とされる。
と、選択メモリセルブロックにおける対応の列上のメモ
リセルのデータがローカルIO線対LIOを介してグロ
ーバルIO線対GIO1〜GIO4へ伝達される。この
グローバルIO線対GIO1〜GIO4上に現われたデ
ータは、図64に示すように、並列にリードレジスタへ
伝達される(プリアンプを介して)。このグローバルI
O線対GIO1〜GIO4上のデータのリードレジスタ
への転送後、イコライズ信号φGEQが活性状態のハイ
レベルとされ、グローバルIO線対GIO1〜GIO4
の電位は中間電位にイコライズされる。このリードレジ
スタに格納されたデータは、CASレイテンシが経過し
たクロックサイクル(サイクル4)から順次クロック信
号ext.CLKに同期して出力データQ1、Q2、Q
3およびQ4としてデータ入出力端子D/Qへ伝達され
る。
対GIO1〜GIO4上のデータがリードレジスタに転
送された後に、グローバルIO線対GIO1〜GIO4
をイコライズしているため、グローバルIO線対を、デ
ータがそこに読出される前にイコライズする必要がな
く、高速でデータの読出を行なうことができる。図11
0は、図108および図109に示すイコライズ信号を
発生するための構成を示す図である。図110におい
て、イコライズ信号発生部は、外部クロック信号CLK
に同期して外部信号/CS、/CASおよび/WEを取
込み、列選択開示指示の有無およびリード/ライトモー
ドを判定するコラムアクセス判定回路2000と、外部
クロック信号CLKに同期して信号/WE、CASおよ
びアドレス信号Addを取込み、WCBR条件が指定さ
れたときにその時のアドレス信号Addをデコードし、
ラップ長データとして格納するラップ長設定回路200
3と、コラムアクセス判定回路2000からの列選択開
始指示検出信号に応答して活性化されて外部クロック信
号CLKをカウントし、そのカウント値がラップ長設定
回路2003に設定されたラップ長に等しくなるとカウ
ントアップ信号を発生するカウンタ2001と、コラム
アクセス判定回路2000の出力とプリアンプイネーブ
ル信号PAE(図63〜図65参照)とカウンタ200
1のカウントアップ信号に応答してイコライズ信号φG
EQを発生するイコライズ信号発生回路2002を含
む。イコライズ信号発生回路2002からのイコライズ
信号φGEQは、グローバルIO線対GIOi、/GI
Oiに設けられたイコライズトランジスタタGEQのゲ
ートへ与えられる。
ば図85に示すレイテンシカウンタと同様の構成を利用
することができる。またカウンタ2001としては、図
79に示す構成と同様の構成が利用されてもよい。ラッ
プ長設定回路2003は、図70に示すWCBR検出回
路862とラップ長デコードラッチ870とに対応す
る。図111は、図110に示すコラムアクセス判定回
路およびイコライズ信号発生回路の構成の一例を示す図
である。図111において、コラムアクセス判定回路2
000は、内部クロック信号CLKに同期して信号/C
S、/CASおよび/WEを取込み、ライトコマンドが
与えられたか否かを検出するライトコマンド検出回路2
010と、外部クロック信号CLKに同期して、信号/
CS、/CASおよび/WEを取込み、リードコマンド
が与えられた否かを検出するリードコマンド検出回路2
012と、外部クロック信号CLKに同期して、信号/
CS、/CAS、/WEおよび/RASを取込み、プリ
チャートコマンドが与えられた否かを検出するプリチャ
ージコマンド検出回路2014と、ライトコマンド検出
回路2010からのライトコマンド検出信号に応答して
セットされ、プリチャージコマンド検出回路2014か
らのプリチャージコマンド検出信号に応答してリセット
されるセット/リセットフリップフロップ2016と、
リードコマンド検出回路2012からのリードコマンド
検出信号に応答してセットされ、プリチャージコマンド
検出回路2014からのプリチャージコマンド検出信号
に応答してリセットされるセット/リセットフリップフ
ロップ2018を含む。
は、セット時にそのQ出力からハイレベルの信号を出力
し、リセット時にQ出力からローレベルの信号を出力す
る。ライトコマンド検出回路2010、リードコマンド
検出回路2012およびプリチャージコマンド検出回路
2014がそれぞれコマンドを検出する態様は、図39
に示す外部制御信号の状態の組合せを参照されたい。フ
リップフロップ2016のQ出力は図110に示すカウ
ンタ2001へカウント開始指示信号(カウンタ活性化
信号)として与えられる。カウンタ2001は、このフ
リップフロップ2016からのQ出力がハイレベルのと
きに外部クロック信号CLKをカウントし、そのカウン
ト値がラップ長設定回路2003に含まれたラップ長に
到達したとき、次のクロック信号に応答してカウントア
ップ信号φCNTを発生する。
10に示すカウンタ2001からのカウントアップ(ラ
ップ長+1のカウント値)を示すカウントアップ信号φ
CNTと、セット/リセットフリップフロップ2016
からのQ出力を受けるAND回路2020と、セット/
リセットフリップフロップ2018のQ出力と、プリア
ンプイネーブル信号PAE(図64、図55および図5
7参照)とを受けるAND回路2022と、AND回路
2020および2022の出力を受けるOR回路202
4と、コマンド検出回路2010および2012の出力
を受けるOR回路2026と、OR回路2024の出力
に応答してセットされ、OR回路2026の出力に応答
してリセットされるセット/リセットフリップフロップ
2028を含む。
8のリセット入力Rへは、OR回路2026の出力を受
けるワンショットパルス発生回路2027の出力が与え
られる。信号φCNT、およびPAEはパルス信号であ
り、所定の期間のみセット信号がOR回路2024から
発生される。リセットパルスを所定の時間幅のパルスと
するためにワンショットパルス発生回路2027が設け
られる。このセット/リセットフリップフロップ202
8からイコライズ信号φGEQが発生される。次に動作
について簡単に説明する。ライトコマンドまたはリード
コマンドが与えられた場合には、フリップフロップ20
16または2018のQ出力がハイレベルとなり、また
OR回路2026の出力がハイレベルとなり、応じてワ
ンショットパルス発生回路2027から所定の時間幅を
有するワンショットのパルスが発生され、セット/リセ
ットフリップフロップ2028のリセット入力Rへ与え
られる。これにより、フリップフロップ2028のQ出
力から出力されるイコライズ信号φGEQがローレベル
となる。
リップフロップ2016の出力Qがハイレベルとなる。
これに従って、図110に示すカウンタ2001が活性
化され、内部クロック信号CLKをカウントする。カウ
ンタ2001のカウント値が図110に示すラップ長設
定回路2003に格納されたラップ長データよりも1大
きい値となると、カウントアップ信号φCNTが発生さ
れる。これに従って、AND回路2020の出力がハイ
レベルとなり、OR回路2024を介してセット/リセ
ットフリップフロップ2028がセットされ、イコライ
ズ信号φGEQがハイレベルとなる。リードコマンドが
与えられた場合には、フリップフロップ2018のQ出
力がハイレベルとなる。このとき、フリップフロップ2
016はセットされていないため、そのQ出力はローレ
ベルでありカウンタ2001はカウントアップ動作を実
行しない。プリアンプイネーブル信号PAEがハイレベ
ルへ所定期間立上がると、AND回路2022の出力が
ハイレベルとなり、OR回路2024を介してセット/
リセットフリップフロップ2028がセットされ、イコ
ライズ信号φGEQがハイレベルとなる。
ージコマンドが与えられると、フリップフロップ201
6および2018はリセットされ、そのQ出力がともに
ローレベルとなる。このとき、既にセット/リセットフ
リップフロップ2028は、セット状態とされているた
め、スタンバイ時においてイコライズ信号φGEQはハ
イレベルを維持する。なお、1つのメモリサイクルすな
わちアクティブコマンドが与えられた状態においてリー
ドコマンドが与えられ、次いでライトコマンドが与えら
れる動作モードが考えられる。この場合、プリチャージ
コマンドは与えられないため、フリップフロップ201
6および2018がともにセット状態となる。しかしな
がら、リード動作後ライト動作が行なわれる場合には、
プリアンプイネーブル信号PAEはライト時には発生さ
れないため、それぞれ信号PAEおよびφCNTに従っ
てイコライズ信号φGEQのセットを行なうことができ
る。また、ワンショットパルス発生回路2027によ
り、リードコマンドおよびライトコマンドそれぞれに応
じてイコライズ信号φGEQをローレベルに設定するこ
とができる。
る場合、カウンタ2001は、リード動作時においても
活性化された状態を維持する。この場合、カウンタ20
01が、リード時においてもカウントアップ信号φCN
Tを発生することが考えられる。これを防止するために
は、フリップフロップ2018のQ出力がハイレベルの
ときにはAND回路2020がディスエーブル状態とさ
れ、フリップフロップ2016の出力Qがハイレベルの
場合にはAND回路2022がディスエーブル状態とさ
れるようにフリップフロップ2016および2018の
Q出力とAND回路2022および2020の入力を接
続すればよい。図112は、ローカルIO線をイコライ
ズするためのイコライズ信号φLEQを発生するための
回路構成を示す図である。図112において、ローカル
IO線のためのイコライズ信号φLEQ発生系は、クロ
ック信号CLKに同期して信号/RASおよび/CSを
取込み、アクティブコマンドが与えられた否かを検出す
るアクティブコマンド検出回路2030と、アクティブ
コマンド検出回路2030からのアクティブコマンド検
出信号に応答してそのときに与えられているアドレス信
号の所定ビット(ブロックアドレス)をラッチしかつデ
コードするブロックアドレスデコードラッチ2032
と、ブロックアドレスデコードラッチ2032からのブ
ロック指示信号φBKSと反転イコライズ信号/φGE
Qを受けるNAND回路2034を含む。
から、ローカルIO線とグローバルIO線とを接続する
ためのブロック選択制御信号φBと、選択メモリセルブ
ロックをセンスアンプに接続するためのメモリブロック
選択制御信号φAが発生される。ブロック選択信号φB
KSもこれらのブロック選択制御信号と同様の信号であ
る。NAND回路2034からローカルIO線対のイコ
ライズ信号φLEQが発生される。次に図112に示す
回路の動作をその動作波形図である図113を参照して
説明する。クロック信号CLKの立上がり時に、信号/
RASおよび/CSがともにローレベルにあれば、アク
ティブコマンドが与えられ、メモリアレイへのアクセス
サイクルが指定される。ただし図113においては、信
号CLKおよび/CSは示していない。このアクティブ
コマンドに従って、ブロックアドレスデコードラッチ2
032から所定のタイミングでブロック選択信号φBK
Sが発生される。このブロック選択信号φBKSは、選
択されたメモリブロックに対してのみハイレベルとな
り、非選択のメモリブロックに対してはローレベルとな
る。スタンバイ時においては、ブロック選択信号φBK
Sはローレベルにあるため、NAND回路2034から
発生されるイコライズ信号φLEQはハイレベルにあ
り、ローカルIO線対のイコライズが行なわれている。
えられると、所定のタイミングで、グローバルIO線対
イコライズ信号/φGEQがハイレベルに立上がる。こ
のグローバルIO線対イコライズ信号/φGEQは、図
111に示すグローバルIO線対イコライズ信号φGE
Qの反転信号であり、たとえばフリップフロップ202
8の相補出力/Qから発生される。ブロック選択信号φ
BKSのハイレベルおよびローレベルに応じてイコライ
ズ信号φLEQがハイレベル、ローレベルとなる。選択
メモリブロックに対しては、ブロック選択信号φBKS
がハイレベルであるため、グローバルIO線対イコライ
ズ信号/φGEQがハイレベルとなると、ローカルIO
線対イコライズ信号φLEQがローレベルとなり、ロー
カルIO線対のイコライズが禁止される。非選択メモリ
ブロックにおいては、信号φBKSがローレベルである
ため、ローカルIO線対イコライズ信号φLEQはハイ
レベルである。
EQがローレベルとなると、ローカルIO線対イコライ
ズ信号φLEQがハイレベルとなり、ローカルIO線対
のイコライズが実行される。上述の構成により、選択メ
モリブロックに対してのみ、グローバルIO線対と同じ
タイミングでローカルIO線対のイコライズの活性/非
活性化を行なうことができる。図114は、第1のイコ
ライズタイミング制御方法の変更例を示す図である。図
114においては、イコライズ信号φGEQがスタンバ
イ時においては非活性状態のローレベルにある場合のデ
ータ書込時におけるイコライズ制御信号の発生態様が示
される。図114に示すイコライズタイミング制御方法
においては、列選択開始指示信号(ライトコマンド)が
与えられてラップ長に等しいクロックサイクルが経過し
た後、その次のクロック信号に応答してイコライズ信号
φGEQがワンショットパルスの形態で発生される。し
たがって、データ書込の後の所定期間においてのみイコ
ライズが行なわれる。このような、スタンバイ時におい
てイコライズ信号φGEQがローレベルの非活性状態に
ある場合においても、データ書込後、所定のタイミング
でイコライズ信号φGEQをワンショットパルスの形態
で発生することにより、確実にグローバルIO線対をイ
コライズすることができる。データ書込を行なう前にグ
ローバルIO線対をイコライズする必要がなく、高速で
データの書込を行なうことができる。
ング制御方法の変更例におけるデータ読出時のイコライ
ズ信号発生態様を示す図である。図115に示すイコラ
イズタイミング制御方法においては、スタンバイ時にお
いてはイコライズ信号φGEQは非活性状態のローレベ
ルにある。データ読出時において列選択開始指示信号
(リードコマンド)が与えられ、選択メモリセルのデー
タがグローバルIO線対GIO1〜GIO4上に現われ
る。グローバルIO線対GIO1〜GIO4上に現われ
たデータがリードレジスタに転送された後、ワンショッ
トパルスの形態でイコライズ信号φGEQが発生され
る。この場合においても、グローバルIO線対からリー
ドレジスタへのデータ転送後グローバルIO線対および
ローカルIO線対がイコライズされるため、選択メモリ
セルデータがグローバルIO線対上に現われる前にこの
内部データ線(グローバルIO線対およびローカルIO
線対両者を含む)のイコライズを行なう必要がなく、高
速でデータの読出を行なうことができる。
信号の制御方法は、図111に示すフリップフロップ2
028に代えて、OR回路2024の出力に応答してワ
ンショットのパルスを発生するワンショットパルス発生
回路を用いて実現することができる。この場合、図11
1に示すOR回路2026およびワンショットパルス発
生回路2027は用いる必要はない。 (ii) 第2のイコライズタイミング制御方法 図116は、第2のイコライズタイミング制御方法を示
すタイミングチャート図である。図116に示す構成に
おいては、データ書込時において列選択開始指示信号が
与えられたとき(ライトコマンドが与えられたとき)、
まずイコライズ信号φGEQを非活性状態のローレベル
とする。次いで各クロック信号CLKに同期して所定期
間イコライズ信号φGEQを活性状態とする。これによ
りグローバルIO線対GIO1〜GIO4はイコライズ
される。ラップ長に等しいクロックサイクルが経過した
後、このクロック信号CLKに同期するイコライズ信号
φGEQの活性化を禁止する。ラップ長の次のクロック
サイクルにおいて、カウンタ(図110参照)からのラ
ップ長+1カウントアップ信号に応答して、イコライズ
信号φGEQが活性状態のハイレベルとされる。
ロックサイクルごとにグローバルIO線対およびローカ
ルIO線対(内部データ線)のイコライズを行なうこと
により、ラップストップ動作が行なわれても、高速アク
セスを行なうことができる。今、図117に示すよう
に、ラップ長が4であり、2つのデータが書込まれ、第
3クロックサイクルにおいてリードコマンドが与えら
れ、ラップストップが指定された場合を考える。この場
合、図117に示すように、クロックサイクル1におい
て、ライトコマンドが与えられると、そのときに与えら
れたデータD1およびクロックサイクル2で与えられる
データD2はグローバルIO線対GIO1およびGIO
2へ順次伝達される。各クロックサイクルごとにイコラ
イズ信号φGEQが活性化されており、グローバルIO
線対GIO1〜GIO4はイコライズされている。
はまだカウントアップされていないため、イコライズ信
号φGEQがハイレベルの活性状態となり、グローバル
IO線対GIO1〜GIO4のイコライズが実行され
る。このクロックサイクル3においてリードコマンドが
与えられており、これに従ってイコライズ信号φGEQ
が非活性状態とされる。またこのリードコマンドに従っ
て列選択信号CSLがハイレベルに立上がり別の列が選
択される。このとき、選択された列上に読出されたメモ
リセルデータがグローバルIO線対GIO1〜GIO4
に伝達されるが、先にイコライズ信号φGEQによりイ
コライズされているため、高速でデータをグローバルI
O線対GIO1〜GIO4へ伝達することができる。し
たがって、ラップストップ動作が行なわれても、高速で
データの読出を行なうことができる。リードコマンドが
与えられた後、データがグローバルIO線対GIO1〜
GIO4からリードレジスタに転送された後、このイコ
ライズ信号φGEQはハイレベルの活性状態とされる。
ラップストップの動作が行なわれる場合、先の図109
に示すタイミングでラップストップ動作が実行可能であ
る。外部データ読出時においては、内部データ転送時に
既にグローバルIO線対GIO1〜GIO4のイコライ
ズは行なわれているためである。図118は、図117
に示すイコライズタイミング制御を行なうための回路構
成を示す図である。図118において、図111と対応
する部分には同一の参照番号を付している。図118に
おいて、コラムアクセス判定回路2000は、ライトコ
マンド検出回路2010の出力とプリチャージコマンド
検出回路2014の出力を受け、フリップフロップ20
18をリセットするOR回路2013と、リードコマン
ド検出回路2012の出力とプリチャージコマンド検出
回路2014の出力を受けてフリップフロップ2016
をリセットするOR回路2015をさらに含む。他の構
成は、図111に示すものと同様である。
ップフロップ2016は、リードコマンドが与えられた
ときまたはプリチャージコマンドが与えられたときには
リセットされる。フリップフロップ2018は、ライト
コマンドが与えられたときまたはプリチャージコマンド
が与えられたときにリセットされる。これにより、リー
ドコマンドが与えられているときにカウンタ2001か
らのカウントアップ信号φCNTに従ったイコライズ信
号の制御が禁止される。同様にして、ライトコマンドが
与えられているときにプリアンプイネーブル信号PAE
によるイコライズ信号φGEQの活性/非活性の制御が
禁止される。イコライズ信号発生回路2002は、セッ
ト/リセットフリップフロップ2016の出力をクロッ
ク信号CLKの半サイクル遅延させて伝達する半サイク
ル遅延回路2021と、フリップフロップ2016の出
力とカウンタ2001(図110参照)からの(ラップ
長+1)カウントアップ信号φCNTとを受けるAND
回路2020と、フリップフロップ2018のQ出力と
プリアンプイネーブル信号PAEを受けるAND回路2
022と、AND回路2020および2024の出力を
受けるOR回路2024と、フリップフロップ2016
および2018の出力を受けるOR回路2026と、O
R回路2026の出力の立上がりに応答して所定の時間
幅を有するワンショットのパルスを発生するワンショッ
トパルス発生回路2027と、OR回路2024の出力
によりセットされかつワンショットパルス発生回路20
27の出力によりリセットされるセット/リセットフリ
ップフロップ2028を含む。このフリップフロップ2
028の出力Qは、先に図111を参照して示した信号
φGEQと同様に変化する。
に、カウンタ2001からのラップ長カウントアップ信
号φwuをクロック信号CLKの半サイクル遅延させて
伝達する半サイクル遅延回路2029と、フリップフロ
ップ2018の出力と半サイクル遅延回路2029の出
力を受けるOR回路2023と、半サイクル遅延回路2
021の出力の立上がりに応答してセットされ、OR回
路2023の出力の立上がりに応答してリセットされる
セット/リセットフリップフロップ2025と、フリッ
プフロップ2025のQ出力が活性状態のときに活性化
され、クロック信号CLKの立上がりに応答して所定の
時間幅を有するワンショットのパルスを発生するワンシ
ョットパルス発生回路2030と、ワンショットパルス
発生回路2030の出力とフリップフロップ2028の
出力を受けるOR回路2031を含む。OR回路203
1からイコライズ信号φGEQが発生される。
ウンタ2001からライトコマンド印加時においてラッ
プ長をカウントしたときに発生される。すなわち、この
ラップ長カウントアップ信号φwuは、カウントアップ
信号φCNTよりも1クロックサイクル前に発生され
る。次にこの図118に示す回路の動作をその動作波形
図である図119を参照して説明する。クロックサイク
ル1において、列選択指示すなわちライトコマンドが与
えられると、セット/リセットフリップフロップ201
6がセットされ、その出力Qがハイレベルに立上がる。
半サイクル遅延回路2021は、このフリップフロップ
2016のQ出力をクロック信号CLKの半クロックサ
イクル遅延させて通過させる。この半サイクル遅延回路
2021は、たとえばクロック信号CLKがハイレベル
のときに与えられた入力をラッチし、クロック信号がロ
ーレベルとなったときにそのラッチしたデータを出力す
る構成が利用される。したがって、半サイクル遅延回路
2021の出力はクロック信号CLKの立下がりに応答
してフリップフロップ2016の出力に従って立上が
る。これによりセット/リセットフリップフロップ20
25がセットされ、ワンショットパルス発生回路203
0がイネーブルされる。このときクロック信号CLKは
既にローレベルにあり、ワンショットパルス発生回路2
030からはパルスが発生されない。
016のQ出力に応答して活性化され、クロック信号C
LKをカウントしている。一方、OR回路2026の出
力がフリップフロップ2016のQ出力の立上がりに応
答して立上がり、ワンショットパルス発生回路2027
からワンショットのパルスが発生され、フリップフロッ
プ2028がリセットされ、そのQ出力がローレベルに
立下がる。これによりイコライズ信号φGEQがOR回
路2031を通してローレベルに立下がる。クロックサ
イクル2において、クロック信号CLKがハイレベルに
立上がると、このクロック信号CLKの立上がりに応答
して、フリップフロップ2025の出力により活性化さ
れているワンショットパルス発生回路2030から所定
の時間幅を有するワンショットのパルスが発生される。
これにより、OR回路2031を介してイコライズ信号
φGEQがハイレベルに立上がる。
過すると、カウンタ2001からラップ長カウントアッ
プ信号φwuが発生される。このラップ長カウントアッ
プ信号φwuは、半サイクル遅延回路2029を通して
半クロックサイクル遅延されてOR回路2023へ与え
られる。したがってOR回路2023の出力は、クロッ
クサイクル4におけるクロック信号CLKの立下がりに
応答して、ハイレベルに立上がり、フリップフロップ2
025がリセットされる。これにより、ワンショットパ
ルス発生回路2030は非活性状態とされる。クロック
サイクル5において、カウントアップ信号φCNTがカ
ウンタ2001から発生されると(クロックサイクル5
において)、フリップフロップ2028がAND回路2
020およびOR回路2024を介してセットされ、そ
のQ出力がハイレベルに立上がる。これにより、イコラ
イズ信号φGEQがカウントアップ信号φCNTに応答
してハイレベルに立上がる。上述の一連の動作により、
ラップ長4のデータの書込が行なわれた後に、イコライ
ズ信号φGEQをハイレベルとし、また各クロックサイ
クルごとにイコライズ信号φGEQをハイレベルに立上
げることができる。
トコマンドが与えられると、同様にして、フリップフロ
ップ2016の出力がハイレベルに立上がり、フリップ
フロップ2028の出力がローレベルに立下がり、応じ
てイコライズ信号φGEQがローレベルに立下がる。ま
たフリップフロップ2025は半サイクル経過後にセッ
トされ、ワンショットパルス発生回路2030がセット
される。クロックサイクル12においてクロック信号C
LKが与えられると、ワンショットパルス発生回路20
30から所定の時間幅を有するワンショットパルスが発
生され、応じてイコライズ信号φGEQがハイレベルに
立上がる。クロックサイクル13において、ラップスト
ップ動作が行なわれ、リードコマンドが与えられると、
フリップフロップ2016がリセットされる。このとき
カウンタ2001はまだカウント動作を行なっている。
しかしながら、フリップフロップ2018のQ出力がリ
ードコマンド検出回路2012の出力によりセットさ
れ、応じてOR回路2023を介してフリップフロップ
2025がリセットされる。
ロック信号CLKの立上がりに応答してワンショットパ
ルス発生回路2030からワンショットのパルス信号が
発生されており、イコライズ信号φGEQは所定期間ハ
イレベルとなっている。リード動作時においては、プリ
アンプイネーブル信号PAEが発生されるとフリップフ
ロップ2028がセットされ、応じてイコライズ信号φ
GEQがハイレベルに立上がる。以上のようにして、各
クロックサイクルごとにイコライズ信号φGEQを所定
期間ハイレベルとすることにより、ライトコマンドが与
えられた場合においてもラップストップ動作を行なうこ
とができる。リードコマンドが与えられている場合に
は、グローバルIO線対からリードレジスタへのデータ
転送後プリアンプイネーブル信号PAEに従ってイコラ
イズが行なわれているため、ラップストップ動作はアク
セス時間を増大させることなく実行することができる。
コライズ信号制御方法においても、ローカルIO線対L
IOに対しては、第1の制御方法と同様にして、選択さ
れたメモリブロックに対してのみローカルIO線対の活
性/非活性が実行される。非選択メモリブロックに対し
てはローカルIO線対LIOはスタンバイ状態を維持す
る。 (a) 変更例1 図120は、この第2のイコライズ信号制御方法の第1
の変更例を示すタイミングチャート図である。図120
においては、スタンバイ時においては、イコライズ信号
φGEQ(ローカルイコライズ信号φLEQも同様であ
る)は、ローレベルに設定される。すなわちグローバル
IO線対およびローカルIO線対を含む内部データ線の
イコライズはスタンバイ時においては実行されない。列
選択開始指示が与えられたときのみイコライズ信号φG
EQおよびφLEQの活性化が実行される。
サイクル1において、ライトコマンドが与えられると、
次のクロック信号CLK(クロックサイクル2)の立上
がりに応答してイコライズ信号φGEQが活性化される
(ハイレベルとなる)。次いで、クロックサイクル3お
よび4それぞれにおけるクロック信号CLKの立上がり
に応答して、イコライズ信号φGEQが所定期間ハイレ
ベルとされる。ラップ長カウンタがラップ長をカウント
すると、次のクロックサイクル(クロックサイクル5)
のクロック信号CLKの立上がりに応答して、イコライ
ズ信号φGEQが所定期間活性化される。図121は、
図120に示すイコライズ信号制御方法を実現するため
の回路構成の一例を示す図である。図121において、
コラムアクセス判定回路2000は、図118に示す回
路構成と同様の構成を備える。この図121に示すコラ
ムアクセス判定回路2000においては、図118に示
す構成要素と対応する部分には同一の参照番号を付す。
ップフロップ2016の出力を半クロックサイクル遅延
させる半サイクル遅延回路2021と、フリップフロッ
プ2018の出力とカウントアップ信号φCNTを受け
るOR回路2035と、半サイクル遅延回路2021の
出力の立上がりに応答してセットされ、OR回路203
5の出力の立上がりに応答してリセットされるセット/
リセットフリップフロップ2025と、フリップフロッ
プ2018の出力とプリアンプイネーブル信号PAEを
受けるAND回路2022と、AND回路2022の出
力に応答して所定の時間幅を有するワンショットのパル
ス信号を発生するワンショットパルス発生回路2036
と、フリップフロップ2025のQ出力がハイレベルの
ときに活性化され、クロック信号CLKの立上がりに応
答して所定の時間幅を有するワンショットのパルス信号
を発生するワンショットパルス発生回路2030と、ワ
ンショットパルス発生回路2036および2030の出
力を受けるOR回路2037を含む。OR回路2037
からイコライズ信号φEEQが発生される。次に動作に
ついて説明する。
サイクル遅延回路2021の出力は、ライトコマンドが
与えられたクロックサイクルのクロック信号CLKの立
下がりに応答してハイレベルに立上がり、フリップフロ
ップ2024がセットされる。これにより、ワンショッ
トパルス発生回路2030が活性化される。このとき既
にクロック信号CLKはローレベルに立下がっており、
ワンショットパルス発生回路2030からは図120に
示す第1クロックサイクルにおいてはワンショットパル
スは発生されない。クロックサイクル2、3および4に
おいて、クロック信号CLKの立上がりに同期してワン
ショットパルス発生回路2030から所定の時間幅を有
するワンショットが発生される。これに応答して、イコ
ライズ信号φGEQが所定期間クロック信号CLKに同
期してハイレベルとなる。
プ長に等しいクロックサイクルが経過した後の次のクロ
ックサイクルのクロック信号の立上がりに応答してカウ
ンタ2001からカウントアップ信号φCNTが発生さ
れる。これによりOR回路2035の出力がハイレベル
に立上がりフリップフロップ2025の出力Qがローレ
ベルとなる。このフリップフロップ2025の出力Qが
ローレベルに立下がる前に、クロック信号CLKは先に
ハイレベルとなっており、ワンショットパルス発生回路
2030からは所定の時間幅を有するパルス信号が発生
される。これに従って、クロックサイクル5(図120
参照)のクロック信号CLKの立上がりに応答して、イ
コライズ信号φGEQがハイレベルに所定期間立上が
る。なお、このカウントアップ信号φCNTがハイレベ
ルとなってフリップフロップ2025がリセットされた
とき、ワンショットパルス発生回路2030は不活性状
態とされる。しかしながら、このワンショットパルス発
生回路2030に、フリップフロップ2025の出力Q
がハイレベルのときにクロック信号CLKを通過させる
トランスミッションゲートを設けておけば、ワンショッ
トパルス発生回路2030は、フリップフロップ202
5の出力Qがリセット時にローレベルとなっても、確実
に所定の時間幅を有するワンショットのパルスを発生す
ることができる。
リアンプイネーブル信号PAEに応答してワンショット
パルス発生回路2036が所定時間幅を有するワンショ
ットのパルスを発生する。これにより、イコライズ信号
φGEQがOR回路2037により、所定時間ハイレベ
ルとなる。ライトコマンドが与えられ、ラップストップ
動作が指定された場合には、フリップフロップ2025
は、OR回路2035によりリセットされる。この場合
においても、そのラップストップ動作を指定するクロッ
クサイクルにおいては、ワンショットパルス発生回路2
030からは所定の時間幅を有するワンショットパルス
がクロック信号CLKに応答して発生されている。これ
により、確実にラップストップ動作が指定されても、イ
コライズ信号φGEQを所定期間ハイレベルに設定する
ことができる。
ードレジスタへ転送されるか、またはライトレジスタか
ら内部データ線へ順次データを書込んでいる。このアー
キテクチャーは、データ入出力端子それぞれに対して8
ビットのレジスタが設けられている構成に対応する。別
のアーキテクチャーも考えられる。すなわち、レジスタ
を設けずに、内部にラッチを設けておき、内部データ線
を介して順次分割して(時分割的に)データを転送す
る。この場合においては、データ読出時においても、順
次内部データバスを介してデータが転送される。この場
合には、リードコマンドおよびライトコマンドいずれが
与えられてもデータ転送後内部データ線をイコライズす
る。この制御方法を図122および図123に示す。
おいては、内部データ線DBは1つ利用されるだけであ
る(8ビット幅のデータ線)。イコライズ信号IOEQ
は、内部データ線DBに設けられたイコライズトランジ
スタを活性化/非活性化する。イコライズ信号IOEQ
がハイレベルのとき、内部データ線DBのイコライズが
行なわれ、イコライズ信号IOEQがローレベルのとき
には内部データ線DBのイコライズは行なわれない。図
122に示すように、スタンバイ状態において内部デー
タ線DBのイコライズが行なわれる場合、スタンバイ時
においては、イコライズ信号IOEQはハイレベルであ
る。クロックサイクル1において、列選択指示信号(ラ
イトコマンド)が与えられると、イコライズ信号IOE
Qがローレベルとなる。以降、ラップ長がカウントさ
れ、そのカウント動作の間クロック信号CLKの立上が
りに同期してイコライズ信号IOEQが所定期間ハイレ
ベルに立上がる。ラップ長に等しい数のクロックサイク
ルが経過した後、次のクロックサイクルにおけるクロッ
ク信号CLKの立上がりに応答して、イコライズ信号I
OEQがハイレベルとなる。
ードコマンドが与えられてからイコライズ信号IOEQ
を非活性状態のローレベルとする。内部データ線DBに
データが現われると、これらは順次データ出力部へ伝達
される。したがって、データ分割転送アーキテクチャー
においては、リードコマンドが与えられた場合において
は、リードデータの転送を示すプリアンプイネーブル信
号PAEに対応する信号がリードデータの転送のために
発生される。したがって、このプリアンプイネーブル信
号PAEに相当するリードデータ転送信号をトリガとし
て、イコライズ信号IOEQを所定期間ハイレベルとす
る。これにより、ライトコマンドおよびリードコマンド
いずれが与えられても、各データ転送を、内部データ線
DBをイコライズすることができる。この図122に示
すイコライズ信号の制御方法は、図118に示す回路を
用いて実現することができる。
てイコライズ信号IOEQはローレベルにあり、内部デ
ータ線DBはフローティング状態にある。図123に示
すクロックサイクル1において、列選択指示(ライトコ
マンド)が与えられると、次のクロックサイクルのクロ
ック信号CLKの立上がりに同期してイコライズ信号I
OEQが所定期間ハイレベルとなる。ラップ長に等しい
クロックサイクルが経過した後、次のクロックサイクル
のクロック信号CLKの立上がりに応答してイコライズ
信号IOEQが所定期間ハイレベルとなる。この図12
3に示すタイミング制御方法においても、リードコマン
ドが与えられた場合には、リードデータのデータバスか
らデータ出力部への転送後イコライズ信号IOEQが所
定期間ハイレベルとされる。この場合においても、プリ
アンプイネーブル信号PAEに対応する信号が発生さ
れ、この信号をトリガとしてイコライズ信号IOEQが
所定期間ハイレベルとされる。
ては、ラップ長データのすべての書込完了後に発生され
るイコライズ信号IOEQのタイミングは、クロックサ
イクル2、3および4において発生されるイコライズ信
号IOEQの発生タイミングよりも少し遅れているよう
に示されている。この構成は、図118に示す回路構成
において、フリップフロップ2028の代わりにOR回
路2024の出力に応答してワンショットのパルスを発
生するパルス発生回路を用いることにより実現すること
ができる。この構成の場合、OR回路2026およびワ
ンショットパルス発生回路2027は用いられない。上
述のように、各クロックサイクルごとに内部データ線D
BまたはグローバルIO線対およびローカルIO線対を
イコライズすることにより、データ転送に悪影響を及ぼ
すことなくラップストップ動作を実現することができ、
高速アクセスを実現することができる。
ング制御方法 図124は、第3のイコライズタイミング制御方法を示
すタイミングチャート図である。この図124に示す制
御方法においては、ラップデータの書込時において、2
クロックサイクルごとにイコライズ信号φGEQが活性
状態とされる。内部データ線、すなわちグローバルIO
線対GIO1〜GIO4は、2クロックサイクルごとに
イコライズされるため、ライトレジスタからグローバル
IO線対へのデータ転送およびメモリセルへのデータの
書込が2クロックサイクルの間に実行される。したがっ
て、クロックサイクルが短くなった場合においても、十
分余裕をもってライトレジスタからグローバルIO線対
へのデータ転送およびメモリセルへのデータ書込を行な
うことができ、高速クロックで動作を行なうことが可能
となる。
てイコライズ信号φGEQは活性状態のハイレベルにあ
る。クロックサイクル1において、列選択開始指示信号
(ライトコマンド)が与えられると、イコライズ信号φ
GEQが非活性状態のローレベルとされる。クロック信
号CLKに応答して、データが書込まれ、順次グローバ
ルIO線対上へ伝達される。ライトコマンドが与えら
れ、列選択動作が指定されてから2クロックサイクル経
過すると、クロック信号CLKの立上がりに応答して、
イコライズ信号φGEQが所定期間ハイレベルとされ
る。これにより、グローバルIO線対GIO1〜GIO
4がイコライズされる。列選択開始指示信号が与えられ
てからラップ長に等しいクロックサイクルが経過する
と、次のクロックサイクル(サイクル5)において、イ
コライズ信号φGEQが活性状態のハイレベルに立上が
る。
イコライズ信号φGEQを所定時間ハイレベルの活性状
態としてグローバルIO線対のイコライズを行なうこと
により、クロックサイクルが短い場合においても十分余
裕をもってデータの書込およびグローバルIO線対およ
びローカルIO線対のイコライズを実行することがで
き、高速クロック信号に同期して動作することができ
る。図125は、図124に示すイコライズ信号制御系
の構成を示す図である。この図125においては、図1
00ないし図107に示す信号WDE、/WERSTお
よびφRESが利用される。図100ないし図107を
参照して説明した書込回路の動作においては、2ビット
単位でデータの書込が実行されている。したがって、そ
こで用いられた制御信号を利用すれば、容易に2クロッ
クサイクルごとにイコライズ信号φGEQを活性状態の
ハイレベルに駆動することができる。
回路2002は、書込制御信号WDEとリードコマンド
検出信号(図121に示すフリップフロップ2018か
ら与えられる)を受けるOR回路2040と、OR回路
2040の出力の立上がりに応答して所定の時間幅を有
するワンショットのパルスを発生するワンショットパル
ス発生回路2042と、リセット信号φRES(図98
参照)とプリアンプイネーブル信号PAEを受けるOR
回路2044と、OR回路2044の出力の立上がりに
応答してセットされ、ワンショットパルス発生回路20
42の出力に応答してリセットされるフリップフロップ
2046と、書込制御信号/WERSTの立下がりに応
答して所定の時間幅を有するワンショットのパルス信号
を発生するワンショットパルス発生回路2048と、フ
リップフロップ2046のQ出力とワンショットパルス
発生回路2048の出力とを受けるOR回路2049を
含む。OR回路2049からイコライズ信号φGEQが
発生される。
うに、ライトコマンドが与えられてから、ラップ長+1
のクロック信号をカウントしたときに所定期間ハイレベ
ルに駆動される。書込許可信号WDEは、ライトコマン
ドが与えられてからこのリセット信号φRESが与えら
れるまでハイレベルの活性状態を維持する。書込制御信
号/WERSTは、図101に示す動作波形図から明ら
かなように、ライトコマンドが与えられたとき、2クロ
ックサイクルごとに所定期間ローレベルとされる。この
書込制御信号/WERSTの立下がりごとに所定幅のワ
ンショットパルスを発生してイコライズ信号φGEQを
ハイレベルの活性状態に駆動する。次に動作について簡
単に説明する。ライトコマンドが与えられた場合、書込
指示信号WDEがハイレベルの活性状態となり、OR回
路2040を介してワンショットパルス発生回路204
2が駆動され、ワンショットのパルスを発生する。これ
に応答して、フリップフロップ2046はリセットさ
れ、Q出力がローレベルとされる。
性状態のとき、ライトコマンドが与えられてから2クロ
ックサイクルごとに所定期間信号/WERSTがローレ
ベルに立下がる。この立下がりに応答してワンショット
パルス発生回路2048は所定の時間幅を有するワンシ
ョットのパルス信号を発生する。これにより、OR回路
2049を介してイコライズ信号φGEQが所定期間ハ
イレベルの活性状態とされる。ライトコマンドが与えら
れてからラップ長に等しいクロックサイクルが経過する
と、次のクロックサイクルのクロック信号の立上がりに
応答して、リセット信号φRESが所定期間ハイレベル
に駆動される。これに応答して、フリップフロップ20
46がセットされ、そのQ出力がハイレベルとなり、イ
コライズ信号φGEQがハイレベルに設定される。
信号φGEQをハイレベルに所定期間駆動することがで
き、またすべてのラップ長データの書込完了時にはリセ
ット信号φRESに従ってイコライズ信号φGEQをハ
イレベルに維持することができる。なお、ラップ長が4
の場合、書込制御信号/WERSTが第5クロックサイ
クルのクロック信号CLKの立上がりに応答してローレ
ベルに駆動され、また同様にリセット信号φRESも発
生される。この場合、特にリセット信号φRESに従っ
てイコライズ信号φGEQを活性状態とする場合には、
ライトコマンドが与えられてからラップ長に等しいクロ
ックサイクルが経過したときに、このワンショットパル
ス発生回路2048の動作を禁止する構成を用いればよ
い。これにより、第5クロックサイクルにおける書込制
御信号/WERSTの立下がりを無視してリセット信号
φRESに従ってイコライズ信号φGEQをハイレベル
に活性化することができる。
01等に示すように制御信号/WERSTfが用いられ
てもよい。図126は、スタンバイ時にイコライズ信号
φGEQがローレベルの非活性状態に維持される場合の
タイミング制御方法を示す図である。図126に示す構
成においては、列選択開始指示信号(ライトコマンド)
が与えられると、2クロックサイクル経過後のクロック
サイクル3において所定期間イコライズ信号φGEQが
ハイレベルに立上げられる。ラップ長に等しいクロック
サイクルが経過すると、次のクロック信号CLKの立上
がりに応答して所定期間イコライズ信号φGEQがハイ
レベルに立上げられる。この図126の構成を実現する
ためには、図125に示す構成において、フリップフロ
ップ2046に代えて所定の時間幅を有するワンショッ
トのパルスを発生するワンショットパルス発生回路が用
いられればよい。この図126の構成を実現するために
は、図125に示す構成において、フリップフロップ2
046に代えて所定の時間幅を有するワンショットのパ
ルスを発生するワンショットパルス発生回路が用いられ
ればよい。この場合、ワンショットパルス発生回路20
42およびOR回路2040は利用されない。
ットパルス発生回路と、信号PAEに応答してワンショ
ットのパルスを発生するワンショットパルス発生回路
と、これらのワンショットパルス発生回路の出力を受け
るORゲートとを用い、このORゲートからイコライズ
信号φGEQが発生されるように構成されてもよい。こ
の場合には、バースト(ラップ)ストップはライトコマ
ンドが与えられてから偶数クロックサイクルごとに行な
うことが要求される。以上のように、第1ないし第3の
イコライズ信号タイミング制御方法を利用すれば、デー
タの書込または読出前に内部データ線のイコライズを行
なう必要がなく、高速でデータの入出力を行なうことが
できる。またリードデータの出力部への転送後または書
込データのメモリセルへの書込後(内部データ線上への
伝達の後)内部データ線がイコライズされているため、
最適なタイミングでイコライズ信号を活性化することが
できる。
の構成は、図100ないし図107に示す書込回路制御
系の構成を参照して説明する。以下の説明においては、
ラップ長が2以上の場合にあり、ラップストップ長が2
に設定されている場合の書込制御信号の発生態様を例と
して示す。このラップストップ長が2に設定されている
場合には、列アクセスが開始されてから、すなわちライ
トコマンドが与えられてから2クロック経過後の第3ク
ロックサイクルのクロック信号CLKの立上がりに応答
して信号/WERSTfがローレベルに立下がる。以
降、ラップ長データの書込が行なわれるとき、2クロッ
クサイクルごとに信号/WERSTfはローレベルに所
定期間立下がる。信号/WERSTfおよび/WERS
Tがともにハイレベルのときにラップアドレス/WWY
iがラッチされ、このラッチされたラップアドレス/W
WYiに従って書込回路の書込データの取込および、ラ
イトレジスタへのデータの転送およびグローバルIO線
対GIOへのデータ転送が実行される。
は図96を参照されたい。信号WEEiがハイレベルの
とき、図96に示すように、信号WDEがハイレベルに
あれば、書込回路WGiからライトレジスタWRiへの
データ転送およびグローバルIO線対GIO上へのデー
タ転送が実行される。このとき、図100に示すよう
に、内部ライトマスク信号MDがハイレベルにあれば、
ラップアドレス/WWYiが無視され、内部書込指示信
号WEEiはローレベルを維持する。内部ライトマスク
信号MDは、各クロックサイクルにおいて所定期間デー
タ書込禁止を示すハイレベルの活性状態に維持される。
クロック信号CLKの立上がりエッジで、外部ライトマ
スク信号DQMがハイレベルにあれば、この内部ライト
マスク信号MDをハイレベルに維持する。これにより、
データの書込を禁止する。データ書込は内部ライトマス
ク信号MDがローレベルの非活性状態のときに実行され
る。
て、内部ライトマスク信号MDを活性状態のハイレベル
に設定しておき、ライトマスクがかけられていないとき
所定期間経過後に内部ライトマスク信号MDをローレベ
ルとしてデータの書込を実行する。この構成は以下の利
点を与える。外部ライトマスク信号DQMがハイレベル
の活性状態にあるかローレベルの不活性状態にあるかを
判別した後に内部ライトマスク信号MDを活性状態のハ
イレベルにすると、ライトマスクの判定結果が確定する
まで内部データの書込を待機する必要がある。この場
合、書込制御信号の確定は内部ライトマスク信号MDが
確定するまで遅らせる必要がある。またこのとき、誤書
込を防止するために内部ライトマスクデータMDの確定
と内部書込指示信号(信号WEEi等)の発生との間に
タイミングマージンを持たせる必要がある。このため高
速でデータを書込むことができなくなる。
て内部ライトマスク信号MDを所定期間ハイレベルとし
ておき、この間に外部ライトマスク信号DQMの活性/
非活性を判別し、その判別結果に従って内部ライトマス
ク信号MDの活性状態の維持および非活性化を制御すれ
ば、書込制御信号/WERSTfなどの発生タイミング
は常時一定とすることができ、高速でデータを書込むこ
とができる。したがって、外部ライトマスク信号DQM
が非活性状態のローレベルにあれば、高速でデータを書
込むことができる。図128は内部ライトマスク信号を
発生するための回路構成の一例を示す図である。図12
8を参照して、内部ライトマスク発生系は、外部クロッ
ク信号ext.CLKに応答して外部から与えられるラ
イトマスク信号ext.DQMを取込むダイナミックラ
ッチ2050と、外部クロック信号ext.CLKの立
上がりに応答して所定の時間幅を有するワンショットの
パルス信号を発生するワンショットパルス発生回路20
52と、ワンショットパルス発生回路2052の出力を
所定の時間T遅延させる遅延回路2054と、ダイナミ
ックラッチ2050の出力OUTと遅延回路2054の
出力とを受けるゲート回路2056と、ワンショットパ
ルス発生回路2052の出力に応答してセットされ、ゲ
ート回路2056の出力に応答してリセットされるセッ
ト/リセットフリップフロップ2058を含む。セット
/リセットフリップフロップ2058から内部ライトマ
スク信号MDが発生される。この内部ライトマスク信号
MDは、図100に示す回路1218へ与えられる。
内部クロック信号ext.CLKを所定時間遅延させる
遅延回路2053と、遅延回路2053の出力と外部ク
ロック信号ext.CLKを受けるゲート回路2055
を含む。ゲート回路2055は、遅延回路2053の出
力がローレベルのときにありかつ外部クロック信号ex
t.CLKがハイレベルのときにハイレベルの信号を出
力する。したがって、ゲート回路2055からは、遅延
回路2053が有する遅延時間だけの時間幅を有するワ
ンショットのパルスが発生される。この遅延回路205
3が有する遅延時間は遅延回路2054が有する遅延時
間Tよりも小さくされる。フリップフロップ2058に
おけるセット入力Sとリセット入力Rに同時にハイレベ
ルの信号が印加されるのを防止するためである。ゲート
回路2056は、遅延回路2054の出力がハイレベル
にあり、ダイナミックラッチ2050の出力OUTがロ
ーレベルのときにハイレベルの信号を出力する。
ラッチの具体的構成の一例を示す図である。図129に
おいて、ダイナミックラッチ2050は、電源電位ノー
ド2063と出力ノード2061との間に設けられ、ク
ロック信号CLKに応答して導通するpチャネルMOS
トランジスタ2060と、電源電位ノード2063と出
力ノード2061との間に設けられ、出力信号OUTに
応答して導通するpチャネルMOSトランジスタ206
2と、出力ノード2061と内部ノード2069との間
に設けられ、入力信号IN(外部マスク信号DQM)に
応答して導通するnチャネルMOSトランジスタ206
4と、出力ノード2061と内部ノード2069との間
に設けられ、出力信号OUTに応答して導通するnチャ
ネルMOSトランジスタ2066と、内部ノード206
9と接地電位ノード2065との間に設けられ、クロッ
ク信号CLKに応答して導通するnチャネルMOSトラ
ンジスタ2076を含む。トランジスタ2062および
2066は互いに相補的に導通状態となる。
源電位ノード2063と出力ノード2067との間に設
けられ、クロック信号CLKに応答して導通するpチャ
ネルMOSトランジスタ2070と、相補出力信号/O
UT(ノード2061上の電位)に応答して導通するp
チャネルMOSトランジスタ2068と、出力ノード2
067と内部ノード2069との間に設けられ、そのゲ
ートに基準電位Vrefを受けるnチャネルMOSトラ
ンジスタ2074と、出力ノード2067と内部ノード
2069との間に設けられ、相補出力信号/OUTに応
答して導通するnチャネルMOSトランジスタ2072
を含む。基準電位Vrefは電源電位ノード2063に
与えられる電位と接地ノードに与えられる電位の間の中
間電位である。次に図129に示すダイナミックラッチ
の動作をその動作波形図である図130を参照して説明
する。
トランジスタ2060および2070がともにオン状
態、トランジスタ2076がオフ状態である。この状態
においては、ダイナミックラッチはプリチャージ状態に
あり、出力ノード2061および2067はともに電源
電位ノード2063に与えられる電源電位レベルにプリ
チャージされる。クロック信号CLKがハイレベルのと
き、トランジスタ2060および2070がともにオフ
状態、トランジスタ2076がオン状態となる。入力信
号INが基準電位Vrefよりも低いローレベルのと
き、トランジスタ2064のコンダクタンスがトランジ
スタ2074のコンダクタンスよりも小さくなり、出力
ノード2067は出力ノード2061よりも高速に放電
される。出力ノード2067の電位が低下すると、トラ
ンジスタ2062がオン状態、トランジスタ2066が
オフ状態となり、出力ノード2061は、高速で電源電
位レベルにまで充電される。
りに応答して、トランジスタ2068がオフ状態、トラ
ンジスタ2072がオン状態となり、出力ノード206
7は急速にローレベルに低下する。これにより、出力信
号OUTがローレベル、相補出力信号/OUTはハイレ
ベルを維持する。一旦出力信号OUTおよび/OUTの
電位レベルがローレベルおよびハイレベルに確定する
と、途中で入力信号INがローレベルからハイレベルへ
立上がってもその状態は変化しない。トランジスタ20
62、2066、2068および2072の電流駆動力
は、トランジスタ2064および2074の電流駆動力
よりも大きくされているためである。次いで再びクロッ
ク信号CLKがローレベルに立下がると、出力ノード2
061および2067はトランジスタ2060および2
070により電源電位レベルにまで充電される。このと
きトランジスタ2076はオフ状態となっており、ノー
ド2061および2067の放電経路は存在しないた
め、高速で出力ノード2061および2067は充電さ
れる。
ク信号CLKがハイレベルに立上がると、出力ノード2
067上から出力される信号OUTがハイレベル、出力
ノード2061から出力される信号/OUTがローレベ
ルとなる。上述の構成により、クロック信号CLKの立
上がりエッジで入力信号INを取込みかつラッチするこ
とができる。次に、図128に示す回路の動作をその動
作波形図である図131を参照して説明する。ダイナミ
ックラッチ2050の出力OUTは、外部クロック信号
ext.CLKがローレベルのときにはハイレベルにプ
リチャージされている。クロック信号CLKの立上がり
エッジでラッチ2050の入力INに与えられる外部マ
スクデータext.DQMの状態がラッチされる。外部
マスク信号ext.DQMが外部クロック信号ext.
CLKの立上がりエッジでローレベルにあれば、ラッチ
2050の出力信号OUTはクロック信号CLKがハイ
レベルの間ローレベルとなる。
外部クロック信号ext.CLKの立上がりエッジで所
定の時間幅を有するワンショットのパルス信号を発生し
ている。このワンショットパルス発生回路2052から
のワンショットパルスに応答して、フリップフロップ2
058がセットされるため、そのQ出力から出力される
内部ライトマスク信号MDがハイレベルへ立上がる。ワ
ンショットパルス発生回路2052からワンショットパ
ルスが発生されてから所定時間Tが経過すると、遅延回
路2054からワンショットのパルスが発生される。こ
のとき、ダイナミックラッチ2050の出力OUTから
の信号がローレベルであれば、ゲート回路2056は、
遅延回路2054の出力を通過させる。これにより、フ
リップフロップ2058がリセットされ、その出力Qか
ら出力される内部ライトマスク信号MDがローレベルと
なる。
ベルの場合には、ダイナミックラッチ2050の出力O
UTはハイレベルとなる。この状態において、ゲート回
路2056の出力はローレベルにある。外部クロック信
号ext.CLKの立上がりエッジにおいて外部ライト
マスク信号DQMがハイレベルに設定されると、ダイナ
ミックラッチ2050の出力OUTは、クロック信号C
LKが立上がっても、変化せずハイレベルを維持する。
この状態においては、ゲート回路2056の出力はロー
レベルに固定される。したがって、ワンショットパルス
発生回路2052からワンショットのパルスが発生さ
れ、フリップフロップ2058がセット状態とされて
も、このサイクルにおいては、フリップフロップ205
8はリセットされない。したがって内部ライトマスク信
号MDはこのライトマスク信号DQMに与えられたクロ
ックサイクルの間ハイレベルを維持する。遅延回路20
54から発生されるワンショットパルス信号はゲート回
路2056により無視されるためである。
信号ext.DQMがローレベルの場合には、ワンショ
ットパルス発生回路2052からのワンショットパルス
により、フリップフロップ2058はセットされた後、
遅延回路2054およびゲート回路2056を介してリ
セットされる。上述の構成により、各クロックサイクル
ごとに内部ライトマスク信号MDを発生しておき、外部
ライトマスク信号ext.DQMが活性状態にありライ
トマスクを指定している場合に内部ライトマスク信号M
Dのリセットを禁止することにより、内部データの書込
タイミングは、すべて内部クロック信号CLKの立上が
りエッジからの期間で設定することができ、高速でデー
タの書込を行なうことができる。また他の書込制御信号
の活性化タイミングも、遅延回路2054が与える遅延
時間を考慮して設定すればよく、内部書込制御信号と内
部ライトマスク信号MDとのタイミングマージンを考慮
する必要はなく、高速でデータの書込を行なうことがで
きる。
イトマスク信号MDのパルス幅が異なったとしても、他
の内部書込制御信号とマスク信号MD両者がデータ書込
状態を示したときにデータ書込が行なわれるため、他の
内部書込制御信号のタイミングにマージンを設ける必要
はない。図133は、ダイナミックラッチの変更例を示
す図である。図132において、ダイナミックラッチ2
050に含まれるイネーブル用トランジスタ2076と
接地電位ノード2065の間に、アレイアクティブコマ
ンド指示信号φAAに応答して導通するnチャネルMO
Sトランジスタ2080が設けられる。アレイアクティ
ブ指示信号φAAは、メモリセルアレイへのアクセスが
指定された期間のみ活性状態とされる。したがってこの
ダイナミックラッチ2050は、アレイへのアクセスが
指定されたときのみ活性状態とされる。ダイナミックラ
ッチ2050は、トランジスタ2080がオフ状態の場
合放電経路は存在しないため、その出力OUTおよび/
OUTはともにハイレベルを維持する。これにより、ダ
イナミックラッチ2050における消費電流の低減を図
る。
ップフロップをセットするためのワンショットパルス発
生部の変更例を示す図である。図133において、アレ
イアクティブ検出信号φAAと外部クロック信号ex
t.CLKを受けるAND回路2081が、ワンショッ
トパルス発生回路2052の前段に設けられる。AND
回路2081は、アレイアクティブ検出信号φAAがハ
イレベルのときのみ外部クロック信号ext.CLKを
通過させる。アレイアクティブ検出信号φAAがローレ
ベルのときにはAND回路2081はローレベルの信号
を出力する。これにより、ワンショットパルス発生回路
2052からは、アレイアクティブ動作時においてのみ
ワンショットのパルスが発生され、フリップフロップの
セット/リセットが実行される。これにより、ワンショ
ットパルス発生回路2052からのパルス発生動作をア
レイアクティブ動作期間のみに限定し、消費電流の低減
を図る。
の変更例を示す図である。図134において、ワンショ
ットパルス発生回路2052は、アレイアクティブ検出
信号φAAの反転信号/φAAを受けるpチャネルMO
Sトランジスタ2090と、遅延回路2053の出力の
反転信号を受けるpチャネルMOSトランジスタ209
1と、クロック信号CLKの反転信号/CLKを受ける
pチャネルMOSトランジスタ2092を含む。トラン
ジスタ2090ないし2092は、電源電位ノード20
63と出力ノード2096との間に直列に接続される。
ワンショットパルス発生回路2052はさらに、反転ク
ロック信号/CLKをゲートに受けるnチャネルMOS
トランジスタ2093と、遅延回路2053の出力の反
転信号をゲートに受けるnチャネルMOSトランジスタ
2094と、反転アレイアクティブ検出信号/φAAを
ゲートに受けるnチャネルMOSトランジスタ2095
を含む。トランジスタ2093ないし2095は、出力
ノード2096と接地電位ノード2065の間に互いに
並列に接続される。
延回路2053が、インバータの縦続接続により構成さ
れる場合、このインバータの数を奇数個とすることによ
り生成される。図134に示すワンショットパルス発生
回路の構成においては、アレイアクティブ検出信号φA
Aがハイレベルにあり、アレイアクティブコマンドが与
えられた場合には、信号/φAAがローレベルとなり、
トランジスタ2090がオン状態、トランジスタ209
5がオフ状態となる。これにより、遅延回路2053の
出力の反転信号および反転クロック信号/CLKがとも
にローレベルとなったときにハイレベルの信号が出力さ
れる。一方、プリチャージ状態においては、アレイアク
ティブ検出信号φAAはローレベルにあり、反転アレイ
アクティブ検出信号/φAAはハイレベルとなる。この
状態では、トランジスタ2090がオフ状態、トランジ
スタ2095がオン状態となり、出力ノード2096は
接地電位レベルに固定される。
ときに、トランジスタ2090とトランジスタ2090
の接続ノードおよびトランジスタ2091とトランジス
タ2092の接続ノードがフローティング状態となるの
を防止するために、出力ノード2096とこれらのノー
ドとの間に信号/φAAに応答して導通するnチャネル
MOSトランジスタが設けられてもよい。図135は、
アレイアクティブ検出信号φAAを発生するための回路
構成を示す図である。図135において、アレイアクテ
ィブ検出信号発生系は、信号/RASおよび/WEに従
ってアクティブコマンドが与えられたことを検出するア
クティブコマンド検出回路2085と、ロウアドレスス
トローブ信号/RASとライトイネーブル信号/WEに
従ってプリチャージコマンドが与えられたことを検出す
るプリチャージコマンド検出回路2086と、アクティ
ブコマンド検出回路2085の出力に従ってセットさ
れ、プリチャージコマンド検出回路2086の出力に従
ってリセットされるセット/リセットフリップフロップ
2087を含む。フリップフロップ2087からのQ出
力からアレイアクティブ検出信号φAAが出力される。
アクティブコマンド検出回路2085およびプリチャー
ジコマンド検出回路2086は、図39に示す信号/R
ASおよび/WEの状態の組合せに従ってアクティブコ
マンドおよびプリチャージコマンドが与えられたか否か
を判別する。
チップセレクト信号/CSが利用されてもよい。信号/
RASおよび/WEは内部信号であってもよく、また外
部信号であってもよい。これらの信号が外部信号の場合
には、アクティブコマンド検出回路2085およびプリ
チャージコマンド検出回路2086は、クロック信号C
LKの立上がりエッジでこれらの信号の状態を取込み、
その状態の判別を行なう。この構成において、検出回路
2085および2086には特にラッチ回路は必要とさ
れない。論理ゲートのみを用いて構成することができ
る。フリップフロップ2087が用いられており、パル
ス信号により、フリップフロップ2087のセット/リ
セットを行なうことができるからである。またタイミン
グ的に余裕がある場合には、ライトコマンドが与えられ
たときのみこのフリップフロップ2058が動作するよ
うに構成されてもよい。
変更例およびその動作波形を示す図である。図136
(A)を参照して、内部マスクデータ発生回路は、外部
クロック信号ext.CLKの立上がりに応答して所定
期間の“H”となるパルス信号φCKを発生するワンシ
ョットパルス発生回路2100と、ワンショットパルス
信号φCKをラッチイネーブル入力LEに受け、外部ラ
イトマスク信号ext.DQMを入力INに受けるダイ
ナミックラッチ2102と、ワンショットパルス信号φ
CKを反転するインバータ回路2106と、ダイナミッ
クラッチ2102の出力OUTを所定時間遅延させる遅
延回路2104と、インバータ回路2106からの信号
/φCKの立下がりに応答してセットされ、遅延回路2
104からの出力信号DQMが“L”のときにリセット
されるフリップフロップ2108を含む。フリップフロ
ップ2108のQ出力から内部ライトマスク信号MDが
出力される。
29を参照して示した回路と同様の構成を備え、そのラ
ッチイネーブル入力LEに与えられる信号φCKが
“H”のときにその入力INに与えられる外部ライトマ
スク信号ext.DQMを取込み出力ノードOUTから
出力する。信号φCKが“L”の場合には、ダイナミッ
クラッチ2102の出力OUTはハイレベルとなる。フ
リップフロップ2108は、そのセット入力/Sに与え
られる信号/φCKがローレベルとなるとその出力MD
をハイレベルに立上げる。フリップフロップ2108
は、リセット入力/Rに与えられる信号DQMがローレ
ベルのときにリセットされ、内部ライトマスク信号MD
をローレベルに立下げる。次にこの図136(A)に示
す内部ライトマスク信号発生回路の動作をその動作波形
図である図136(B)を参照して説明する。
ベルへ立上がると、この立上がりに応答して所定の時間
幅(ワンショットパルス発生回路2100に含まれる遅
延回路の遅延時間)により決定されるハイレベルとなる
信号φCKを発生する。これによりダイナミックラッチ
2102がそのときに与えられている外部ライトマスク
信号ext.DQMを取込む。インバータ回路2106
が、信号φCKを反転して信号/φCKを発生する。こ
れによりフリップフロップ2108がセットされ、内部
ライトマスク信号MDがハイレベルへ立上がる。遅延回
路2104は、ダイナミックラッチ2102の出力OU
Tから発生される信号を所定時間遅延させている。外部
ライトマスク信号ext.DQMがローレベルのとき信
号φCKがハイレベルのとき、ダイナミックラッチ21
02の出力OUTはローレベルとなる。信号/φCKが
ハイレベルに立上がると、遅延回路2104から出力さ
れる信号DQMがローレベルであるため、フリップフロ
ップ2108がリセットされ、内部ライトマスク信号M
Dがローレベルに立下がる。
部クロック信号ext.CLKの立上がりでハイレベル
のとき、遅延回路2104の出力DQMはこのクロック
サイクル期間ハイレベルを維持する。したがって、フリ
ップフロップ2108はリセットされず、内部ライトマ
スク信号MDはハイレベルを維持する。上述の構成によ
り外部ライトマスク信号ext.DQMの活性/非活性
に応じて内部ライトマスク信号MDの活性/非活性を決
定することができる。以上のように、内部ライトマスク
信号を活性状態としておき、外部からライトマスク信号
が与えられたときのみ内部ライトマスク信号を持続的に
活性状態とする構成により、内部ライトマスク信号と他
の書込制御信号のタイミング関係を考慮する必要がなく
なり、高速でデータの書込を行なうことができる。
AMのデータ出力部の構成を示す図である。図137に
おいて、データ出力端子Q0〜Q7に対し、出力バッフ
ァ回路OB0〜OB7がそれぞれ設けられる。この出力
バッファ回路OB0〜OB7は、図1に示す出力バッフ
ァ12であってもよく、また図45に示す出力バッファ
702であってもよく、また図46および図47に示す
ラッチ回路LAおよび3状態インバータバッファTB8
および出力バッファを含むものであってもよく、また図
63に示すラッチ回路LAおよび先読ラッチ回路820
および出力バッファ702を含むものであってもよい。
出力バッファ回路OB0〜OB7は出力イネーブル信号
φOEに応答して動作状態となり、内部データから読出
データを生成し、対応のデータ出力端子Q0〜Q7へ生
成した読出データを伝達する。
ック信号CLKに応答して内部電圧を発生する内部電圧
発生回路1500からの昇圧電圧を動作電源電圧として
動作する。この内部電圧発生回路1500は電源端子か
ら与えられる電圧Vccをクロック信号CLKに応答し
て昇圧する。出力バッファ回路OB0〜OB7を昇圧電
圧で動作させることによりこの出力バッファ回路OB0
〜OB7を高速で動作させる。図138は、出力バッフ
ァ回路の具体的構成の一例を示す図である。図138に
おいては、データ出力端子Qiに接続される回路部分の
みを示す。図138において、出力バッファ回路OBi
は、出力イネーブル信号φOEに応答して活性化され、
内部読出データIQiを反転増幅する前置増幅段150
2と、出力イネーブル信号φOEに応答して活性化さ
れ、前置増幅段1502の出力信号を反転増幅してデー
タ出力端子Qiへ伝達する出力段1504を含む。この
前置増幅段1502へは動作電源電圧として図137に
示す内部電圧発生回路1500から伝達される電源電圧
Vcが供給される。
ノードVc(電源電圧とそれが伝達される信号線を同一
参照符号で示す)と出力ノード1518との間に設けら
れ、内部読出データIQiに応答して導通するpチャネ
ルMOSトランジスタ1510と、トランジスタ151
0と並列に設けられ、そのゲートに出力イネーブル信号
φOEを受けるpチャネルMOSトランジスタ1512
と、出力ノード1518にその一方導通端子(ドレイ
ン)が接続され、そのゲートに内部読出データIQiを
受けるnチャネルMOSトランジスタ1514と、トラ
ンジスタ1514の他方導通端子(ソース)と接地電位
供給ノードとの間に設けられ、そのゲートに出力イネー
ブル信号φOEを受けるnチャネルMOSトランジスタ
1516を含む。
イネーブル信号/φOEを受け、その一方導通端子が電
源電圧供給ノードVccに接合されるpチャネルMOS
トランジスタ1520と、そのゲートに出力イネーブル
信号φOEを受け、その一方導通端子が接地電位供給ノ
ードに接続されるnチャネルMOSトランジスタ152
6と、トランジスタ1520および1526の間に相補
接続され、そのゲートに前置増幅段1502の出力を受
けるpチャネルMOSトランジスタ1522およびnチ
ャネルMOSトランジスタ1524を含む。次に動作に
ついて簡単に説明する。出力イネーブル信号φOEが
“L”にあり、データ出力が禁止されている場合には、
トランジスタ1516がオフ状態、トランジスタ151
2がオン状態である。この状態では、前置増幅段150
2においては内部読出データIQiの状態にかかわらず
その出力ノード1518が電源電圧(昇圧電圧)Vcレ
ベルに充電される。出力段1504においては、トラン
ジスタ1520および1526がともにオフ状態であ
り、出力ハイインピーダンス状態にある。
出力可能状態となる。この状態においては、トランジス
タ1516がオン状態、トランジスタ1512がオフ状
態となり、前置増幅段1502はインバータとして機能
し、内部読出データIQiを反転し増幅して出力ノード
1518へ伝達する。出力段1504においては、トラ
ンジスタ1520および1526がともにオン状態とな
り、インバータ回路として機能し、前置増幅段1502
から出力ノード1518へ与えられた信号を反転増幅し
てデータ出力端子Qiへ伝達する。MOSトランジスタ
の動作速度は電源電圧、特にそのゲート電圧のレベルに
依存する。内部電圧発生回路1500から昇圧された電
圧Vcを動作電源電圧として供給することにより、出力
段1504は高速で動作してデータ出力端子Qiを高速
で充放電することができる。
の構成を示す図である。図139において、出力バッフ
ァ回路OBiは、出力イネーブル信号φOEと内部読出
データIQiを受ける2入力NAND回路1530と、
NAND回路1530の出力を反転するインバータ回路
1531と、昇圧電源電圧ノードVcとトランジスタ1
535aとの間に設けられるpチャネルMOSトランジ
スタ1533aと、昇圧電源電圧ノードVcとトランジ
スタ1535bとの間に設けられるpチャネルMOSト
ランジスタ1533bを含む。トランジスタ1535a
のゲートへはNAND回路1530の出力信号が与えら
れ、nチャネルMOSトランジスタ1535bのゲート
へはインバータ回路1531の出力が与えられる。トラ
ンジスタ1533aおよび1533bはドレインとゲー
トが交差接続され、ラッチ回路を構成する。
スタ1533bおよび1535bの接続ノードの信号を
反転増幅するインバータ回路1537と、インバータ回
路1537の出力信号をゲートに受けるnチャネルMO
Sトランジスタ1534を含む。トランジスタ1534
は、動作電源電圧供給ノードVccと出力ノードとの間
に設けられる。インバータ回路1537は、昇圧電源電
圧Vcを動作電源電圧として利用して動作する。出力バ
ッファOBiは、さらに、出力イネーブル信号φOEと
内部読出データIQiを受けるゲート回路1532と、
ゲート回路1532の出力を所定時間遅延させる次段の
縦続接続されたインバータを含むバッファ回路1539
と、バッファ回路1539の出力に応答して導通するn
チャネルMOSトランジスタ1536を含む。トランジ
スタ1536は出力ノードと接地電位ノードとの間に設
けられる。ゲート回路1532は、その偽入力に出力イ
ネーブル信号φOEを受け、その真入力に内部読出デー
タIQiを受ける。ゲート回路1532は、出力イネー
ブル信号φOEがローレベルにあるかまたは内部読出デ
ータIQiがハイレベルのときにローレベルの信号を出
力する。
は、NAND回路1530と出力ドライブ用トランジス
タ1534の間に設けられているインバータ回路および
インバータラッチが与える遅延時間を、ゲート回路15
32と出力ドライブ用トランジスタ1536との間の遅
延時間と等しくするためである。次に動作について簡単
に説明する。出力イネーブル信号φOEがローレベル
(“L”)のとき、NAND回路1530の出力は
“H”、ゲート回路1532の出力は“L”となる。こ
の状態においては、トランジスタ1535aがオン状態
となり、トランジスタ1533bをオン状態とする。ト
ランジスタ1535bは、そのゲートにインバータ回路
1531の出力信号を受けているためオフ状態にある。
したがって、トランジスタ1533aも応じてオフ状態
となる。これにより、インバータ回路1537からは
“L”の信号が出力され、nチャネルMOSトランジス
タ1534はオフ状態となる。
信号により、nチャネルMOSトランジスタ1536が
オフ状態となり、出力ハイインピーダンス状態となる。
出力イネーブル信号φOEが“H”となると、NAND
回路1530はインバータとして機能し、ゲート回路1
532も、同様インバータとして機能する。内部読出デ
ータIQiが“H”の場合には、NAND回路1530
の出力が“L”、ゲート回路1532の出力がまた
“L”となる。この状態において、またトランジスタ1
536はオフ状態である。一方、トランジスタ1535
aがオフ状態となり、トランジスタ1535bがオン状
態となり、応じてトランジスタ1533bがオフ状態、
トランジスタ1533aがオン状態となる。これによ
り、トランジスタ1533bおよび1535bの接続ノ
ードの電位はトランジスタ1535bにより高速で放電
される。インバータ1537からは、昇圧電源電圧Vc
レベルの信号“H”の信号が出力される。これにより、
nチャネルMOSトランジスタ1534は、そのしきい
値電圧の損失を生じさせることなく、出力端子に動作電
源電位Vccレベルの出力信号Qiを生成する。
は、NAND回路1530およびゲート回路1532の
出力がともに“H”となる。これにより、トランジスタ
1536がオン状態となる。一方、トランジスタ153
5aがオン状態、トランジスタ1535bがオフ状態と
なるため、トランジスタ1533bがオン状態、トラン
ジスタ1533aがオフ状態となる。これにより、イン
バータ1537の入力ノードへは、昇圧電源電圧Vcレ
ベルの信号がトランジスタ1533bを介して伝達され
る。インバータ1537の出力が接地電位レベルの
“L”となり、nチャネルMOSトランジスタ1534
がオフ状態となる。トランジスタ1536がゲート回路
1536からの“H”の信号によりオン状態となり、接
地電位レベルの出力信号Qiが生成される。
電源電圧Vcを利用することにより高速で内部信号を立
上げることができ、出力データQiを高速で出力するこ
とができる。また、出力段トランジスタ1534および
1536がともにnチャネルMOSトランジスタで構成
されている場合においても、インバータ回路1537の
動作電源電圧が昇圧電源電圧Vcであるため、このドラ
イブトランジスタ1534におけるしきい値電圧損失を
生じさせることなく、動作電源電圧Vccレベルの信号
を出力することができる。この図138および図139
いずれに示す構成の場合においても、出力バッファにお
いて、昇圧電源電圧Vccを利用することにより、高速
で内部データに応じて内部ノードを充電することがで
き、高速でデータを読出すことができる。
回路の構成を示す図である。図140において、内部電
圧発生回路1500は、クロック信号CLKを分周し、
互いに位相のずれた同一周波数の内部クロック信号CL
K1〜CLK4を生成する分周回路1600と、分周回
路1600からのクロック信号CLK1、CLK2、C
LK3およびCLK4それぞれに応答してチャージポン
プ動作を行なって昇圧電圧を発生するチャージポンプ回
路1602a、1602b、1602cおよび1602
dを含む。チャージポンプ回路1602a〜1602d
の出力電圧が共通に出力ノード1603に伝達される。
図141は、この図140に示す内部電圧発生回路の動
作を示す波形図である。以下、図141,142を参照
して動作について説明する。
を4分周し、周波数が1/4に低減されたクロック信号
CLK1〜CLK4を生成する。クロック信号CLK1
〜CLK4はまた互いにその位相が1/4サイクル(ク
ロック信号CLKの1サイクル)ずれている。これらの
内部クロック信号CLK1〜CLK4はそれぞれチャー
ジポンプ回路1602a〜1602dへ与えられる。内
部クロック信号CLK1〜CLK4はそれぞれ互いに位
相が1/4サイクル(クロック信号CLKの1サイク
ル)ずれている。したがってチャージポンプ回路160
2a〜1602dからは、互いに位相が1/4サイクル
ずれた昇圧電圧が発生される。内部クロック信号CLK
1〜CLK4はクロック信号CLKに位相同期してい
る。クロック信号CLKの立上がりに同期して昇圧電圧
が発生される。また、クロック信号CLKの各サイクル
においてはいずれかのチャージポンプ回路が動作して昇
圧電圧を発生している。したがって、クロック信号CL
Kの立上がりエッジにおいて、常に安定な昇圧電圧を発
生することができる。クロック信号CLKの立上がりエ
ッジで有効データが読出される。したがって、常に安定
に高速で出力バッファ回路はデータを出力することがで
きる。
オシレータを用いて内部クロック信号を発生してチャー
ジポンプ回路を駆動した場合以下の欠点が生じる。リン
グ発振器の発生するクロック信号のサイクルタイムは、
電源電圧および動作温度に従って変化する。したがっ
て、チャージポンプ回路から発生される昇圧電圧の発生
タイミングも変化し、昇圧電圧を安定に供給することが
できない。このため、出力バッファ回路が出力するデー
タの電位レベルが変動し、安定に有効データを高速で連
続的に出力することができなくなる。しかしながら、図
140に示すような本実施例の構成に従えば、上述のご
とく、常に有効データが出力されるクロック信号CLK
の立上がり時において安定に昇圧電圧を供給することが
できる。これにより、連続的にデータを高速で出力する
ことが可能となる。次に各回路の具体的構成について説
明する。
体的構成の一例を示す図である。図113において、分
周回路1600は、4段の直列に接続されたフリップフ
ロップFF100、FF101、FF102およびFF
103を含む。フリップフロップFF103の出力Q9
4は初段のフリップフロップFF100の相補入力/I
Nへ結合されるとともに、インバータ回路1650を介
してこのフリップフロップFF100の入力INへ結合
される。フリップフロップFF100およびFF102
のクロック入力Kへはクロック信号CLKが与えられ
る。フリップフロップFF101およびFF103のク
ロック入力Kへはインバータ回路1652を介してクロ
ック信号CLKが与えられる。この分周回路1600は
4進リングカウンタ回路を構成する。フリップフロップ
FF100〜FF104は図143に示す構成を備え
る。
(FF100〜FF103)は、4つのNAND回路1
660、1662、1664および1666を含む。N
AND回路1660および1662は、クロック入力K
に与えられるクロック信号が“H”のときその入力IN
および/INに与えられた信号を反転して通過させる。
NAND回路1664および1666は、NAND回路
1660および1662の出力を反転してラッチする。
図143に示すフリップフロップFFは図80に示すフ
リップフロップと同じ構成を備えており、クロック入力
Kに与えられる信号の立上がりに応答して信号を通過さ
せるスルー状態となり、クロック入力Kに与えられる信
号の立下がりに応答して入力INおよび/INに与えら
れる信号電位にかかわらず先に与えられていた信号を出
力するラッチ状態となる。次に、この図142および図
143に示す分周回路の動作をその動作波形図である図
144を参照して説明する。
のクロック入力Kへはクロック信号CLKが与えられて
いる。したがって、フリップフロップFF100の出力
の変化が1クロックサイクル遅れて各フリップフロップ
FF101〜FF103の出力に伝達される。クロック
信号CLKが“H”に立上がると、フリップフロップF
F100およびFF102がスルー状態となり、その入
力INおよび/INへ与えられた信号を通過させる。こ
れにより、フリップフロップFF100の出力Q91が
“H”に立上がる。フリップフロップFF102は、フ
リップフロップFF101の出力Q92が“L”である
ため、その出力は変化しない。クロック信号CLKが立
下がると、フリップフロップFF101およびFF10
3がスルー状態となる。これに応答して、フリップフロ
ップFF101の出力Q92が“H”に立上がる。フリ
ップフロップFF103の出力Q94はフリップフロッ
プFF102の出力Q93が“L”であるため、変化し
ない。
立上がると、フリップフロップFF102の出力Q93
がフリップフロップFF101の出力Q92に従って
“H”に立上がる。フリップフロップFF103の出力
Q94はまだ“L”であるため、フリップフロップFF
100の出力Q91は“H”を維持する。クロック信号
CLKが再び立下がると、フリップフロップFF103
の出力Q94が、フリップフロップFF102の出力Q
93に従って“H”に立上がる。これに応答して、イン
バータ回路1650の出力が“L”に変化する。したが
って、次のクロック信号CLKの立上がりに応答して、
フリップフロップFF100の出力Q91が“L”に立
下がり、次いで、クロック信号CLKの1/2サイクル
ずれて出力Q92〜Q94が順次“L”に立下がる。
1およびQ93を内部クロック信号CLK1およびCL
K2として利用し、かつフリップフロップFF100お
よびFF102の相補出力/Q91および/Q93をそ
れぞれ内部クロックCLK3およびCLK4として利用
すれば、図141に示す内部クロック信号CLK1〜C
LK4の信号波形が得られる。このような分周回路を利
用することにより、クロック信号CLKのいずれのサイ
クルにおいても2つのクロック信号を活性状態とし、チ
ャージポンプ動作を実行することができる。図145
は、図140に示すチャージポンプ回路の具体的構成例
を示す図である。図145においては、図140に示す
4つのチャージポンプ回路1602a〜1602dの1
つを代表的に参照符号1602で示す。
602は、クロック信号K(内部クロック信号CLK1
〜CLK4のいずれか)を受けるインバータ回路167
0と、インバータ回路1670の出力をノードN100
に容量結合するキャパシタ1672と、クロック信号K
を容量結合によりノードN102へ伝達するキャパシタ
1674と、クロック信号Kを容量結合によりノードN
104へ伝達するキャパシタ1676と、ノードN10
0を所定電位に充電するダイオード接続されたnチャネ
ルMOSトランジスタ1678と、ノードN100上の
信号電位に応答して、ノードN104およびN102を
それぞれ充電するnチャネルMOSトランジスタ168
0および1682と、その一方導通端子がノードN10
4に接続され、そのゲートがノードN102に接続さ
れ、その他方導通端子が出力ノードOUTに接続される
nチャネルMOSトランジスタ1684を含む。次にこ
の図116に示すチャージポンプ回路の動作をその動作
波形図である図146を参照して説明する。
より充電されており、その電位レベルはVcc−VTH
となる。ここでVTHはトランジスタ1678のしきい
値電圧である。以下の説明においては、トランジスタ1
680、1682および1684は同じしきい値電圧V
THを備えるものとする。ノードN100上の電位Vc
c−VTHにより、トランジスタ1680および168
2が導通し、ノードN102およびN104をそれぞれ
Vcc−2・VTHに充電している。クロック信号Kが
“L”に立下がると、ノードN100の電位が2Vcc
−VTHのレベルにまで上昇する。これによりトランジ
スタ1680および1682は電源電圧Vccをノード
N102およびN104へ伝達する。クロック信号Kの
立下がりに応答して、ノードN104およびN102の
電位レベルはキャパシタ1672および1674を介し
て低下する。この電位低下はトランジスタ1682およ
び1680により補償され、電源電位Vccレベルにま
で回復する。
の電位を出力ノードOUTへ伝達する。出力ノードOU
Tは初期状態においてはVcc−3・VTHのレベルに
充電されている。クロック信号Kの立上がりに応答し
て、ノードN102およびN104の電位レベルがVc
cレベルにまで上昇するため、出力ノードOUTの電位
レベルはVcc−2・VTHレベルにまで上昇する。ク
ロック信号Kが“H”に立上がると、ノードN100の
電位が一旦低下し、その後再びVcc−VTHレベルに
まで回復する。これによりトランジスタ1680および
1682の伝達する電圧レベルはVcc−2・VTHの
電位レベルとなる。このクロック信号Kの立上がりに応
答して、ノードN102およびN104の電位が2Vc
c−2VTHレベルにまで上昇する。これにより出力ノ
ードOUTの電位レベルは2Vcc−3VTHの電位レ
ベルとなる。
るとノードN100の電位レベルが再びVccだけ上昇
し、ノードN102およびN104の電位レベルは電源
供給ノードから電流を供給され電源電位Vccレベルに
まで回復する。この動作を繰返すことにより、ノードN
102およびN104は、安定状態において、2Vcc
とVccのレベルの間で変化する。この安定状態におい
ては、出力ノードOUTは2Vcc−VTHの電位レベ
ルで安定化する。クロック信号Kの立上がりに従って、
トランジスタ1684を介してノードN104から電荷
が出力ノードOUTへ補充され、この出力ノードOUT
の電位低下を補償する。ノードN102およびN104
が電源電圧Vccレベルのとき、出力ノードOUTの電
位レベルが2Vcc−VTHレベルであり、トランジス
タ1684はゲートとドレインが同電圧であり、ダイオ
ードとして機能し、オフ状態となる。
プ回路を用いて内部電圧を発生すれば、各内部クロック
信号CLK1〜CLK4の立上がりに応答してチャージ
ポンプ動作が行なわれ、その内部クロック信号が“H”
の期間チャージポンプ回路の出力ノードに対する電荷の
補充が行なわれており、内部昇圧電圧を安定に発生する
ことができる。また1つのプリチャージポンプ回路のチ
ャージポンプ動作が完了するサイクルにおいては、次の
別のチャージポンプ回路がチャージポンプ動作をクロッ
ク信号CLKの立上がりに応答して実行しており、有効
データ読出のタイミングを規定するクロック信号CLK
の立上がりエッジにおいて、確実に安定な昇圧電圧を生
成することができる。 [内部電圧発生回路の第2の実施例]図147は、内部
電圧発生回路の第2の実施例の構成を示す図である。図
147において、内部電圧発生回路1800は、クロッ
ク信号CLKを分周する分周回路1600と、出力ビッ
トサイズ選択信号/BSに応答して、分周回路1600
の出力する内部クロック信号を選択的に不活性状態とす
るスイッチ回路1802と、スイッチ回路1802から
与えられる内部クロック信号CLK1〜CLK4に従っ
てチャージポンプ動作を実行して昇圧電圧を生成するチ
ャージポンプ回路1602a〜1602dを含む。分周
回路1600およびチャージポンプ回路1602a〜1
602dはそれぞれ先に図140において示したものと
同様の構成を備える。スイッチ回路1802は、出力ビ
ットサイズ選択信号/BSに従って、この内部クロック
信号CLK1〜CLK4の幾つかを不活性状態とする。
でデータの入出力を行なうように構成されている。ワイ
ヤボンディングにより、SDRAMを×4ビット構成と
することができる。この×4ビット構成の場合、実際に
動作する出力バッファは4つのデータ出力端子に関連す
るものだけである。残りの出力バッファは動作しないた
め、昇圧電圧を供給する必要はない。内部電圧発生回路
1800は、×8ビット構成のときの出力バッファを安
定に駆動することができるようにその駆動能力が定めら
れている。したがって、×4ビット構成に変更された場
合、その駆動能力は大きすぎることになり、不必要に電
力を消費しているといえる。そこで、図147に示すよ
うにスイッチ回路1802を設け、この出力ビットサイ
ズに合わせて内部電圧発生回路1800の駆動能力を調
整する。すなわち、たとえば×4ビット構成が指定され
た場合、2つのチャージポンプ回路の動作を禁止する。
これにより消費電力を低減する。
の具体的構成の一例を示す図である。図148におい
て、スイッチ回路1802は、出力ビットサイズ選択信
号/BSと分周回路からの内部クロック信号CLK2を
受けるAND回路1810と、出力ビットサイズ選択信
号/BSと分周回路からの内部クロック信号CLK4を
受けるAND回路1812を含む。分周回路からの内部
クロック信号CLK1およびCLK3はゲート処理され
ずに通過する。このスイッチ回路1802からのクロッ
ク信号はそれぞれ対応のチャージポンプ回路へ伝達され
る。出力ビットサイズ選択信号/BSが“L”の場合、
AND回路1810および1812はともにその出力を
“L”に固定する。その場合、チャージポンプ回路へ与
えられる内部クロック信号CLK2およびCLK4が
“L”であるため、チャージポンプ回路1602bおよ
び1602dはチャージポンプ動作を実行しない。チャ
ージポンプ回路1602aおよび1602cのみが交互
にチャージポンプ動作を実行する。クロック信号CLK
の立上り時における昇圧電圧の安定性は保証される。
の場合には、AND回路1810および1812はバッ
ファ回路として機能する。この場合には、チャージポン
プ回路1602a〜1602dがそれぞれチャージポン
プ動作を実行する。図149は、出力ビットサイズ選択
信号発生回路の構成を示す図である。図149におい
て、出力ビットサイズ選択信号発生回路1820は、ボ
ンディングパッド1822の電位を検出し、出力ビット
サイズ選択信号/BSを発生する。回路1820は、電
源電圧Vcc供給ノードと内部ノード1829との間に
設けられる高抵抗の抵抗体1824と、内部ノード18
29の信号電位を反転増幅するインバータ回路1826
と、インバータ回路1826の出力を反転増幅するイン
バータ回路1828を含む。パッド1822は、通常は
フローティング状態とされる。この場合、出力ビットサ
イズは、たとえば×8ビットと最大の出力ビットサイズ
に設定される。パッド1822がフローティング状態の
場合、内部ノード1829は高抵抗の抵抗体1824を
介して電源電位Vccレベルに維持される。したがって
この場合選択信号/BSは“H”となる。
さくする場合には、パッド1822は接地電位Vssへ
ボンディングワイヤ1830により結合される。この状
態においては、内部ノード1829の電位レベルが
“L”となり、選択信号/BSが“L”となる。抵抗体
1824は高抵抗であり、この電源電圧Vcc供給ノー
ドから高抵抗体1824およびボンディングワイヤ18
30を介して流れる電流はごく微小であり、無視できる
程度である。なお出力ビットサイズとしては8ビットと
4ビットとの場合を示したが、どのようなビットサイズ
の組合せであってもよい。また、選択信号/BSの論理
が逆にされてもよい。また、高抵抗の抵抗体を用いず
に、パッド1822が電源電圧Vccレベルまたは接地
電位Vssレベルにその出力ビットサイズに応じて接続
される構成が用いられてもよい。
50は、この発明の内部電圧発生回路の第3の実施例の
構成を示す図である。図150において、内部電圧発生
回路1900は、クロック信号CLKと読出モード指示
信号φreadとを受けるAND回路1902と、図1
40に示す内部電圧発生回路と同様の構成を備える内部
電圧発生回路1500を含む。読出モード指示信号φr
eadはデータ読出モード時においてのみ活性状態とさ
れる。したがって、この図150に示す内部電圧発生回
路1900は、データ読出動作時においてのみ昇圧電圧
Vcを発生する。出力バッファ回路が動作するのはデー
タ読出時においてのみである。したがって、内部電圧発
生回路1500の動作を読出モード指示信号φread
に従って制御することにより、必要なときのみチャージ
ポンプ動作を行なうことができ、消費電力を低減するこ
とができる。
dを発生するための回路構成を示す図である。図151
において、読出モード指示信号発生回路は、クロック信
号CLKと信号/CASおよび/WEに応答して読出モ
ードが指定されたことを検出するリード検出回路190
4と、リード検出回路1904からのリード検出信号φ
Rに応答して、所定の期間活性状態となる信号を発生す
る信号発生回路1906を含む。信号発生回路1906
から読出モード指示信号φreadが発生される。この
図151に示す回路の動作をその動作波形図である図1
52を参照して説明する。まずクロック信号CLKの立
上がりにおいて信号/CASが“L”に立下がり、また
信号/WEが“H”に設定され、読出モードが指定され
る。これに応答して、リード検出回路1904がワンシ
ョットのパルス信号φRを発生する。信号発生回路19
06は、このリード検出信号φRに応答してクロック信
号CLKを発生する。この信号φreadが活性状態と
される期間は、データ出力に必要な期間のみであり、図
152においては、リードモード検出信号φreadが
不活性状態となる期間はレイテンシとラップ長の和に等
しいクロックサイクル期間にされた状態が一例として示
される。先に図84に示す信号OEMがこのリードモー
ド検出信号φreadとして利用されてもよい。
53はこの発明による内部電圧発生回路の第4の実施例
の構成を示す図である。図153において内部電圧発生
回路1910は、バンク♯Aに対して設けられる内部電
圧発生回路1914と、バンク♯Bに対して設けられる
内部電圧発生回路1916と、バンク選択信号BAAお
よびBABに従ってクロック信号CLKを内部電圧発生
回路1914および1916へ選択的に伝達するスイッ
チ回路1912を含む。図1に示すSDRAMはバンク
♯Aおよびバンク♯Bそれぞれ別々に出力バッファが設
けられている。したがって、選択されたバンクに対して
のみ必要なときに内部昇圧電圧を供給することにより消
費電力の低減を図る。この内部電圧発生回路が出力バッ
ファ回路を駆動するための電源電圧を供給するために用
いられるのではなく、後に説明するように昇圧ワード線
駆動信号を発生するために用いられる場合、バンク♯A
および♯Bの動作態様に応じて内部昇圧電圧を最適な消
費電力で発生することができる。たとえばバンク♯Aと
バンク♯Bがパイプライン態様で互いにオーバラップし
て活性化されるとき、このバンク♯Aおよび♯Bそれぞ
れに設けられた内部電圧発生回路1914および191
6を駆動することにより、複数のバンクが同時に動作し
ても安定に必要とされる内部電圧を供給することができ
る。
912の構成を示す図である。図154において、スイ
ッチ回路1912は、バンク選択信号BAAとクロック
信号CLKを受けるAND回路1920と、クロック信
号CLKとバンク選択信号BABを受けるAND回路1
922を含む。AND回路1920の出力がバンク♯A
用内部電圧発生回路1914へ与えられる。AND回路
1922の出力がバンク♯B用内部電圧発生回路191
6へ与えられる。バンク選択信号BAAおよびBABは
それぞれ、バンク♯Aおよびバンク♯Bが指定されたと
きに活性状態の“H”となる。非選択のバンクに対して
は、AND回路の出力が“L”固定となり、対応の内部
電圧発生回路へはクロック信号が与えられないため、チ
ャージポンプ動作は実行されない。
は、内部電圧発生回路1914および1916が発生す
る内部電圧VCAおよびVCBが出力バッファの動作電
源電圧である場合には、信号/CASの立下がり時にバ
ンクアドレスBAをラッチすることにより発生される。
この内部電圧発生回路がワード線駆動用の電圧を発生す
るために用いられる場合には、バンク選択信号BAAお
よびBABは、信号/RASの立下がりでバンクアドレ
スBAをラッチすることにより発生される。先に説明し
たバンク指定信号が利用されてもよい。 [内部電圧発生回路の他の適用]図155は、この発明
による内部電圧発生回路の応用の一例を示す図である。
図155においては、内部電圧発生回路1950はメモ
リセルアレイ1958における選択ワード線へのワード
線駆動信号を発生するために利用される。ワード線の電
位を電源電圧Vccよりも昇圧することにより、選択メ
モリセルのデータをメモリセルのアクセストランジスタ
のしきい値による信号損失を伴うことなく高速で読出す
ことができる。特に、近年、半導体記憶装置の大記憶容
量化、高速動作化と消費電力の低減を目的として、その
動作電源電圧Vccのレベルが3.3V、または1.2
5Vと低くされてきている。このような場合、十分な読
出電圧を高速でビット線上に読出すことが正確なメモリ
動作のために必要とされる。このために電源電圧をさら
に昇圧したワード線駆動信号を用いることが行なわれ
る。図155においては、メモリセルアレイ1958に
おいて、1本のワード線WLと1本のビット線BLとそ
れらの交差部に対応して配置される1つのメモリセルM
Sを代表的に示す。
線を選択するためにXアドレス(ロウアドレス)をデコ
ードするXデコーダ回路1954と、このXデコーダ回
路1954の出力に従って選択されたワード線上へワー
ド線駆動信号を伝達するワード線ドライブ回路1956
が設けられる。この図155においては、Xデコーダ回
路1954において1つのワード線に対応して設けられ
るAND型デコーダ回路の構成を一例として示す。NA
ND型デコーダ回路が用いられてもよい。ワード線ドラ
イブ回路1956も1本のワード線に関連する回路要素
が代表的に示される。このワード線ドライブ回路195
6へは、高電圧発生回路1952を介して昇圧ワード線
駆動信号が伝達される。高電圧発生回路1952は、ワ
ード線駆動タイミング規定信号φXに応答して、内部電
圧発生回路1950が発生した昇圧電圧Vcをワード線
駆動信号として伝達する。
コード回路1960からの出力を通過させる抵抗として
機能するゲートトランジスタ1962と、ゲートトラン
ジスタ1962の出力に応答して導通し、高電圧発生回
路1952から与えられた昇圧ワード線駆動信号を関連
のワード線WL上へ伝達するnチャネルMOSトランジ
スタ1966と、単位デコード回路1960の出力を反
転するインバータ回路1964と、インバータ回路19
64の出力に応答してワード線WLの電位を接地電位レ
ベルに放電するnチャネルMOSトランジスタ1968
を含む。次に簡単に動作について説明する。内部電圧発
生回路1950は、クロック信号CLKと内部電源電圧
(内部降圧電圧であってもよい)Vccに従って動作し
(前述の実施例の構成に従って動作する)、昇圧電圧V
cを発生する。Xデコーダ回路1954において、単位
デコード回路1960が選択されると、その出力信号が
“H”レベルとなる。これによりトランジスタ1966
がオン状態となり、トランジスタ1968がオフ状態と
なる。高電圧発生回路1952がタイミング信号φXに
従って昇圧電圧Vcレベルのワード線駆動信号を発生す
る。トランジスタ1966は、この高電圧発生回路19
52からの昇圧ワード線駆動信号を受けてワード線WL
上へ伝達する。このとき、トランジスタ1966のセル
フブートストラップ効果により、そのゲート電圧が昇圧
電圧レベルにまで上昇し、選択ワード線WL上に昇圧さ
れたワード線駆動信号が伝達される。メモリセルMSの
アクセストランジスタが高速で導通し、そのメモリセル
キャパシタに格納された情報を対応のビット線BL上に
伝達する。
ンジスタ1966のセルフブートストラップ作用による
そのゲートの昇圧電圧が単位デコード回路1960に悪
影響を及ぼさないようにするために設けられる。このた
めゲートトランジスタ1962のゲートは動作電源電圧
Vccレベルの電圧が供給される。非選択ワード線に対
しては、トランジスタ1966がオフ状態、トランジス
タ1968がオン状態となり、その電位レベルは接地電
位レベルに保持される。上述のような構成において、内
部電圧発生回路1950として先に示した第1ないし第
4の実施例に示される内部電圧発生回路を利用すること
により、安定に昇圧ワード線駆動信号を発生し、選択ワ
ード線を駆動することができる。 [チャージポンプ回路の変更例]図156はチャージポ
ンプ回路の変更例を示す図である。図156に示すチャ
ージポンプ回路1980は負電圧VBBを発生する。通
常、半導体記憶装置においては、ソフトエラーの防止、
MOSトランジスタの接合容量の低減、寄生MOSトラ
ンジスタの発生の防止などを目的としてP型基板領域ま
たはP型ウェル領域に負電圧が印加される。このような
負電圧を発生する回路に先に示した第1ないし第5の実
施例の内部電圧発生回路の構成を適用することができ
る。図156において、チャージポンプ回路1980
は、クロック信号CLKを受けるキャパシタ1982
と、キャパシタ1982の一方電極ノード1985と接
地電位との間に設けられるダイオード接続されたnチャ
ネルMOSトランジスタ1984と、ノード1985と
出力ノード1987との間に設けられるダイオード接続
されたnチャネルMOSトランジスタ1986を含む。
の電位がノード1985の電位よりも高いときに導通状
態となる。トランジスタ1984はノード1985の電
位が接地電位レベルよりも高いときに(正確にはそのし
きい値電圧以上)導通状態となる。この図156に示す
チャージポンプ回路1980の動作について簡単に説明
する。クロック信号CLKが“H”に立上がると、ノー
ド1985の電位が“H”へ立上がる。このノード19
85の電位はトランジスタ1984を介して放電され、
その電位はトランジスタ1984のしきい値電圧VTH
レベルとなる。クロック信号CLKが“L”に立下がる
と、ノード1985の電位がVTH−Vccレベルにま
で低下する。これにより、トランジスタ1986が導通
し、出力ノード1987の電位を低下させる。次いでク
ロック信号CLKが“H”へ立下がると、ノード198
5の電位が再び上昇し、トランジスタ1986がオフ状
態となる。このノード1985の電位はまたトランジス
タ1984により放電される。クロック信号CLKが
“L”に立下がると、再びノード1985の電位が低下
し、トランジスタ1986が導通し、ノード1987の
電位が再び低下する。この動作を繰返すことにより、出
力ノード1987の電位は−(Vcc−2VTH)レベ
ルにまで低下する。このような負電圧を発生するチャー
ジポンプ回路を用いて内部電圧回路を構成した場合、基
板バイアス電位VBBを安定化させることができ、安定
に動作する半導体記憶装置を得ることができる。
DRAMにのみ適用されるものではない。外部から繰返
し信号が与えられる半導体記憶装置であれば、この内部
電圧発生回路の構成は適用可能である。
線をダミービット線を介してプリチャージしているた
め、ローカルIO線を駆動するための構成要素数を低減
することができ、このメモリアレイの面積を低減するこ
とができる。請求項2の発明に従えば、1つの活性化さ
れたアレイに関連するローカルIO線が多分割されかつ
このローカルIO線のプリチャージがダミービット線を
介して実行されているため、メモリアレイの占有面積を
増大させることなく数多くのメモリセルデータをグロー
バルIO線上へ伝達することができる。請求項3の発明
に従えば、センスアンプ活性化信号に従ってローカルI
O線とグローバルIO線とを接続しているため、ローカ
ルIO線とグローバルIO線との接続を制御するための
信号線が不要となり、アレイ占有面積を低減することが
できる。
が有効データが現われるクロックサイクルよりも2クロ
ックサイクル前に発生されており、出力バッファ前段に
までデータを読出すことができ、高速でデータの読出を
行なうことができる。
われるクロックサイクルよりも2クロックサイクル前に
リードレジスタ内においてデータが転送されているた
め、データを出力バッファ前段にまで先読することがで
き、続いてリードレジスタからはパイプライン態様でデ
ータを読出すことができるため、高速でデータの読出を
行なうことができる。請求項6の発明に従えば、有効デ
ータが現われるクロックサイクルよりも1クロックサイ
クル前から有効データがすべて出力されるクロックサイ
クル完了まで出力手段を活性化しているため、確実に有
効なデータのみを高速で読出すことができる。
指示が与えられた場合には、内部データ線の所定電位へ
のプリチャージ(イコライズ)を禁止し、データ書込時
においては、この列選択指示が与えられてからラップ長
よりも大きい数のクロックサイクルが経過したときに内
部データ線のプリチャージ(イコライズ)を実行してい
る。これにより、データ書込前に内部データ線をプリチ
ャージ(イコライズ)する必要がなくなり、高速でデー
タの書込を行なうことができる。また内部データ線のイ
コライズタイミングも最適化することができる。
時においては、列選択開始指示信号が与えられてから所
定のクロックサイクルが経過するまでの期間パルス信号
に従って内部データ線を所定電位にプリチャージ(イコ
ライズ)を実行しているため、このデータ書込動作に悪
影響を及ぼすことなくラップストップ動作を実行するこ
とができる。また、パルス信号に従って内部データ線の
所定電位へのプリチャージ(イコライズ)が実行されて
いるため、クロックサイクルが短くなっても十分余裕を
もってデータの書込を行なうことができ、高速のクロッ
ク信号に同期して動作する同期型半導体記憶装置を得る
ことができる。
出力手段をレイテンシ−1からラップ長+1を含むサイ
クル期間活性化しており、出力データが伝達されかつ外
部に出力される期間は出力手段を活性化しており、正確
なデータ転送を行ないつつ消費電力を低減することがで
きる。請求項10に係る発明に従えば、請求項6の出力
手段をレイテンシ−1とラップ長+1の期間活性化して
データを伝達させており、外部に出力されるデータを伝
達する期間のみ出力手段を活性化しており、出力手段の
消費電力を必要最小限に抑制することができる。請求項
11に係る発明に従えば、列選択指示後1クロックカウ
ントした後データ転送手段を活性化してデータの転送を
行なわせており、正確に選択メモリセルのデータが読み
出された後にメモリセルデータに従って内部読み出しデ
ータを生成して内部で転送することができる。請求項1
2に係る発明に従えば、転送手段をラップ長のサイクル
経過後非活性化しており、必要な読出データを転送した
後転送手段を非活性化しており、内部読出データの転送
を正確に行ないつつ消費電力を低減することができる。
請求項13に係る発明に従えば、内部データ線のプリチ
ャージ期間をクロック信号の1サイクル期間以下として
おり、プリチャージ動作がデータ転送動作に悪影響を及
ぼすの防止することができかつ次サイクルの動作に対し
ウェイトをかける必要がなく効率的に内部データ線をプ
リチャージしてデータの書込/読出を行なうことができ
る。請求項14に係る発明に従えば、複数のバンクそれ
ぞれにパイプラインを設け、このパイプラインを介して
データの転送を行なっており、データ転送を効率的に行
なうことができかつ内部回路の動作速度が低い場合でも
高速でデータを転送することができる。請求項15に係
る発明に従えば、データ入力端子に順次ラッチ回路を結
合してデータのラッチを行なって、書込データの内部転
送を行なっており、内部回路の動作速度が低い場合でも
高速で書込データを取込んで内部転送することができ
る。特に、この内部書込データ転送時においてラップ長
未満のクロックサイクルに おいて所定クロックサイクル
後とにデータバスをプリチャージしており、データバス
のプリチャージがデータ転送に悪影響を及ぼすのを防止
することができ、高速で内部データを転送することが出
来る。また、ラップ長期間の途中でデータの書込を停止
することができ、効率的にデータの書込を行なうことが
出来る。請求項16に係る発明に従えば、クロック信号
に同期して内部マスク信号をマスク状態に設定し、外部
マスクデータが書込許可を示すときにこの内部マスク信
号をリセットしており、したがって、外部書込マスクデ
ータの状態を判別してから内部マスクをかける必要がな
くこの間データの転送を待ち合わせる必要がなく高速で
内部書込データを転送してマスク動作に影響を及ぼすこ
となく正確に書き込みが許可されたメモリセルにデータ
を書込むことができる。
全体の構成を示す図である。
ミングチャート図である。
を示す図である。
る。
適用した際の問題点を説明するための図である。
置を示す図である。
である。
る。
る。
具体的構造を示す図である。
IO線とグローバルIO線との接続を説明するための図
である。
IO線とグローバルIO線との接続態様を示す図であ
る。
ット線とローカルIO線をプリチャージする構成を示す
図である。
IO線とグローバルIO線との接続態様を示す図であ
る。
対、ローカルIO線対およびグローバルIO線対の構成
を示す図である。
である。
造を示す図である。
造を示す図である。
選択線とグローバルIO線対との対応関係を示す図であ
る。
とデータ入出力端子との対応関係を示す図である。
対応関係の他の例を示す図である。
動作を示すタイミングチャート図である。
の構成を示す図である。
ある。
成を示す図である。
具体的構成を示す図である。
の具体的構成を示す図である。
示す図である。
て示す図である。
説明するための図である。
を実現するための回路構成を示す図である。
構成を示す図である。
分の構成を示す図である。
ングチャート図である。
するパッケージの外観およびピン配置を示す図である。
するパッケージの外観およびピン配置を示す図である。
のときに指定される動作モードとの対応関係を一覧にし
て示す図である。
イミングチャート図である。
タイミングチャート図である。
成を示す図である。
の構成を示す図である。
ロック図である。
概略的に示す図である。
成を示す図である。
成を示す図である。
タ読出動作を示すタイミングチャート図である。
成を示す図である。
ある。
具体的構成の一例を示す図である。
号波形図である。
生するための回路構成を示す図である。
ある。
示す図である。
波形図である。
す図である。
ある。
示す図である。
作を示す信号波形図である。
す図である。
示す図である。
す図である。
示す図である。
を示すタイミングチャート図である。
示す図である。
ある。
である。
ための出力制御部の構成を示す図である。
である。
号波形図である。
図である。
ある。
成を示す図である。
を示す図である。
回路構成を示す図である。
ある。
例を示す図である。
を示す図である。
ある。
の回路構成を示す図である。
ある。
めの回路構成を示す図である。
成を示す図である。
す信号波形図である。
を示す図である。
信号波形図である。
示す図である。
である。
号波形図である。
路構成を示す図である。
作を示す信号波形図である。
ある。
ある。
の具体的構成を示す図である。
の動作を示す信号波形図である。
例を示す図である。
である。
の一例を示す図である。
イミングチャート図である。
イミングチャート図である。
能的構成を示す図である。
す図である。
すタイミングチャート図である。
である。
号波形図である。
を示すタイミングチャート図である。
号タイミング制御方法を示すタイミングチャート図であ
る。
す図である。
よびイコライズ信号発生回路の構成の一例を示す図であ
る。
の構成を示す図である。
図である。
の変形例を示す図である。
号タイミング制御方法の変形例を示す図である。
号タイミング制御方法を示すタイミングチャート図であ
る。
におけるラップストップ動作を示すタイミングチャート
図である。
を実現するためのコラムアクセス判定回路およびイコラ
イズ信号発生回路の構成を示す図である。
図である。
号タイミング制御方法の変形例を示す図である。
ためのイコライズ信号発生回路の構成を示す図である。
の変形例を示す図である。
の変形例を示す図である。
号タイミング制御方法を示すタイミングチャート図であ
る。
現するための回路構成を示す図である。
の変形例を示す図である。
号波形図である。
系の構成の一例を示す図である。
の一例を示す図である。
を示す信号波形図である。
図である。
る。
をセットするためのワンショットパルス発生部の変形例
を示す図である。
路に含まれるゲート回路の変形例を示す図である。
イアクティブ検出信号発生系の構成を示す図である。
および動作波形を示す図である。
である。
出力部の構成の一例を示す図である。
出力部の他の構成例を示す図である。
示す図である。
示す信号波形図である。
す図である。
示す図である。
ミングチャート図である。
を示す図である。
を示す信号波形図である。
ある。
を示す図である。
/BSを発生するための回路構成を示す図である。
る。
生するための回路構成を示す図である。
形図である。
図である。
を示す図である。
ある。
である。
ランジスタ 700 SDRAM 702 出力バッファ RG リードレジスタ TB0A〜TB8A 3状態インバータバッファ TB0B〜TB8B 3状態インバータバッファ 714 レイテンシ記憶回路 715 BA発生回路 716 ラップ長記憶回路 718 カウンタ PRA プリアンプ LRG ラッチ回路 720 カウンタ回路 793 ラップアドレス発生回路 820 先読ラッチ回路 SLRG ラッチ回路 852 ラップ長カウンタ 854 ラップアドレス発生回路 860 リード検出回路 862 WCBR検出回路 868 レイテンシデコードラッチ 870 ラップ長デコードラッチ 880 出力制御回路 1000 レイテンシカウンタ 1002 ラップ長カウンタ 1006 OEM発生回路 1008 先読ラッチ制御信号発生回路 1100 タイミングパルス発生回路 1102 レイテンシ記憶回路 1104 ラップ長カウンタ 1106 BA発生回路 1108 BAラッチ 1110 選択回路 WG0〜WG7 ライトレジスタ WR0〜WR7 書込回路 1200 入力バッファ 1202 ラップアドレス発生回路 1204 ライト検出回路 1206 書込制御回路 1210 カウンタ回路 1212 ラップ長設定回路 1214 ラップストップ長設定回路 1216 転送タイミング発生回路 1218 転送制御信号発生回路 1220 転送制御回路 OB0〜OB7 出力バッファ回路 1500 内部電圧発生回路 1600 分周回路 1602a〜1602d チャージポンプ回路 1802 スイッチ回路 1820 出力ビットサイズ選択信号発生回路 1900 内部電圧発生回路 1902 AND回路 1910 内部電圧発生回路 1912 スイッチ回路 1914 バンク♯A用内部電圧発生回路 1916 バンク♯B用内部電圧発生回路 1950 内部電圧発生回路 1952 高電圧発生回路 1954 Xデコード回路 1956 ワード線ドライブ回路 1958 メモリアレイ 2000 コラムアクセス判定回路 2001 カウンタ 2002 イコライズ信号発生回路 2003 ラップ長設定回路 2010 ライトコマンド検出回路 2012 リードコマンド検出回路 2014 プリチャージコマンド検出回路 2020 AND回路 2022 AND回路 2024 OR回路 2026 OR回路 2027 ワンショットパルス発生回路 2028 セット/リセットフリップフロップ 2030 アクティブコマンド検出回路 2032 ブロックアドレスデコードラッチ 2021 半サイクル遅延回路 2034 半サイクル遅延回路 2025 セット/リセットフリップフロップ 2030 ワンショットパルス発生回路 2031 OR回路 2036 ワンショットパルス発生回路 2037 OR回路 2040 OR回路 2042 ワンショットパルス発生回路 2044 OR回路 2046 セット/リセットフリップフロップ 2048 ワンショットパルス発生回路 2049 OR回路 2050 ダイナミックラッチ 2052 ワンショットパルス発生回路 2054 遅延回路 2056 ゲート回路 2058 セット/リセットフリップフロップ 2080 スイッチングトランジスタ 2081 AND回路 2085 アクティブコマンド検出回路 2086 プリチャージコマンド検出回路 2087 セット/リセットフリップフロップ 2100 ワンショットパルス発生回路 2102 ダイナミックラッチ 2104 遅延回路 2108 フリップフロップ
Claims (16)
- 【請求項1】 各々が、行列状に配置された複数のメモ
リセルと、各前記列に対応して配置される複数のビット
線対と、前記複数のビット線対の所定のビット線に対す
る容量バランスを与えるためのダミービット線とを含む
複数のメモリセルアレイブロックと、 前記複数のメモリセルアレイブロックに対応して設けら
れ、対応のメモリセルアレイブロックの選択されたメモ
リセルとデータ信号の授受を行なうための複数のローカ
ルIO線と、 前記複数のローカルIO線に共通に設けられ、ブロック
指示信号により指定されたメモリセルアレイブロックに
対応するローカルIO線とデータ信号の授受を行なうた
めのグローバルIO線と、 プリチャージ指示信号に応答して、前記ダミービット線
および対応のローカルIO線を電気的に接続して、前記
ローカルIO線を所定電位にプリチャージするプリチャ
ージ手段とを備える、半導体記憶装置。 - 【請求項2】 各々が、行列状に配置された複数のメモ
リセルと、各前記列に対応して配置される複数のビット
線対と、前記複数のビット線対の各ビット線に対する容
量バランスを与えるためのダミービット線とを有する複
数のメモリセルアレイブロックを備え、前記複数のメモ
リセルアレイブロックの各々は複数の列グループに分割
され、 前記複数のメモリセルアレイブロックの前記列グループ
に対応して設けられ、対応のアレイブロックグループの
選択されたメモリセルとデータ信号の授受を行なうため
の複数のローカルIO線と、 前記複数のメモリセルアレイブロックに共通に設けられ
かつ前記複数のメモリセルアレイブロックグループに対
応して配置される複数のグローバルIO線と、 ブロック選択信号に応答して、選択されたメモリセルア
レイブロックの各ローカルIO線を前記グローバルIO
線へ接続するための接続手段と、 プリチャージ指示信号に応答して、各前記ダミービット
線を対応のローカルIO線に電気的に接続して、前記ダ
ミービット線および前記ローカルIO線を所定電位にプ
リチャージするためのプリチャージ手段とを備える、半
導体記憶装置。 - 【請求項3】 各々が行列状に配置された複数のメモリ
セルを含む複数のメモリセルアレイブロックと、 各前記列に対応して配置され、センスアンプ活性化信号
に応答して、対応の列の信号を検知し増幅する複数のセ
ンスアンプと、 前記複数のメモリセルアレイブロックに対応して配置さ
れ、対応のメモリセルアレイブロックの選択されたメモ
リセルとデータ信号の授受を行なうための複数のローカ
ルIO線と、 前記複数のローカルIO線に共通に設けられるグローバ
ルIO線と、 各前記メモリセルアレイブロックに対応して設けられ、
前記センスアンプ活性化信号に応答して、対応のローカ
ルIO線を前記グローバルIO線に接続する接続手段と
を備える、半導体記憶装置。 - 【請求項4】 データ出力端子と、前記データ出力端子
に共通に設けられ、行列状に配置された複数のメモリセ
ルアレイから同時に選択された複数のメモリセルのデー
タを並列に受けて格納する複数のレジスタとを含み、一
連のパルス列からなるクロック信号に同期して制御信
号、アドレス信号および書込データを含む外部信号を取
込む同期型半導体記憶装置であって、 列選択指示が与えられてから前記データ出力端子に有効
データが現われるまでの前記クロック信号のサイクル数
を定義するレイテンシデータを格納するレイテンシ格納
手段と、 前記データ出力端子から連続的に読出される有効データ
の数を定義するラップ長データを格納するラップ長格納
手段と、 前記クロック信号とデータ読出指示とに応答して、前記
複数のレジスタを所定の順序で選択するためのラップア
ドレスを発生するラップアドレス発生手段と、 前記列選択指示と前記データ読出指示とに応答して、前
記列選択指示が与えられてから数えて前記レイテンシデ
ータが示すレイテンシより2以上のクロックサイクル前
のクロック信号に同期して前記ラップアドレス発生手段
を活性化しかつこの活性化の後前記ラップ長データが示
すラップ長のクロックサイクル経過後前記ラップアドレ
ス発生手段を不活性化する制御手段とを備える、同期型
半導体記憶装置。 - 【請求項5】 行列状に配置されたメモリセルを含むメ
モリセルアレイから所定数のメモリセルが同時に選択さ
れ、かつ一連のパルス列からなるクロック信号に同期し
て制御信号、入力データおよびアドレス信号を取込むと
ともに、さらに列選択指示が与えられてからレイテンシ
が示すクロックサイクル経過後データ出力端子に有効デ
ータが現われる同期型半導体記憶装置であって、 前記同時に選択された所定数のメモリセルのデータを並
列に受けてラッチする第1のラッチ手段と、 前記列選択指示に応答して活性化され、前記クロック信
号の数をカウントするカウント手段と、 前記第1のラッチ手段のラッチデータを受けてラッチす
る第2のラッチ手段と、 前記第2のラッチ手段のラッチデータを所定の順序で読
出して前記データ出力端子へ伝達する出力手段と、 前記カウント手段の前記レイテンシ数より所定数小さい
カウント値に応答して前記第1のラッチ手段のラッチデ
ータを前記第2のラッチ手段へ転送する転送手段とを備
える、同期型半導体記憶装置。 - 【請求項6】 データ出力端子と、前記データ出力端子
に共通に設けられ、メモリセルアレイから同時に選択さ
れたメモリセルのデータを並列に受けて格納する複数の
レジスタとを有し、かつ一連のパルス列からなるクロッ
ク信号に同期して外部信号を取込む同期型半導体記憶装
置であって、 列選択指示が与えられてから有効データが前記出力端子
に現われるまでに要するクロックサイクル数を示すレイ
テンシデータを格納するレイテンシ格納手段と、 前記出力端子に連続的に読出される有効データの数を示
すラップ長データを格納するラップ長格納手段と、 前記列選択指示に応答して、前記複数のレジスタを所定
の順序で順次選択する選択手段と、 前記選択手段により選択されたレジスタの格納するデー
タを受けて読出データを生成してこの生成した読出デー
タを前記データ出力端子へ伝達する出力手段と、 前記列選択指示に応答して活性化され、前記クロックパ
ルスの数をカウントし該カウント値が所定範囲内の間の
期間前記出力手段をデータ出力可能状態にする制御手段
とを備える、同期型半導体記憶装置。 - 【請求項7】 外部から周期的に与えられるクロック信
号に同期して外部制御信号を取込む同期型半導体記憶装
置であって、 行列状に配列される複数のメモリセルと、 前記クロック信号に同期して連続的に読出または書込み
されるデータの数を示すラップ長データを格納するため
の手段と、 前記複数のメモリセルのうちの選択されたメモリセルへ
の/からのデータの転送をするための内部データ線と、 前記内部データ線を所定電位にプリチャージするための
プリチャージ手段と、 列選択開始指示信号に応答して、前記クロック信号をカ
ウントするためのカウント手段と、 前記列選択開始指示信号に応答して前記プリチャージ手
段を非作動状態とし、かつ前記カウント手段のカウント
値が前記ラップ長データが示す値と等しくなると前記プ
リチャージ手段を作動状態として前記内部データ線を前
記所定電位にプリチャージさせるためのプリチャージ制
御手段とを備える、同期型半導体記憶装置。 - 【請求項8】 所定のパルス幅を有するクロック信号に
同期して動作する同期型半導体記憶装置であって、 複数のメモリセルを有するメモリアレイと、 前記メモリアレイの同時に選択されたメモリセルとデー
タの転送をするための内部データ線と、 列選択開始指示信号に応答して前記クロック信号をカウ
ントし該カウント値が所定値に達するまでの期間、前記
クロック信号を受け、所定の時間幅を有するワンショッ
トパルス信号を発生するワンショットパルス発生回路を
含み、前記ワンショットパルスの幅に応じて所定期間活
性化されて前記内部データ線を所定電位にプリチャージ
するプリチャージ手段とを備える、同期型半導体記憶装
置。 - 【請求項9】 前記所定の範囲は前記レイテンシ−1に
等しいカウント値と前記ラップ長以上のカウント値の範
囲を含む期間である、請求項6記載の同期型半導体記憶
装置。 - 【請求項10】 前記所定の範囲は、前記レイテンシ−
1に等しいカウント値と前記ラップ長+1に等しいカウ
ント値の範囲である、請求項6記載の同期型半導体記憶
装置。 - 【請求項11】 一連のパルスからなるクロック信号に
同期して外部からの信号およびデータを取込み、かつ各
々が行列状に配列される複数のメモリセルを有する複数
のバンクと、前記複数のバンクに共通に設けられるデー
タ出力端子とを有する同期型半導体記憶装置であって、 前記複数のバンクに対応して設けられ、対応のバンクか
らのデータを転送するためのデータ転送手段と、 列選択指示とバンク指定信号に応答して活性化され、前
記クロックパルスをカウントし該カウント値が所定範囲
内の間前記バンク指定信号が指定するバンクに対応して
設けられたデータ転送手段をデータ転送可能状態にする
制御手段とを備え、 前記制御手段は、前記列選択指示の
印加に応答して1クロックパルスカウントした後に前記
データ転送手段を作動状態とする、同期型半導体記憶装
置。 - 【請求項12】一連のパルスからなるクロック信号に同
期して外部からの信号およびデータを取込み、かつ各々
が行列状に配列される複数のメモリセルを有する複数の
バンクと、前記複数のバンクに共通に設けられるデータ
出力端子とを有する同期型半導体記憶装置であって、 前記複数のバンクに対応して設けられ、対応のバンクか
らのデータを転送するためのデータ転送手段と、 列選択指示とバンク指定信号に応答して活性化され、前
記クロックパルスをカウントし該カウント値が所定範囲
内の間前記バンク指定信号が指定するバンクに対応して
設けられたデータ転送手段をデータ転送可能状態にする
制御手段とを備え、 前記制御手段は、前記データ転送手
段を作動状態とした後、連続的に読み出されるデータの
数を表わすラップ長だけ前記クロックパルスをカウント
すると前記データ転送手段を非作動状態とする、同期型
半導体記憶装置。 - 【請求項13】 前記所定期間は、前記クロック信号の
周期以下の期間である、請求項8記載の同期型半導体記
憶装置。 - 【請求項14】 所定のパルス幅を有するクロック信号
に同期して動作する同期型半導体記憶装置であって、 各々が行列状に配列される複数のメモリセルを有する複
数のバンクと、 前記複数のバンクに共通に設けられるデータ出力端子
と、 前記複数のバンクのうちのバンクを指定するバンク指定
信号とアドレス信号とに応答して、該指定されたバンク
において複数のメモリセルを同時に選択するためのセル
選択手段と、 前記複数のバンクに対応して配置されかつ、前記バンク
指定信号とデータ読出動作を指示するデータ読出指示信
号とに応答して前記同時に選択されたメモリセルのデー
タを前記クロック信号に応答して順次転送するための複
数のパイプライン手段と、 前記複数のパイプライン手段に共通に設けられ、前記バ
ンク指定信号が指定するバンクに対応するパイプライン
手段からのデータを前記データ読出指示信号と前記クロ
ック信号とに応答して前記データ出力端子に転送する読
出手段とを備える、同期型半導体記憶装置。 - 【請求項15】 所定のパルス幅を有するクロック信号
に同期して動作する同期型半導体記憶装置であって、 複数のメモリセルを有するメモリアレイと、 書込データを受けるデータ入力端子と、 前記データ入力端子に順次結合され、該結合時書込デー
タを受ける複数のデータラッチ手段と、 前記複数のデータラッチ手段に対して設けられ、前記デ
ータラッチ手段と前記メモリアレイの同時に選択された
メモリセルとの間でデータを転送するためのデータバス
と、 データ書込指示信号と前記クロック信号とに応答して、
前記データ書込指示信号の印加後、前記クロック信号の
所定数ごとに前記データバスを所定電位に駆動するため
の駆動手段とを備え、前記所定数は、前記クロック信号
に同期して前記 入力端子から連続的に書込まれるデータ
の数を示すラップ長未満である、同期型半導体記憶装
置。 - 【請求項16】 所定のパルス幅を有するクロック信号
に同期して動作する同期型半導体記憶装置であって、 書込データを受けるデータ入力端子と、 前記データ入力端子の書込データにマスクをかけるべき
かを示すマスクデータを受けるマスクデータ入力端子
と、 前記クロック信号に応答して内部マスク信号を発生する
ための内部マスク手段と、 前記クロック信号と前記マスクデータとに応答して、前
記マスクデータが書込許可を示すとき前記内部マスク信
号をリセットするための制御手段とを備える、同期型半
導体記憶装置。
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