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KR100689817B1 - 전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치 - Google Patents

전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치 Download PDF

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KR100689817B1
KR100689817B1 KR1020040090024A KR20040090024A KR100689817B1 KR 100689817 B1 KR100689817 B1 KR 100689817B1 KR 1020040090024 A KR1020040090024 A KR 1020040090024A KR 20040090024 A KR20040090024 A KR 20040090024A KR 100689817 B1 KR100689817 B1 KR 100689817B1
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circuit
input
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이동수
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삼성전자주식회사
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Abstract

본 발명은 전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치를 공개한다. 이 회로는 외부로부터 입력되는 신호에 응답하여 내부전압을 발생하는 내부 전압 발생부, 상기 외부로부터 입력되는 신호가 소정시간 내에 연속적으로 입력되면 감지 신호를 출력하는 감지부, 상기 감지 신호에 응답하여 제어신호를 출력하는 제어신호 발생부, 및 상기 제어신호에 응답하여 상기 내부전압을 보상하는 보상부를 구비하는 것을 특징으로 한다. 따라서, 반도체 메모리 장치가 고속으로 동작할 수 있도록 한다.

Description

전압 발생 회로 및 이 회로를 구비하는 반도체 메모리 장치{Voltage generating circuit and semiconductor memory device using this circuit}
도 1은 일반적인 멀티뱅크 반도체 메모리 장치를 나타낸 도면이다.
도 2는 반도체 메모리 장치의 메모리 셀 어레이의 일부분을 나타낸 도면이다.
도 3은 종래의 반도체 메모리 장치의 내부 전원전압 발생회로를 나타낸 블록도이다.
도 4는 도 2에 나타낸 종래의 내부 전원전압 발생회로의 동작을 설명하기 위한 동작 타이밍도이다.
도 5는 종래의 반도체 메모리 장치의 고전압 발생회로를 나타낸 블록도이다.
도 6은 종래의 반도체 메모리 장치의 프리차지 전압 발생회로를 나타낸 블록도이다.
도 7은 본 발명의 제1 실시예로서, 본 발명의 전압 보상 회로가 내부 전원전압 발생회로에 적용된 경우를 나타낸 블록도이다.
도 8은 도 6에 나타낸 본 발명의 전압 보상 회로의 감지부를 나타낸 블록도이다.
도 9는 도 6 및 도 7에 나타낸 본 발명의 제1 실시예의 동작을 설명하기 위 한 동작 타이밍도이다.
도 10은 본 발명의 제2 실시예로서, 본 발명의 전압 보상 회로가 고전압 발생회로에 적용된 경우를 나타낸 블록도이다.
도 11은 본 발명의 제3 실시예로서, 본 발명의 전압 보상 회로가 프리차지 전압 발생회로에 적용된 경우를 나타낸 블록도이다.
도 12는 종래의 반도체 메모리 장치와 본 발명의 반도체 메모리 장치의 동작을 비교 설명하기 위한 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 소정 크기의 출력전압을 필요로 하는 동작을 연속적으로 수행하는 경우에 상기 출력전압을 보상해 출력할 수 있는 전압 발생 회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에 있어서, 다량의 데이터 입출력 과정을 보다 빠르게 하기 위해 메모리 셀 어레이를 멀티 뱅크(multi bank)로 구성하는 것이 일반적이다. 상기 데이터 입출력 과정은 워드 라인을 활성화하거나, 프리차지하는 과정, 및, 비트라인쌍의 신호를 센싱하고 증폭하는 과정 등을 통해 이루어지게 된다.
또한, 멀티 뱅크로 구성된 반도체 메모리 장치에서는, 뱅크의 수가 증가함에 따라 반도체 메모리 장치의 크기가 지나치게 커지는 것을 방지하기 위해 상기 워드 라인을 활성화하는 고전압 발생회로, 프리차지하는 프리차지 회로, 및 비트라인 센 싱 동작을 수행하기 위한 내부전압 발생회로 등을 상기 복수개의 뱅크들이 공유하게 된다. 그런데, 종래의 반도체 메모리 장치에 있어서는, 반도체 메모리 장치가 고속으로 동작함에 따라 상기 고전압 발생회로, 프리차지 회로, 및 내부전압 발생회로 등이 동작에 필요한 충분한 전압을 공급할 수 없게 되는 경우가 발생하는 문제점이 있었다.
도 1은 일반적인 멀티 뱅크 구조를 가지는 반도체 메모리 장치를 나타낸 도면으로서, 메모리 셀 어레이(10), 로우 디코더부(20), 컬럼 디코더부(30), 및 내부전원전압 발생부(40) 등으로 구성되어 있으며, 메모리 셀 어레이(10)는 복수개의 뱅크들(BANK0, BANK1, …, BANKn)로 구성되며, 각 뱅크들은 복수개의 비트라인 센스앰프(BLSA)들을 구비한다.
도 1에서 AIVC는 메모리 셀의 데이터를 센싱하고 증폭하는 데 필요한 내부 전원전압을, PSE0∼PSEn은 비트라인 센스앰프(BLSA)를 동작시키기 위한 비트라인 센스 인에이블 신호를, RASB는 외부로부터 입력되는 로우 활성화 명령을, BA0∼BAm은 외부로부터 입력되는 뱅크 어드레스 신호를 각각 나타낸다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 복수개의 메모리 셀들(미도시)로 구성되며, 외부로부터 입력되는 명령어 및 어드레스 신호 등에 응답하여 데이터를 저장하거나 출력한다. 메모리 셀 어레이(10) 내의 비트라인 센스앰프(BLSA)는 비트라인 센스 인에이블 신호(PSE0∼PSEn)에 응답하여 메모리 셀(미도시)로/로부터 전송된 데이터를 센싱하고 증폭한다. 로우 디코더부(20)는 로우 활성화 명령(RASB) 및 뱅크 어드레 스 신호(BA0∼BAm)에 응답하여 비트라인 센스앰프(BLSA)를 동작시키기 위한 비트라인 센스 인에이블 신호(PSE0∼PSEn)를 출력한다. 컬럼 디코더(30)는 외부로부터 입력되는 컬럼 어드레스 신호에 응답하여 컬럼 선택신호를 활성화시킨다. 내부전압 발생부(30)는 상기 비트라인 센스 인에이블 신호(PSE0∼PSEn)에 응답하여 복수개의 비트라인 센스앰프들(BLSA)에 내부 전원전압(AIVC)을 공급한다.
도 1에서는 내부 전원전압 출력부(40)가 컬럼 디코더부(30) 내부에 있는 경우를 예시하였으나, 이는 로우 디코더부(20) 및 컬럼 디코더부(30)가 만나는 접합(conjunction) 영역에 존재할 수도 있다.
또한, 도 1에서는 도시하지 않았으나, 상기 컬럼 디코더부(30) 아래쪽에는 워드 라인을 활성화 시키기 위해 필요한 고전압을 출력하는 고전압 발생회로, 및 상기 워드 라인을 프리차지 시키기 위해 필요한 프리차지 전압을 출력하는 프리차지 전압 발생회로 등을 구비하는 주변 회로 영역이 배치된다. 상술한 바와 같이, 상기 고전압 발생회로에서 출력되는 고전압 및 상기 프리차지 전압 발생회로에서 출력되는 프리차지 전압도 복수개의 뱅크들(BANK0∼BANKn)에 공통으로 인가된다.
도 2는 반도체 메모리 장치의 메모리 셀 어레이의 일부분을 나타낸 도면으로서, 도 2에서 BL 및 BLB는 비트라인쌍을, WL은 워드라인을, MC는 메모리 셀을, BLSA는 비트라인 센스앰프를, WDR은 워드라인 드라이버를, PRECH는 프리차지 회로를 각각 나타내며, AIVC는 내부 전원전압 출력부(40)로부터 출력된 내부 전원전압을, Vpp는 고전압 발생회로로부터 출력된 고전압을, Vbb는 프리차지 전압 발생회로로부터 출력된 프리차지 전압을, PSE0은 비트라인 센스 인에이블 신호를, PRC0은 프리차지 신호를 각각 나타낸다.
도 2에 나타낸 블록들의 기능 및 메모리 셀 어레이의 동작을 설명하면 다음과 같다.
워드라인 드라이버(WDR)는 비트라인 센스 인에이블 신호(PSE0)에 응답하여 워드라인(WL)을 고전압(Vpp)으로 활성화 시킨다. 비트라인 센스앰프(BLSA)는 상기 비트라인 센스 인에이블 신호(PSE0)에 응답하여 내부 전원전압(AIVC)을 이용하여 비트라인쌍(BL, BLB)의 데이터를 센싱 및 증폭한다. 프리차지 회로(PRECH)는 프리차지 신호(PRC0)에 응답하여 상기 워드라인(WL)을 프리차지 전압(Vbb)으로 프리차지 한다.
즉, 센스 인에이블 신호(PSE0)가 활성화되면 워드라인(WL)은 고전압(Vpp)으로 활성화되며, 메모리 셀(MC)의 데이터는 비트라인쌍(BL, BLB)을 통하여 출력된다. 또한, 센스 인에이블 신호(PSE0)가 활성화되면 비트라인 센스앰프(BLSA)에 내부 전원전압(AIVC)이 공급되며, 비트라인 센스앰프(BLSA)는 상기 내부 전원전압(AIVC)을 이용하여 상기 데이터를 센싱 및 증폭하게 된다. 다음으로 프리차지 신호(PRC0)가 활성화되면 워드라인은 프리차지 전압(Vbb)으로 프리차지 된다.
도 3은 메모리 셀 어레이가 4개의 뱅크로 구성된 경우의 종래의 반도체 메모리 장치의 내부 전원전압 발생회로의 블록도를 나타낸 것으로서, 뱅크 어드레스 디코더(22), 4개의 센싱 신호 발생부들(24-1∼24-4), 및 내부 전원전압 출력부(40)로 구성되어 있으며, 내부 전원전압 출력부(40)는 OR 게이트(42), 파형 발생부(44), 및 내부전압 구동부(46)로 구성되어 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
뱅크 어드레스 디코더(22)는 외부로부터 입력되는 뱅크 어드레스 신호(BA0, BA1)에 응답하여 뱅크 선택 신호들(BS0∼BS3)을 출력한다. 4개의 센싱 신호 발생부들(24-1∼24-4) 각각은 외부로부터 입력되는 로우 활성화 명령(RASB) 및 각각에 입력되는 뱅크 선택 신호(BS0, BS1, BS2, 또는 BS3)에 응답하여 비트라인 센스 인에이블 신호(PSE0∼PSE3)를 각각 출력한다. 내부 전원전압 출력부(40)는 상기 비트라인 센스 인엔이블 신호들(PSE0∼PSE3)에 응답하여 데이터를 센싱하고 증폭하는 데 필요한 내부 전원전압(AIVC)을 출력한다.
OR 게이트(42)는 상기 비트라인 센스 인에이블 신호들(PSE0∼PSE3)에 응답하여 센스 마스터 신호(PSE-m)를 출력한다. 즉, 상기 비트라인 센스 인에이블 신호들(PSE0∼PSE3) 중 어느 하나라도 활성화 되면 상기 센스 마스터 신호(PSE-m)를 활성화 시킨다. 파형 발생부(44)는 상기 센스 마스터 신호(PSE-m)에 응답하여 제1 제어신호(P1)를 출력한다. 즉, 상기 센스 마스터 신호(PSE-m)를 소정 시간 지연시키고, 소정의 펄스폭을 가지도록 한 제1 제어신호(P1)를 출력한다. 내부전압 구동부(46)는 상기 제1 제어신호(P1)에 응답하여 내부 전원전압(AIVC)을 출력한다.
도 4는 도 3에 나타낸 종래의 반도체 메모리 장치의 내부 전원전압 발생회로의 동작을 설명하기 위한 동작 타이밍도로서, RASB는 로우 활성화 명령을, PSE0 및 PSE1은 각각 뱅크0(BANK0) 및 뱅크1(BANK1) 내부의 비트라인 센스 앰프(BLSA)를 활성화 시키기 위한 비트라인 센스 인에이블 신호를, P1은 제1 제어신호를 각각 나타낸다.
도 4를 참고하여 도 3에 나타낸 종래의 반도체 메모리 장치의 내부 전원전압 발생회로의 동작을 설명하면 다음과 같다.
t1 시점에서 로우 활성화 명령(RASB)이 입력되고, 이 때, 뱅크 어드레스 신호로는 뱅크0에 해당하는 어드레스 신호가 입력된다고 가정한다. 또한, t2 시점에서 다시 로우 활성화 명령(RASB)이 입력되고, 이 때에는 뱅크 어드레스 신호로는 뱅크1에 해당하는 어드레스 신호가 입력된다고 가정한다. 그러면 t1 시점에 입력된 로우 활성화 명령(RASB)에 응답하여 소정 시간이 경과하면 비트라인 센스 인에이블 신호(PSE0)가 활성화 되고, t2 시점에 입력된 로우 활성화 명령(RASB)에 응답하여 소정 시간이 경과하면 비트라인 센스 인에이블 신호(PSE1)가 활성화 된다.
비트라인 센스 인에이블 신호(PSE0)가 활성화되면 소정 시간이 경과한 후 소정의 펄스폭을 가지는 제1 제어신호(P1)가 출력되고, 또 다시 비트라인 센스 인에이블 신호(PSE1)가 활성화 되면 소정 시간이 경과한 후 소정의 펄스폭을 가지는 제1 제어신호(P1)가 출력된다.
상기 제1 제어신호(P1)에 의해 내부전압 구동부(46)가 동작하여 비트라인 센스 앰프(BLSA)에 내부 전원전압(AIVC)을 공급하게 된다.
그런데, 종래의 반도체 메모리 장치의 내부 전원전압 발생회로는 반도체 메모리 장치가 고속으로 동작하게 되면 상기 내부 전원전압 발생회로(40)에서 내부 전원전압(AIVC)을 필요한 레벨로 올릴 수 없게 되는 문제점이 있었다.
즉, 내부 전원전압 발생회로에서 내부 전원전압(AIVC)을 출력하고, 이를 이용하여 비트라인 센스앰프(BLSA)에서 센싱 및 증폭 동작을 수행하게 되면 상기 내 부 전원전압(AIVC)의 레벨이 순간적으로 떨어지게 된다. 즉, 내부 전원전압(AIVC)에 딥(dip)이 발생하게 된다. 그런데, 뱅크0(BANK0)에 대한 로우 활성화 명령(RASB)이 입력된 다음, 다음 뱅크1(BANK1)에 대한 로우 활성화 명령(RASB)이 입력될 때까지 걸리는 시간이 감소하게 되면 상기 딥(dip)에 의해 뱅크1(BANK1)에 위치한 비트라인 센스앰프(BLSA)에 인가되는 내부 전원전압(AIVC)은 충분히 높은 레벨이 되지 못한다. 따라서, 데이터를 센싱 및 증폭하는 데 많은 시간이 소요되며, 이로 인해 반도체 메모리 장치가 고속으로 동작할 수 없게 된다.
도 5는 종래의 반도체 메모리 장치의 고전압 발생회로의 블록도를 나타낸 것으로서, OR 게이트(52), 파형 발생부(54), 및 고전압 구동부(56)로 구성되어 있다. 도 3에서 PSE0∼PSE3은 비트라인 센스 인에이블 신호를, Vpp는 고전압을 나타낸다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
OR 게이트(52)는 비트라인 센스 인에이블 신호들(PSE0∼PSE3)에 응답하여 마스터 신호(PRD)를 출력한다. 즉, 비트라인 센스 인에이블 신호들(PSE0∼PSE3) 중 어느 하나가 활성화되면 마스터 신호(PRD)를 활성화시킨다. 파형 발생부(54)는 마스터 신호(PRD)에 응답하여 제2 제어신호(P2)를 출력한다. 즉, 마스터 신호(PRD)를 소정 시간 지연시키고, 소정의 펄스폭을 가지도록 한 제2 제어신호(P2)를 출력한다. 고전압 구동부(56)는 상기 제2 제어신호(P2)에 응답하여 고전압(Vpp)을 출력한다. 상기 고전압(Vpp)은 워드라인을 활성화시키는 데 필요하다.
그런데, 이 경우에도 마찬가지로, 상기 고전압을 이용하여 임의의 워드라인 또는 워드라인들을 활성화시키면 상기 고전압(Vpp)에는 딥(dip)이 발생하게 되고, 따라서, 연달아 다른 워드라인 또는 워드라인들을 활성화시키려고 하면 두 번째 이후로는 상기 고전압(Vpp)의 레벨을 충분히 올라가지 못하는 문제점이 있었다.
도 6은 메모리 셀 어레이가 4개의 뱅크로 구성된 경우의 종래의 프리차지 전압 발생회로의 블록도를 나타낸 것으로서, 뱅크 어드레스 디코더(22), 4개의 프리차지 신호 발생부(26-1∼26-4), 프리차지 전압 발생부(60)로 구성되어 있으며, 프리차지 전압 발생부(60)는 OR 게이트(62), 파형 발생부(64), 프리차지 전압 펌프(66)로 구성되어 있다.
도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도 6에 나타낸 프리차지 전압 발생회로는 로우 활성화 명령(RASB)이 프리차지 명령(PRECH)으로 바뀐 것만 제외하면 도 3에 나타낸 내부 전원전압 발생회로와 동일하다.
즉, 뱅크 어드레스 디코더(22)는 외부로부터 입력되는 뱅크 어드레스 신호(BA0, BA1)에 응답하여 뱅크 선택 신호(BS0∼BS3)를 출력한다. 프리차지 신호 발생부(26-1∼26-4)는 각각 해당되는 상기 뱅크 선택 신호(BS0, BS1, BS2, 또는 BS3) 및 외부로부터 입력되는 프리차지 명령(PRECH)에 응답하여 프리차지 신호(PRC0∼PRC3)를 각각 출력한다. 프리차지 전압 발생부(60)는 상기 프리차지 신호(PRC0∼PRC3)에 응답하여 프리차지 전압(Vbb)을 출력한다.
OR 게이트(62)는 상기 프리차지 신호들(PRC0∼PRC3) 중 어느 하나가 활성화 되면 프리차지 마스터 신호(PRC-m)를 출력한다. 파형 발생부(64)는 상기 프리차지 마스터 신호(PRC-m)에 응답하여 제3 제어신호(P3)를 출력한다. 프리차지 전압 펌프 (66)는 상기 제3 제어신호(P3)에 응답하여 프리차지 전압(Vbb)을 출력한다. 상기 프리차지 전압(Vbb)은 0보다 작은 레벨을 가지며, 워드 라인을 프리차지하는데 이용된다.
그런데, 이 경우에도 마찬가지로, 복수개의 워드라인을 연달아 프리차지 하는 경우에는 상기 프리차지 전압(Vbb)의 레벨이 원하는 레벨로 만들 수 없는 문제점이 있었다.
즉, 종래의 멀티 뱅크 구조의 반도체 메모리 장치에서는 소정 레벨의 전압을 필요로 하는 동작이 연속적으로 수행되는 경우, 전압의 레벨이 필요한 레벨에 이르지 못함으로 인해 반도체 메모리 장치의 동작 속도를 저하시키는 문제점이 있었다.
본 발명의 목적은 소정 레벨의 전압을 필요로 하는 동작이 연속적으로 수행되는 경우에 이를 감지하여 상기 전압을 보상할 수 있는 전압 발생 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 전압 발생 회로는 외부로부터 입력되는 신호에 응답하여 내부전압을 발생하는 내부 전압 발생부, 상기 외부로부터 입력되는 신호가 소정시간 내에 연속적으로 입력되면 감지 신호를 출력하는 감지부, 상기 감지 신호에 응답하여 제어신호를 출력하는 제어신호 발생부, 및 상기 제어신호에 응답하여 상기 내부전압을 보상하는 보상부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전압 발생 회로의 상기 감지부는 상기 외부로부터 입력되는 신호가 입력되면 소정의 펄스폭을 가지는 펄스 신호를 출력하는 펄스 발생부, 및 상기 펄스 신호와 상기 외부로부터 입력되는 신호를 조합하여 상기 감지신호를 출력하는 감지신호 출력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전압 발생 회로의 상기 보상부는 목표로 하는 상기 내부전압의 레벨이 포지티브(positive) 레벨을 가지는 경우에는 상기 내부전압을 증가시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전압 발생 회로의 상기 보상부는 목표로 하는 상기 내부전압의 레벨이 네거티브(negative) 레벨을 가지는 경우에는 상기 내부전압을 감소시키는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 뱅크로 구성된 메모리 셀 어레이, 외부로부터 입력되는 명령어 및 외부로부터 입력되는 뱅크 어드레스 신호에 응답하여 상기 복수개의 뱅크에 공통으로 인가되는 출력전압을 출력하는 전압 출력 회로, 및 상기 명령어가 소정시간 내에 연속적으로 입력되면 감지 신호를 출력하는 감지부, 상기 감지 신호에 응답하여 제어신호를 출력하는 제어신호 발생부, 상기 제어신호에 응답하여 상기 출력전압을 소정의 레벨로 변화시키는 보상부를 구비하는 전압 보상 회로를 구비하는 것을 특징으로 한다.
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상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 감지부는 상기 명령어가 입력되면 소정의 펄스폭을 가지는 펄스 신호를 출력하는 펄스 발생부, 및 상기 펄스 신호와 상기 명령어를 조합하여 상기 감지신호를 출력하는 감지신호 출력부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 메모리 셀 어레이는 워드라인과 비트라인쌍 사이에 연결된 메모리 셀, 프리차지 신호에 응답하여 상기 워드라인을 프리차지하는 워드라인 프리차지부, 및 비트라인 센스 인에이블 신호에 응답하여 상기 비트라인쌍의 신호를 센싱하고 증폭하는 비트라인 센스앰프를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 출력전압은 상기 비트라인 센스앰프가 데이터를 센싱 및 증폭하는데 필요한 내부 전원전압, 또는, 상기 워드라인을 활성화시키는데 필요한 고전압, 또는, 상기 워드라인을 프리차지하는데 필요한 프리차지 전압인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태의 상기 전압 출력 회로는 외부로부터 입력되는 로우 활성화 명령 및 상기 뱅크 어드레스 신호를 조합하여 상기 비트라인 센스 인에이블 신호를 각각 출력하는 복수개의 센싱 신호 발생부, 및 상기 복수개의 비트라인 센스 인에이블 신호 중 어느 하나가 활성화되면 상기 비트라인 센스앰프를 구동하기 위한 내부 전원전압을 출력하는 내부 전원전압 발생회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태의 상기 전압 보상 회로는 상기 로우 활성화 명령이 소정시간 내에 연속적으로 입력될 경우 상기 내부 전원전압을 증가시키는 내부 전원전압 보상 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 전압 출력 회로는 외부로부터 입력되는 로우 활성화 명령 및 상기 뱅크 어드레스 신호를 조합하여 상기 비트라인 센스 인에이블 신호를 각각 출력하는 복수개의 센싱 신호 발생부, 및 상기 복수개의 비트라인 센스 인에이블 신호 중 어느 하나가 활성화되면 상기 워드라인을 활성화하기 위한 고전압을 출력하는 고전압 발생회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 전압 보상 회로는 상기 로우 활성화 명령이 소정시간 내에 연속적으로 입력될 경우 상기 고전압을 증가시키는 고전압 보상 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 형태의 상기 전압 출력 회로는 외부로부터 입력되는 프리차지 명령 및 상기 뱅크 어드레스 신호를 조합하여 상기 프리차지 신호를 각각 출력하는 복수개의 프리차지 신호 발생부, 및 상기 복수개의 프리차지 신호 중 어느 하나가 활성화되면 상기 워드라인을 프리차지하기 위한 프리차지 전압을 출력하는 프리차지 전압 발생회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3 형태의 상기 전압 보상 회로는 상기 프리차지 명령이 소정시간 내에 연속적으로 입력될 경우 상기 프리차지 전압을 감소시키는 프리차지 전압 보상 회로를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 전압 보상 회로를 설명하면 다음과 같다.
도 7은 본 발명의 제1 실시예로서, 본 발명의 반도체 메모리 장치의 전압 보상 회로가 내부 전원전압 발생회로에 적용되는 경우의 블록도를 나타낸 것으로서, 뱅크 어드레스 디코더(22), 4개의 센싱 신호 발생부(24-1∼24-4), 내부 전원전압 출력부(40), 및 전압 보상 회로(70)로 구성되어 있으며, 내부 전원전압 출력부(40)는 OR 게이트(42), 펄스 발생부(44), 및 내부 전압 구동부(46)로, 전압 보상 회로(70)는 감지부(72), 펄스 발생부(74), 및 내부 전압 보상부(76)로 각각 구성되어 있다. 즉, 도 3에 나타낸 종래의 내부 전원전압 발생회로에서 전압 보상 회로(70)가 추가되어 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도 7에 나타낸 블록들 중 도 3에 나타낸 블록들과 동일한 부호의 블록들의 기능은 도 3에서 설명한 것과 동일하다.
감지부(72)는 외부로부터 입력되는 로우 활성화 명령(RASB)에 응답하여 감지신호를 출력한다. 즉, 상기 로우 활성화 명령(RASB)이 소정의 시간 내에 연속적으 로 입력되면 감지 신호(SEN)를 출력한다. 펄스 발생부(74)는 상기 감지 신호에 응답하여 제4 제어신호(P4)를 출력한다. 즉, 상기 감지신호(SEN)가 입력되면 소정의 시간이 지연된 후에 소정의 펄스폭을 가지는 제4 제어신호(P4)를 출력한다. 내부 전압 보상부(76)는 상기 제4 제어신호(P4)에 응답하여 내부 전원전압(AIVC)을 소정의 레벨만큼 상승시킨다.
도 8은 도 7에 나타낸 본 발명의 전압 보상 회로(70)의 감지부(72)의 블록도를 나타낸 것으로서, 펄스 발생부(722) 및 NOR 게이트(724)로 구성되어 있다.
도 8에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
펄스 발생부(722)는 로우 활성화 명령(RASB)에 응답하여 펄스 신호(RAD)를 출력한다. 즉, 로우 활성화 명령(RASB)이 입력되면 소정의 펄스폭을 가지는 펄스 신호(RAD)를 출력한다. NOR 게이트(724)는 상기 펄스 신호(RAD)와 상기 로우 활성화 명령(RASB)을 NOR 연산하여 감지신호(SEN)를 출력한다.
도 9는 도 7 및 도 8에 나타낸 본 발명의 내부 전원전압 발생회로의 전압 보상 회로(70)의 동작을 설명하기 위한 동작 타이밍도로서, RASB는 로우 활성화 명령을, PSE0 및 PSE1은 비트라인 센스 인에이블 신호를, P1은 제1 제어신호를, RAD는 펄스 신호를, SEN는 감지신호를, P4는 제4 제어신호를 각각 나타낸다.
도 9를 참고하여 도 7 및 도 8에 나타낸 본 발명의 전압 보상 회로(70)의 동작을 설명하면 다음과 같다.
t1 시점에서 로우 활성화 명령(RASB)이 입력되고, 이 때, 뱅크 어드레스 신호로는 뱅크0에 해당하는 어드레스 신호가 입력된다고 가정한다. 또한, t2 시점에 서 다시 로우 활성화 명령(RASB)이 입력되고, 이 때에는 뱅크 어드레스 신호로는 뱅크1에 해당하는 어드레스 신호가 입력된다고 가정한다. 그러면 t1 시점에 입력된 로우 활성화 명령(RASB)에 응답하여 소정 시간이 경과하면 비트라인 센스 인에이블 신호(PSE0)가 활성화 되고, t2 시점에 입력된 로우 활성화 명령(RASB)에 응답하여 소정 시간이 경과하면 비트라인 센스 인에이블 신호(PSE1)가 활성화 된다.
비트라인 센스 인에이블 신호(PSE0)가 활성화되면 소정 시간이 경과한 후 소정의 펄스폭을 가지는 제1 제어신호(P1)가 출력되고, 또 다시 비트라인 센스 인에이블 신호(PSE1)가 활성화 되면 소정 시간이 경과한 후 소정의 펄스폭을 가지는 제1 제어신호(P1)가 출력된다.
또한, 로우 활성화 명령(RASB)이 입력되면 감지부(72)의 펄스 발생부(722)는 소정의 폭을 가지는 펄스 신호(RAD)를 출력한다. 상기 펄스 신호(RAD)와 상기 로우 활성화 명령(RASB)을 NOR 연산을 하게 되면, 즉, 상기 펄스 신호(RAD)가 로우 레벨일 때 다시 로우 활성화 명령(RASB)이 입력되면 감지 신호(SEN)가 하이 레벨이 된다. 상기 감지 신호(SEN)에 응답하여 전압 보상 회로(70)의 펄스 발생부(74)는 제4 제어신호(P4)를 출력하고, 내부전압 보상부(76)는 상기 제4 제어신호(P4)에 응답하여 내부 전원전압(AIVC)을 상승시킨다.
즉, 내부 전원전압(AIVC)에 딥(dip)이 발생하는 이유는 상기 내부 전원전압(AIVC)을 이용하여 비트라인 센스앰프(BLSA)가 센싱 및 증폭 동작을 함으로써 전하를 소모하게 되고, 내부전압 구동부(46)가 소모된 전하를 보충하는 데 시간이 필요하기 때문이다. 이 때, 다시 로우 활성화 명령(RASB)이 입력되면 내부 전원전압 (AIVC)이 충분한 레벨로 올라가지 못하고 다시 떨어지게 된다. 그러므로, 더 감소한 내부 전원전압(AIVC)을 이용하여 센싱 및 증폭 동작을 수행하게 되면 그만큼 시간이 더 소요되므로 반도체 메모리 장치가 고속으로 동작할 수 없었다.
본 발명에서는 로우 활성화 명령(RASB)이 소정 시간 내에 연속적으로 입력될 경우, 내부 전압 보상부(76)를 이용하여 소모된 전하를 보충함으로써 상기 내부 전원전압(AIVC)의 레벨을 올려주고, 따라서, 반도체 메모리 장치가 고속으로 동작할 수 있도록 한다.
도 10은 본 발명의 제2 실시예로서, 전압 보상 회로가 고전압 발생회로에 적용되는 경우의 블록도를 나타낸 것으로서, 고전압 발생회로(50) 및 전압 보상 회로(80)로 구성되어 있으며, 고전압 발생회로(50)는 OR 게이트(52), 파형 발생부(54), 및 고전압 구동부(56)로, 전압 보상 회로(80)는 감지부(82), 펄스 발생부(84), 및 고전압 보상부(86)로 각각 구성되어 있다.
도 10에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
고전압 발생회로(50) 및 내부 블록들의 기능은 도 5에서 설명한 것과 동일하다.
고전압 보상회로(80)의 기능도 도 7에서 설명한 전압 보상 회로(70)의 동작과 유사하다. 즉, 감지부(82)는 외부로부터 입력되는 로우 활성화 명령(RASB)에 응답하여 감지 신호를 출력한다. 상기 감지부(82)의 구성은 도 7에 나타낸 것과 동일하다. 펄스 발생부(84)는 상기 감지 신호에 응답하여 제5 제어신호(P5)를 출력한다. 고전압 보상부(86)는 상기 제5 제어신호(P5)에 응답하여 고전압(Vpp)을 상승시 킨다.
즉, 종래의 경우에는, 로우 활성화 명령(RASB)이 소정 시간 내에 연속적으로 입력되면 워드 라인을 활성화시키기 위한 고전압(Vpp)도 상술한 내부 전원전압과 동일한 이유로 충분한 레벨로 올라가는데 긴 시간이 소요된다. 따라서, 본 발명에서는 상기 로우 활성화 명령(RASB)이 소정 시간 내에 연속적으로 입력될 경우에만 동작하는 고전압 보상회로(80)를 구비함으로써 고전압(Vpp)을 빠른 시간 내에 충분한 레벨로 올릴 수 있으므로 반도체 메모리 장치가 고속으로 동작할 수 있게 된다.
도 11은 본 발명의 제3 실시예로서, 본 발명의 반도체 메모리 장치의 전압 보상 회로가 프리차지 전압 발생회로에 적용되는 경우의 블록도를 나타낸 것으로서, 프리차지 전압 발생회로(60) 및 프리차지 전압 보상회로(90)로 구성되어 있으며, 상기 프리차지 전압 발생회로(60)는 OR 게이트(62), 파형 발생부(64), 및 프리차지 전압 펌프(66)로, 상기 프리차지 전압 보상회로(90)는 감지부(92), 펄스 발생부(94), 및 프리차지 전압 보상부(96)로 각각 구성되어 있다.
도 11에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
프리차지 전압 발생회로(60) 및 내부의 블록들은 도 6에서 설명한 것과 동일하다.
프리차지 전압 보상회로(90)의 기능도 도 7에서 설명한 전압 보상 회로(70)의 동작과 유사하다. 즉, 감지부(92)는 외부로부터 입력되는 프리차지 명령(PRECH)에 응답하여 감지 신호를 출력한다. 상기 감지부(92)의 구성은 도 7에 나타낸 것과 동일하다. 펄스 발생부(94)는 상기 감지 신호에 응답하여 제6 제어신호(P6)를 출력 한다. 프리차지 전압 보상부(96)는 상기 제6 제어신호(P6)에 응답하여 프리차지 전압(Vbb)을 하강시킨다.
즉, 종래의 경우에는, 프리차지 명령(PRECH)이 소정 시간 내에 연속적으로 입력되면 워드 라인을 프리차지시키기 위한 프리차지 전압(Vbb)은 상술한 내부 전원전압과 동일한 이유로 충분한 레벨로 떨어지는데 긴 시간이 소요된다. 따라서, 본 발명에서는 상기 프리차지 명령(PRECH)이 소정 시간 내에 연속적으로 입력될 경우에만 동작하는 프리차지 전압 보상회로(90)를 구비함으로써 프리차지 전압(Vpp)을 빠른 시간 내에 충분한 레벨로 떨어질 수 있으므로 반도체 메모리 장치가 고속으로 동작할 수 있게 된다.
도 12는 종래의 반도체 메모리 장치와 본 발명의 반도체 메모리 장치의 동작을 비교하기 위한 도면으로서, 본 발명의 전압 발생 회로가 내부 전원전압 발생회로에 적용된 경우를 나타낸 것이다. 도 12에서 RASB는 로우 활성화 명령을, AIVC는 내부 전원 전압을, data는 반도체 메모리 장치의 비트라인쌍의 데이터를 각각 나타내며, tRR은 로우 활성화 명령(RASB)이 입력되고 난 후, 다시 다른 뱅크에 대한 로우 활성화 명령(RASB)이 입력될 때까지의 시간을 의미한다.
즉, 도 12(b1) 및 (c1)은 종래의 반도체 메모리 장치에서의 내부 전원전압 및 비트라인쌍의 데이터의 변화를, 도 12(b2) 및 (c2)는 본 발명의 반도체 메모리 장치에서의 내부 전원전압 및 비트라인쌍의 데이터의 변화를 각각 나타낸 것이다.
도 12를 참고하여 종래의 반도체 메모리 장치와 본 발명의 반도체 메모리 장치의 동작을 비교하여 설명하면 다음과 같다.
t1 시점에서 로우 활성화 명령(RASB)이 입력되고, 이 때, 뱅크 어드레스 신호로는 뱅크0에 해당하는 어드레스 신호가 입력된다고 가정한다. 또한, t2 시점에서 다시 로우 활성화 명령(RASB)이 입력되고, 이 때에는 뱅크 어드레스 신호로는 뱅크1에 해당하는 어드레스 신호가 입력된다고 가정한다(도 12(a)).
도 12(b1)에서 보면 t1 시점에서 입력된 로우 활성화 명령(RASB)에 의해 t3 시점에서 내부 전원전압(AIVC)을 이용하여 뱅크0의 데이터를 센싱 및 증폭하므로 상기 내부 전원전압(AIVC)은 감소하게 된다. t2 시점에서 입력된 로우 활성화 명령(RASB)에 의해 t4 시점에서 다시 상기 내부 전원전압(AIVC)을 이용하여 뱅크1의 데이터를 센싱 및 증폭하게 되는데, 이 경우 도 12(b1)에서 나타낸 바와 같이 내부 전원전압(AIVC)은 충분한 레벨로 공급될 수 없다.
그러나, 도 12(b2)에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치에서는 소정시간 내에 다시 로우 활성화 명령이 입력된 경우에는 전압 보상 회로를 이용하여 내부 전원전압(AIVC)을 보상해줌으로써 내부 전원전압(AIVC)이 도 12(b1)에 나타낸 종래의 반도체 메모리 장치에서보다 상승하게 된다.
그러므로, 센싱 및 증폭되는 비트라인쌍의 데이터(data)는 종래의 반도체 메모리 장치에서는, 도 12(c1)에 나타낸 바와 같이, 뱅크1(B1)의 데이터는 뱅크0(B0)의 데이터에 비해 충분히 증폭되지 못한다. 즉, t4시점에서 출력되는 뱅크1(B1)의 데이터는 t3시점에서 출력되는 뱅크0(B0)의 데이터보다 dV만큼 낮은 레벨로 증폭된다. 따라서, tRR을 짧게 가져가는 데 한계가 있다. 즉, 반도체 메모리 장치를 고속으로 동작시킬 수 없다.
그러나, 본 발명의 반도체 메모리 장치에서는, 도 12(c2)에 나타낸 바와 같이, 뱅크1(B1)의 데이터도 뱅크0(B0)의 데이터와 거의 동일한 레벨로 증폭될 수 있다. 따라서, 종래의 반도체 메모리 장치에서보다 tRR을 짧게 가져갈 수 있으며, 결과적으로 반도체 메모리 장치를 고속으로 동작시킬 수 있다.
고전압 및 프리차지 전압도 상술한 내부 전원전압과 동일한 효과를 얻을 수 있다.
즉, 본 발명의 반도체 메모리 장치의 전압 보상 회로는 소정 레벨의 전압을 필요로 하는 동작이 연속적으로 이루어질 경우에, 외부로부터 입력되는 명령어에 응답하여, 즉, 상기 명령어가 소정 시간 내에 연속적으로 입력될 경우에 상기 전압 보상 회로가 동작하도록 함으로써 필요한 레벨의 전압을 빠른 시간 내에 만들 수 있으며, 이로 인해 반도체 메모리 장치가 고속으로 동작할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 전압 보상 회로는 반도체 메모리 장치가 고속으로 동작할 수 있도록 한다.

Claims (19)

  1. 외부로부터 입력되는 신호에 응답하여 내부전압을 발생하는 내부 전압 발생부;
    상기 외부로부터 입력되는 신호가 소정시간 내에 연속적으로 입력되면 감지 신호를 출력하는 감지부;
    상기 감지 신호에 응답하여 제어신호를 출력하는 제어신호 발생부; 및
    상기 제어신호에 응답하여 상기 내부전압을 보상하는 보상부를 구비하는 것을 특징으로 하는 전압 발생 회로.
  2. 제1항에 있어서, 상기 감지부는
    상기 외부로부터 입력되는 신호가 입력되면 소정의 펄스폭을 가지는 펄스 신호를 출력하는 펄스 발생부; 및
    상기 펄스 신호와 상기 외부로부터 입력되는 신호를 조합하여 상기 감지신호를 출력하는 감지신호 출력부를 구비하는 것을 특징으로 하는 전압 발생 회로.
  3. 제1항에 있어서, 상기 보상부는
    목표로 하는 상기 내부전압의 레벨이 포지티브 레벨을 가지는 경우에는 상기 내부전압을 증가시키는 것을 특징으로 하는 전압 발생 회로.
  4. 제1항에 있어서, 상기 보상부는
    목표로 하는 상기 내부전압의 레벨이 네거티브 레벨을 가지는 경우에는 상기 내부전압을 감소시키는 것을 특징으로 하는 전압 발생 회로.
  5. 복수개의 뱅크로 구성된 메모리 셀 어레이;
    외부로부터 입력되는 명령어 및 외부로부터 입력되는 뱅크 어드레스 신호에 응답하여 상기 복수개의 뱅크에 공통으로 인가되는 출력전압을 출력하는 전압 출력 회로; 및
    상기 명령어가 소정시간 내에 연속적으로 입력되면 감지 신호를 출력하는 감지부, 상기 감지 신호에 응답하여 제어신호를 출력하는 제어신호 발생부, 상기 제어신호에 응답하여 상기 출력전압을 소정의 레벨로 변화시키는 보상부를 구비하는 전압 보상 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 삭제
  7. 제5항에 있어서, 상기 감지부는
    상기 명령어가 입력되면 소정의 펄스폭을 가지는 펄스 신호를 출력하는 펄스 발생부; 및
    상기 펄스 신호와 상기 명령어를 조합하여 상기 감지신호를 출력하는 감지신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 메모리 셀 어레이는
    워드라인과 비트라인쌍 사이에 연결된 메모리 셀;
    프리차지 신호에 응답하여 상기 워드라인을 프리차지하는 워드라인 프리차지부; 및
    비트라인 센스 인에이블 신호에 응답하여 상기 비트라인쌍의 신호를 센싱하고 증폭하는 비트라인 센스앰프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 출력전압은
    상기 비트라인 센스앰프가 데이터를 센싱 및 증폭하는데 필요한 내부 전원전압인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 출력전압은
    상기 워드라인을 활성화시키는데 필요한 고전압인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 출력전압은
    상기 워드라인을 프리차지하는데 필요한 프리차지 전압인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제8항에 있어서, 상기 전압 출력 회로는
    외부로부터 입력되는 로우 활성화 명령 및 상기 뱅크 어드레스 신호를 조합하여 상기 비트라인 센스 인에이블 신호를 각각 출력하는 복수개의 센싱 신호 발생부; 및
    상기 복수개의 비트라인 센스 인에이블 신호 중 어느 하나가 활성화되면 상기 비트라인 센스앰프를 구동하기 위한 내부 전원전압을 출력하는 내부 전원전압 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 전압 보상 회로는
    상기 로우 활성화 명령이 소정시간 내에 연속적으로 입력될 경우 상기 내부 전원전압을 증가시키는 내부 전원전압 보상 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제8항에 있어서, 상기 전압 출력 회로는
    외부로부터 입력되는 로우 활성화 명령 및 상기 뱅크 어드레스 신호를 조합 하여 상기 비트라인 센스 인에이블 신호를 각각 출력하는 복수개의 센싱 신호 발생부; 및
    상기 복수개의 비트라인 센스 인에이블 신호 중 어느 하나가 활성화되면 상기 워드라인을 활성화하기 위한 고전압을 출력하는 고전압 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 전압 보상 회로는
    상기 로우 활성화 명령이 소정시간 내에 연속적으로 입력될 경우 상기 고전압을 증가시키는 고전압 보상 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제8항에 있어서, 상기 전압 출력 회로는
    외부로부터 입력되는 프리차지 명령 및 상기 뱅크 어드레스 신호를 조합하여 상기 프리차지 신호를 각각 출력하는 복수개의 프리차지 신호 발생부; 및
    상기 복수개의 프리차지 신호 중 어느 하나가 활성화되면 상기 워드라인을 프리차지하기 위한 프리차지 전압을 출력하는 프리차지 전압 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 전압 보상 회로는
    상기 프리차지 명령이 소정시간 내에 연속적으로 입력될 경우 상기 프리차지 전압을 감소시키는 프리차지 전압 보상 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제8항에 있어서, 상기 전압 출력 회로는
    외부로부터 입력되는 로우 활성화 명령 및 상기 뱅크 어드레스 신호를 조합하여 상기 비트라인 센스 인에이블 신호를 각각 출력하는 복수개의 센싱 신호 발생부;
    상기 복수개의 비트라인 센스 인에이블 신호 중 어느 하나가 활성화되면 상기 비트라인 센스앰프를 구동하기 위한 내부 전원전압을 출력하는 내부 전원전압 발생회로;
    상기 복수개의 비트라인 센스 인에이블 신호 중 어느 하나가 활성화되면 상기 워드라인을 활성화하기 위한 고전압을 출력하는 고전압 발생회로;
    외부로부터 입력되는 프리차지 명령 및 상기 뱅크 어드레스 신호를 조합하여 상기 프리차지 신호를 각각 출력하는 복수개의 프리차지 신호 발생부; 및
    상기 복수개의 프리차지 신호 중 어느 하나가 활성화되면 상기 워드라인을 프리차지하기 위한 프리차지 전압을 출력하는 프리차지 전압 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 전압 보상 회로는
    상기 로우 활성화 명령이 소정시간 내에 연속적으로 입력될 경우 상기 내부 전원전압을 증가시키는 내부 전원전압 보상 회로;
    상기 로우 활성화 명령이 소정시간 내에 연속적으로 입력될 경우 상기 고전압을 증가시키는 고전압 보상 회로; 및
    상기 프리차지 명령이 소정시간 내에 연속적으로 입력될 경우 상기 프리차지 전압을 감소시키는 프리차지 전압 보상 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101027341B1 (ko) 2009-12-11 2011-04-11 주식회사 하이닉스반도체 다중 내부 전원 패드회로

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007036990B4 (de) * 2007-08-06 2013-10-10 Qimonda Ag Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920017102A (ko) * 1991-02-07 1992-09-26 시키모리야 내부전압발생회로를 갖춘 반도체기억장치
KR19990061021A (ko) * 1997-12-31 1999-07-26 김영환 고전압 발생장치
KR20030013050A (ko) * 2001-08-06 2003-02-14 삼성전자주식회사 반도체 메모리 장치의 워드 라인 인에이블 구동 회로

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
JP2925422B2 (ja) * 1993-03-12 1999-07-28 株式会社東芝 半導体集積回路
JPH10228770A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体集積回路
JPH10269768A (ja) * 1997-03-26 1998-10-09 Mitsubishi Electric Corp 半導体集積回路
JP3247647B2 (ja) * 1997-12-05 2002-01-21 株式会社東芝 半導体集積回路装置
JPH11203862A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
KR19990069536A (ko) * 1998-02-10 1999-09-06 윤종용 전압 강하 회로 및 이를 이용한 내부전원전압레벨 제어방법
KR100269324B1 (ko) * 1998-04-24 2000-10-16 윤종용 반도체 메모리 장치의 주파수 대응 백 바이어스 전압 발생 회로및 방법
DE19929095B4 (de) * 1998-06-29 2005-12-08 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung
KR100294450B1 (ko) 1998-09-24 2001-09-17 윤종용 반도체메모리장치의어레이내부전원전압발생회로
KR20000032290A (ko) * 1998-11-13 2000-06-15 윤종용 멀티-뱅크 구조를 가지는 반도체 메모리 장치
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
KR20010009806A (ko) 1999-07-14 2001-02-05 윤종용 메모리 소자의 챠지 공급 제어장치
JP2001067868A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
JP2001067867A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
JP4485637B2 (ja) * 2000-02-24 2010-06-23 富士通マイクロエレクトロニクス株式会社 半導体装置及び半導体装置の内部電源生成方法
US6542427B2 (en) * 2001-03-08 2003-04-01 Micron Technology, Inc. Power validation for memory devices on power up
KR100396897B1 (ko) * 2001-08-14 2003-09-02 삼성전자주식회사 페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법
KR20030043411A (ko) 2001-11-28 2003-06-02 삼성전자주식회사 액티브 동작용 내부 전원 전압 발생 회로
KR100408419B1 (ko) * 2001-12-19 2003-12-06 삼성전자주식회사 반도체 메모리 장치의 동작 타이밍 제어회로 및 동작타이밍 제어 방법
JP2003188694A (ja) * 2001-12-19 2003-07-04 Mitsubishi Electric Corp 半導体装置
KR100437463B1 (ko) * 2002-07-18 2004-06-23 삼성전자주식회사 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법
JP2004071095A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体記憶装置
US7193920B2 (en) * 2004-11-15 2007-03-20 Hynix Semiconductor Inc. Semiconductor memory device
KR100616199B1 (ko) * 2004-12-06 2006-08-25 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 발생 제어회로 및 방법
KR100586555B1 (ko) * 2005-01-17 2006-06-08 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920017102A (ko) * 1991-02-07 1992-09-26 시키모리야 내부전압발생회로를 갖춘 반도체기억장치
KR19990061021A (ko) * 1997-12-31 1999-07-26 김영환 고전압 발생장치
KR20030013050A (ko) * 2001-08-06 2003-02-14 삼성전자주식회사 반도체 메모리 장치의 워드 라인 인에이블 구동 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101027341B1 (ko) 2009-12-11 2011-04-11 주식회사 하이닉스반도체 다중 내부 전원 패드회로

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JP2006134567A (ja) 2006-05-25
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