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Die
Erfindung betrifft eine digitale Speicherschaltung, die mindestens
zwei Bereiche mit jeweils einer Vielzahl von Speicherzellen enthält, gemäß dem Oberbegriff
des Patentanspruchs. Bevorzugtes, jedoch nicht ausschließliches
Anwendungsgebiet der Erfindung sind DRAM-Speicher.
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In
digitalen Datenspeichern sind die binären Speicherzellen jeder Speicherbank
häufig
in mehreren separaten Bereichen zusammengefasst, die jeweils eine
eigene Menge von Leseverstärkern
haben, deren jeder für
eine Teilmenge der Zellen des betreffenden Bereiches zuständig ist. Üblicherweise bilden
die Zellen jedes Speicherbereiches eine Matrix aus Reihen und Spalten,
und jeder Spalte ist ein Leseverstärker zugeordnet. Jeder Leseverstärker ist über eine
zugeordnete Bitleitung mit allen Zellen der betreffenden Spalte
verbunden. Jede Reihe kann selektiv durch Aktivierung einer zugeordneten
Wortleitung adressiert werden. Das entsprechende Aktivierungssignal
wird in einem Wortleitungsdecoder (Reihendecoder) aus der Reihenadresse
der auszulesenden Speicherzelle abgeleitet. Die Aktivierung bewirkt,
dass jede Zelle der betreffenden Reihe ihren Speicherinhalt über die
Bitleitung dem der betreffenden Spalte zugeordneten Leseverstärker mitteilt,
der daraufhin ein verstärktes
Signal erzeugt, das den Binärwert
des gespeicherten Datums darstellt. Diese Darstellung wird dann,
durch Schließen
eines dem Leseverstärker
individuell zugeordneten Transferschalters an eine zugeordnete lokale
Datenleitung übertragen,
die über
einen Leitungsschalter mit einer zugeordneten Master-Datenleitung
verbunden werden kann, die allen Speicherbereichen der Bank gemeinsam
ist, um die Binärdarstellung
an einen sekundären
Leseverstärker
zu übertragen
und dort zur Ausgabe des Datums zu verstärken.
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Die
Transferschalter werden durch Spaltenselektionssignale gesteuert,
die über
einen Spaltendecoder aus der Spaltenadresse der auszulesenden Speicherzellen
abgeleitet werden. Die Spaltenselektionssignale werden allen Speicherbereichen
gemeinsam zugeführt.
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In
vielen Fällen,
insbesondere bei großen Speicherbänken mit
einer sehr hohen Anzahl von Spalten in jedem Speicherbereich, ist
die Gesamtzahl n der Spalten jedes Bereiches aufgeteilt in m benachbarte
Gruppen, deren jede k = n/m Spalten umfasst und ein entsprechendes
Segment des Speicherbereiches belegt. Dementsprechend sind auch
die lokalen Datenleitungen segmentiert. Jede Gruppe (also jedes
Segment) kann wiederum in p benachbarte Untergruppen aufgeteilt
sein, deren jede q = k/p Spalten umfasst, wobei jeweils alle Transferschalter,
die den Leseverstärkern
der selben Untergruppe zugeordnet sind, durch ein dieser Untergruppe
zugeordnetes gemeinsames Spaltenselektionssignal angesteuert werden.
Um in diesen Fällen
die von den q Transferschaltern der jeweils selben Untergruppe übertragenen
Daten getrennt voneinander weiterzuleiten, sind entlang jedem Segment
q lokale Datenleitungen vorgesehen, deren jede an genau einen individuell
zugeordneten Transferschalter jeder Untergruppe der Spalten des
betreffenden Segmentes angeschlossen ist. Wenn q = 1 ist, wird für jede Spalte
und somit für
jeden Transferschalter ein eigenes Spaltenselektionssignal erzeugt.
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Entsprechend
der Anzahl m der Segmente sind m Bündel von Master-Datenleitungen
vorgesehen. Jedes dieser Bündel
enthält
q Master-Datenleitungen, die den q lokalen Datenleitungen jeweils
eines Segmentes aller Speicherbereiche zugeordnet sind.
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Üblicherweise
sind die Bitleltungen, die lokalen Datenleitungen und die Master-Datenleitung zweiadrig.
Hierzu ist jeder primäre
Leseve stärker
mit symmetrischem Ausgang ausgelegt. Wenn der von ihm gefühlte Inhalt
einer Speicherzelle einem Datum des ersten Binärwertes entspricht, erscheint
am Ausgang des Verstärkers
eine Potentialdifferenz, deren Polarität den Binärwert des in der Zelle gespeicherten
Datums anzeigt. Entspricht der Zelleninhalt einem Datum des ersten
Binärwertes,
dann geht der eine Ausgangsanschluss des Verstärkers auf ein erstes definiertes
Logikpotential, und der andere Ausgangsanschluss geht auf ein zweites
definiertes Logikpotential. Entspricht der Zelleninhalt einem Datum des
zweiten Binärwertes,
dann erscheinen die beiden Logikpotentiale an den Ausgangsanschlüssen des
Verstärkers
vertauscht. Durch Schließen
des Transferschalters bei geschlossenem Leitungsschalter werden
die Ausgangspotentiale des Leseverstärkers an die Adern der zugeordneten
lokalen Datenleitung gelegt und gelangen über den Leitungsschalter auf
die Adern der zugeordneten Master-Datenleitung, um dort eine das gefühlte Datum
darstellende Potentialdifferenz herzustellen. Der sekundäre Leseverstärker ist
daher als Differenzverstärker
mit symmetrischem Eingang ausgebildet. Die Versorgungspotentiale
am fußseitigen
und lastseitigen Ende dieses Verstärkers sind symmetrisch zur
Mitte zwischen den beiden Logikpotentialen und nahe dem einen bzw.
anderen Logikpotential.
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Im
Ruhezustand der Speicherschaltung, bevor ein Lese- oder Schreibbetrieb
eingeleitet wird, werden die Adern aller Bitleitungen auf ein bestimmtes
Potential egalisiert, das üblicherweise
mitten zwischen den beiden Logikpotentialen liegt. Die Adern aller
lokalen Datenleitungen werden ebenfalls auf dieses Potential egalisiert,
und zwar aus folgendem Grund: Bei der späteren Spaltenselektion werden
die ausgewählten
Transferschalter ja nicht nur in demjenigen Speicherbereich geschlossen,
der die aktivierte Wortleitung enthält, sondern auch in allen anderen Speicherbereichen,
deren sämtliche
Bitleitungen das Egalisierungspotential beibehalten haben. Durch
die erwähnte
Egalisierung der lokalen Datenleitungen auf genau dieses Potential
werden unnötige
Ladeströme
in diesen anderen Speicherbereichen vermieden.
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Im
Ruhezustand der Speicherschaltung werden die Adern aller Master-Datenleitungen
ebenfalls auf ein bestimmtes Potential egalisiert. Für dieses zweitgenannte
Egalisierungspotential wird eines der beiden Logikpotentiale gewählt, und
zwar dasjenige, das dem lastseitigen Versorgungspotential der sekundären Leseverstärker entspricht
oder nahe kommt. Dieser Verstärker
bleibt dann nämlich
im Linearbereich der Verstärkerkennlinie,
wenn die Eingangsanschlüsse
mit der oben erwähnten
Potentialdifferenz angesteuert werden, die das gefühlte Datum
darstellt.
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Jeder
Leitungsschalter hat einen Steueranschluss zum Anlegen eines Durchschaltsignals,
das den Schalter schließt
und für
die Dauer dieses Signals geschlossen hält. Vor dem Schließen von
Leitungsschaltern und bevor ein Transferschalter an irgendeinem
der primären
Leseverstärker
geschlossen wird, werden die Adern aller Bitleitungen und aller
lokalen Datenleitungen von der Quelle ihres Egalisierungspotentials
abgetrennt; wegen ihrer Leitungskapazität behalten sie dieses Potential
aber vorerst noch.
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Eine
digitale Speicherschaltung mit dem Merkmal des Oberbegriffs des
Anspruchs 1 ist aus der
US
6 256 245 B1 bekannt.
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Bei
Speicherschaltungen nach dem Stand der Technik werden alle Leitungsschalter,
die dem selben Speicherbereich zugeordnet sind, gemeinsam gesteuert.
Da die Reihenadresse einer adressierten Speicherzelle auch den jeweiligen
Speicherbereich identifiziert, arbeitet eine Leitungsschalter-Wähleinrichtung
nach dem Stand der Technik nur abhängig von der im Wortleitungsdecoder
decodierten Reihenadresse, um das Durchschaltsignal gleichzeitig
an alle Leitungsschalter des die adressierte Reihe enthaltenden
Speicherbereiches zu übertragen.
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Wenn
somit die Leitungsschalter eines Speicherbereichs geschlossen werden,
was üblicherweise
vor dem Schließen
von Transferschaltern im betreffenden Speicherbereich geschieht,
gehen beide Adern aller lokalen Datenleitungen aller Segmente des
Speicherbereichs zunächst
von ihrem (bis dahin noch behaltenen) Egalisierungspotential, das mitten
zwischen den beiden Logikpotentialen liegt, auf das Egalisierungspotential
der Master-Datenleitungen, welches gleich einem der Logikpotentiale
ist. Hierzu muss die Quelle des Egalisierungspotentials der Master-Datenleitungen
viel Ladestrom nachliefern. Die Aufgabe der Erfindung besteht darin,
diesen Ladestromverbrauch zu mindern.
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Diese
Aufgabe wird erfindungsgemäß durch die
im Patentanspruch gekennzeichnete Ausbildung der Speicherschaltung
gelöst.
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Die
Erfindung wird somit realisiert an einer digitalen Speicherschaltung
mit mindestens einer Speicherbank, die mindestens zwei Bereiche
mit jeweils einer Vielzahl von matrixförmig in Reihen und Spalten
angeordneten Speicherzellen zur Speicherung jeweils eines binären Datums
und für
jede Spalte einen primären
Leseverstärker
enthält,
um das in einer adressierten Zelle gespeicherte Datum zu fühlen und über einen
durch ein Spaltenselektionssignal schließbaren Transferschalter die
erste Ader einer dem betreffenden primären Leseverstärker zugeordneten
zweiadrigen lokalen Datenleitung auf eine erstes Logikpotential
und die zweite Ader dieser Datenleitung auf ein zweites Logikpotential
zu legen, wenn das gefühlte
Datum den ersten Binärwert
hat, und die besagte erste Ader auf das zweite Logikpotential und die
besagte zweite Ader auf das erste Logikpotential zu legen, wenn
das gefühlte
Datum den zweiten Binärwert
hat. Die Adern jeder lokalen Datenleitung sind über jeweils einen Leitungsschalter,
der durch einen Leitungsschalter-Durchschaltbefehl schließbar ist,
mit den Adern einer zugeordneten zweiadrigen Master-Datenleitung
verbunden, die zu den Eingangsanschlüssen eines individuell zugeordneten sekundären Leseverstärkers führt. Es
sind Vorladeeinrichtungen vorgesehen, um vor einem Leitungsschalter-Durchschaltbefehl
beide Adern aller lokalen Datenleitungen auf ein zwischen dem ersten
und dem zweiten Logikpotential liegendes Potential zu egalisieren
und beide Adern aller Master-Datenleitungen auf eines der beiden
Logikpoten tiale zu egalisieren. Die Spalten jedes Bereiches der
Speicherbank bilden mindestens zwei benachbarte Gruppen, deren jede
ein eigenes Segment des betreffenden Bereiches belegt. Jede lokale
Datenleitung ist genau einem Segment genau eines Bereiches der Speicherbank
zugeordnet. Jede Master-Datenleitung ist genau einem Segment jedes
Bereiches der Speicherbank zugeordnet. Erfindungsgemäß ist eine Leitungsschalter-Steuereinrichtung
vorgesehen, die abhängig
von der Reihen- und der Spaltenadresse der adressierten Speicherzelle
den Durchschaltbefehl nur an diejenigen Leitungsschalter überträgt, die mit
den lokalen Datenleitungen des die adressierte Speicherzelle enthaltenden
Segmentes verbunden sind.
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Die
erfindungsgemäße Leitungsschalter-Steuereinrichtung
sorgt also dafür,
dass die Leitungsschalter an nur denjenigen lokalen Datenleitungen
geschlossen werden, die zu dem Segment gehören, in welchem ein Schreib-
oder Lesebetrieb stattfindet. Dank der Erfindung ist der Ladestromverbrauch
aus der Quelle des Egalisierungspotentials der Master-Datenleitungen
geringer als bei herkömmlicher
Praxis, weil nicht alle lokalen Datenleitungen des betroffenen Speicherbereichs
auf das Egalisierungspotential der Master-Datenleitungen geladen
werden, sondern nur die lokalen Datenleitungen eines einzigen Segmentes.
Besteht jeder Speicherbereich aus m Segmenten, dann ist der Ladestromverbrauch
nur etwa 1/m des beim Stand der Technik zu erwartenden Ladestromverbrauchs.
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Die
Erfindung wird nachstehend anhand einer Zeichnung näher erläutert, die
in fragmentarischer Darstellung ein Beispiel für den Aufbau einer erfindungsgemäßen Speicherschaltung
zeigt.
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In
der Zeichnung und in der nachstehenden Beschreibung sind gleichartige
Elemente mit gleichen Abkürzungen
in Großsbuchstaben
bezeichnet, denen zur näheren
Identifizierung laufende Nummern in Klammer [] nachgestellt ist.
Ein Doppelpunkt zwischen zwei Nummern ist zu lesen als das Wort "bis". So ist z.B. "SL[0:15]" zu lesen als "SL[0] bis SL[15]".
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Ferner
gelte folgende Übereinkunft:
Die beiden Logikpotentiale werden mit H (für "hoch")
und L (für "niedrig") bezeichnet. H und
L sind definierte Grenz- oder Schwellenwerte beidseitig eines Potentialbereiches,
dessen Mitte als M-Pegel bezeichnet wird. Wenn in der Beschreibung
gesagt wird, ein Schaltungspunkt gehe oder liege auf H- oder L-Pegel,
dann bedeutet dies allgemein, dass das Potential den betreffenden
Schwellenwert "mindestens" erreicht.
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In
der Zeichnung sind zwei Speicherbereiche Y[0] und Y[1] einer DRAM-Speicherschaltung
fragmentarisch dargestellt. Jeder dieser Speicherbereiche enthält eine
Vielzahl von Speicherzellen, die matrixförmig in Reihen und Spalten
angeordnet sind. Entlang jeder Reihe verläuft eine zugeordnete Wortleitung
WL, und entlang jeder Spalte verläuft eine zugeordnete zweiadrige
Bitleitung BL. Nahe jeder Kreuzung einer Wortleitung WL mit einer
Bitleitung BL befindet sich eine Speicherzelle (nicht dargestellt).
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Die
beiden gezeigten Speicherbereiche Y[0] und Y[1] sind Teil einer
Speicherbank, die noch mehr solcher Bereiche enthält, z.B.
insgesamt acht, die in Spaltenrichtung flüchtend angeordnet sind. Die zeichnerische
Darstellung wäre
also nach oben entsprechend weit fortzusetzen. Jeder Speicherbereich bildet
in Zeilenrichtung eine Mehrzahl m gleichartiger Segmente, z.B. insgesamt
sechzehn. Aus Platzgründen
sind in der Zeichnung nur die ersten beiden Segmente X[0] und X[1]
fragmentarisch dargestellt. Die zeichnerische Darstellung wäre also
nach rechts entsprechend weit fortzusetzen.
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Entlang
den beiden quer zur Spaltenrichtung verlaufenden Rändern jedes
Speicherbereiches erstreckt sich jeweils eine streifenförmige Zone
ZA bzw. ZB, in denen die Zugangsschaltungen für die Spalten des betreffenden
Speicherbereichs untergebracht sind. Aufbau, Anordnung und Anzahl
der Zugangs schaltungen sind für
alle Segmente jedes Speicherbereichs gleich, so dass es vorerst
genügt,
nur die Zugangsschaltungen des ersten Segmentes x[0] des ersten
Speicherbereichs Y[0] zu beschreiben.
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Die
Zugangsschaltungen enthalten für
jede Spalte einen primären
Leseverstärker
PV, dessen Eingang mit den Adern der betreffenden Bitleitung BL verbunden
ist, und einen nachgeschalteten zweipoligen Transferschalter TS.
Jeweils q = 4 benachbarte Spalten bilden eine Untergruppe, und die
q = 4 Transferschalter TS jeder Untergruppe werden über eine gemeinsame
Spaltenselektionsleitung SL gesteuert. Als Beispiel sei angenommen,
dass jeder Speicherbereich n = 1024 Spalten hat, also insgesamt
1024/4 = 256 Untergruppen, aufgeteilt in m = 16 Segmente, deren
jedes somit 64 Spalten bzw. 16 Spalten-Untergruppen umfasst. Dementsprechend
sind insgesamt 256 Spaltenselektionsleitungen SL[0:255] vorgesehen.
Die vier Transferschalter TS der ersten Untergruppe im ersten Segment
X[0] werden über
die Spaltenselektionsleitung SL[0] gesteuert, die Transferschalter
der zweiten Untergruppe im ersten Segment X[0] werden über die
Spaltenselektionsleitung SL[1] gesteuert, usw.. Der ersten Untergruppe
im zweiten Segment X1 ist die Spaltenselektionsleitungen SL[16]
zugeordnet, usw. bis zur letzten Untergruppe im letzten Segment,
welcher die Spaltenselektionsleitung SL[255] zugeordnet ist (nicht
dargestellt).
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Für jedes
Segment sind q = 4 zweiadrige lokale Datenleitungen LD[0:3] vorgesehen,
die sich in den Zonen ZA und ZB quer zur Spaltenrichtung erstrecken.
Jede dieser lokalen Datenleitungen ist mit dem Ausgang jeweils eines
der vier Transferschalter TS jeder Untergruppe verbunden. Die lokalen
Datenleitungen LD[0:3] führen über individuell
zugeordnete Leitungsschalter LS zu q = 4 Master-Datenleitungen MD[0:3],
die ihrerseits zu q = 4 sekundären
Leseverstärkern
SV führen.
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Für jedes
Segment eines Speicherbereichs ist ein eigenes Bündel von jeweils vier Master-Datenleitungen
MD[0:3] vorhanden, das sich in Spaltenrichtung über alle Speicherbereiche erstreckt
und zu vier eigenen sekundären
Leseverstärkern
SV führt. Jedes
Bündel
ist jeweils genau einem Segment jedes Speicherbereiches zugeordnet.
In ähnlicher
Weise erstrecken sich auch die Spaltenselektionsleitungen SL in
Spaltenrichtung über
alle Speicherbereiche, und jede dieser Leitungen SL ist jeweils
genau einer Spalten-Untergruppe jedes der Speicherbereiche zugeordnet.
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Die
Leitungsschalter LS sind nicht nur für jeden Speicherbereich, sondern
gemäß der Erfindung auch
für jedes
Segment gesondert steuerbar. Hierzu sind die Steueranschlüsse aller
vier Leitungsschalter LS, die zum selben Segment gehören, mit
einer nur diesem Segment zugeordneten Leitungsschalter-Steuerleitung
LL verbunden. Für
jeden Speicherbereich sind also m = 16 Leitungsschalter-Steuerleitungen
LL vorgesehen, jeweils eine für
jedes Segment. Dem Bereich Y[0] sind Leitungsschalter-Steuerleitungen
LL[0-0:15] zugeordnet, dem Bereich Y[1] sind die Leitungsschalter-Steuerleitungen
LL[1-0:15] zugeordnet, usw. Die Leitungsschalter LS werden geschlossen,
wenn und solange ein Durchschaltsignal an die betreffende Steuerleitung
LL gelegt wird.
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Im
Ruhezustand der Speicherschaltung, vor Einleitung eines Zellenzugriffs,
werden alle Wortleitungen auf L-Pegel gehalten, und die Bitleitungen
BL werden auf einem gemeinsamen Vorlade- oder "Egalisierungs"-Potential M gehalten, das möglichst
genau zwischen L- und H-Pegel liegt. Letzteres erfolgt mittels eines
(nicht gezeigten) Egalisierungsschalters an jeder Bitleitung BL,
der durch ein Egalisierungssignal EQ1 geschlossen wird, um beide
Adern jeder Bitleitung mit einer Quelle des M-Potentials zu verbinden.
Ein ähnlicher
Egalisierungsschalter LE, der in gleicher Weise vom Egalisierungssignal
EQ1 gesteuert wird, befindet sich an den Adern jeder lokalen Datenleitung
LD, um auch diese Adern auf M-Potential zu egalisieren. Auch an
allen Master-Datenleitungen MD sind Egalisierungsschalter ME vorgesehen, die
im Ruhezustand durch ein Steuersignal EQ2 ebenfalls geschlossen
sind, um die Adern aller Master-Datenleitungen DL auf H-Potential
zu halten. Alle Leitungsschalter LS sind im Ruhezustand offen, so dass
alle lokalen Datenleitung LD von den Master-Datenleitungen MD abgekoppelt
sind.
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Während des
Ruhezustandes sind auch alle Transferschalter TS offen (d.h. nicht-leitend),
so dass alle primären
Leseverstärker
PV von den lokalen Datenleitungen LD abgetrennt sind. Zur Einleitung
eines Zellenzugriffs wird die Reihenadresse der gewünschten
Speicherzelle analysiert. Das Signal EQ1 wird unwirksam gemacht,
um die Adern der Bitleitungen BL und der lokalen Datenleitung LD
vom M-Potential abzutrennen. Kurz danach erfolgt die Aktivierung
einer Wortleitung WL irgendeines Segmentes irgendeines Speicherbereiches,
selektiert durch die Reihenadresse der auszulesenden Speicherzellen,
d.h. die selektierte Wortleitung wird auf H-Pegel geschaltet.
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Eine
kurze Zeit später
werden alle primären Leseverstärker PV
zumindest des betroffenen Speicherbereiches eingeschaltet. Die hierzu
vorgesehenen Aktivierungsleitungen sind aus Gründen der Übersichtlichkeit in der Zeichnung
nicht dargestellt. Jeder eingeschaltete primäre Leseverstärker PV kippt
in den einen oder anderen zweier definierter Schaltzustände, die
dadurch gekennzeichnet sind, dass am zweiadrigen Verstärkerausgang
die erste Ader auf H und die zweite Ader auf L geht, oder umgekehrt,
je nachdem, welchen Binärwert
das Datum in der durch die aktivierte Wortleitung ausgewählten Zelle
der dem Leseverstärker
zugeordneten Spalte hat. Dann wird die Spaltenadresse analysiert,
und abhängig
von der betreffenden Adresse werden die vier Leitungsschalter LS
des Segmentes, in welchem die gewünschte Zelle liegt, über die
zugeordnete Steuerleitung LL geschlossen, um die lokalen Datenleitungen
LD[0:3] nur dieses Segmentes mit den zugeordneten Master-Datenleitungen
MD[0:3] zu verbinden und somit vom M-Potential auf H-Potential umzuladen.
Der hierzu benötigte
Umladestrom muss von der H-Potentialquelle aufgebracht werden. Da die
lo kalen Datenleitungen nur eines einzigen Segmentes umgeladen werden,
ist der Gesamtstrom relativ gering.
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Es
können
nun ausgewählte
Exemplare der Leseverstärker
LV für
einen Lese- oder einen Schreibbetrieb über die lokalen Datenleitungen
LD und die Master-Datenleitung MD des betreffenden Segmentes mit
den zugehörigen
sekundären
Leseverstärkern
SV verbunden werden. Hierzu werden die vier Transferschalter TS
einer durch die Spaltenadresse ausgewählten Untergruppe geschlossen. Dies
erfolgt durch Anlegen eines Durchschaltsignals an die entsprechende
Spaltenselektionsleitung SL. Vorher wurden die Egalisierungsschalter
ME der Master-Datenleitung MD durch Wegnahme des Steuersignals EQ2
geöffnet,
so dass alle Master-Datenleitungen von der M-Potentialquelle abgekoppelt
wurden.
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Mit
dem Schließen
der vier Transferschalter TS der ausgewählten Untergruppe werden die
datenspezifischen Potentialdifferenzen von den Ausgängen der
zugeordneten primären
Leseverstärker
PV auf die vier lokalen Datenleitungen LD[0:3] übertragen, die im Ruhezustand
durch die Egalisierungsschalter LE auf M-Potential gelegt waren
und dieses Potential auch nach Öffnen
dieses Schalters noch behalten haben. Somit springt in jeder lokalen
Datenleitung des Segmentes eine Ader vom M-Potential auf H-Potential,
und die andere Ader springt von M auf L.
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In
einem Lesebetrieb, also zum Ausgeben der vier Daten an den sekundären Leseverstärkern SV
müssen
diese von den lokalen Datenleitungen LD über die Master-Datenleitungen
MD getrieben werden. Zum Schreiben können die den einzuschreibenden
Daten entsprechenden Potentialdifferenzen von den lokalen Datenleitungen über die
Transferschalter TS und die primären
Leseverstärker
PV auf die Bitleitungen BL übertragen
werden. Ist ein Datum gleich dem biänerigen Speicherdatum, dann ändert sich nichts
am Schaltzustand des betreffenden primären Leseverstärkers PV.
Hat das neue Datum jedoch den entgegengesetzten Binärwert (umgekehrte
Potentialdifferenz), dann muss der betreffende primäre Leseverstärker PV
in den anderen Schaltzustand gekippt werden.
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Der
Lesebetrieb vollzieht sich folgendermaßen: Nachdem sich die von den
leitenden Transferschaltern TS übertragenen
Potentialdifferenzen auf den lokalen Datenleitungen LD[0:3] des
Segmentes und den zugeordneten Master-Datenleitungen MD[0:3] eingestellt
haben, werden die vier zugeordneten sekundären Leseverstärker SV
durch Anlegen eines dem betreffenden Segment zugeordneten Aktivierungssignals
SVA eingeschaltet, so dass die datenspezifischen Potentialdifferenzen
verstärkt
an den Ausgängen
dieser Verstärker
erscheinen und über eine
Eingabe/Ausgabe-Schaltung (nicht gezeigt) weitergeleitet werden.
Anschließend
werden die leitenden Transferschalter TS geöffnet, und die vier sekundären Leseverstärker SV
werden durch Wegnahme des Aktivierungssignals SVA wieder ausgeschaltet.
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Der
Vollständigkeit
halber sei auch ein Schreibbetrieb kurz erläutert, und zwar anhand des Beispielsfalles,
dass unmittelbar nach dem oben beschriebenen Lesevorgang das Schreiben
neuer Daten in die zuvor gelesenen Speicherzellen erfolgt. Gleichzeitig
mit dem Ausschalten der sekundären Leseverstärker SV
(oder unmittelbar danach) werden die Egalisierungsschalter ME für alle Master-Datenleitungen
MD vorübergehend
geschlossen, so dass diese Leitungen wieder auf H-Pegel gehen. Nach
einer gewissen Stabilisierungszeit werden die Egalisierungsschalter
ME wieder geöffnet,
und die vier Transferschalter TS der ausgewählten Untergruppe werden durch
das zugeordnete Spaltenselektionssignal SL wieder geschlossen. Anschließend werden
die den einzuschreibenden Daten entsprechenden Potentialdifferenzen
von außen
an die Master-Datenleitungen MD[0:3] gelegt, was z.B. über (nicht
gezeigte) Nebenwege an den sekundaren Leseverstärkern SV erfolgen kann. Diese
Potentialdifferenzen werden über
die vier geschlossenen Leitungsschalter LS des betroffenen Segmentes
auf die lokalen Datenleitungen LD[0:3] und von dort über die
geschlossenen Transferschalter TS der betreffenden Untergruppe an die
Ausgangsanschlüsse
der zugeordneten primären Leseverstärker PV übertragen.
Dies stellt die Schaltzustände
der primären
Leseverstärker
PV in allgemein bekannter Weise so ein, dass Adern der angeschlossenen
Bitleitungen BL die den einzuschreibenden Daten entsprechenden Potentialdifferenzen
annehmen, was eine Einspeicherung dieser Daten in die ausgewählten Speicherzellen
bedeutet. Nach diesem Schreibvorgang werden die vier sekundären Leseverstärker SV
wieder ausgeschaltet.
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Nach
dem Ausschalten der sekundären
Leseverstärker,
sei es nach einem Schreib- oder nach einem Lesevorgang, kann der
Zugriff auf die ausgewählten
Speicherzellen beendet werden. Spätestens vor einem neuen Zugriff
auf Zellen irgendeines Segmentes in irgendeinem der Speicherbereiche
werden die bisher geschlossenen Leitungsschalter LS wieder geöffnet, und
alle Egalisierungsschalter LE und ME werden wieder geschlossen.
Hierdurch werden die Potentialdifferenzen H – L an den Adern der lokalen Datenleitungen
LD[0:3] des ausgewählten
Segmentes, an welchem der vorherige Schreib- oder Lesebetrieb stattgefunden
hat, auf das mittlere Potential M =(H + L)/2 egalisiert, und die
Potentialdifferenzen H – L
an den Master-Datenleitungen MD[0:3], die diesem Segment zugeordnet
sind, werden auf H egalisiert.
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Die
beschriebenen Steuer-, Aktivierungs- und Durchschaltsignale können aus
den Zeitsignalen der Zeitsteuereinrichtung des Speichers unter Verknüpfung mit
der Adresseninformation abgeleitet werden. Ein Blockschaltbild eines
hierzu geeigneten Steuersystems ist im unteren Teil der Zeichnung
gezeigt.
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Das
insgesamt mit 10 bezeichnete Steuersystem benutzt den die
Reihenadresse empfangenden Wortleitungsdecoder 11, den
die Spaltenadresse empfangenden Spaltendecoder 12 und die
Zeitsteuereinrichtung 13. Der Wortleitungsdecoder 11 aktiviert
die von der Reihenadresse bestimmte Wortleitung WL. Eine erste Steuerschaltung 14 ermittelt
aus der Spaltenadressenin formation das adressierte Segment und erzeugt
daraus, zeitgesteuert durch die Zeitsteuereinrichtung 13,
das Aktivierungssignal SVA für
die diesem Segment zugeordneten sekundären Leseverstärker SV.
Eine zweite Steuerschaltung 15 ermittelt aus der Spaltenadresseninformation
die adressierte Spalten-Untergruppe und erzeugt daraus, zeitgesteuert
durch die Zeitsteuereinrichtung 13, das Durchschaltsignal
auf dem dieser Untergruppe zugeordneten Exemplar der Spaltenselektionsleitungen.
Eine Leitungsschalter-Steuereinrichtung 16 ermittelt aus
der Reihenadresseninformation und aus der Spaltenadresseninformation
das adressierte Segment und erzeugt daraus, zeitgesteuert durch
die Zeitsteuereinrichtung 13, das Durchschaltsignal selektiv
nur auf derjenigen Leitungsschalter-Steuerleitung LL, die zu den
Leitungsschaltern LS des adressierten Segmentes führt. Das
Steuersignal EQ1 für die
Egalisierung der lokalen Datenleitungen LD (und auch der Bitleitungen)
sowie das Steuersignal EQ2 für
die Egalisierung der Master-Datenleitungen MD werden von der Zeitsteuereinrichtung 13 direkt
erzeugt.
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Die
Erfindung ist natürlich
nicht auf das anhand der Zeichnung beschriebene Ausführungsbeispiel
beschränkt.
Die Anzahl q der Spalten pro Untergruppe kann auch anders als 4
sein, z.B. 2 oder gar nur 1. Vorzugsweise ist q eine ganzzahlige
Potenz von 2. Beim beschriebenen Beispiel werden q > 1 sekundäre Leseverstärker SV
jeweils gemeinsam aktiviert, so dass eine Datenausgabe oder -eingabe
an diesen Verstärkern
in q-Bit-Parallelform
erfolgt. Eine Umsetzung in serielle Form kann gewünschtenfalls z.B.
durch ein nachgeschaltetes Schieberegister mit Paralleleingang erfolgen,
wie an sich bekannt.
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Der
Anschaulichkeit halber sind alle Schalter in der Zeichnung wie mechanische
Schalter gezeichnet, obwohl es sich in Wirklich um elektronische Schalteinrichtungen
handelt, die vorzugsweise durch Feldeffekttransistoren gebildet
sind.
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- 10
- Steuersystem
- 11
- Wortleitungsdecoder
- 12
- Spaltendecoder
- 13
- Zeitsteuereinrichtung
- 14
- Steuerschaltung
für sekundäre Leseverstärker
- 15
- Spaltenselektions-Steuerschaltung
- 16
- Leitungsschalter-Steuereinrichtung
- BL
- Bitleitungen
- EQ1
- erstes
Egalisierungs-Steuersignal
- EQ2
- zweites
Egalisierungs-Steuersignal
- LD
- lokale
Datenleitungen
- LE
- Egalisierungsschalter
für lokale
Datenleitungen
- LL
- Leitungsschalter-Steuerleitungen
- LS
- Leitungsschalter
- MD
- Master-Datenleitungen
- ME
- Egalisierungsschalter
für Master-Datenleitungen
- PV
- primäre Leseverstärker
- SL
- Spaltenselektionsleitungen
- SV
- sekundäre Leseverstärker
- SVA
- Aktivierungssignale
für sekundäre Leseverstärker
- TS
- Transferschalter
- WL
- Wortleitungen
- X
- Segmente
- Y
- Speicherbereiche
- ZA,
ZB
- Zonen
für Zugangsschaltungen