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KR100316183B1 - 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를갖는 반도체 메모리 장치 - Google Patents

입출력라인의 부하를 분산시킬 수 있는 입출력 구조를갖는 반도체 메모리 장치 Download PDF

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KR100316183B1
KR100316183B1 KR1019990063603A KR19990063603A KR100316183B1 KR 100316183 B1 KR100316183 B1 KR 100316183B1 KR 1019990063603 A KR1019990063603 A KR 1019990063603A KR 19990063603 A KR19990063603 A KR 19990063603A KR 100316183 B1 KR100316183 B1 KR 100316183B1
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김강용
Original Assignee
박종섭
주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 입출력라인에 걸리는 부하를 드라이버를 사용하여 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치에 관한 것으로, 특히 입출력라인을 뱅크 내의 입출력라인과 글로벌 입출력라인으로 드라이버를 사용하여 나눔으로써 입출력 센스앰프, 라이트 드라이버 및 입출력라인에 걸리는 부하를 분산시킬 수 잇는 입출력구조를 갖는 반도체 메모리 장치에 관한 것이다.

Description

입출력라인의 부하를 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치{Semiconductor memory device having IO structure shared the loading of IO line}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를 갖기 때문에 고속 동작이 가능한 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 점점 더 고속화되어지고 있다. 즉, AC 파라미터 중 클럭 주기 파라미터(tCK)가 작아진다는 의미이다. 여기서, 클럭 주기 파라미터(tCK)가 작아진다는 의미는 외부로부터 입력되는 클럭과 클럭 사이의 시간 간격이 짧아지고, 그 클럭에 동기하는 칩 내부의 신호 경로들이 천이하는 시점 사이가 좁아지게 된다는 것이다.
도 1 은 종래 반도체 메모리 장치의 입출력 구조를 보인 도면으로써, 여기서는 리드 또는 라이트시에 사용되는 중요 회로들을 블록으로써 도시한 블록도로써, 뱅크 4개로 구성될 경우를 예를 들어 설명한다.
이에 도시된 바와 같이, 리드시에는 1개의 글로벌 리드 입출력라인(GRIO)이 4개의 뱅크(bank)(10)에 공통 연결되고, 각 뱅크마다 4개의 입출력 센스앰프(2)에 공통 연결된다.
또한, 글로벌 리드 입출력라인(GRIO)을 통해 출력된 데이터는 3개의 멀티플렉서(MUX1-MUX3)에 의해 외부로 출력된다.
여기서, 글로벌 리드 입출력라인(GRIO)은 글로벌 리드 입출력라인 프리차지부(20)에 의해 초기 상태 또는 스탠바이상태에는 하이 레벨로 프리차지 된다.
이러한 경우, 글로벌 리드 입출력라인(GRIO)은 16개의 입출력 센스앰프(2)와 3개의 멀티플렉서(MUX1-MUX3)를 공유하기 때문에, 각각의 라인 부하가 더해지게 된다.
리드시에는 상기 16개의 입출력 센스앰프(2) 중에서 하나의 입출력 센스앰프만이 동작하는데, 이때 동작하는 입출력 센스앰프에는 상기에서 설명한 바와 같이 큰 라인부하가 걸리게 된다. 따라서, 출력되는 데이터 신호는 기울기가 작은 스큐(skew)를 가지게 되어 정확한 데이터를 출력할 수 없게 되므로 정확한 데이터를 출력하기 위해서는 클럭 주기 파라미터(tCK)를 크게 해야함으로 고속 동작을 할 수 없는 문제점이 발생하였다.
이러한 문제점을 극복하기 위해 입출력 센스앰프(2)의 구동능력을 크게 하면, 소비전력이 증가되는 문제점이 발생하게 된다.
한편, 라이트시에는, 데이터 입력 멀티플렉서(DINMUX)에 입력된 데이터가 글로벌 라이트 입출력라인(GWIO)을 통해 4개의 뱅크(10) 중에서 어느 하나의 뱅크가 선택되고 그 선택된 뱅크의 4개의 라이트 드라이버(3) 중에서 선택된 어느 하나의 라이트 드라이버에 의해 메모리 셀에 데이터가 라이트 된다.
이때, 글로벌 라이트 입출력라인(GWIO)은 1개의 데이터 입력 멀티플렉서(DINMUX)와 16개의 라이트 드라이버(3)에 공통으로 연결되어 있으므로 상기 글로벌 라이트 입출력라인(GWIO)에 매우 큰 라인부하가 걸림으로 이를 해결하기 위해 클럭 주기 파라미터(tCK)를 크게 하면 동작 속도가 느려지고, 라이트 드라이버(3)의 구동능력을 크게 하면 소비전력이 증가되는 문제점이 발생하게 된다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 리드 또는 라이트시에 리드 또는 라이트 입출력라인에 걸리는 부하를 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 리드 또는 라이트 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치는,
복수개의 메모리 셀로 구성된 복수개의 메모리 셀 어레이 및 주변회로로 구성된 복수개의 뱅크와, 상기 복수개의 뱅크 중에서 선택된 뱅크에 데이터를 입력하거나 상기 선택된 뱅크에 저장된 데이터를 출력하기 위해 쌍으로 구성된 글로벌 리드/라이트 입출력라인과, 리드시에 상기 글로벌 리드 입출력라인 쌍을 프리차지하는 프리차지 수단과, 상기 글로벌 리드 입출력라인 쌍에 실린 데이터를 선택적으로 출력하거나 외부로부터 입력된 데이터를 상기 글로벌 라이트 입출력라인 쌍에 출력하는 복수개의 멀티플렉서를 포함하여 구성된 반도체 메모리 장치에 있어서,
상기 각 뱅크는,
리드시에 상기 메모리 셀에 저장된 데이터를 증폭하여 출력하는 복수개의 입출력 센스앰프와,
리드시에 상기 복수개의 입출력 센스앰프에 의해 증폭된 데이터를 전송하기 위해 쌍으로 구성된 리드 입출력라인과,
리드시에 상기 리드 입출력라인에 실린 데이터를 상기 글로벌 리드 입출력라인에 출력하기 위한 글로벌 리드 입출력라인 드라이버와,
라이트시에 상기 글로벌 라이트 입출력라인에 실린 데이터를 출력하는 라이트 입출력라인 드라이버와,
상기 라이트 입출력라인 드라이버에 의해 출력된 데이터를 전송하기 위해 쌍으로 구성된 라이트 입출력라인과,
상기 라이트 입출력라인에 실린 데이터를 상기 메모리 셀에 저장하는 라이트 드라이버를 포함하여 구성된 것을 특징으로 한다.
상술한 목적과 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 분명해질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 종래 반도체 메모리 장치에 있어서, 리드 또는 라이트시의 입출력 구조를 보인 블록도.
도 2 는 본 발명 반도체 메모리 장치에 있어서, 리드 또는 라이트시의 입출력 구조를 보인 블록도.
도 3a 내지 도 3c는 도 2의 본 발명 반도체 메모리 장치에 있어서, 글로벌 리드 입출력라인 드라이버의 상세 회로도.
도 4 는 도 2의 본 발명 반도체 메모리 장치에 있어서, 리드 또는 라이트시의 입출력 구조의 다른 실시예를 보인 블록도.
<도면의 주요부분에 대한 부호설명>
11 : 메모리 셀 어레이 12 : 입출력 센스앰프
13 : 라이트 드라이버 14 : 글로벌 리드 입출력라인 드라이버
141 : 레벨 검출부 142, 144 : 리드 입출력라인 프리차지부
143, 145 : 출력드라이버
15 : 라이트 입출력라인 드라이버
100 : 뱅크(bank)
200 : 글로벌 리드 입출력라인 프리차지부
MUX1-MUX3 : 제1-제3 멀티플렉서
DINMUX : 데이터 입력 멀티플렉서
GRIO : 글로벌 리드 입출력라인
RIO : 리드 입출력라인
GWIO : 글로벌 라이트 입출력라인
WIO : 라이트 입출력라인
GR1, GR2 : 제1, 제2 뱅크 그룹
MP1-MP4 : 제1-제4 피모스 트랜지스터
NM1, NM2 : 제1, 제2 엔모스 트랜지스터
INV1, INV2 : 제1, 제2 인버터
도 2 는 본 발명의 리드 또는 라이트 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치에 있어서, 리드 또는 라이트시에 사용되는 중요 회로들을 블록으로 도시한 블록도로써, 여기서는 4개의 뱅크로 구성된 반도체 메모리 장치를 예를 들어 설명한다.
이에 도시된 바와 같이, 각각의 뱅크는 리드시에 사용하는 4개의 입출력 센스앰프(12)와, 1개의 리드 입출력라인 드라이버(14)를 포함하고, 상기 4개의 입출력 센스앰프(12)와 1개의 글로벌 리드 입출력라인 드라이버(14)는 리드 입출력라인(RIO)에 의해 연결된다. 여기서는, 1개의 리드 입출력라인(RIO)에 4개의 입출력 센스앰프(12)가 연결된 경우를 예를 들어 도시하였지만, 실제로는 침의 구조에 다라 1개의 리드 입출력라인(RIO)에 복수개의 입출력 센스앰프가 연결될 수 있다.
이때, 리드 명령이 입력되면, 선택된 뱅크의 선택된 1개의 입출력 센스앰프(12)에 의해 메모리 셀에 저장된 데이터가 증폭되어 리드 입출력라인(GIO)을 통해 글로벌 리드 입출력라인 드라이버(14)에 전송된다.
상기 전송된 데이터는 상기 글로벌 리드 입출력라인 드라이버(14)에 의해 글로벌 리드 입출력라인(GRIO)을 통해 3개의 멀티플렉서(MUX1-MUX3)에 전송된다.
이어서, 상기 3개의 멀티플렉서(MUX1-MUX3)는 입력된 데이터를 선택적으로 외부로 출력한다.
여기서, 상기 글로벌 리드 입출력라인 프리차지부(200)는 글로벌 리드 입출력라인(GRIO)을 초기상태 또는 스탠바이상태에서 하이레벨로 프리차지한다.
이때, 상기 리드 입출력라인(RIO)은 실제로는 트루(true) 리드 입출력라인(GRIO)과 반전 리드 입출력라인(GRIOB)으로 구성된 1 쌍의 라인으로 구성된다.
상기 글로벌 리드 입출력라인 드라이버(200)는 도 3 에 도시된 바와 같이, 크로스 토크(cross talk) 영향을 줄이기 위해, 데이터에 따라 트루 리드 입출력라인(RIO) 또는 반전 리드 입출력라인(RIOB) 중에서 어느 하나가 로우레벨이 되면 다른 하나를 하이레벨로 유지시키는 역할을 하도록 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB) 사이에 직렬 연결되어 공통 연결된 노드에 전원전압(VCC)이 인가되고, 게이트가 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)에 교차되어 각각 연결된 제1, 제2 피모스 트랜지스터(PM1, PM2)를 포함하여 구성된 레벨 감지부(141)와, 초기상태 또는 스탠바이상태에서 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)을 하이레벨로 프리차지하고, 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)에 데이터가 입력되어 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB) 중에서 어느 하나가 로우레벨이 되고 일정시간 후에 다시 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)을 하이레벨로 프리차지하는 리드 입출력라인프리차지부(142)와, 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)에 실린 데이터를 트루 글로벌 리드 입출력라인(GRIO)과 반전 글로벌 리드 입출력라인(GRIOB)에 각각 출력하기 위해 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)의 레벨을 반전시키는 인버터(INV1, INV2)와, 상기 제1, 제2 인버터(INV1, INV2)의 출력이 게이트에 인가되어 제어되어 선택적으로 글로벌 리드 입출력라인(GRIO, GRIOB)에 접지전압(VSS)을 출력하기 위한 제1, 제2 엔모스 트랜지스터(NM1, NM2)를 포함하여 구성된 출력드라이버(143)를 포함하여 구성된다.
여기서, 도 3a 내지 도 3c에 도시된 바와 같은 상기 리드 입출력라인 프리차지부(142)는 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)의 레벨이 입력되어 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)을 프리차지하는 방식을 사용하고, 도 3b에 도시된 바와 같은 리드 입출력라인 프리차지부(144)는 상기 출력 드라이버(143)의 제1, 제2 인버터(INV1, INV2)의 출력이 입력되어 상기 트루 리드 입출력라인(RIO)과 반전 리드 입출력라인(RIOB)을 프리차지하는 방식이 사용된다.
여기서, 상기 레벨 검출부(141)의 제1, 제2 엔모스 트랜지스터(PM1, PM2)를 엔모스 트랜지스터로 바꾸고 출력 드라이버(143)의 제1, 제2 엔모스 트랜지스터를 피모스 트랜지스터로 바꾸어 구성할 수도 있는데, 이때 상기 엔모스 트랜지스터의 공통 연결된 노드에는 접지전원전압(VSS)이 인가되고, 리드 입출력라인(RIO)과 글로벌 리드 입출력라인(GRIO)의 프리차지 전압으로 접지전원전압(VSS)이 사용된다.
또한, 도 3c에 도시된 바와 같이, 사이 도 3a에 도시된 출력 드라이버(143)의 인버터 및 엔모스 트랜지스터를 피모스 트랜지스터(MP3, MP4)로 바꾼 출력드라이버(145)를 사용할 수 있다. 이때, 글로벌 리드 입출력라인(GRIO)에 선택적으로 공급되는 전위레벨은 전원전압(VCC)이 사용된다.
상기 글로벌 리드 입출력라인 프리차지부(200)는, 크로스 토크(cross talk) 영향을 줄이기 위해, 데이터에 따라 트루 글로벌 리드 입출력라인(GRIO) 또는 반전 글로벌 리드 입출력라인(GRIOB) 중에서 어느 하나가 로우레벨이 되면 다른 하나를 하이레벨로 유지시키기 위한 레벨 감지부(미도시)와, 초기상태 또는 스탠바이 상태에서 상기 트루 글로벌 리드 입출력라인(GRIO)과 반전 글로벌 리드 입출력라인(GRIOB)을 하이레벨로 프리차지하고, 상기 트루 글로벌 리드 입출력라인(GRIO)과 반전 글로벌 리드 입출력라인(GRIOB)에 데이터가 입력되어 상기 트루 글로벌 리드 입출력라인(GRIO)과 반전 글로벌 리드 입출력라인(GRIOB) 중에서 어는 하나가 로우레벨이 되고 일정시간 후에 다시 상기 트루 글로벌 리드 입출력라인(GRIO)과 반전 글로벌 리드 입출력라인(GRIOB)을 하이레벨로 프리차지하는 프리차지부(미도시)를 포함하여 구성된다.
이와 같이 리드 입출력라인(RIO)과 글로벌 리드 입출력라인(GRIO) 사이에 글로벌 리드 입출력라인 드라이버(14)를 사용하여 입출력라인에 걸리는 부하를 상기 리드 입출력라인(RIO)과 글로벌 리드 입출력라인(GRIO)으로 분산시킴으로써, 반도체 메모리 장치가 고속 동작을 할 수 있다. 왜냐하면, 데이터가 천이할 때 스큐의 기울기가 커지게 되어 클럭 주기 파라미터(tCK)가 작아지므로, 고속 동작이 가능해진다.
한편, 라이트 동작시에는, 데이터 입력 멀티플렉서(DINMUX)에 입력된 데이터가 라이트 명령이 입력되면, 글로벌 라이트 입출력라인(GWIO)에 실리게 된다.
이어서, 글로벌 라이트 입출력라인(GWIO)에 실린 데이터는 라이트 입출력라인 드라이버(15)에 의해 버퍼링되어 라이트 어드레스에 의해 선택된 라이트 드라이버(13)에 의해 메모리 셀에 저장된다.
여기서, 상기 라이트 입출력라인 드라이버(15)는 예를 들어 하나의 인버터(INV3)만으로 구성되어 데이터를 버퍼링한다.
이때, 입출력라인에 걸리는 부하를 상기 라이트 입출력라인(WIO)과 글로벌 라이트 입출력라인(GWIO)으로 분산시킴으로써, 반도체 메모리 장치가 고속 동작을 할 수 있다.
본 발명의 다른 실시예로써, 리드시에 뱅크를 다수 개의 그룹으로 나누고 그 나뉘어진 그룹의 어느 하나의 뱅크에만 상기 글로벌 리드 입출력라인 드라이버(14)를 배치시키고 그 그룹의 각 뱅크의 입출력 센스앰프(12)의 출력을 상기 글로벌 리드 입출력라인 드라이버(14)에 공통 연결하는 방법을 사용할 수 있다.
마찬가지고, 라이트시에도 뱅크를 다수 개의 그룹으로 나누고, 그 나뉘어진 그룹의 어느 한 뱅크에만 상기 라이트 입출력라인 드라이버(15)를 배치시키고 상기 라이트 입출력라인 드라이버(15)의 출력을 상기 각 그룹의 각 뱅크의 라이트 드라이버(13)에 연결하여 라이트 입출력라인(WIO)을 공유하도록 하는 방법을 사용할 수 있다.
이와 같은 방법을 사용하는 본 발명의 다른 실시예에서도 본 발명의 일실시예에서 얻을 수 있는 동일한 효과를 얻을 수 있다.
상기에서 설명한 바와 같이, 본 발명은 반도체 메모리 장치는 입출력라인의 부하를 입출력라인 드라이버를 사용하여 분산시킴으로써 센스앰프의 구동능력을 크게 하지 않고 고속 동작이 가능한 효과가 있다.

Claims (5)

  1. 복수개의 메모리 셀로 구성된 복수개의 메모리 셀 어레이 및 주변회로로 구성된 복수개의 뱅크와, 상기 복수개의 뱅크 중에서 선택된 뱅크에 데이터를 입력하거나 상기 선택된 뱅크에 저장된 데이터를 출력하기 위해 쌍으로 구성된 글로벌 리드/라이트 입출력라인과, 상기 글로벌 리드 입출력라인 쌍에 실린 데이터를 선택적으로 출력하거나 외부로부터 입력된 데이터를 상기 글로벌 라이트 입출력라인 쌍에 출력하는 복수개의 멀티플렉서를 포함하여 구성된 반도체 메모리 장치에 있어서,
    상기 각 뱅크는,
    리드시에 상기 메모리 셀에 저장된 데이터를 증폭하여 출력하는 복수개의 입출력 센스앰프와,
    리드시에 상기 복수개의 입출력 센스앰프에 의해 증폭된 데이터를 전송하기 위해 쌍으로 구성된 리드 입출력라인과,
    리드시에 상기 리드 입출력라인에 실린 데이터를 상기 글로벌 리드 입출력라인에 출력하기 위한 글로벌 리드 입출력라인 드라이버와,
    라이트시에 상기 글로벌 라이트 입출력라인에 실린 데이터를 출력하는 라이트 입출력라인 드라이버와,
    상기 라이트 입출력라인 드라이버에 의해 출력된 데이터를 전송하기 위해 쌍으로 구성된 라이트 입출력라인과,
    상기 라이트 입출력라인에 실린 데이터를 상기 메모리 셀에 저장하는 라이트드라이버를 포함하여 구성된 것을 특징으로 하는 입출력라인의 부하를 분산시킬 수 잇는 입출력 구조를 갖는 반도체 메모리 장치.
  2. 상기 제 1 항의 반도체 메모리 장치에 있어서,
    상기 글로벌 리드 입출력라인 드라이버는,
    상기 리드 입출력라인 쌍을 프리차지하는 프리차지수단과,
    상기 리드 입출력라인 쌍 중에서 어느 하나의 라인의 레벨이 로우 또는 하이레벨이 될 때, 다른 하나의 라인의 레벨을 그 반대의 레벨로 유지하기 위한 레벨 검출수단과,
    상기 리드 입출력라인 쌍에 실린 데이터를 상기 글로벌 리드 입출력라인 쌍에 전송하기 위한 출력 드라이버를 포함하여 구성된 것을 특징으로 하는 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치.
  3. 상기 제 2 항의 반도체 메모리 장치에 있어서,
    상기 레벨 검출수단은 상기 리드 입출력라인 쌍 사이에 직렬 연결되고, 공통 연결된 노드에 기준전압이 인가되고, 게이트가 상기 리드 입출력라인 쌍에 각각 교차되어 연결된 제1, 제2 모스 트랜지스터로 구성되고,
    상기 출력 드라이버는 상기 리드 입출력라인 쌍의 전위 레벨을 각각 반전시키는 제1, 제2 인버터와, 상기 제1, 제2 인버터의 출력에 의해 제어되어 상기 글로벌 리드 입출력라인 쌍의 전위를 로우 또는 하이레벨로 변환하기 위한 제3, 제4 모스 트랜지스터로 구성된 것을 특징으로 하는 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치.
  4. 상기 제 3 항의 반도체 메모리 장치에 있어서,
    상기 기준전압은,
    상기 제1, 제2 모스 트랜지스터가 피모스 트랜지스터이고, 제3, 제4 모스 트랜지스터가 엔모스 트랜지스터일 경우, 전원전압이고,
    상기 제1, 제2 모스 트랜지스터가 엔모스 트랜지스터이고, 제3, 제4 모스 트랜지스터가 피모스 트랜지스터일 경우, 접지전압인 것을 특징으로 하는 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치.
  5. 복수개의 메모리 셀로 구성된 복수개의 메모리 셀 어레이 및 주변회로로 구성된 복수개의 뱅크와, 상기 선택된 뱅크에 데이터를 입력하거나, 상기 선택된 뱅크에 저장된 데이터를 출력하기 위해 쌍으로 구성된 글로벌 리드/라이트 입출력라인과, 상기 글로벌 리드 입출력라인 쌍에 실린 데이터를 선택적으로 출력하거나, 외부로부터 입력된 데이터를 상기 글로벌 라이트 입출력라인 쌍에 출력하는 복수개의 멀티플렉서를 포함하여 구성된 반도체 메모리 장치에 있어서,
    상기 각 뱅크는,
    리드시에 상기 메모리 셀에 저장된 데이터를 증폭하여 출력하는 복수개의 입출력 센스앰프와,
    리드시에 상기 복수개의 입출력 센스앰프에 의해 증폭된 데이터를 전송하기 위해 쌍으로 구성된 리드 입출력라인과,
    라이트시에 상기 라이트 입출력라인 드라이버에 의해 출력된 데이터를 전송하기 위해 쌍으로 구성된 라이트 입출력라인과,
    라이트시에 상기 라이트 입출력라인에 실린 데이터를 상기 메모리 셀에 저장하는 라이트 드라이버를 포함하여 구성되고,
    상기 복수개의 뱅크를 복수개의 그룹으로 나누어 그 나뉘어진 각 그룹의 어느 하나의 뱅크는,
    리드시에 상기 각 그룹의 모든 리드 입출력라인 중에서 어느 하나의 리드 입출력라인에 실린 데이터를 상기 글로벌 리드 입출력라인에 출력하기 위한 글로벌 리드 입출력라인 드라이버와,
    라이트시에 상기 글로벌 라이트 입출력라인에 실린 데이터를 상기 각 그룹의 모든 라이트 입출력라인 중에서 어느 하나의 라이트 입출력라인에 출력하는 라이트 입출력라인 드라이버를 추가로 포함하여 구성된 것을 특징으로 하는 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를 갖는 반도체 메모리 장치.
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