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JP2022533896A - バックサイドソースコンタクトを備える３次元メモリデバイス - Google Patents

バックサイドソースコンタクトを備える３次元メモリデバイス Download PDF

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Abstract

Figure 2022533896000001
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が開示されている。一例において、３Ｄメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックよりも上にある第１の半導体層と、第１の半導体層よりも上にあり、第１の半導体層と接触する第２の半導体層と、各々が垂直方向にメモリスタックおよび第１の半導体層を貫通する複数のチャネル構造と、メモリスタックよりも上にあり、第２の半導体層と接触するソースコンタクトとを備える。

Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズに縮小される。しかしながら、メモリセルの特徴寸法が下限値に近づくにつれ、プレーナプロセスおよび製作技術は困難になり、コストが増大する。そのようなものとして、プレーナ型メモリセルのメモリ密度は上限値に近づいている。
３Ｄメモリアーキテクチャは、プレーナ型メモリセルのこの密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスの実施形態およびそれを形成するための方法が本明細書において開示される。
一例において、３Ｄメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックよりも上にある第１の半導体層と、第１の半導体層よりも上にあり、第１の半導体層と接触する第２の半導体層と、各々が垂直方向にメモリスタックおよび第１の半導体層を貫通する複数のチャネル構造と、メモリスタックよりも上にあり、第２の半導体層と接触するソースコンタクトとを備える。
別の例では、３Ｄメモリデバイスは、基板と、基板の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックよりも上にあるＮ型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってＮ型ドープ半導体層内に貫入する複数のチャネル構造と、メモリスタックよりも上にあり、Ｎ型ドープ半導体層と接触するソースコンタクトとを備える。
さらに別の例では、３Ｄメモリデバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを備える。第１の半導体構造は、周辺回路を含む。第２の半導体構造は、交互配置された導電体層および誘電体層を含むメモリスタックと、Ｎ型ドープ半導体層と、各々が垂直方向にメモリスタックを通してＮ型ドープ半導体層内に貫入し、周辺回路に電気的に接続される複数のチャネル構造と、垂直方向にメモリスタックを貫通し、複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造とを備える。
本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。
本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスの断面を例示する側面図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスの断面を例示する平面図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスの断面を例示する別の平面図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示する図である。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。 本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。
本開示の実施形態は、添付図面を参照しつつ説明される。
特定の構成および配列が説明されているが、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示が、様々な他の用途でも採用され得ることは、当業者には明らかであろう。
「一実施形態」、「実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。
一般に、用語は、少なくとも一部は文脈中での使い方から理解され得る。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味で特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英文中の「ａ」、「ａｎ」、または「ｔｈｅ」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。それに加えて、「～に基づく」という言い回しは、排他的な一連の要素を伝えることを必ずしも意図されていないと理解できるが、代わりに、ここでもまた少なくとも一部は文脈に応じて、必ずしも明示的に記述されていない追加の要素の存在を許容し得る。
本開示における「上」、「より上」、および「真上」の意味は、「上」が何かの「上に直にある」ことを意味するだけでなく、間に中間特徴物もしくは層が入って何かの「上にある」という意味も含み、「より上」もしくは「真上」が何かの「よりの上」もしくは何かの「真上」を意味するだけなく、それが間に中間特徴物も層も入ることなく何かの「より上」もしくは何かの「真上」に（すなわち、何かの上に直に）あるという意味も含み得るような最も広い意味で解釈されるべきであることは直ちに理解されるべきである。
「下」、「より下」、「下側」、「上」、「上側」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている向きに加えて使用されている、または動作しているデバイスの異なる向きを包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。
本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターン形成され得るか、またはパターンを形成せずそのままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、電気的に非導電材料から作ることができる。
本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの水平面の対の間に配置されてもよい。層は、水平、垂直、および／またはテーパー付き表面に沿って延在し得る。基板は層であってよく、１つもしくは複数の層を中に含んでいてもよく、および／またはその上に、それより上に、および／またはそれより下に１つもしくは複数の層を有することができる。層は、複数の層を含むこともできる。たとえば、相互接続層は、１つまたは複数の導電体層およびコンタクト層（相互接続線、および／または垂直相互接続アクセス（ビア）コンタクトが形成される）と１つまたは複数の誘電体層とを含むことができる。
本明細書で使用されているように、「公称的／公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス操作に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に関して垂直方向に延在するように横配向基板上にメモリセルトランジスタの垂直配向ストリング（本明細書ではＮＡＮＤメモリストリングなど「メモリストリング」と称される）を有する半導体デバイスを指す。本明細書で使用されているように、「垂直の／垂直に」という言い回しは、基板の外側表面に対して公称的に垂直であることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどのいくつかの３Ｄメモリデバイスでは、デバイスの前側から、アレイ共通ソース（ａｒｒａｙ ｃｏｍｍｏｎ ｓｏｕｒｃｅ）（ＡＣＳ）などのメモリアレイのソースに電気的に接続するためにスリット構造（たとえば、ゲート線スリット（ｇａｔｅ ｌｉｎｅ ｓｌｉｔ）（ＧＬＳ））が使用される。しかしながら、フロントサイドソースコンタクト（ｆｒｏｎｔ ｓｉｄｅ ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）は、間にスペーサが存在していても、ワードラインとソースコンタクトとの間にリーク電流および寄生容量の両方を導き入れることによって、３Ｄメモリデバイスの電気的性能に影響を及ぼし得る。スペーサの形成は、製作プロセスを複雑にもする。電気的な性能に影響を及ぼすだけでなく、スリット構造は、通常、壁面形状のポリシリコンおよび／または肉上がりを含み、これは局部応力をもたらし、ウェハの曲がりまたは反りを引き起こし、それによって生産歩留まりを低下させ得る。
さらに、いくつかの３Ｄ ＮＡＮＤメモリデバイスは、チャネル構造の底部のところに選択的に成長させた半導体プラグを含む。しかしながら、３Ｄ ＮＡＮＤメモリデバイスのレベル数が増えるにつれ、特にマルチデッキアーキテクチャでは、底部半導体プラグの製作に、オーバーレイ制御、エピタキシャル層形成、チャネルホールの底面でのメモリ膜および半導体チャネルのエッチング（「ＳＯＮＯ」パンチとしても知られる）など、様々な問題がかかわってきて、製作プロセスをさらに複雑にし、歩留まりを低下させ得る。
本開示による様々な実施形態は、バックサイドソースコンタクト（ｂａｃｋｓｉｄｅ ｓｏｕｒｃｅ ｃｏｎｔａｃｔ）を有する３Ｄメモリデバイスを提供する。ソースコンタクトをフロントサイドからバックサイドに移動することによって、有効メモリセルアレイ面積が増大し、スペーサ形成プロセスがスキップできるので、メモリセル当たりのコストは引き下げられ得る。その上、デバイス性能は、ワードラインとソースコンタクト間のリーク電流および寄生容量を回避することによって、またフロントサイドスリット構造（ソースコンタクトとして）によって引き起こされる局部応力を低減することによって改善され得る。いくつかの実施形態において、３Ｄメモリデバイスは、チャネル構造の底面に選択的に成長させた半導体プラグを含まず、チャネル構造の側壁を囲む半導体層（たとえば、Ｎウェル）で置き換えられ、消去動作のためのゲート誘導ドレインリーク（ＧＩＤＬ）支援ボディバイアシングを可能にすることができる。その結果、オーバーレイ制御、エピタキシャル層形成、およびＳＯＮＯパンチなどの、ボトム半導体プラグ（ｂｏｔｔｏｍ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐｌｕｇ）に関連する様々な問題が回避され、それによって生産歩留まりを向上させることができる。
図１は、本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイス１００の断面を例示する側面図である。いくつかの実施形態において、３Ｄメモリデバイス１００は、第１の半導体構造１０２と、第１の半導体構造１０２上に積層された第２の半導体構造１０４とを備えるボンデッドチップである。第１の半導体構造１０２および第２の半導体構造１０４は、いくつかの実施形態により、その間の接合界面１０６で連結される。図１に示されているように、第１の半導体構造１０２は、シリコン（たとえば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または任意の他の好適な材料を含むことができる、基板１０１を含み得る。
３Ｄメモリデバイス１００の第１の半導体構造１０２は、基板１０１上の周辺回路１０８を含むことができる。３Ｄメモリデバイス１００内のコンポーネントの空間的関係を例示するために、ｘ軸、ｙ軸、およびｚ軸が図１に含まれていることに留意されたい。基板１０１は、ｘ－ｙ平面内で横方向に延在する２つの横方向の表面、すなわち、ウェハのフロントサイド上の表面と、ウェハのフロントサイドとは反対側のバックサイド上の背面とを含む。ｘ方向およびｙ方向は、ウェハ平面内の２つの直交する方向である、すなわち、ｘ方向はワード線方向であり、ｙ方向はビット線方向である。ｚ軸は、ｘ軸およびｙ軸の両方に対して垂直である。本明細書で使用されるように、一方のコンポーネント（たとえば、層またはデバイス）が、半導体デバイス（たとえば、３Ｄメモリデバイス１００）の別のコンポーネント（たとえば、層またはデバイス）の「上」、「よりも上」、または「より下」にあるかどうかは、基板がｚ方向で半導体デバイスの最下平面に位置決めされているときにｚ方向（ｘ－ｙ平面に垂直な垂直方向）で半導体デバイスの基板（たとえば、基板１０１）に関して決定される。空間的関係を記述するための同じ概念は、本開示全体にわたって適用される。
いくつかの実施形態において、周辺回路１０８は、３Ｄメモリデバイス１００を制御し、感知するように構成される。周辺回路１０８は、限定はしないがページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ（たとえば、ワードラインドライバ）、チャージポンプ、電流または電圧リファレンス、または回路の任意の能動的または受動的コンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）を含む、３Ｄメモリデバイス１００の動作を円滑にするために使用される任意の好適なデジタル、アナログ、および／または混合信号の制御および感知回路であり得る。周辺回路１０８は、基板１０１「上に」形成されたトランジスタを含むものとしてよく、トランジスタの全体または一部は、基板１０１内に（たとえば、基板１０１の頂面より下に）および／または基板１０１の直接上に形成される。分離領域（たとえば、浅いトレンチ分離（ＳＴＩ））およびドープ領域（たとえば、トランジスタのソース領域およびドレイン領域）も、基板１０１内に形成され得る。トランジスタは、いくつかの実施形態により、高度なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）を使用し高速である。いくつかの実施形態において、周辺回路１０８は、プロセッサおよびプログラマブルロジックデバイス（ＰＬＤ）などのロジック回路、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）などのメモリ回路を含む、高度なロジックプロセスと互換性のある任意の他の回路をさらに含み得ることは理解される。
いくつかの実施形態において、３Ｄメモリデバイス１００の第１の半導体構造１０２は、電気信号を周辺回路１０８との間でやり取りするために、周辺回路１０８より上に相互接続層（図示せず）をさらに含む。相互接続層は、横方向相互接続線および垂直相互接続アクセス（ＶＩＡ）コンタクトを含む複数の相互接続（本明細書では「コンタクト」とも称される）を含むことができる。本明細書において使用されているように、「相互接続」という用語は、広い意味で、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの、任意の好適なタイプの相互接続を含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成することができる１つまたは複数の層間絶縁膜（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」とも称される）をさらに含むことができる。すなわち、相互接続層は、複数のＩＬＤ層内の相互接続線およびＶＩＡコンタクトを含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、限定はしないがタングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のＩＬＤ層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（ｌｏｗ－ｋ）誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
図１に示されているように、３Ｄメモリデバイス１００の第１の半導体構造１０２は、接合界面１０６のところに、また相互接続層および周辺回路１０８より上に、接合層１１０をさらに備えることができる。接合層１１０は、複数の接合コンタクト１１１および接合コンタクト１１１を電気的に絶縁する誘電体を含むことができる。接合コンタクト１１１は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層１１０の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層１１０内の接合コンタクト１１１および周囲の誘電体は、ハイブリッド接合に使用され得る。
同様に、図１に示されているように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、接合界面１０６のところに、また第１の半導体構造１０２の接合層１１０より上に、接合層１１２も含むこともできる。接合層１１２は、複数の接合コンタクト１１３および接合コンタクト１１３を電気的に絶縁する誘電体を含むことができる。接合コンタクト１１３は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。接合層１１２の残りの領域は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体により形成され得る。接合層１１２内の接合コンタクト１１３および周囲の誘電体は、ハイブリッド接合に使用され得る。接合コンタクト１１３は、いくつかの実施形態により、接合界面１０６のところで接合コンタクト１１１と接触している。
以下で詳細に説明されているように、第２の半導体構造１０４は、接合界面１０６のところで向かい合わせに第１の半導体構造１０２の上で接合され得る。いくつかの実施形態において、接合界面１０６は、ハイブリッド接合（「金属／誘電体ハイブリッド接合」とも呼ばれる）の結果、接合層１１０と１１２との間に配設され、これは、直接接合技術（たとえば、ハンダまたは接着剤などの中間層を使用することなく表面と表面との間に接合を形成する）であり、金属金属間接合および誘電体誘電体間接合を同時に得ることができる。いくつかの実施形態において、接合界面１０６は、接合層１１２および１１０が接触して接合される場所である。実際には、接合界面１０６は、第１の半導体構造１０２の接合層１１０の頂面と、第２の半導体構造１０４の接合層１１２の底面とを含む特定の厚さを有する層であり得る。
いくつかの実施形態において、３Ｄメモリデバイス１００の第２の半導体構造１０４は、電気信号を転送するために、接合層１１２より上に相互接続層（図示せず）をさらに含む。相互接続層は、ＭＥＯＬ相互接続およびＢＥＯＬ相互接続などの、複数の相互接続を含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成することができる１つまたは複数のＩＬＤ層をさらに含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。相互接続層内のＩＬＤ層は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
いくつかの実施形態において、３Ｄメモリデバイス１００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。図１に示されているように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造１２４のアレイを含むことができる。図１に示されているように、各チャネル構造１２４は、各々が導電体層１１６および誘電体層１１８を含む複数の対を垂直方向に貫通することができる。交互配置された導電体層１１６および誘電体層１１８は、メモリスタック１１４の一部である。メモリスタック１１４内の導電体層１１６および誘電体層１１８の対の数（たとえば、３２、６４、９６、１２８、１６０、１９２、２２４、２５６、またはそれ以上）は、３Ｄメモリデバイス１００内のメモリセルの数を決定する。いくつかの実施形態において、メモリスタック１１４は、互いの上に積み重ねられた複数のメモリデッキを含む、マルチデッキアーキテクチャ（図示せず）を有し得ることは理解される。各メモリデッキ内の導電体層１１６および誘電体層１１８の対の数は、同じであっても異なっていてもよい。
メモリスタック１１４は、交互配置された複数の導電体層１１６および誘電体層１１８を含むことができる。メモリスタック１１４内の導電体層１１６および誘電体層１１８は、垂直方向に交互になっていてもよい。言い換えると、メモリスタック１１４の頂部または底部にあるものを除き、各導電体層１１６は両側の２つの誘電体層１１８に隣接することができ、各誘電体層１１８は両側の２つの導電体層１１６に隣接することができる。導電体層１１６は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。各導電体層１１６は、接着剤層およびゲート誘電体層によって囲まれているゲート電極（ゲート線）を含むことができる。導電体層１１６のゲート電極は、ワード線として横方向に延在し、メモリスタック１１４の１つまたは複数の階段構造で終わることができる。誘電体層１１８は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む誘電体材料を含むことができる。
図１に示されているように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、メモリスタック１１４よりも上にある第１の半導体層１２０と、第１の半導体層１２０よりも上にあり、第１の半導体層１２０と接触している第２の半導体層１２２とを含むこともできる。いくつかの実施形態において、第１の半導体層１２０および第２の半導体層１２２の各々は、Ｎ型ドープ半導体層、たとえば、リン（Ｐ）またはヒ素（Ａｓ）などのＮ型ドーパントをドープされたシリコン層である。それらの場合において、第１の半導体層１２０および第２の半導体層１２２は、メモリスタック１１４よりも上のＮ型ドープ半導体層１２０／１２２としてまとめてみなされ得る。いくつかの実施形態において、第１の半導体層１２０および第２の半導体層１２２の各々は、Ｎウェルを含む。すなわち、第１の半導体層１２０および第２の半導体層１２２の各々は、ＰまたはＡｓなどの、Ｎ型ドーパントをドープされたＰ型基板内の一領域であってよい。第１の半導体層１２０および第２の半導体層１２２内のドーピング濃度は、同じであるか、または異なり得ることが理解される。第１の半導体層１２０は、いくつかの実施形態により、ポリシリコン、たとえば、Ｎ型ドープポリシリコンを含む。以下で詳しく説明されているように、第１の半導体層１２０は、薄膜堆積および／またはエピタキシャル成長によってＰ型シリコン基板よりも上に形成され得る。対照的に、第２の半導体層１２２は、いくつかの実施形態により、単結晶シリコン、たとえば、Ｎ型ドープ単結晶シリコンを含む。以下で詳しく説明されているように、第２の半導体層１２２は、Ｎ型ドーパントを単結晶シリコンを有するＰ型シリコン基板内に注入することによって形成され得る。いくつかの実施形態において、ｘ方向（たとえば、ワード線方向）における第２の半導体層１２２の横方向寸法は、ｘ方向における第１の半導体層１２０の横方向寸法よりも大きい。
いくつかの実施形態において、各チャネル構造１２４は、半導体層（たとえば、半導体チャネル１２８として）および複合誘電体層（たとえば、メモリ膜１２６として）を満たされたチャネルホールを含む。いくつかの実施形態では、半導体チャネル１２８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態において、メモリ膜１２６は、トンネル層、ストレージ層（「電荷トラップ層」とも呼ばれる）、およびブロッキング層を含む複合層である。チャネル構造１２４の残りの空間は、酸化ケイ素などの誘電体材料を含むキャッピング層、および／または空隙で部分的または完全に充填され得る。チャネル構造１２４は、円筒形状（たとえば、柱形状）を有することができる。メモリ膜１２６のキャッピング層、半導体チャネル１２８、トンネル層、ストレージ層、およびブロッキング層は、いくつかの実施形態により、中心から柱の外面に向かって、この順序で放射状に配置構成される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含むことができる。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、ｈｉｇｈ－ｋ誘電体、またはこれらの任意の組合せを含むことができる。一例において、メモリ膜１２６は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態において、チャネル構造１２４は、チャネル構造１２４の底部（たとえば、下側端部）にチャネルプラグ１２９をさらに含む。本明細書において使用されているように、コンポーネント（たとえば、チャネル構造１２４）の「上側端部」は、基板１０１からｚ方向に遠い端部であり、コンポーネント（たとえば、チャネル構造１２４）の「下側端部」は、基板１０１が３Ｄメモリデバイス１００の最下平面内に位置決めされたときにｚ方向で基板１０１に近い端部である。チャネルプラグ１２９は、半導体材料（たとえば、ポリシリコン）を含むことができる。いくつかの実施形態において、チャネルプラグ１２９は、ＮＡＮＤメモリストリングのドレインとして機能する。
図１に示されているように、各チャネル構造１２４は、垂直方向にメモリスタック１１４および第１の半導体層１２０、たとえば、Ｎ型ドープポリシリコン層の交互配置された導電体層１１６および誘電体層１１８を貫通することができる。いくつかの実施形態において、第１の半導体層１２０は、チャネル構造１２４の一部を囲み、ポリシリコンを含む半導体チャネル１２８と接触している。すなわち、メモリ膜１２６は、いくつかの実施形態により、第１の半導体層１２０に当接するチャネル構造１２４の一部で断絶し、周囲の第１の半導体層１２０と接触すべき半導体チャネル１２８を露出させる。その結果、半導体チャネル１２８を囲み、接触している第１の半導体層１２０は、上で説明されているような「ボトム半導体プラグ」を置き換えるようにチャネル構造１２４の「サイドウォール半導体プラグ」として働くことができ、これは、オーバーレイ制御、エピタキシャル層形成、およびＳＯＮＯパンチなどの問題を軽減することができる。
いくつかの実施形態において、各チャネル構造１２４は、第２の半導体層１２２、たとえば、Ｎ型ドープ単結晶シリコン層の中に垂直方向にさらに貫入することができる。すなわち、各チャネル構造１２４は、いくつかの実施形態により、垂直方向にメモリスタック１１４を通ってＮ型ドープ半導体層（第１の半導体層１２０および第２の半導体層１２２を含む）内に貫入することができる。図１に示されているように、チャネル構造１２４の頂部（たとえば、上側端部）は、いくつかの実施形態により、第２の半導体層１２２内にある。いくつかの実施形態において、第１の半導体層１２０および第２の半導体層１２２の各々は、Ｐウェルバルク消去動作とは反対に、消去動作のためのＧＩＤＬ支援ボディバイアシングを可能にするＮ型ドープ半導体層、たとえば、Ｎウェルである。ＮＡＮＤメモリストリングのソースセレクトゲートの周りのＧＩＤＬは、ＮＡＮＤメモリストリング内に正孔電流を発生し、消去動作のためのボディ電位を上昇させることができる。
図１に示されているように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、各々メモリスタック１１４の交互配置された導電体層１１６および誘電体層１１８を垂直方向に貫通する絶縁構造１３０をさらに含むことができる。第１の半導体層１２０をさらに貫通するチャネル構造１２４とは異なり、絶縁構造１３０は、いくつかの実施形態により、第１の半導体層１２０で停止する、すなわち、Ｎ型ドープ半導体層の中に垂直には延在しない。すなわち、絶縁構造１３０の頂面は、第１の半導体層１２０の底面と同一平面上にあってよい。各絶縁構造１３０は、横方向に延在し、チャネル構造１２４を複数のブロックに分離することもできる。すなわち、メモリスタック１１４は、絶縁構造１３０によって複数のメモリブロックに分割され、それにより、チャネル構造１２４のアレイは、各メモリブロックに分離され得る。フロントサイドＡＣＳコンタクトを含む、上で説明されている既存の３Ｄ ＮＡＮＤメモリデバイスのスリット構造とは異なり、絶縁構造１３０は、中にコンタクトを含まず（すなわち、ソースコンタクトとして機能しておらず）、したがって、いくつかの実施形態により、導電体層１１６（ワード線を含む）による寄生容量およびリーク電流を導き入れることがない。いくつかの実施形態において、各絶縁構造１３０は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの任意の組合せを含む、１つまたは複数の誘電体材料を充填された開口部（たとえば、スリット）を備える。一例において、各絶縁構造１３０は、酸化ケイ素を充填され得る。
フロントサイドソースコンタクトの代わりに、３Ｄメモリデバイス１００は、図１に示されているように、メモリスタック１１４よりも上にあって第２の半導体層１２２、たとえば、Ｎ型ドープ半導体層と接触しているバックサイドソースコンタクト１３２を含むことができる。ソースコンタクト１３２およびメモリスタック１１４（およびそれを通る絶縁構造１３０）は、半導体層１２２（薄化された基板）の反対側に配設されてよく、したがって、「バックサイド」ソースコンタクトとみなされ得る。いくつかの実施形態において、ソースコンタクト１３２は、第２の半導体層１２２内にさらに貫入し、第２の半導体層１２２を通して、第１の半導体層１２０、およびチャネル構造１２４の半導体チャネル１２８に電気的に接続される。ソースコンタクト１３２が第２の半導体層１２２内に貫入する深さは、異なる例では異なる可能性があることは理解される。第２の半導体層１２２がＮウェルを含むいくつかの実施形態では、ソースコンタクト１３２は、本明細書において「Ｎウェルピックアップ」とも称される。いくつかの実施形態において、ソースコンタクト１３２は、絶縁構造１３０に整列される。ソースコンタクト１３２は、絶縁構造１３０に横方向で整列される、すなわち、少なくとも１つの横方向に整列され得る。一例において、ソースコンタクト１３２および絶縁構造１３０は、ｙ方向（たとえば、ビット線方向）に整列され得る。別の例では、ソースコンタクト１３２および絶縁構造１３０は、ｘ方向（たとえば、ワード線方向）に整列され得る。ソースコンタクト１３２は、任意の好適なタイプのコンタクトを含むことができる。いくつかの実施形態において、ソースコンタクト１３２は、ＶＩＡコンタクトを含む。いくつかの実施形態において、ソースコンタクト１３２は、横方向に延在する壁面形状コンタクトを含む。ソースコンタクト１３２は、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、窒化チタン（ＴｉＮ））によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図１に示されているように、３Ｄメモリデバイス１００は、パッドアウトのための、たとえば、３Ｄメモリデバイス１００と外部回路との間で電気信号を転送するための、ソースコンタクト１３２の上にあり、接触しているＢＥＯＬ相互接続層１３３をさらに含むことができる。いくつかの実施形態において、相互接続層１３３は、第２の半導体層１２２上の１つまたは複数のＩＬＤ層１３４と、ＩＬＤ層１３４上の再配線層１３６とを含む。ソースコンタクト１３２の上側端部は、いくつかの実施形態により、ＩＬＤ層１３４の頂面、および再配線層１３６の底面と同一平面上にあり、ソースコンタクト１３２は垂直方向にＩＬＤ層１３４を通って第２の半導体層１２２内に貫入する。相互接続層１３３内のＩＬＤ層１３４は、限定はしないが酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む誘電体材料を含むことができる。相互接続層１３３内の再配線層１３６は、限定はしないがＷ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはこれらの任意の組合せを含む導電性材料を含むことができる。一例において、再配線層１３６はＡｌを含む。いくつかの実施形態において、相互接続層１３３は、３Ｄメモリデバイス１００のパッシベーションおよび保護のための最外層としてのパッシベーション層１３８をさらに含む。再配線層１３６の一部は、コンタクトパッド１４０としてパッシベーション層１３８から露出され得る。すなわち、３Ｄメモリデバイス１００の相互接続層１３３は、ワイヤ接合および／またはインターポーザーとの接合のためのコンタクトパッド１４０も含むことができる。
いくつかの実施形態において、３Ｄメモリデバイス１００の第２の半導体構造１０４は、第２の半導体層１２２を通るコンタクト１４２および１４４をさらに含む。第２の半導体層１２２は、薄化された基板、たとえば、Ｐ型シリコン基板のＮウェルであってよいので、いくつかの実施形態により、コンタクト１４２および１４４は、スルーシリコンコンタクト（ＴＳＣ）である。いくつかの実施形態において、コンタクト１４２は、第２の半導体層１２２およびＩＬＤ層１３４を貫通して再配線層１３６と接触し、これにより、第１の半導体層１２０は相互接続層１３３の第２の半導体層１２２、ソースコンタクト１３２、および再配線層１３６を通してコンタクト１４２に電気的に接続される。いくつかの実施形態において、コンタクト１４４は、第２の半導体層１２２およびＩＬＤ層１３４を貫通してコンタクトパッド１４０と接触する。コンタクト１４２および１４４は各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。いくつかの実施形態では、少なくともコンタクト１４４は、コンタクト１４４を第２の半導体層１２２から電気的に絶縁するためのスペーサ（たとえば、誘電体層）をさらに含む。
いくつかの実施形態において、３Ｄメモリデバイス１００は、各々メモリスタック１１４の外側で第２の半導体層１２２（たとえば、Ｐ型シリコン基板のＮウェル）に対して垂直に延在する周辺コンタクト１４６および１４８をさらに備える。各周辺コンタクト１４６または１４８は、メモリスタック１１４の外側にある周辺領域内で接合層１１２から第２の半導体層１２２まで垂直に延在するようにメモリスタック１１４の深さよりも大きい深さを有することができる。いくつかの実施形態において、周辺コンタクト１４６は、コンタクト１４２よりも下にあり、コンタクト１４２と接触し、それにより、第１の半導体層１２０は、少なくとも第２の半導体層１２２、ソースコンタクト１３２、相互接続層１３３、コンタクト１４２、および周辺コンタクト１４６を通して第１の半導体構造１０２内の周辺回路１０８に電気的に接続される。いくつかの実施形態において、周辺コンタクト１４８は、コンタクト１４４よりも下にあり、コンタクト１４４と接触し、それにより、第１の半導体構造１０２内の周辺回路１０８は、少なくともコンタクト１４４および周辺コンタクト１４８を通してパッドアウト用のコンタクトパッド１４０に電気的に接続される。周辺コンタクト１４６および１４８は各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）によって囲まれているシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図１に示されているように、３Ｄメモリデバイス１００は、相互接続構造の一部として、多様なローカルコンタクト（「Ｃ１」とも呼ばれる）も含み、メモリスタック１１４内の構造と直接的に接触している。いくつかの実施形態において、ローカルコンタクトは、各々それぞれのチャネル構造１２４の下側端部より下にあり、それと接触しているチャネルローカルコンタクト１５０を含む。各チャネルローカルコンタクト１５０は、ビット線ファンアウトのためにビット線コンタクト（図示せず）に電気的に接続され得る。いくつかの実施形態において、ローカルコンタクトは、各々ワード線ファンアウトのためにメモリスタック１１４の階段構造におけるそれぞれの導電体層１１６（ワード線を含む）よりも下にあり、それと接触しているワード線ローカルコンタクト１５２をさらに含む。チャネルローカルコンタクト１５０およびワード線ローカルコンタクト１５２などのローカルコンタクトは、少なくとも接合層１１２および１１０を通して第１の半導体構造１０２の周辺回路１０８に電気的に接続され得る。チャネルローカルコンタクト１５０およびワード線ローカルコンタクト１５２などのローカルコンタクトは、各々、金属層（たとえば、Ｗ、Ｃｏ、Ｃｕ、またはＡｌ）または接着剤層（たとえば、ＴｉＮ）に囲まれたシリサイド層などの、１つまたは複数の導電体層を含むことができる。
図２Ａは、本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイス２００の断面を例示する平面図である。３Ｄメモリデバイス２００は、図１の３Ｄメモリデバイス１００の一例であってよく、図２Ａは、いくつかの実施形態により、図１の３Ｄメモリデバイス１００のＡＡ平面内の断面の平面図を例示しているものとしてよい。すなわち、図２Ａは、３Ｄメモリデバイス１００の第２の半導体構造１０４のフロントサイドにおける平面図の一例を示している。
図２Ａに示されているように、３Ｄメモリデバイス２００は、いくつかの実施形態により、メモリスタックをｘ方向（たとえば、ワード線方向）で２つの部分に、すなわち、第１のコアアレイ領域２０６Ａと第２のコアアレイ領域２０６Ｂとに横方向に分離する中心階段領域２０４を備え、それらのコアアレイ領域の各々は、チャネル構造２１０（図１のチャネル構造１２４に対応する）のアレイを含む。階段領域およびコアアレイ領域のレイアウトは、図２Ａの例に限定されず、メモリスタックのエッジのところにサイド階段領域を有することなど、任意の他の好適なレイアウトを含み得ることは理解される。３Ｄメモリデバイス２００は、また、いくつかの実施形態により、ｙ方向（たとえば、ビット線方向）の平行な絶縁構造２０８（図１の絶縁構造１３０に対応する）も備え、各々ｘ方向で横方向に延在してコアアレイ領域２０６Ａおよび２０６ならびにその中のチャネル構造２１０のアレイをブロック２０２に分離する。３Ｄメモリデバイス２００は、ブロック２０２においてｙ方向の平行なドレインセレクトゲートカット２１２をさらに備え、ブロック２０２をフィンガーにさらに分離することができる。特定のチャネル構造２１０（たとえば、領域２１４内）のフロントサイドビット線ファンアウトを中断する、絶縁構造２０８の対向部に配設されているフロントサイドソースコンタクト（たとえば、フロントサイドＡＣＳコンタクト）を有する既存の３Ｄメモリデバイスとは異なり、フロントサイドソースコンタクトなしの３Ｄメモリデバイス２００内の領域２１４内のものを含むチャネル構造２１０は、すべてフロントサイドからの対応するビット線ファンアウトを有することができる。その結果、コアアレイ領域２０６Ａおよび２０６Ｂの有効面積は、ソースコンタクトを３Ｄメモリデバイス２００のバックサイドに移動することによって増やすことができる。
図２Ｂは、本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスの断面を例示する別の平面図である。３Ｄメモリデバイス２００は、図１の３Ｄメモリデバイス１００の一例であってよく、図２Ｂは、いくつかの実施形態により、図１の３Ｄメモリデバイス１００のＢＢ平面内の断面の平面図を例示している。すなわち、図２Ｂは、３Ｄメモリデバイス１００の第２の半導体構造１０４のバックサイドにおける平面図の一例を示している。
図２Ｂに示されているように、３Ｄメモリデバイス２００は、メモリスタックをｘ方向（たとえば、ワード線方向）で２つの部分に、すなわち、第１のコアアレイ領域２０６Ａと第２のコアアレイ領域２０６Ｂとに横方向に分離する中心階段領域２０４を備える。階段領域およびコアアレイ領域のレイアウトは、図２Ｂの例に限定されず、メモリスタックのエッジのところにサイド階段領域を有することなど、任意の他の好適なレイアウトを含み得ることは理解される。いくつかの実施形態において、３Ｄメモリデバイス２００は、コアアレイ領域２０６Ａおよび２０６Ｂ内でバックサイドソースコンタクト２１５（たとえば、図１のソースコンタクト１３２に対応する、ＶＩＡコンタクトの形態）を含む。たとえば、ソースコンタクト２１５は、コアアレイ領域２０６Ａまたは２０６Ｂに均等に分配され得る。３Ｄメモリデバイス２００は、複数のソースコンタクト２１５を電気的に接続するバックサイドソース線２０９（たとえば、図１の再配線層１３６に対応する、ソース線メッシュの形態）を含むことができる。いくつかの例では、複数のソースＶＩＡコンタクトは、１つまたは複数のソース壁面形状コンタクト、すなわち、相互接続線で置き換えられてもよいことは理解される。いくつかの実施形態において、３Ｄメモリデバイス２００は、パッドアウト用の階段領域２０４内にパッドアウトコンタクト２１３（たとえば、図１のコンタクトパッド１４０、コンタクト１４４、および周辺コンタクト１４８に対応する）をさらに含み、階段領域２０４ならびにコアアレイ領域２０６Ａおよび２０６Ｂ内にＮウェルピックアップコンタクト２１１（たとえば、図１のコンタクト１４２および周辺コンタクト１４６に対応する）を含む。パッドアウトコンタクト２１３およびＮウェルピックアップコンタクト２１１のレイアウトは、図２Ｂの例に限定されず、電気的性能の仕様（たとえば、電圧および抵抗）などの、３Ｄメモリデバイスの設計に応じた任意の好適なレイアウトを含み得ることはさらに理解される。一例において、追加のパッドアウトコンタクト２１３は、メモリスタックの外側に追加され得る。
図３Ａ～図３Ｍは、本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための製作プロセスを例示している。図４Ａおよび図４Ｂは、本開示のいくつかの実施形態による、バックサイドソースコンタクトを備える例示的な３Ｄメモリデバイスを形成するための方法４００のフローチャートを例示している。図３Ａ～図３Ｍ、図４Ａ、および図４Ｂに示されている３Ｄメモリデバイスの例は、図１に示されている３Ｄメモリデバイス１００を含む。図３Ａ～図３Ｍ、図４Ａ、および図４Ｂについては、まとめて説明することにする。方法４００に示されている動作は網羅されておらず、例示されている動作のいずれかの前、後、または間に他の動作も同様に実行され得ることは理解される。さらに、これらの動作のうちのいくつかは、同時に、または図４Ａおよび図４Ｂに示されているのと異なる順序で、実行されてよい。
図４Ａを参照すると、方法４００は、周辺回路が第１の基板上に形成される動作４０２から始まる。第１の基板は、シリコン基板であってよい。図３Ｉに例示されているように、複数のトランジスタが、限定はしないがフォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および任意の他の好適なプロセスを含む複数のプロセスを使用してシリコン基板３５０上に形成される。いくつかの実施形態において、ドープ領域（図示せず）は、イオン注入および／または熱拡散によってシリコン基板３５０内に形成され、これらは、たとえば、トランジスタのソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、分離領域（たとえば、ＳＴＩ）も、ウェットエッチングおよび／またはドライエッチングならびに薄膜堆積によってシリコン基板３５０内に形成される。トランジスタは、シリコン基板３５０上に周辺回路３５２を形成することができる。
図３Ｉに例示されているように、接合層３４８が周辺回路３５２よりも上に形成される。接合層３４８は、周辺回路３５２に電気的に接続されている接合コンタクトを含む。接合層３４８を形成するために、ＩＬＤ層が、化学的気相成長（ＣＶＤ）、物理的気相成長（ＰＶＤ）、原子層成長（ＡＬＤ）、またはこれらの任意の組合せなどの、１つもしくは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび／もしくはドライエッチング、たとえばＲＩＥを使用し、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の好適なプロセスなどの、１つもしくは複数の薄膜堆積プロセス、またはこれらの任意の組合せを使用して、ＩＬＤ層を通して形成される。
方法４００は、図４Ａに例示されているように、動作４０４に進み、第２の基板の一部にＮ型ドーパントがドープされ、第２の半導体層を形成する。第２の基板は、Ｐ型シリコン基板であってよい。いくつかの実施形態において、第２の基板の第１のサイド（たとえば、半導体デバイスが形成されるフロントサイド）は、Ｎウェルを形成するようにドープされる。図３Ａに例示されているように、Ｎ型ドープ半導体層３０４がシリコン基板３０２上に形成される。Ｎ型ドープ半導体層３０４は、Ｐ型シリコン基板３０２のＮウェルを含み、単結晶シリコンを含むことができる。Ｎ型ドープ半導体層３０４は、イオン注入および／または熱拡散を使用して、ＰまたはＡｓなどのＮ型ドーパントをＰ型シリコン基板３０２内にドープすることによって形成され得る。
方法４００は、図４Ａに例示されているように、動作４０６に進み、第２の半導体層よりも上にある犠牲層および犠牲層上の誘電体スタックがその後形成される。誘電体スタックは、交互配置されているスタック犠牲層およびスタック誘電体層を含むことができる。いくつかの実施形態において、その後犠牲層および誘電体スタックを形成するために、ポリシリコンが第２の半導体層上に堆積されて犠牲層を形成し、スタック誘電体層およびスタック犠牲層が犠牲層上に交互に堆積されて誘電体スタックを形成する。
図３Ａに示されているように、犠牲層３０６はＮ型ドープ半導体層３０４上に形成される。犠牲層３０６は、ポリシリコンまたは、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せを含む、１つ以上の薄膜堆積プロセスを使用して後から選択的に除去することができる任意の他の好適な犠牲材料（たとえば、カーボン）を堆積することによって形成され得る。いくつかの実施形態において、パッド酸化物層３０５は、Ｎ型ドープ半導体層３０４の形成の前に、シリコン基板３０２上で、酸化ケイ素などの誘電体材料を堆積するか、または熱酸化させることによって、犠牲層３０６とＮ型ドープ半導体層３０４との間に形成される。
図３Ａに例示されているように、第１の誘電体層（本明細書では「スタック犠牲層」３１２と称される）および第２の誘電体層（本明細書では「スタック誘電体層」３１０と称され、合わせて本明細書では「誘電体層対」と称される）の複数の対を含む誘電体スタック３０８は、犠牲層３０６上に形成される。誘電体スタック３０８は、いくつかの実施形態により、交互配置されたスタック犠牲層３１２およびスタック誘電体層３１０を含む。スタック誘電体層３１０およびスタック犠牲層３１２は、シリコン基板３０２よりも上の犠牲層３０６上に交互に堆積され、誘電体スタック３０８を形成することができる。いくつかの実施形態において、各スタック誘電体層３１０は、酸化ケイ素の層を含み、各スタック犠牲層３１２は、窒化ケイ素の層を含む。誘電体スタック３０８は、限定はしないがＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって形成され得る。図３Ａに例示されるように、階段構造は、誘電体スタック３０８のエッジに形成することができる。階段構造は、シリコン基板３０２の方へ誘電体スタック３０８の誘電体層対に対して複数のいわゆる「トリムエッチ」サイクルを実行することによって形成され得る。繰り返しトリムエッチサイクルが誘電体スタック３０８の誘電体層対に適用されることで、誘電体スタック３０８は、図３Ａに示されているように、１つまたは複数の傾いたエッジと、底部の誘電体層対よりも短い頂部の誘電体層対とを有することができる。
方法４００は、図４Ａに例示されているように、動作４０８に進み、誘電体スタックおよび犠牲層を垂直方向に貫通して第２の半導体層内に貫入するチャネル構造が形成される。いくつかの実施形態において、チャネル構造を形成するために、誘電体スタックおよび犠牲層を垂直方向に貫通して第２の半導体層内に貫入するチャネルホールが形成され、その後、メモリ膜および半導体チャネルがチャネルホールの側壁の上に形成され、チャネルプラグが半導体チャネルよりも上に形成され、接触する。
図３Ａに例示されているように、チャネルホールは、誘電体スタック３０８および犠牲層３０６を垂直方向に貫通してＮ型ドープ半導体層３０４内に貫入する開口部である。いくつかの実施形態において、複数の開口部が形成され、各開口部は後のプロセスで個別のチャネル構造３１４を成長させるための場所となる。いくつかの実施形態において、チャネル構造３１４のチャネルホールを形成するための製作プロセスは、ウェットエッチング、および／または深掘り反応性イオンエッチング（ＤＲＩＥ）などのドライエッチングを含む。いくつかの実施形態において、チャネル構造３１４のチャネルホールは、Ｎ型ドープ半導体層３０４の頂部にさらに貫通する。誘電体スタック３０８および犠牲層３０６を通したエッチングプロセスは、Ｎ型ドープ半導体層３０４の一部をエッチングし続け得る。いくつかの実施形態において、別個のエッチングプロセスが、誘電体スタック３０８および犠牲層３０６を通してのエッチングの後にＮ型ドープ半導体層３０４の一部をエッチングするために使用される。
図３Ａに例示されているように、（ブロッキング層、ストレージ層、およびトンネル層を含む）メモリ膜３１６、ならびに半導体チャネル３１８は、その後、チャネルホールの側壁および底面に沿ってこの順序で形成される。いくつかの実施形態において、メモリ膜３１６が、最初に、チャネルホールの側壁および底面に沿って堆積され、次いで、半導体チャネル３１８が、メモリ膜３１６の上に堆積される。ブロッキング層、ストレージ層、およびトンネル層は、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、この順序で堆積され、メモリ膜３１６を形成することができる。次いで、半導体チャネル３１８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してポリシリコンなどの半導体材料をメモリ膜３１６のトンネル層の上に堆積することによって形成され得る。いくつかの実施形態において、第１の酸化ケイ素層、窒化ケイ素物層、第２の酸化ケイ素層、およびポリシリコン層（「ＳＯＮＯ」構造）がその後堆積され、メモリ膜３１６および半導体チャネル３１８を形成する。
図３Ａに例示されているように、キャッピング層は、チャネルホール内および半導体チャネル３１８の上に形成され、チャネルホールを完全にまたは部分的に（たとえば、空隙なしで、または空隙ありで）充填する。キャッピング層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの誘電体材料を堆積することによって形成され得る。次いで、チャネルプラグが、チャネルホールの頂部に形成され得る。いくつかの実施形態において、誘電体スタック３０８の頂面上にあるメモリ膜３１６、半導体チャネル３１８、およびキャッピング層の一部は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングによって除去され、平坦化される。次いで、陥凹部が、チャネルホールの頂部にある半導体チャネル３１８およびキャッピング層の一部をウェットエッチングおよび／またはドライエッチングすることによってチャネルホールの頂部に形成され得る。次いで、チャネルプラグが、ポリシリコンなどの半導体材料を、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスによって陥凹部内に堆積することによって形成され得る。それによって、チャネル構造３１４は、誘電体スタック３０８および犠牲層３０６を通りＮ型ドープ半導体層３０４内に形成される。
方法４００は、図４Ａに例示されているように、動作４１０に進み、犠牲層は、Ｎ型ドープ半導体層で置き換えられ、第１の半導体層を形成する。いくつかの実施形態において、犠牲層を第１の半導体層で置き換えるために、誘電体スタックを垂直方向に貫通する開口部が形成されて、犠牲層の一部を露出させ、犠牲層は、開口部を通してエッチングされてキャビティを形成し、Ｎ型ドープポリシリコンは、開口部を通してキャビティ内に堆積され、第１の半導体層を形成する。
図３Ａに例示されているように、スリット３２０は、誘電体スタック３０８を垂直方向に貫通し、犠牲層３０６の一部を露出させる開口部である。いくつかの実施形態において、スリット３２０を形成するための製作プロセスは、ＤＲＩＥなどの、ウェットエッチングおよび／またはドライエッチングを含む。いくつかの実施形態において、スリット３２０は、犠牲層３０６の頂部内にさらに貫入する。誘電体スタック３０８を通るエッチングプロセスは、犠牲層３０６の頂面で停止し得ず、犠牲層３０６の一部をエッチングし続け得る。
図３Ｂに例示されているように、犠牲層３０６（図３Ａに示されている）は、ウェットエッチングおよび／またはドライエッチングによって除去され、キャビティ３２２を形成する。いくつかの実施形態において、犠牲層３０６はポリシリコンを含み、このポリシリコンは、スリット３２０を通して水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチャントを塗布することによってエッチングされ、このエッチングは、犠牲層３０６とＮ型ドープ半導体層３０４との間のパッド酸化物層３０５によって停止させることができる。すなわち、犠牲層３０６の除去は、いくつかの実施形態により、Ｎ型ドープ半導体層３０４に影響を及ぼさない。いくつかの実施形態において、犠牲層３０６を除去する前に、スペーサ３２４がスリット３２０の側壁に沿って形成される。スペーサ３２４は、窒化ケイ素、酸化ケイ素、および窒化ケイ素などの、誘電体材料を、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してスリット３２０内に堆積することによって形成され得る。
図３Ｃに例示されているように、キャビティ３２２内に露出されているチャネル構造３１４のメモリ膜３１６の一部が除去されて、キャビティ３２２に当接するチャネル構造３１４の半導体チャネル３１８の一部を露出する。いくつかの実施形態において、ブロッキング層（たとえば、酸化ケイ素を含む）、ストレージ層（たとえば、窒化ケイ素を含む）、およびトンネル層（たとえば、酸化ケイ素を含む）の一部は、スリット３２０およびキャビティ３２２を通してエッチャント、たとえば、窒化ケイ素をエッチングするためのリン酸および酸化シリコンをエッチングするためのフッ化水素酸を塗布することによってエッチングされる。エッチングは、チャネル構造３１４の半導体チャネル３１８によって停止させることができる。誘電体材料を含むスペーサ３２４（図３Ｂに示されている）は、また、メモリ膜３１６のエッチングから誘電体スタック３０８を保護することができ、メモリ膜３１６の一部を除去するのと同じステップでエッチャントによって除去され得る。同様に、Ｎ型ドープ半導体層３０４上のパッド酸化物層３０５（図３Ｂに示されている）も、メモリ膜３１６の一部を除去するのと同じステップで同様に除去することができる。
図３Ｄに例示されているように、Ｎ型ドープ半導体層３２６が、Ｎ型ドープ半導体層３０４よりも上に形成され、接触する。いくつかの実施形態では、Ｎ型ドープ半導体層３２６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、スリット３２０を通してポリシリコンをキャビティ３２２（図３Ｃに示されている）内に堆積させることによって形成される。いくつかの実施形態において、Ｎ型ドープ半導体層３２６は、半導体チャネル３１８の露出部分（ポリシリコンを含む）からエピタキシャル成長させたポリシリコンをキャビティ３２２に選択的に充填することによって形成される。Ｎ型ドープ半導体層３２６をエピタキシャル成長させるための製作プロセスは、キャビティ３２２の事前洗浄を行い、次いで、たとえば気相エピタキシー（ＶＰＥ）、液相エピタキシー（ＬＰＥ）、分子線エピタキシー（ＭＰＥ）、またはこれらの任意の組合せを行うことを含むことができる。いくつかの実施形態において、Ｎ型ドープポリシリコン層をＮ型ドープ半導体層３２６として形成するためにポリシリコンを堆積するか、またはエピタキシャル成長させるときに、ＰまたはＡｓなどの、Ｎ型ドーパントのｉｎ－ｓｉｔｕドーピングが実行される。Ｎ型ドープ半導体層３２６は、チャネル構造３１４の半導体チャネル３１８の露出部分と接触するようにキャビティ３２２を充填することができる。
方法４００は、図４Ａに例示されているように、動作４１２に進み、誘電体スタックは、たとえば、いわゆる「ゲート置換」プロセスを使用して、メモリスタックと置き換えられ、それにより、チャネル構造は、メモリスタックおよび第１の半導体層を垂直方向に貫通して、第２の半導体層内に貫入する。いくつかの実施形態において、誘電体スタックをメモリスタックに置き換えるために、スタック犠牲層は、開口部を通してスタック導電体層に置き換えられる。いくつかの実施形態において、メモリスタックは、交互に配置されたスタック導電体層およびスタック誘電体層を含む。
図３Ｅに例示されているように、スタック犠牲層３１２（図３Ａに示されている）は、スタック導電体層３２８で置き換えられ、交互配置されたスタック導電体層３２８およびスタック誘電体層３１０を含むメモリスタック３３０は、それによって形成され、誘電体スタック３０８（図３Ａに示されている）を置き換える。いくつかの実施形態において、外側陥凹部（図示せず）は、最初に、スリット３２０を通してスタック犠牲層３１２を除去することによって形成される。いくつかの実施形態において、スタック犠牲層３１２は、スリット３２０を通してエッチャントを施すことによって除去され、スタック誘電体層３１０の間に交互配置された外側陥凹部を形成する。エッチャントは、スタック誘電体層３１０に対して選択的にスタック犠牲層３１２をエッチングする任意の好適なエッチャントを含むことができる。図３Ｅに例示されているように、スタック導電体層３２８（ゲート電極および接着剤層を含む）は、スリット３２０を通して外側陥凹部に堆積される。いくつかの実施形態において、ゲート誘電体層３３２が、スタック導電体層３２８の前の外側陥凹部に堆積され、スタック導電体層３２８は、ゲート誘電体層上に堆積される。金属層などの、スタック導電体層３２８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなど、１つまたは複数の薄膜堆積プロセスを使用して堆積され得る。いくつかの実施形態において、ｈｉｇｈ－ｋ誘電体層などのゲート誘電体層３３２は、側壁に沿って、またスリット３２０の底部にも形成される。
方法４００は、図４Ｂに例示されているように、動作４１４に進み、メモリスタックを垂直方向に貫通する絶縁構造が形成される。いくつかの実施形態において、絶縁構造を形成するために、メモリスタックを形成した後に、１つまたは複数の誘電体材料が、開口部に堆積され、開口部を充填する。図３Ｆに例示されているように、メモリスタック３３０を垂直方向に貫通する絶縁構造３３６が形成され、Ｎ型ドープ半導体層３２６の頂面上に停止する。絶縁構造３３６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素などの、１つまたは複数の誘電体材料をスリット３２０内に堆積して、スリット３２０を完全にまたは部分的に充填する（空隙ありで、または空隙なしで）ことによって形成され得る。いくつかの実施形態において、絶縁構造３３６は、ゲート誘電体層３３２（たとえば、ｈｉｇｈ－ｋ誘電体を含む）および誘電体キャッピング層３３４（たとえば、酸化ケイ素を含む）を含む。
図３Ｇに例示されているように、絶縁構造３３６の形成後に、チャネルローカルコンタクト３４４およびワード線ローカルコンタクト３４２を含むローカルコンタクト、ならびに周辺コンタクト３３８および３４０が形成される。ローカル誘電層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、酸化ケイ素または窒化ケイ素などの、誘電体材料をメモリスタック３３０の上に堆積することによってメモリスタック３３０上に形成され得る。チャネルローカルコンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０は、ウェットエッチングおよび／またはドライエッチング、たとえばＲＩＥを使用して、ローカル誘電体層（および任意の他のＩＬＤ層）を通してコンタクト開口部をエッチングし、その後、ＡＬＤ、ＣＶＤ、ＰＶＤなどの、１つまたは複数の薄膜堆積プロセス、任意の他の好適なプロセス、またはこれらの任意の組合せを使用して、コンタクト開口部に導電性材料を充填することによって形成され得る。
図３Ｈに例示されているように、接合層３４６が、チャネルローカルコンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０よりも上に形成される。接合層３４６は、チャネルローカルコンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０に電気的に接続されている接合コンタクトを含む。接合層３４６を形成するために、ＩＬＤ層が、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび／またはドライエッチング、たとえばＲＩＥを使用し、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、他の任意の好適なプロセスなどの、１つもしくは複数の薄膜堆積プロセス、またはそれらの任意の組合せを使用して、ＩＬＤ層を通して形成される。
方法４００は、図４Ｂに例示されているように、動作４１６に進み、第１の基板および第２の基板は、向かい合わせに接合され、メモリスタックは周辺回路よりも上にある。接合は、ハイブリッド接合にすることができる。図３Ｉに例示されているように、シリコン基板３０２およびその上に形成されたコンポーネント（たとえば、メモリスタック３３０およびそれを通って形成されたチャネル構造３１４）は、上下反転される。下向きの接合層３４６は、上向きの接合層３４８と接合され、すなわち、向かい合わせで接合され、それによって、いくつかの実施形態により、シリコン基板３０２と３５０との間に接合界面３５４を形成する。いくつかの実施形態において、処理プロセス、たとえば、プラズマ処理、湿式処理、および／または熱処理が、接合の前に接合面に施される。接合後、接合層３４６内の接合コンタクトおよび接合層３４８内の接合コンタクトは、互いに整列され、接触し、それにより、メモリスタック３３０およびそれを通って形成されたチャネル構造３１４が周辺回路３５２に電気的に接続されるものとしてよく、周辺回路３５２よりも上にある。
方法４００は、図４Ｂに例示されているように、動作４１８に進み、第２の基板は薄化され、第２の半導体層を露出させる。薄化は、第２の基板の第１の側と反対の第２の側（たとえば、バックサイド）から実行される。図３Ｊに例示されているように、シリコン基板３０２（図３Ｉに示されている）は、バックサイドから薄化されて、Ｎ型ドープ半導体層３０４を露出させる。シリコン基板３０２は、ＣＭＰ、研削、ドライエッチング、および／またはウェットエッチングを使用して薄化され得る。いくつかの実施形態において、ＣＭＰプロセスは、Ｎ型ドープ半導体層３０４の頂面に達するまでシリコン基板３０２を薄化するために実行される。
方法４００は、図４Ｂに例示されているように、動作４２０に進み、ソースコンタクトがメモリスタックよりも上に形成され、第２の半導体層と接触する。いくつかの実施形態において、ソースコンタクトは、第２の基板の第１の側と反対の第２の側（たとえば、バックサイド）に形成される（たとえば、薄化後の第２の半導体層）。いくつかの実施形態において、ソースコンタクトは、絶縁構造に整列される。
図３Ｋに例示されているように、１つまたは複数のＩＬＤ層３５６がＮ型ドープ半導体層３０４上に形成される。ＩＬＤ層３５６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してＮ型ドープ半導体層３０４の頂面上に誘電体材料を堆積することによって形成され得る。図３Ｋに例示されているように、ソースコンタクト開口部３５８は、ＩＬＤ層３５６を通してＮ型ドープ半導体層３０４内に形成される。いくつかの実施形態において、ソースコンタクト開口部３５８は、ＲＩＥなどの、ウェットエッチングおよび／またはドライエッチングを使用して形成される。いくつかの実施形態において、ソースコンタクト開口部３５８は、Ｎ型ドープ半導体層３０４の頂部内にさらに貫入する。ＩＬＤ層３５６を通したエッチングプロセスは、Ｎ型ドープ半導体層３０４の一部をエッチングし続け得る。いくつかの実施形態において、別個のエッチングプロセスが、ＩＬＤ層３５６を通してのエッチングの後にＮ型ドープ半導体層３０４の一部をエッチングするために使用される。いくつかの実施形態において、ソースコンタクト開口部３５８は、Ｎ型ドープ半導体層３０４の反対側で絶縁構造３３６に整列するようにリソグラフィを使用してパターン形成される。
図３Ｌに例示されているように、ソースコンタクト３６４が、Ｎ型ドープ半導体層３０４のバックサイドのソースコンタクト開口部３５８（図３Ｋに示されている）内に形成される。ソースコンタクト３６４は、いくつかの実施形態により、メモリスタック３３０よりも上にあり、Ｎ型ドープ半導体層３０４と接触している。いくつかの実施形態において、１つまたは複数の導電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、ソースコンタクト開口部３５８内に堆積され、ソースコンタクト開口部３５８に接着剤層（たとえば、ＴｉＮ）および導電体層（たとえば、Ｗ）を充填する。次いで、ＣＭＰなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、ソースコンタクト３６４の頂面がＩＬＤ層３５６の頂面と同一平面になるようにできる。いくつかの実施形態において、ソースコンタクト開口部３５８が絶縁構造３３６に整列されると、バックサイドソースコンタクト３６４は、絶縁構造３３６にも整列される。
方法４００は、図４Ｂに例示されているように、動作４２２に進み、相互接続層がソースコンタクトよりも上に形成され、ソースコンタクトと接触する。図３Ｍに例示されているように、再配線層３７０は、ソースコンタクト３６４よりも上に形成され、ソースコンタクト３６４と接触している。いくつかの実施形態において、再配線層３７０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、Ｎ型ドープ半導体層３０４およびソースコンタクト３６４の頂面に、Ａｌなどの導電性材料を堆積することによって形成される。図３Ｍに例示されているように、パッシベーション層３７２は、再配線層３７０上に形成される。いくつかの実施形態において、パッシベーション層３７２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、窒化ケイ素などの誘電体材料を堆積することによって形成される。それによって、ＩＬＤ層３５６、再配線層３７０、およびパッシベーション層３７２を含む相互接続層３７６は、いくつかの実施形態により、形成される。
方法４００は、図４Ｂに例示されているように、動作４２４に進み、コンタクトが、第２の半導体層を通して形成されて、相互接続層と接触し、それにより第１の半導体層は、第２の半導体層、ソースコンタクト、および相互接続層を通してコンタクトに電気的に接続される。図３Ｋに例示されているように、各々ＩＬＤ層３５６およびＮ型ドープ半導体層３０４を貫通するコンタクト開口部３６０および３６１が形成される。コンタクト開口部３６０および３６１ならびにソースコンタクト開口部３５８は、同じエッチングプロセスを使用して形成され、それによりエッチングプロセスの数を減らすことができる。いくつかの実施形態において、コンタクト開口部３６０および３６１は、ＩＬＤ層３５６およびＮ型ドープ半導体層３０４を通して、ＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して形成される。いくつかの実施形態において、コンタクト開口部３６０および３６１は、周辺コンタクト３３８および３４０とそれぞれ整列されるようにリソグラフィを使用してパターン形成される。コンタクト開口部３６０および３６１のエッチングは、周辺コンタクト３３８および３４０の上側端部で停止し、周辺コンタクト３３８および３４０を露出させることができる。図３Ｋに例示されているように、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、Ｎ型ドープ半導体層３０４を電気的に分離するために、コンタクト開口部３６０および３６１の側壁に沿ってスペーサ３６２が形成される。
図３Ｌに例示されているように、コンタクト３６６および３６８は、Ｎ型ドープ半導体層３０４のバックサイドのコンタクト開口部３６０および３６１（図３Ｋに示されている）にそれぞれ形成される。コンタクト３６６および３６８は、いくつかの実施形態により、ＩＬＤ層３５６およびＮ型ドープ半導体層３０４を垂直方向に貫通する。コンタクト３６６および３６８ならびにソースコンタクト３６４は、同じ堆積プロセスを使用して形成され、それにより堆積プロセスの数を減らすことができる。いくつかの実施形態において、１つまたは複数の導電性材料が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部３６０および３６１内に堆積され、コンタクト開口部３６０および３６１に接着剤層（たとえば、ＴｉＮ）および導電体層（たとえば、Ｗ）を充填する。次いで、ＣＭＰなどの、平坦化プロセスが実行され、それにより、過剰な導電性材料を除去し、コンタクト３６６および３６８の頂面がＩＬＤ層３５６の頂面と同一平面になるようにできる。いくつかの実施形態において、コンタクト開口部３６０および３６１は、それぞれ、周辺コンタクト３３８および３４０と整列されているので、コンタクト３６６および３６８は、同様に、それぞれ周辺コンタクト３３８および３４０よりも上にあり、それらに接触している。
図３Ｍに例示されているように、再配線層３７０も、コンタクト３６６よりも上に形成され、コンタクト３６６と接触している。その結果、Ｎ型ドープ半導体層３２６は、Ｎ型ドープ半導体層３０４、ソースコンタクト３６４、相互接続層３７６の再配線層３７０、およびコンタクト３６６を通して周辺コンタクト３３８に電気的に接続され得る。いくつかの実施形態において、Ｎ型ドープ半導体層３２６および３０４は、ソースコンタクト３６４、相互接続層３７６、コンタクト３６６、周辺コンタクト３３８、ならびに接合層３４６および３４８を通して周辺回路３５２に電気的に接続される。
図３Ｍに例示されているように、コンタクトパッド３７４は、コンタクト３６８よりも上に形成され、コンタクト３６８と接触している。いくつかの実施形態において、コンタクト３６８を覆うパッシベーション層３７２の一部は、ウェットエッチングおよびドライエッチングによって除去され、それにより、下にある再配線層３７０の一部を露出させてコンタクトパッド３７４を形成する。その結果、パッドアウト用のコンタクトパッド３７４は、コンタクト３６８、周辺コンタクト３４０、ならびに接合層３４６および３４８を通して周辺回路３５２に電気的に接続され得る。
本開示の一態様により、３Ｄメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックよりも上にある第１の半導体層と、第１の半導体層よりも上にあり、第１の半導体層と接触する第２の半導体層と、各々が垂直方向にメモリスタックおよび第１の半導体層を貫通する複数のチャネル構造と、メモリスタックよりも上にあり、第２の半導体層と接触するソースコンタクトとを備える。
いくつかの実施形態において、第１の半導体層および第２の半導体層の各々は、Ｎウェルを含む。
いくつかの実施形態において、第２の半導体層は、単結晶シリコンを含む。いくつかの実施形態において、第１の半導体層は、ポリシリコンを含む。
いくつかの実施形態において、３Ｄメモリデバイスは、ソースコンタクトよりも上にあり、ソースコンタクトに電気的に接続されている相互接続層をさらに含む。
いくつかの実施形態において、３Ｄメモリデバイスは、第２の半導体層を通る第１のコンタクトをさらに含む。いくつかの実施形態により、第１の半導体層は、少なくとも第２の半導体層、ソースコンタクト、相互接続層、および第１のコンタクトを通して周辺回路に電気的に接続される。
いくつかの実施形態において、３Ｄメモリデバイスは、垂直方向にメモリスタックを貫通し、複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む。
いくつかの実施形態において、絶縁構造は、１つまたは複数の誘電体材料を充填される。
いくつかの実施形態において、絶縁構造の頂面は、第１の半導体層の底面と同一平面上にある。
いくつかの実施形態において、ソースコンタクトは、絶縁構造に整列される。
いくつかの実施形態において、チャネル構造の各々は、垂直方向に第２の半導体層内に貫入する。
いくつかの実施形態において、第２の半導体層の横方向寸法は、第１の半導体層の横方向寸法よりも大きい。
いくつかの実施形態において、３Ｄメモリデバイスは、周辺回路とメモリスタックとの間の接合界面をさらに備える。
いくつかの実施形態において、３Ｄメモリデバイスは、第２の半導体層を通る第２のコンタクトをさらに含む。相互接続層は、いくつかの実施形態により、第２のコンタクトに電気的に接続されているコンタクトパッドを含む。
本開示の別の態様により、３Ｄメモリデバイスは、基板と、基板の上の交互配置された導電体層および誘電体層を含むメモリスタックと、メモリスタックよりも上にあるＮ型ドープ半導体層と、各々が垂直方向にメモリスタックを通ってＮ型ドープ半導体層内に貫入する複数のチャネル構造と、メモリスタックよりも上にあり、Ｎ型ドープ半導体層と接触するソースコンタクトとを備える。
いくつかの実施形態において、３Ｄメモリデバイスは、垂直方向にメモリスタックを貫通し、複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む。
いくつかの実施形態において、絶縁構造は、１つまたは複数の誘電体材料を充填される。
いくつかの実施形態において、絶縁構造の頂面は、Ｎ型ドープ半導体層の底面と同一平面上にある。
いくつかの実施形態において、ソースコンタクトは、絶縁構造に整列される。
いくつかの実施形態において、Ｎ型ドープ半導体層は、ポリシリコンを含む第１のＮ型ドープ半導体層と、単結晶シリコンを含む第２のＮ型半導体層とを含む。
いくつかの実施形態において、チャネル構造の各々は、第１のＮ型ドープ半導体層を垂直方向に貫通する。
いくつかの実施形態において、ソースコンタクトは、第１のＮ型ドープ半導体層よりも上にあり、第２のＮ型ドープ半導体層と接触している。
いくつかの実施形態において、第２のＮ型ドープ半導体層の横方向寸法は、第１のＮ型ドープ半導体層の横方向寸法よりも大きい。
いくつかの実施形態において、３Ｄメモリデバイスは、基板上にある周辺回路と、周辺回路とメモリスタックとの間の接合界面とをさらに含む。
いくつかの実施形態において、３Ｄメモリデバイスは、ソースコンタクトよりも上にあり、ソースコンタクトに電気的に接続されている相互接続層をさらに含む。
いくつかの実施形態において、Ｎ型ドープ半導体層は、少なくともソースコンタクトおよび相互接続層を通して周辺回路に電気的に接続される。
本開示のさらに別の態様により、３Ｄメモリデバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを含む。第１の半導体構造は、周辺回路を含む。第２の半導体構造は、交互配置された導電体層および誘電体層を含むメモリスタックと、Ｎ型ドープ半導体層と、各々が垂直方向にメモリスタックを通してＮ型ドープ半導体層内に貫入し、周辺回路に電気的に接続される複数のチャネル構造と、垂直方向にメモリスタックを貫通し、複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造とを含む。
いくつかの実施形態において、第２の半導体構造は、Ｎ型ドープ半導体層と接触しており絶縁構造に整列されているソースコンタクトをさらに含む。
いくつかの実施形態において、第２の半導体構造は、相互接続層をさらに含み、Ｎ型ドープ半導体層は、少なくともソースコンタクトおよび相互接続層を通して周辺回路に電気的に接続される。
いくつかの実施形態において、絶縁構造は、１つまたは複数の誘電体材料を充填される。
いくつかの実施形態において、絶縁構造は、垂直方向にＮ型ドープ半導体層内に貫入しない。
いくつかの実施形態において、Ｎ型ドープ半導体層は、ポリシリコンを含む第１のＮ型ドープ半導体層と、単結晶シリコンを含む第２のＮ型半導体層とを含む。
いくつかの実施形態において、チャネル構造の各々は、第１のＮ型ドープ半導体層を垂直方向に貫通する。
いくつかの実施形態において、ソースコンタクトは、第２のＮ型ドープ半導体層と接触する。
いくつかの実施形態において、第２のＮ型ドープ半導体層の横方向寸法は、第１のＮ型ドープ半導体層の横方向寸法よりも大きい。
特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適応させることができるように、本開示の一般的性質を明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている教示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は説明を目的としたものであり、したがって本明細書の用語または言い回しは教示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。
本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。
発明の概要および要約書の項は、本発明者によって企図されるような本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。
本開示の程度および範囲は、上述の例示的な実施形態により制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。
１００ ３Ｄメモリデバイス
１０１ 基板
１０２ 第１の半導体構造
１０４ 第２の半導体構造
１０６ 接合界面
１０８ 周辺回路
１１０ 接合層
１１１ 接合コンタクト
１１２ 接合層
１１３ 接合コンタクト
１１４ メモリスタック
１１６ 導電体層
１１８ 誘電体層
１２０ 第１の半導体層
１２２ 第２の半導体層
１２４ チャネル構造
１２６ メモリ膜
１２８ 半導体チャネル
１２９ チャネルプラグ
１３０ 絶縁構造
１３２ ソースコンタクト、バックサイドソースコンタクト
１３３ 相互接続層
１３４ ＩＬＤ層
１３６ 再配線層
１３８ パッシベーション層
１４０ コンタクトパッド
１４２、１４４ コンタクト
１４６、１４８ 周辺コンタクト
１５０ チャネルローカルコンタクト
１５２ ワード線ローカルコンタクト
２００ ３Ｄメモリデバイス
２０２ ブロック
２０４ 階段領域
２０６ コアアレイ領域
２０６Ａ 第１のコアアレイ領域
２０６Ｂ 第２のコアアレイ領域
２０８ 絶縁構造
２０９ バックサイドソース線
２１０ チャネル構造
２１１ Ｎウェルピックアップコンタクト
２１２ ドレインセレクトゲートカット
２１３ パッドアウトコンタクト
２１４ 領域
２１５ ソースコンタクト
３０２ シリコン基板
３０４ Ｎ型ドープ半導体層
３０５ パッド酸化物層
３０６ 犠牲層
３０８ 誘電体スタック
３１０ スタック誘電体層
３１２ スタック犠牲層
３１４ チャネル構造
３１６ メモリ膜
３１８ 半導体チャネル
３２０ スリット
３２２ キャビティ
３２４ スペーサ
３２６ Ｎ型ドープ半導体層
３２８ スタック導電体層
３３０ メモリスタック
３３２ ゲート誘電体層
３３４ 誘電体キャッピング層
３３６ 絶縁構造
３３８、３４０ 周辺コンタクト
３４２ ワード線ローカルコンタクト
３４４ チャネルローカルコンタクト
３４６ 接合層
３４８ 接合層
３５０ シリコン基板
３５２ 周辺回路
３５４ 接合界面
３５６ ＩＬＤ層
３５８ ソースコンタクト開口部
３６０、３６１ コンタクト開口部
３６２ スペーサ
３６４ ソースコンタクト、バックサイドソースコンタクト
３６６、３６８ コンタクト
３７０ 再配線層
３７２ パッシベーション層
３７４ コンタクトパッド
３７６ 相互接続層
４００ 方法

Claims (35)

  1. ３次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板上の周辺回路と、
    前記周辺回路よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
    前記メモリスタックよりも上にある第１の半導体層と、
    前記第１の半導体層よりも上にあり、前記第１の半導体層と接触している第２の半導体層と、
    各々が垂直方向に前記メモリスタックおよび前記第１の半導体層を貫通する複数のチャネル構造と、
    前記メモリスタックよりも上にあり、前記第２の半導体層と接触しているソースコンタクトとを含む、３次元（３Ｄ）メモリデバイス。
  2. 前記第１の半導体層および前記第２の半導体層の各々は、Ｎウェルを含む、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第２の半導体層は、単結晶シリコンを含む、請求項１または２に記載の３Ｄメモリデバイス。
  4. 前記第１の半導体層は、ポリシリコンを含む、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
  5. 前記ソースコンタクトよりも上にあり、それに電気的に接続されている相互接続層をさらに含む、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
  6. 前記第２の半導体層を通る第１のコンタクトをさらに含み、前記第１の半導体層は、少なくとも前記第２の半導体層、前記ソースコンタクト、前記相互接続層、および前記第１のコンタクトを通して前記周辺回路に電気的に接続される、請求項５に記載の３Ｄメモリデバイス。
  7. 垂直方向に前記メモリスタックを貫通し、前記複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む、請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。
  8. 前記絶縁構造は、１つまたは複数の誘電体材料を充填される、請求項７に記載の３Ｄメモリデバイス。
  9. 前記絶縁構造の頂面は、前記第１の半導体層の底面と同一平面上にある、請求項７または８に記載の３Ｄメモリデバイス。
  10. 前記ソースコンタクトは、前記絶縁構造に整列される、請求項７から９のいずれか一項に記載の３Ｄメモリデバイス。
  11. 前記チャネル構造の各々は、前記第２の半導体層内に垂直方向に貫入する、請求項１から１０のいずれか一項に記載の３Ｄメモリデバイス。
  12. 前記第２の半導体層の横方向寸法は、前記第１の半導体層の横方向寸法よりも大きい、請求項１から１１のいずれか一項に記載の３Ｄメモリデバイス。
  13. 前記周辺回路と前記メモリスタックとの間の接合界面をさらに含む、請求項１から１２のいずれか一項に記載の３Ｄメモリデバイス。
  14. 前記第２の半導体層を通る第２のコンタクトをさらに含み、前記相互接続層は、前記第２のコンタクトに電気的に接続されているコンタクトパッドを含む、請求項１から１３のいずれか一項に記載の３Ｄメモリデバイス。
  15. ３次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板よりも上にある交互配置された導電体層および誘電体層を含むメモリスタックと、
    前記メモリスタックよりも上にあるＮ型ドープ半導体層と、
    各々が垂直方向に前記メモリスタックを通って前記Ｎ型ドープ半導体層内に貫入する複数のチャネル構造と、
    前記メモリスタックよりも上にあり、前記Ｎ型ドープ半導体層と接触しているソースコンタクトとを含む、３次元（３Ｄ）メモリデバイス。
  16. 垂直方向に前記メモリスタックを貫通し、前記複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造をさらに含む、請求項１５に記載の３Ｄメモリデバイス。
  17. 前記絶縁構造は、１つまたは複数の誘電体材料を充填される、請求項１６に記載の３Ｄメモリデバイス。
  18. 前記絶縁構造の頂面は、前記Ｎ型ドープ半導体層の底面と同一平面上にある、請求項１６または１７に記載の３Ｄメモリデバイス。
  19. 前記ソースコンタクトは、前記絶縁構造に整列される、請求項１６から１８のいずれか一項に記載の３Ｄメモリデバイス。
  20. 前記Ｎ型ドープ半導体層は、ポリシリコンを含む第１のＮ型ドープ半導体層と単結晶シリコンを含む第２のＮ型ドープ半導体層とを含む、請求項１５から１９のいずれか一項に記載の３Ｄメモリデバイス。
  21. 前記チャネル構造の各々は、前記第１のＮ型ドープ半導体層を垂直方向に貫通する、請求項２０に記載の３Ｄメモリデバイス。
  22. 前記ソースコンタクトは、前記第１のＮ型ドープ半導体層よりも上にあり、前記第２のＮ型ドープ半導体層と接触している、請求項２０または２１に記載の３Ｄメモリデバイス。
  23. 前記第２のＮ型ドープ半導体層の横方向寸法は、前記第１のＮ型ドープ半導体層の横方向寸法よりも大きい、請求項２０から２２のいずれか一項に記載の３Ｄメモリデバイス。
  24. 前記基板上の周辺回路と、
    前記周辺回路と前記メモリスタックとの間の接合界面とをさらに含む、請求項１５から２３のいずれか一項に記載の３Ｄメモリデバイス。
  25. 前記ソースコンタクトよりも上にあり、それに電気的に接続されている相互接続層をさらに含む、請求項２４に記載の３Ｄメモリデバイス。
  26. 前記Ｎ型ドープ半導体層は、少なくとも前記ソースコンタクトおよび前記相互接続層を通して前記周辺回路に電気的に接続される、請求項２５に記載の３Ｄメモリデバイス。
  27. ３次元（３Ｄ）メモリデバイスであって、
    周辺回路を含む第１の半導体構造と、
    第２の半導体構造であって、
    交互配置された導電体層および誘電体層を含むメモリスタックと、
    Ｎ型ドープ半導体層と、
    各々が垂直方向に前記メモリスタックを通って前記Ｎ型ドープ半導体層内に貫入し、前記周辺回路に電気的に接続されている複数のチャネル構造と、
    垂直方向に前記メモリスタックを貫通し、前記複数のチャネル構造を複数のブロックに分離するために横方向に延在する絶縁構造とを備える第２の半導体構造と、
    前記第１の半導体構造と前記第２の半導体構造との間の接合界面とを含む、３次元（３Ｄ）メモリデバイス。
  28. 前記第２の半導体構造は、前記Ｎ型ドープ半導体層と接触しており前記絶縁構造に整列されているソースコンタクトをさらに含む、請求項２７に記載の３Ｄメモリデバイス。
  29. 前記第２の半導体構造は、相互接続層をさらに含み、
    前記Ｎ型ドープ半導体層は、少なくとも前記ソースコンタクトおよび前記相互接続層を通して前記周辺回路に電気的に接続される、請求項２８に記載の３Ｄメモリデバイス。
  30. 前記絶縁構造は、１つまたは複数の誘電体材料を充填される、請求項２７から２９のいずれか一項に記載の３Ｄメモリデバイス。
  31. 前記絶縁構造は、前記Ｎ型ドープ半導体層内に垂直に貫入しない、請求項２７から３０のいずれか一項に記載の３Ｄメモリデバイス。
  32. 前記Ｎ型ドープ半導体層は、ポリシリコンを含む第１のＮ型ドープ半導体層と単結晶シリコンを含む第２のＮ型ドープ半導体層とを含む、請求項２７から３１のいずれか一項に記載の３Ｄメモリデバイス。
  33. 前記チャネル構造の各々は、前記第１のＮ型ドープ半導体層を垂直方向に貫通する、請求項３２に記載の３Ｄメモリデバイス。
  34. 前記ソースコンタクトは、前記第２のＮ型ドープ半導体層と接触する、請求項３２または３３に記載の３Ｄメモリデバイス。
  35. 前記第２のＮ型ドープ半導体層の横方向寸法は、前記第１のＮ型ドープ半導体層の横方向寸法よりも大きい、請求項３２から３４のいずれか一項に記載の３Ｄメモリデバイス。
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