[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN113078164B - 一种半导体器件 - Google Patents

一种半导体器件 Download PDF

Info

Publication number
CN113078164B
CN113078164B CN202110323821.9A CN202110323821A CN113078164B CN 113078164 B CN113078164 B CN 113078164B CN 202110323821 A CN202110323821 A CN 202110323821A CN 113078164 B CN113078164 B CN 113078164B
Authority
CN
China
Prior art keywords
semiconductor device
source
source lead
gate line
contacts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110323821.9A
Other languages
English (en)
Other versions
CN113078164A (zh
Inventor
陈赫
黄磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110323821.9A priority Critical patent/CN113078164B/zh
Priority to CN202210276504.0A priority patent/CN114649345A/zh
Publication of CN113078164A publication Critical patent/CN113078164A/zh
Priority to EP22774357.2A priority patent/EP4283677A1/en
Priority to CN202280001770.0A priority patent/CN117204134A/zh
Priority to JP2023556974A priority patent/JP2024511021A/ja
Priority to KR1020237031140A priority patent/KR20230142618A/ko
Priority to PCT/CN2022/083196 priority patent/WO2022199704A1/zh
Application granted granted Critical
Publication of CN113078164B publication Critical patent/CN113078164B/zh
Priority to US18/089,434 priority patent/US20230132948A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明公开了一种半导体器件，包括阵列器件和将源极层引出的沿第一方向排列的多行源极引出触点。该阵列器件包括多个沟道结构和沿第一方向延伸的多行栅线缝隙，相邻两行栅线缝隙具有第一间距，相邻两行源极引出触点具有第二间距。其中，第二间距等于第一间距，使每个源极引出触点在指存储块中的位置固定，因此每个源极引出触点周围的沟道结构到该源极引出触点的距离固定，从而可以避免沟道结构和源极引出触点间的压降浮动太大，可以使压降控制在较小范围内，以提高器件性能。

Description

一种半导体器件
技术领域
本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件。
背景技术
在新型3D NAND结构中，先形成第一硅基板，在衬底正面形成多个阵列器件，所述多个阵列器件包括多个NAND串，然后在多个NAND串上形成阵列互联层。同时，形成第二硅基板，在第二硅基板上形成外围器件，在外围器件上形成外围互联层。然后，将阵列器件倒置并将阵列互联层与外围互联层对齐，结合阵列互联层和外围互联层。接着，去除第一硅基板，并在阵列器件上形成源极层，在源极层上形成N阱引出层(Nwell pick up layer,NPU)将源端接出，NPU再与AL金属层(连接到外部电路)衔接，形成二极管结构，由此可以将阵列器件与外部电路电连接以实现信号传输。
电流信号从NAND串流向源极层，再通过NPU流到外部电路，但是现有技术中，NAND串和NPU之间的压降浮动太大，影响器件性能。
发明内容
本发明的目的在于提供一种半导体器件，旨在避免沟道结构与源极引出触点之间的电压压降浮动太大，以提高器件性能。
本发明提供一种半导体器件，包括：
阵列器件，包括在第一方向延伸的多行栅线缝隙，位于相邻两行所述栅线缝隙之间、且具有沟道层的多个沟道结构，以及与所述多个沟道结构的所述沟道层连接的源极层；
多个源极引出触点，与所述源极层连接且沿所述第一方向排列成多行；
其中，相邻两行所述栅线缝隙之间具有第一间距，相邻两行所述源极引出触点之间具有第二间距，且所述第二间距等于所述第一间距。
进一步优选的，所述半导体器件还包括金属互联层，覆盖所述多个源极引出触点。
进一步优选的，每个所述源极引出触点在纵向的投影，位于相邻两行所述栅线缝隙在所述纵向的投影之间。
进一步优选的，每个所述源极引出触点在纵向的投影，位于相邻两行所述栅线缝隙在所述纵向的投影的中间。
进一步优选的，每个所述源极引出触点和所述栅线缝隙在纵向的投影具有重合部分。
进一步优选的，所述源极引出触点为长条状，所述源极引出触点的长度方向与所述第一方向一致。
进一步优选的，所述源极引出触点为长条状，所述源极引出触点的宽度方向与所述第一方向一致。
进一步优选的，不同行的所述源极引出触点在第二方向对齐，所述第二方向垂直于所述第一方向。
进一步优选的，不同行的所述源极引出触点在所述第一方向交错分布。
进一步优选的，同一行的所述源极引出触点沿所述第一方向等间隔分布。
进一步优选的，所述金属互联层包括连续延伸且平行的多条第一走线，以及将相邻两条所述第一走线连接、且与所述第一走线垂直的多条第二走线。
进一步优选的，所述多条第一走线覆盖所述多个源极引出触点，且沿所述源极引出触点的长度方向连续延伸。
进一步优选的，所述多条第二走线覆盖所述多个源极引出触点，每条所述第一走线覆盖一行所述栅线缝隙、且沿所述栅线缝隙连续延伸。
进一步优选的，相邻两条所述第一走线之间的区域为第二走线区域，相邻两个所述第二走线区域中的所述第二走线交错分布。
进一步优选的，所述源极引出触点的形状包括圆形或正方形。
进一步优选的，所述栅线缝隙包括至少两行第一栅线缝隙，和位于相邻两行所述第一栅线缝隙之间的至少一行第二栅线缝隙，所述第一栅线缝隙将所述阵列器件划分为多个存储块，所述第二栅线缝隙将所述存储块划分为多个指存储块，所述第一间距为所述指存储块的宽度。
进一步优选的，所述多个沟道结构和所述多个源极引出触点分别位于所述源极层在纵向的两侧。
本发明的有益效果是：本发明提供一种半导体器件，包括阵列器件和将源极层引出的沿第一方向排列的多行源极引出触点。该阵列器件包括多个沟道结构和沿第一方向延伸的多行栅线缝隙，相邻两行栅线缝隙具有第一间距，相邻两行源极引出触点具有第二间距。其中，第二间距等于第一间距，使每个源极引出触点在指存储块中的位置固定，因此每个源极引出触点周围的沟道结构到该源极引出触点的距离固定，从而可以避免沟道结构和源极引出触点间的压降浮动太大，可以使压降控制在较小范围内，以提高器件性能。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明第一实施例提供的半导体器件的俯视结构示意图；
图2是本发明第一实施例提供的半导体器件在A-A1处的剖面结构示意图；
图3是本发明第二实施例提供的半导体器件的俯视结构示意图；
图4是本发明第二实施例的变形例提供的半导体器件的俯视结构示意图；
图5是本发明第二实施例提供的具有金属互联层的半导体器件的俯视结构示意图；
图6是本发明第三实施例的提供的半导体器件的俯视结构示意图；
图7是本发明第三实施例提供的具有金属互联层的半导体器件的俯视结构示意图；
图8是本发明第三实施例的变形例提供的半导体器件的俯视结构示意；
图9是本发明第三实施例的变形例提供的具有金属互联层的半导体器件的俯视结构示意图；
图10是本发明第四实施例提供的半导体器件的俯视结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线和/或垂直互连访问(VIA))以及一个或多个电介质层。
如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。本文以笛卡尔坐标来表示方向，以衬底为基准，术语“第一方向”是指平行于衬底的方向，用“X”表示；术语“纵向”是指垂直于衬底的方向，也垂直于X方向，用“Z”表示；术语“第二方向”是指垂直于X和Z的方向，也就是平行于衬底且垂直于X的方向，用“Y”表示。
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
请参阅图1，图1是本发明第一实施例提供的半导体器件的俯视结构示意图。该半导体器件100包括阵列器件，所述阵列器件包括在第一方向(X)延伸的多行栅线缝隙10，位于各行栅线缝隙10之间的沟道结构11，以及与多个沟道结构11电连接的源极层(图中未示出)。该半导体器件100还包括多个源极引出触点12，所述多个源极引出触点12与所述源极层电连接且沿第一方向(X)排列成多行。需要说明的是，本发明实施例的俯视结构示意图的主要目的是为了显示出源极引出触点12的位置分布情况，因此图1中没有显示出源极层。可以理解的是，源极层位于沟道结构11和源极引出触点12之间，也就是说，沟道结构11和多个源极引出触点12分别位于所述源极层在纵向的两侧，该源极层的结构会在下文的剖面图中显示出。该半导体器件100还包括覆盖所述源极引出触点12的金属互联层(图中未示出)，以将源极引出触点12与金属互联层电连接，从而通过所述金属互联层实现沟道结构与外部电路的电连接。
在本实施例中，所述栅线缝隙10包括至少两行第一栅线缝隙101和位于相邻两行所述第一栅线缝隙101之间的至少一行第二栅线缝隙102，所述第一栅线缝隙101将所述阵列器件划分为多个存储块，所述第二栅线缝隙102将所述存储块划分为多个所述指存储块G1。其中，第一栅线缝隙101在第一方向(X)是连续延伸的，第二栅线缝隙102沿第二方向(Y)是断开的，即具有间隔的多段子第二栅线缝隙。
其中，同一行的源极引出触点12沿第一方向(X)等间隔分布，不同行的源极引出触点12在第二方向(Y)对齐。相邻两行栅线缝隙10在垂直于第一方向(X)的第二方向(Y)具有第一间距P1，所述第一间距P1实际上为所述指存储块G1在第二方向(Y)上的宽度，相邻两行源极引出触点12在第二方向(Y)具有第二间距P2。
请同时参阅图2，图2是本发明第一实施例提供的半导体器件在A-A1处的剖面结构示意图。该半导体器件100在纵向(Z)包括衬底101，位于衬底101上的外围互联层102，位于外围互联层102上的阵列互联层103，位于阵列互联层103上的阵列器件104，位于阵列器件104上的源极引出触点12，位于源极引出触点12上的金属互联层105。该阵列器件104包括堆栈1041，在纵向(Z)贯穿堆栈1041的沟道结构11，在纵向(Z)贯穿堆栈1041的栅线缝隙(图中未示出)，以及位于堆栈1041上与沟道结构11电连接的源极层1042。具体的，该源极层1042与沟道结构11的沟道层111连接。在本实施例中，该金属互联层105可以为AL走线，源极层1042可以为N型掺杂的多晶硅，堆栈1041由层间绝缘层和层间栅极层交替堆叠而成。其中，源极引出触点12为孔状结构，比如圆形或正方形。
可以理解的是，电流从沟道结构11流向源极层1042再到达源极引出触点12，沟道结构11到源极引出触点12的距离会影响电压压降。由于沟道结构11的长度和源极层1042的厚度是一定的，那么不同沟道结构11到源极引出触点12的距离由沟道结构11与源极引出触点12在XY平面的距离决定，所以在图1中，源极引出触点12的分布情况尤其重要。
如图1所示，指存储块G1的第一间距P1和源极引出触点22的第二间距P2完全匹配，即P1＝P2，因此每一个源极引出触点12在一个指存储块G1中的位置是一样的，那么所有源极引出触点12周围的电压压降分布是相同的。
进一步的，若将源极引出触点12和指存储块G1沿纵向(Z)投影在一个XY平面上，每一行源极引出触点12(沿第一方向(X)排列)都位于指存储块G1的中间位置，也就是源极引出触点12位于指存储块G1在第二方向(Y)的中间位置，因此源极引出触点12周围的沟道结构11都是对称分布的，由于距离越远压降越大，因此从每个源极引出触点12到周围沟道结构11的压降是一样均匀增加的。更具体的，在一个存储块G1中，第1排沟道结构11和第9排沟道结构11到源极引出触点12的距离相同(压降相同)，第2排沟道结构11和第8排沟道结构11到源极引出触点12的距离相同(压降相同)，所以在每个指存储块G1中，电压压降也是均匀变化的，从而可以提高器件性能的均匀性。
本发明第一实施例提供的半导体器件100中，栅线缝隙10的第一间距P1等于源极引出触点12的第二间距P2，使孔状结构的源极引出触点12均匀分布在存储块中，每个源极引出触点12在指存储块G1中的位置固定，从而每个源极引出触点12周围的电压压降变化是一样的，可以使源极引出触点12与沟道结构11之间的电压压降比较稳定，使电压压降控制在较小范围，提高器件性能。进一步的，源极引出触点12位于指存储块G1的中间，使其周围的沟道结构11对称分布，从而使电压压降均匀变化，可以提高器件性能的均匀性。
请参阅图3，图3是本发明第二实施例提供的半导体器件的俯视结构示意图。该半导体器件200包括在第一方向(X)延伸的多条栅线缝隙20(包括第一栅线缝隙201和第二栅线缝隙202)，位于多条栅线缝隙20之间的沟道结构21，与沟道结构21电连接的源极层，位于所述源极层上的多个源极引出触点22，以及覆盖所述多个源极引出触点22的金属互连层。相邻两行栅线缝隙20在第二方向(Y)具有第一间距P3，相邻两行源极引出触点22在第二方向(Y)具有第二间距P4，且第二间距P4等于第一间距P3。
优选的，源极引出触点22位于两行栅线缝隙20之间，且在第二方向(Y)位于指存储块G2的中间位置，也就是说源极引出触点22到上下两行栅线缝隙20的距离相等，因此每个源极引出触点22周围的沟道结构21对称分布，使每个源极引出触点22与周围沟道结构21之间的压降均匀分布，每个指存储块G2中的压降也是均匀变化的，进而可以提高器件的均匀性。
优选的，该源极引出触点22为长条状，可以参照图2中的剖面图，相比于半导体器件100，第二实施例中的半导体器件200中源极引出触点22在第一方向(X)增加了与源极层的接触面积，因此可以减小电阻电容带来的电压压降。同时由于源极引出触点22在第一方向(X)增大了尺寸，在后续制作金属互联层时会更容易与源极引出触点22对准，而且制作源极引出触点22和金属互联层的工艺有效窗口也增大了。
在第二实施例中，源极引出触点22的长度方向与第一方向(X)一致，其宽度方向与第二方向(Y)一致。同一行的源极引出触点22沿第一方向(X)等间距分布，不同行的源极引出触点22在第二方向(Y)是对齐的，这样可以使源极引出触点22在整个存储块中都是均匀分布的，使压降控制在较小范围内。
请参阅图4，图4是本发明第二实施例的变形例提供的半导体器件的俯视结构示意图。该变形例中半导体器件200与第二实施例的区别在于，不同行的源极引出触点22在第二方向(Y)不是一一对齐的，具体的，第二行源极引出触点22相对于第一行源极引出触点22在第一方向(X)交错分布。优选的，第二行中的一个源极引出触点22正好位于第一行中相邻两个源极引出触点22的中间位置。如图4所示，若第一行中相邻两个源极引出触点22具有对称轴，那么第二行中有一个源极引出触点22的左右两边是关于所述对称轴对称的。因此，这种交错排列的源极引出触点22在一个存储块中也是均匀分布的，从而避免有些沟道结构21到源极引出触点22的距离太大，引起压降浮动太大。进一步的，源极引出触点22位于指存储块G2的中间位置，使每个指存储块G2中的电压压降均匀变化，可以提高器件性能的均匀性。
请结合图5，图5是本发明第二实施例提供的具有金属互联层的半导体器件的俯视结构示意图。该半导体器件200还包括覆盖多个源极引出触点22的金属互联层23，该金属互联层23包括连续延伸且平行的多条第一走线231，以及将相邻两条所述第一走线231连接且与所述第一走线231垂直的多条第二走线232。因此所有的金属走线连接在一起，且在其中一条第一走线231某个地方断裂的情况下，也可以通过其他第一走线231和第二走线232使信号传输到断裂的第一走线231上，提高安全性。
在第二实施例中，多条第一走线231覆盖所述多个源极引出触点22，且沿所述源极引出触点22的长度方向连续延伸。相邻两条所述第一走线231之间的区域为第二走线区域，相邻两个所述第二走线区域中的所述第二走线232交错分布。具体的，第二行的第二走线232位于第一行的第二走线232的中间位置，使金属走线均匀分布在存储块中。
本发明第二实施例及其变形例提供的半导体器件200中，两行栅线缝隙20间的第一间距P3等于两行源极引出触点22的第二间距P4，且源极引出触点22位于指存储块G2的中间位置，使每个源极引出触点22周围的沟道结构21对称分布，从而每个源极引出触点22周围的电压压降均匀变化，每个指存储块G1中的压降也是均匀变化的，进而增加了器件性能的均匀性。另外，源极引出触点22为长条状，相比于半导体器件100，在第一方向(X)增加了与源极层的接触面积。由于接触面积变大，因此可以增加工艺有效窗口，同时使金属互联层23与源极引出触点22更容易对准，还可以减小电阻电容带来的电压压降。
请参阅图6，图6是本发明第三实施例的提供的半导体器件的俯视结构示意图。该半导体器件300包括栅线缝隙30(包括第一栅线缝隙301和第二栅线缝隙302)、沟道结构31、源极层、源极引出触点32以及金属互联层。该半导体器件300与半导体器件200的区别在于源极引出触点32在指存储块G3中的方位不同，该源极引出触点32的长度方向与第二方向(Y)一致，其宽度方向与第一方向(X)一致。其中，不同行的源极引出触点32在第二方向(Y)是对齐的。
请参阅图7，图7是本发明第三实施例提供的具有金属互联层的半导体器件的俯视结构示意图。为了便于理解，该半导体器件300与第三实施例中的半导体器件300使用相同的结构标号。该半导体器件300还包括覆盖多个源极引出触点32的金属互联层33。该金属互联层33与图5中金属互联层23的图案类似，包括连续延伸且平行的多条第一走线331，以及将相邻两条所述第一走线331连接且与所述第一走线331垂直的多条第二走线332。其中，多条第一走线331覆盖所述多个源极引出触点32，且沿所述源极引出触点32的长度方向连续延伸，相邻第二走线区域中的第二走线332在第二方向(Y)交错分布。
请参阅图8，图8是本发明第三实施例的变形例提供的半导体器件的俯视结构示意图。为了便于理解，该半导体器件400与第三实施例中的半导体器件300使用相同的结构标号。该半导体器件400相对于第三实施例中的半导体器件300的区别在于，不同行的源极引出触点32在第一方向(X)交错分布。优选的，其中一行的源极引出触点32正好位于相邻一行源极引出触点32的中间位置，间隔行的源极引出触点32在第二方向(Y)是对齐的，从而使源极引出触点32在存储块中均匀分布，从而使压降控制在较小范围内。
在第三实施例及其变形例中，沟道结构31到源极引出触点32的距离是对称的，因此压降是均匀变化的，有利于增加器件性能的均匀性。
请参阅图9，图9是本发明第三实施例的变形例提供的具有金属互联层的半导体器件的俯视结构示意图。为了便于理解，该半导体器件400与第三实施例中的半导体器件300使用相同的结构标号。在第三实施例的变形例中，金属互联层33包括连续延伸且平行的多条第一走线331，以及将相邻两条所述第一走线331连接且与所述第一走线331垂直的多条第二走线332。由图5的第二实施例和图7的第三实施例可知，连续延伸的第一走线331都是沿源极引出触点32的长度方向。而在图9的第三实施例的变形例中，连续的第一走线331沿栅线缝隙30延伸且每一条第一走线331覆盖一行栅线缝隙30，相邻两行第一走线331连接源极引出触点32的两端。第二走线332正好覆盖源极引出触点32，且第二走线332的数量与源极引出触点32的数量相同，位置相同，只是第二走线332的长和宽都比源极引出触点32大。
本发明第三实施例及其变形例提供的半导体器件300和400，与第二实施例的区别只是源极引出触点32的方位不同，具有与第二实施例相同的有益效果，在此不再赘述。
请参阅图10，图10是本发明第四实施例提供的半导体器件的俯视结构示意图。为了便于理解，该半导体器件500中的结构标号继续使用第二实施例200中的结构标号。该半导体器件500与半导体器件200的区别在于，源极引出触点22位于栅线缝隙20的正上方，也可以说源极引出触点22与栅线缝隙20在第二方向(Y)位于同一位置。具体的，将源极引出触点22与栅线缝隙20沿纵向(Z)投影在一个XY平面上，源极引出触点22与栅线缝隙20具有重合部分。
在第四实施例中，金属互联层与第二实施例中的金属互联层23的图案是相同的，将图5中金属互联层23的图案整体在第二方向(Y)移动一定距离，使金属互联层23移到与栅线缝隙20重合的位置，就可以得到第四实施例中半导体器件500的金属互联层。
本发明第四实施例提供的半导体器件500中，两行栅线缝隙20之间的第一间距P1等于两行源极引出触点22之间第二间距P2，而且源极引出触点22位于栅线缝隙20的正上方，因此源极引出触点22周围的沟道结构21对称分布，距离均匀变化，从而沟道结构21到源极引出触点22的电压压降是均匀变化的，每个指存储块G2中的压降也是均匀变化，进而可以增加器件性能的均匀性。另外，由于源极引出触点22与源极层的接触面积变大，电阻电容减小从而压降减小，同时工艺有效窗口增大，形成金属互联层时更容易与源极引出触点22对准，从而使金属互联层能够完全覆盖源极引出触点22。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (16)

1.一种半导体器件，其特征在于，包括：
阵列器件，包括在第一方向延伸的多行栅线缝隙，位于相邻两行所述栅线缝隙之间、且具有沟道层的多个沟道结构，以及与所述多个沟道结构的所述沟道层连接的源极层；
多个源极引出触点，与所述源极层连接且沿所述第一方向排列成多行，所述多个沟道结构和所述多个源极引出触点分别位于所述源极层在纵向的两侧，所述纵向垂直于所述第一方向；
其中，相邻两行所述栅线缝隙之间具有第一间距，相邻两行所述源极引出触点之间具有第二间距，且所述第二间距等于所述第一间距。
2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括金属互联层，覆盖所述多个源极引出触点。
3.根据权利要求1所述的半导体器件，其特征在于，每个所述源极引出触点在所述第一方向和第二方向所构成的平面上的投影，位于相邻两行所述栅线缝隙在所述平面上的投影之间，所述第二方向垂直于所述第一方向和所述纵向。
4.根据权利要求3所述的半导体器件，其特征在于，每个所述源极引出触点在所述平面上的投影，位于相邻两行所述栅线缝隙在所述平面上的投影的正中间。
5.根据权利要求1所述的半导体器件，其特征在于，每个所述源极引出触点和所述栅线缝隙在所述第一方向和第二方向所构成的平面上的投影具有重合部分，所述第二方向垂直于所述第一方向和所述纵向。
6.根据权利要求1所述的半导体器件，其特征在于，所述源极引出触点为长条状，所述源极引出触点的长度方向与所述第一方向一致。
7.根据权利要求1所述的半导体器件，其特征在于，所述源极引出触点为长条状，所述源极引出触点的宽度方向与所述第一方向一致。
8.根据权利要求6或7所述的半导体器件，其特征在于，不同行的所述源极引出触点在第二方向对齐，所述第二方向垂直于所述第一方向和所述纵向。
9.根据权利要求6或7所述的半导体器件，其特征在于，不同行的所述源极引出触点在所述第一方向交错分布。
10.根据权利要求1所述的半导体器件，其特征在于，同一行的所述源极引出触点沿所述第一方向等间隔分布。
11.根据权利要求2所述的半导体器件，其特征在于，所述金属互联层包括连续延伸且平行的多条第一走线，以及将相邻两条所述第一走线连接、且与所述第一走线垂直的多条第二走线。
12.根据权利要求11所述的半导体器件，其特征在于，所述多条第一走线覆盖所述多个源极引出触点，且沿所述源极引出触点的长度方向连续延伸。
13.根据权利要求11所述的半导体器件，其特征在于，所述多条第二走线覆盖所述多个源极引出触点，每条所述第一走线覆盖一行所述栅线缝隙、且沿所述栅线缝隙连续延伸。
14.根据权利要求11所述的半导体器件，其特征在于，相邻两条所述第一走线之间的区域为第二走线区域，相邻两个所述第二走线区域中的所述第二走线交错分布。
15.根据权利要求1所述的半导体器件，其特征在于，所述源极引出触点的形状为圆形或正方形。
16.根据权利要求1所述的半导体器件，其特征在于，所述栅线缝隙包括至少两行第一栅线缝隙，和位于相邻两行所述第一栅线缝隙之间的至少一行第二栅线缝隙，所述第一栅线缝隙将所述阵列器件划分为多个存储块，所述第二栅线缝隙将所述存储块划分为多个指存储块，所述第一间距为所述指存储块的宽度。
CN202110323821.9A 2021-03-26 2021-03-26 一种半导体器件 Active CN113078164B (zh)

Priority Applications (8)

Application Number Priority Date Filing Date Title
CN202110323821.9A CN113078164B (zh) 2021-03-26 2021-03-26 一种半导体器件
CN202210276504.0A CN114649345A (zh) 2021-03-26 2021-03-26 一种半导体器件
JP2023556974A JP2024511021A (ja) 2021-03-26 2022-03-25 半導体デバイス、メモリデバイス、及びメモリシステム
CN202280001770.0A CN117204134A (zh) 2021-03-26 2022-03-25 一种半导体器件、存储器及存储系统
EP22774357.2A EP4283677A1 (en) 2021-03-26 2022-03-25 Semiconductor device, memory, and memory system
KR1020237031140A KR20230142618A (ko) 2021-03-26 2022-03-25 반도체 디바이스, 메모리 및 메모리 시스템
PCT/CN2022/083196 WO2022199704A1 (zh) 2021-03-26 2022-03-25 一种半导体器件、存储器及存储系统
US18/089,434 US20230132948A1 (en) 2021-03-26 2022-12-27 Semiconductor device, memory device, and memory system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110323821.9A CN113078164B (zh) 2021-03-26 2021-03-26 一种半导体器件

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202210276504.0A Division CN114649345A (zh) 2021-03-26 2021-03-26 一种半导体器件

Publications (2)

Publication Number Publication Date
CN113078164A CN113078164A (zh) 2021-07-06
CN113078164B true CN113078164B (zh) 2022-04-15

Family

ID=76610572

Family Applications (3)

Application Number Title Priority Date Filing Date
CN202110323821.9A Active CN113078164B (zh) 2021-03-26 2021-03-26 一种半导体器件
CN202210276504.0A Pending CN114649345A (zh) 2021-03-26 2021-03-26 一种半导体器件
CN202280001770.0A Pending CN117204134A (zh) 2021-03-26 2022-03-25 一种半导体器件、存储器及存储系统

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN202210276504.0A Pending CN114649345A (zh) 2021-03-26 2021-03-26 一种半导体器件
CN202280001770.0A Pending CN117204134A (zh) 2021-03-26 2022-03-25 一种半导体器件、存储器及存储系统

Country Status (6)

Country Link
US (1) US20230132948A1 (zh)
EP (1) EP4283677A1 (zh)
JP (1) JP2024511021A (zh)
KR (1) KR20230142618A (zh)
CN (3) CN113078164B (zh)
WO (1) WO2022199704A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078164B (zh) * 2021-03-26 2022-04-15 长江存储科技有限责任公司 一种半导体器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114550A (ja) * 2004-10-12 2006-04-27 Renesas Technology Corp 半導体装置およびその製造方法
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
CN105990354B (zh) * 2015-01-28 2019-05-31 旺宏电子股份有限公司 存储器元件及其制作方法
US10559582B2 (en) * 2018-06-04 2020-02-11 Sandisk Technologies Llc Three-dimensional memory device containing source contact to bottom of vertical channels and method of making the same
US10854627B1 (en) * 2018-06-29 2020-12-01 Sandisk Technologies Llc Three-dimensional memory device containing a capped insulating source line core and method of making the same
US11171243B2 (en) * 2019-06-27 2021-11-09 Intel Corporation Transistor structures with a metal oxide contact buffer
KR20220002438A (ko) * 2019-08-13 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 소스 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법
CN112768464B (zh) * 2019-08-30 2023-06-02 长江存储科技有限责任公司 具有由粘合层连接的源极触点的三维存储器件及其形成方法
KR102671462B1 (ko) * 2020-04-14 2024-05-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 소스 콘택트를 가지는 3차원 메모리 디바이스
JP7532534B2 (ja) * 2020-04-14 2024-08-13 長江存儲科技有限責任公司 バックサイドソースコンタクトを備える３次元メモリデバイスを形成するための方法
EP4136674A4 (en) * 2020-04-14 2024-05-29 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY DEVICES WITH REAR-FACE INTERCONNECTION STRUCTURES
CN111937148B (zh) * 2020-05-27 2021-04-16 长江存储科技有限责任公司 三维存储器件
CN112185980B (zh) * 2020-09-09 2022-10-11 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112185977B (zh) * 2020-09-27 2021-10-19 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112530966B (zh) * 2020-12-04 2021-07-16 长江存储科技有限责任公司 三维存储器及其制造方法
CN113078164B (zh) * 2021-03-26 2022-04-15 长江存储科技有限责任公司 一种半导体器件

Also Published As

Publication number Publication date
KR20230142618A (ko) 2023-10-11
CN117204134A (zh) 2023-12-08
CN113078164A (zh) 2021-07-06
CN114649345A (zh) 2022-06-21
JP2024511021A (ja) 2024-03-12
US20230132948A1 (en) 2023-05-04
WO2022199704A1 (zh) 2022-09-29
EP4283677A1 (en) 2023-11-29

Similar Documents

Publication Publication Date Title
JP4805600B2 (ja) 半導体装置
US7923809B2 (en) Semiconductor device having shield structure
CN100565231C (zh) 测试设备
US7466021B2 (en) Memory packages having stair step interconnection layers
KR20070088050A (ko) 반도체 소자의 패드부
CN113078164B (zh) 一种半导体器件
CN108933139B (zh) 垂直非易失性存储器装置
US20120217584A1 (en) Semiconductor memory device
US20150155388A1 (en) Semiconductor structure
US20120119368A1 (en) Semiconductor memory device
CN110707070B (zh) 一种互连结构、三维存储器件及互连结构的制作方法
US11581369B2 (en) Semiconductor switch element and method of manufacturing the same
US20050067657A1 (en) Semiconductor device
US11430743B1 (en) Transistor with shield system including multilayer shield structure arrangement
US12089419B2 (en) Non-volatile memory device and manufacturing method thereof
CN216698346U (zh) 基板及封装结构
TWI834982B (zh) 半導體記憶裝置
CN115377091B (zh) 手指式半导体电容阵列布局
KR20100103992A (ko) 반도체 장치
US20230292447A1 (en) Ball grid array solder pad trimming
CN109166859B (zh) 三维存储器中的互连结构
CN114582841A (zh) 一种mom电容器
KR20240084452A (ko) 반도체 디바이스
KR20210158011A (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
TWI854286B (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant