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CN112204742B - 三维nand存储器件及形成其的方法 - Google Patents

三维nand存储器件及形成其的方法 Download PDF

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CN112204742B
CN112204742B CN202080002369.XA CN202080002369A CN112204742B CN 112204742 B CN112204742 B CN 112204742B CN 202080002369 A CN202080002369 A CN 202080002369A CN 112204742 B CN112204742 B CN 112204742B
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Abstract

提供了一种半导体器件。所述半导体器件包括基层，所述基层具有用于形成存储单元的第一面和与所述第一面相对的第二面。所述半导体器件包括放置在所述基层的所述第一面上的交替的字线层和绝缘层的堆叠层，其中，所述堆叠层包括第一区和第二区。沟道结构在垂直方向上延伸穿过所述堆叠层的所述第一区并且进一步从所述第一面延伸进入所述基层。多个连接结构被形成在所述基层的所述第二面上，并且包括耦合到所述沟道结构的第一连接结构。

Description

三维NAND存储器件及形成其的方法
技术领域
背景技术
闪存器件最近已经经过了迅速的发展。闪存器件能够长时间保留存储的数据而不施加电压。进一步地，闪存器件的读取速率较高，并且易于擦除存储的数据以及向闪存器件重写入数据。因此，闪存器件已经被广泛地用于微型计算机、自动控制系统等中。为了提高闪存器件的位密度和降低其位成本，已经开发了三维(3D)NAND(非AND)闪存器件。
在相关3D NAND架构中，外围电路占据模片面积的大约20-30％，这降低了NAND位密度。随着3D NAND技术继续发展到128层及以上，外围电路可能很可能占据总模片面积的多于50％。在交叉堆叠结构中，使用使能实现期望的I/O速度和功能的逻辑技术节点(例如，14nm、17nm)在单独的晶圆(CMOS晶圆)上处理处置数据I/O以及存储单元操作的外围电路。一旦完成了对单元阵列晶圆的处理，则通过在一个过程步骤中同时跨整个晶圆形成的数百万金属垂直互连访问(VIA)将两个晶圆电连接。通过使用创新的交叉堆叠结构，外围电路现在位于形成在单元阵列晶圆中的单元阵列芯片之上，这使能实现比相关3D NAND高得多的NAND位密度而具有总成本的有限的提高。
发明内容
本发明概念涉及具有交叉堆叠结构的3D NAND存储器件的形成和减少所述交叉堆叠结构中的寄生电容的方法。
在基于所述交叉堆叠结构形成的相关3D-NAND存储器件中，在CMOS衬底(或者外围电路衬底)的顶表面上形成多个晶体管，并且在单元阵列衬底的顶表面上形成包括存储单元的存储单元堆叠层。通过键合VIA将所述CMOS衬底与所述单元阵列衬底键合。在这里，将所述CMOS衬底的所述顶表面和所述单元阵列衬底的所述顶表面面向彼此对齐，以使得将所述晶体管和所述存储单元耦合到彼此。进一步地，形成多个穿过硅通孔(TSV)，并且在所述TSV上形成连接结构(例如，底部顶部金属)。所述TSV延伸穿过所述单元阵列衬底，以便被耦合到所述存储单元堆叠层中的所述存储单元。相应地，可以通过所述TSV在外部控制电路与所述存储单元之间发射输入/输出信号。
进一步地，在所述相关3D-NAND存储器件中，在所述连接结构与所述单元阵列衬底之间，以及在操作所述相关3D-NAND存储器件时在所述TSV与所述单元阵列衬底之间可能产生强寄生电容，这可能减缓所述相关3D-NAND存储器件的操作和存储速度。在本公开内容中，可以取代所述单元阵列衬底而在多晶硅层中形成所述存储单元堆叠层，可以淘汰所述TSV，以及可以将所述连接结构直接耦合到所述存储单元。因此，可以消除在所述相关的3D-NAND存储器件中在所述连接结构(例如，底部顶部金属)与所述单元阵列衬底之间以及所述TSV与所述单元阵列衬底之间观察到的寄生电容。
根据本公开内容的一个方面，提供了一种半导体器件。所述半导体器件可以包括：具有用于形成存储单元的第一面和与所述第一面相对的第二面的基层。所述半导体器件可以包括：放置在所述基层的所述第一面上的交替的字线层和绝缘层的堆叠层，其中，所述堆叠层包括第一区和第二区。沟道结构可以在垂直方向上延伸穿过所述堆叠层的所述第一区并且进一步从所述第一面延伸进入所述基层中。多个连接结构可以形成在所述基层的所述第二面上并且包括耦合到所述沟道结构的第一连接结构。
所述半导体器件可以还包括：形成在所述基层的所述第二面中并且耦合到所述沟道结构的掺杂区。可以在所述基层的所述第二面上形成第一电介质层。相应地，所述连接结构可以延伸穿过所述第一电介质层以使得所述连接结构中的所述第一连接结构与所述掺杂区直接接触。
额外地，所述半导体器件可以包括：布置在所述基层中、所述第一面与所述第二面之间的第二电介质层。所述半导体器件可以还包括：形成在所述第二电介质层的第一表面和所述基层的所述第一面上的第三电介质层，其中，所述堆叠层可以被布置在所述第三电介质层中。可以在所述第二电介质层和所述第三电介质层中形成多个键合焊盘触点，其中，所述键合焊盘触点可以在所述垂直方向上在所述第二电介质层的第二表面与所述第三电介质层的顶表面之间延伸。
在一些实施例中，所述连接结构可以包括放置在所述第二电介质层的所述第二表面上并且耦合到所述键合焊盘触点的第二连接结构。
在其它的实施例中，所述堆叠层的所述第二区可以具有阶梯型配置，并且所述半导体器件可以进一步包括：在所述垂直方向上从所述第二区中的相应的字线层延伸穿过所述第三电介质层的多个字线触点。
所述连接结构可以还包括第三连接结构，并且所述半导体器件可以进一步包括栅缝隙结构。所述栅缝隙结构可以在所述垂直方向上延伸穿过所述第三电介质层并且延伸进入所述基层，并且进一步被耦合到所述第三连接结构。
所述半导体器件可以包括：放置在所述基层与所述堆叠层之间、并且围绕所述沟道结构的底部沟道触点的源层。
进一步地，所述半导体器件可以包括：具有第一面和相对的第二面的衬底。可以在所述衬底的所述第一面中形成晶体管。多个触点结构可以在所述垂直方向上从所述衬底的所述第一面延伸出，并且所述触点结构中的一个触点结构可以被耦合到所述晶体管。
在一些实施例中，第一键合结构可以形成在所述第三电介质层的所述顶表面上并且耦合到所述键合焊盘触点、所述字线触点和所述沟道结构的顶部沟道触点。另外，第二键合结构可以形成在所述触点结构上并且耦合到所述触点结构。可以将所述衬底的所述第一面和所述基层的所述第一面面向彼此对齐，以使得所述第一键合结构和所述第二键合结构连接到彼此。
根据本公开内容的另一个方面，提供了一种用于制造半导体器件的方法。在所述方法中，可以在阵列衬底上形成基层，其中，所述基层可以具有第一面和相对的、与所述阵列衬底接触的第二面。可以在所述基层的所述第一面上形成存储单元结构。所述存储单元结构可以包括：放置在所述基层的所述第一面上的交替的字线层和绝缘层的堆叠层。所述存储单元结构可以包括：在垂直方向上延伸穿过所述堆叠层的第一区并且进一步从所述第一面延伸进入所述基层的沟道结构。可以随后移除所述阵列衬底以使得所述基层的所述第二面是无覆盖的。可以在所述基层的所述第二面上形成多个连接结构，其中，所述连接结构可以包括耦合到所述沟道结构的第一连接结构。
在一些实施例中，可以形成第二电介质层，其中，可以将所述第二电介质层布置在所述基层中、所述第一面与所述第二面之间。
为了形成所述存储单元结构，可以在所述第二电介质层的第一表面和所述基层的所述第一面上形成第三电介质层，其中，所述堆叠层和所述沟道结构被布置在所述第三电介质层中。可以在所述第二电介质层和所述第三电介质层中形成多个键合焊盘触点，其中，所述键合焊盘触点可以在所述垂直方向上在所述第二电介质层的第二表面与所述第三电介质层的顶表面之间延伸。可以形成在所述垂直方向上从所述堆叠层的第二区中的相应的字线层延伸穿过所述第三电介质层的多个字线触点，其中，所述堆叠层的所述第二区可以具有阶梯型配置。可以形成在所述垂直方向上延伸穿过所述第三电介质层并且进一步延伸进入所述基层的栅缝隙结构。在一些实施例中，所述连接结构可以包括耦合到所述栅缝隙结构的第三连接结构。可以进一步形成放置在所述基层与所述堆叠层之间、并且围绕所述沟道结构的底部沟道触点的源层。
在所述方法中，可以形成位于所述第三电介质层的所述顶表面上并且耦合到所述键合焊盘触点、所述字线触点和所述沟道结构的顶部沟道触点的第一键合结构。
在所述方法中，可以进一步在所述阵列衬底被移除后在所述基层的所述第二面上形成绝缘体堆叠层；以及可以在所述绝缘体堆叠层上形成键合焊盘。
进一步地，可以在外围衬底的第一面中形成晶体管。可以形成在所述垂直方向上从所述外围衬底的所述第一面延伸出的多个触点结构，其中，所述触点结构中的一个触点结构可以被耦合到所述晶体管。另外，可以形成位于所述触点结构上并且耦合到所述触点结构的第二键合结构。可以随后将所述基层和所述外围衬底键合在一起，其中，可以将所述外围衬底的所述第一面和所述基层的所述第一面面向彼此对齐，以使得所述第一键合结构和所述第二键合结构连接到彼此。
可以随后移除所述绝缘体堆叠层和所述键合焊盘。可以在所述基层的所述第二面中形成掺杂区，其中，所述掺杂区可以被耦合到所述沟道结构。可以在所述基层的所述第二面上形成第一电介质层。因此，所述连接结构可以形成在所述第一电介质层上并且延伸穿过所述第一电介质层以使得所述连接结构中的所述第一连接结构与所述掺杂区直接接触。
根据本公开内容的又另一个方面，提供了一种半导体器件。所述半导体器件可以包括：形成在衬底的第一面中的晶体管；形成在基层的第一面上的存储单元结构；以及形成在所述基层的相对的第二面上的多个连接结构。所述存储单元结构可以包括：放置在所述基层的所述第一面上的交替的字线层和绝缘层的堆叠层，其中，所述堆叠层可以包括第一区和第二区。所述存储单元结构可以包括：在垂直方向上延伸穿过所述堆叠层的所述第一区并且进一步从所述第一面延伸进入所述基层的沟道结构。所述存储单元结构可以还包括：从所述堆叠层的所述第二区中的相应的字线层延伸出的多个字线触点，其中，所述堆叠层的所述第二区可以具有阶梯型配置。在所述半导体器件中：所述连接结构可以包括耦合到所述沟道结构的第一连接结构，并且可以将所述衬底的所述第一面与所述基层的所述第一面面向彼此对齐，以使得所述晶体管和所述沟道结构耦合到彼此。
另外，所述半导体器件可以包括：放置在所述基层的所述第二面中并且耦合到所述沟道结构的掺杂区；以及形成在所述基层的所述第二面上的第一电介质层。所述连接结构可以延伸穿过所述第一电介质层以使得所述连接结构中的所述第一连接结构与所述掺杂区直接接触。
所述半导体器件可以包括：布置在所述基层中、所述第一面与所述第二面之间的第二电介质层；以及形成在所述第二电介质层的第一表面和所述基层的所述第一面上的第三电介质层。所述堆叠层可以被布置在所述第三电介质层中。所述半导体器件可以进一步包括：形成在所述第二电介质层和所述第三电介质层中的多个键合焊盘触点。所述键合焊盘触点可以在所述垂直方向上在所述第二电介质层的第二表面与所述第三电介质层的顶表面之间延伸。
在所述半导体器件中，可以形成在所述垂直方向上从所述衬底的所述第一面延伸出的多个触点结构。所述触点结构中的第一触点结构可以被耦合到所述晶体管，并且进一步被耦合到所述字线触点中的一个字线触点，并且所述触点结构中的第二触点结构可以被耦合到所述键合焊盘触点中的一个键合焊盘触点。
附图说明
在结合附图阅读时，从以下详细描述内容中最好地理解本公开内容的方面。应当指出，根据产业中的标准实践，各种特征不是按比例绘制的。实际上，为了讨论的清楚性，可以任意增大或者减小各种特征的尺寸。
图1是根据本公开内容的示例性实施例的一个示例性3D-NAND器件的横截面图。
图2、3A、3B、4、5、6、7和8是制造根据本公开内容的示例性实施例的3D-NAND器件的各种中间步骤的俯视图和横截面图。
图9是用于制造根据本公开内容的示例性实施例的3D-NAND器件的过程的流程图。
具体实施方式
以下公开内容提供用于实现所提供的主题的不同特征的许多不同的实施例或者示例。下面描述部件和安排的具体的示例以简化本公开内容。当然，这些仅是示例，而不旨在是限制性的。例如，随后的描述内容中的在第二特征之上或者上面形成第一特征可以包括在其中第一和第二特征可以直接接触的实施例，并且还可以包括在其中可以在第一和第二特征之间形成额外的特征以使得第一和第二特征不可以直接接触的实施例。另外，本公开内容可以在各种示例中重复标号和/或字母。该重复是出于简单和清楚的目的的，并且其自身不指示所讨论的各种实施例和/或配置之间的关系。
进一步地，为了易于描述，可以在本文中使用空间相对术语(诸如“在……之下”、“在……下面”、“较低”、“在……上面”、“较高”等)以便描述如附图中说明的一个元素或者特征与另一个(些)元素或者特征的关系。除了附图中描绘的朝向之外，空间相对术语旨在还包括处在使用或者操作中的设备的不同的朝向。装置可以被另外地定向(被旋转90度或者被定向在其它的朝向处)，并且同样可以相应地解释本文中使用的空间相对描述语。
在本公开内容中，可以基于交叉堆叠结构形成3D-NAND存储器件。3D-NAND存储器件可以包括多个晶体管和存储单元堆叠层。可以在CMOS衬底(或者外围电路衬底)的顶表面上形成晶体管，并且可以在多晶硅层的顶表面上形成包括存储单元的存储单元堆叠层。进一步可以通过键合结构将CMOS衬底与多晶硅层键合，以使得将晶体管与存储单元耦合到彼此。存储单元堆叠层可以包括形成在字线层和绝缘层的堆叠层中的阶梯区和阵列区。可以在多晶硅层的顶表面上交替地安排字线层和绝缘层。字线层可以包括顺序地安排在多晶硅层上的底部选择栅(BSG)层、栅层(或者字线层)和顶部选择栅(TSG)层。阵列区可以包括延伸穿过字线层和绝缘层的堆叠层并且进一步延伸进入多晶硅层的多个沟道结构。沟道结构中的每个沟道结构可以耦合到字线层以形成相应的垂直NAND存储单元串。垂直NAND存储单元串可以包括沿垂直方向顺序地并且连续地安排在多晶硅层上的一个或多个底部选择晶体管(BST)、多个存储单元(MC)以及一个或多个顶部选择晶体管(TST)。BST可以由沟道结构和BSG层形成，MC可以由沟道结构和字线层形成，以及TST可以由沟道结构和TSG形成。
在3D-NAND器件中，阶梯区可以包括形成在BSG层、字线层和TSG层中的台阶。可以进一步在台阶上形成字线触点以连接到BSG层、字线层和TSG层。
进一步地，可以通过具有同心地(例如关于中心轴成圆形地)安排的多层材料的沟道孔形成沟道结构。沟道孔可以是同心圆，并且多个层可以包括顺序地填充在同心圆中的阻隔层(例如，SiO层)、电荷捕获层(例如，SiN层)、隧穿层(例如，SiO层)和沟道层(例如，多晶硅层)。另外，可以用日晒层(例如，SiO层)填充同心圆以便从沟道结构的顶部到底部地形成连续的电荷捕获存储结构。
与其中在阵列单元衬底中形成存储单元堆叠层的相关3D-NAND存储器件相比，所述3D-NAND器件中的存储单元堆叠层是在多晶硅中形成的。在相关3D-NAND器件中，需要多个TSV延伸穿过阵列单元衬底，以使得连接结构(例如，底部顶部金属)能够通过TSV连接到存储单元堆叠层。而在所述3D-NAND存储器件中，连接结构形成在多晶硅层上，并且直接耦合到存储单元堆叠层，并且可以相应地淘汰TSV。因此，可以消除在相关3D-NAND存储器件中在连接结构(例如，底部顶部金属)与单元阵列衬底之间和在TSV与单元阵列衬底之间产生的寄生电容。
图1是基于交叉堆叠结构形成的一个示例性3D-NAND存储器件100(也被称为器件100或者3D-NAND器件100)的横截面图。如在图1中示出的，3D-NAND存储器件100可以包括耦合到彼此的存储单元结构(或者阵列结构)100A、晶体管结构(或者外围结构)100B和连接结构(100C)。存储单元结构100A可以包括形成在基层102的第一面102’上的存储单元堆叠层110。基层102可以包括多晶硅、单晶硅或者其它的半导体(诸如，锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或者金刚石)。替换地，基层102可以包括复合半导体和/或合金半导体。作为示例，在一些实施例中，基层102还可以包括磷化硅(SiP)、碳化硅磷(SiPC)、绝缘层上有硅(SOI)结构、SOI上有SiGe结构、SOI上有Ge结构、III-VI材料或者以上材料中的任意材料的组合。
在一些实施例中，基层102可以进一步包括一个或多个层。在图1的示例性实施例中，基层102包括第一多晶硅层102a和第二多晶硅层102b。存储单元堆叠层110可以包括放置在基层102的第一面102’上的交替的字线层116和绝缘层114的堆叠层，其中，堆叠层可以包括可以在图2中说明的第一区(或者阵列区)110a和第二区(或者阶梯区)110b。如在图1中示出的，字线层116中的每个字线层116可以包括导体层124、围绕导体层124的过渡层(或者粘合层)122以及围绕过渡层122的高K层120。在图1的示例性实施例中，导体层124可以是由钨或者钴或者其它的导电材料制成的，过渡层122可以是由TiN、TaN、Ta或者其它合适的过渡材料制成的，以及高K层120可以是由氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)或者另一种高K(介电常量)材料制成的。
仍然参考图1，存储单元堆叠层110可以包括多个沟道结构112，多个沟道结构112可以具有在垂直方向(或者Z方向)上延伸的圆柱形形状。在图1的示例性实施例中，包括两个沟道结构112。沟道结构112可以在垂直方向上延伸穿过堆叠层的第一区110a，并且进一步从第一面102’延伸进入基层102。可以将沟道结构112中的每个沟道结构112耦合到堆叠层的字线层116以形成相应的垂直NAND存储单元串。
进一步地，沟道结构112中的每个沟道结构112可以包括阻隔层126、电荷捕获层128、隧穿层130和沟道层132。阻隔层126可以在垂直方向上延伸进入基层102并且与字线层116和绝缘层114直接接触。电荷捕获层128可以延伸进入基层102，并且沿阻隔层126的内表面被形成并且被放置在阻隔层126上。隧穿层130可以延伸进入基层102，并且沿电荷捕获层128的内表面被形成并且被放置在电荷捕获层128上。可以沿隧穿层130的内表面形成沟道层132。沟道结构112中的每个沟道结构112还可以包括绝缘层140、底部沟道触点136和顶部沟道触点134。底部沟道触点136可以延伸进入基层102，并且沿隧穿层130的内表面被形成并且被放置在隧穿层130上，其中，沟道层132可以进一步被安排在底部沟道触点136上。绝缘层140可以沿沟道层132的内表面被形成并且被放置在底部沟道触点136上。顶部沟道触点134可以沿沟道层132的内表面被形成，并且还被布置在绝缘层140上。进一步地，源层138可以在堆叠层的基层102和绝缘层114之间被形成。如在图1中示出的，可以移除位于基层102与绝缘层114之间的阻隔层126、电荷捕获层128和隧穿层130的部分，并且可以形成源层138以围绕底部沟道触点136。在一些实施例中，还可以在形成绝缘层140期间在绝缘层140中形成间隙164。
在图1的实施例中，阻隔层126是由SiO2制成的。在另一个实施例中，阻隔层126可以包括多个层(诸如SiO2和Al2O3)。在图1的实施例中，电荷捕获层128是由SiN制成的。在另一个实施例中，电荷捕获层128可以包括多层配置(诸如SiN/SiON/SiN多层配置)。在一些实施例中，隧穿层130可以包括多层配置(诸如SiO/SiON/SiO多层配置)。在图1的实施例中，沟道层132是经由炉管低压化学气相沉积(CVD)过程由多晶硅制成的。绝缘层140可以由SiO2制成。顶部和底部沟道触点134和136以及源层138可以由多晶硅制成。
存储单元堆叠层110可以具有多个缝隙结构(或者栅缝隙结构)。例如，图1中包括一个缝隙结构118。在一些实施例中，使用后栅极制造技术来形成器件100，因此形成缝隙结构以辅助移除牺牲字线层和形成真正的栅极。在一些实施例中，缝隙结构可以由导电材料制成，并且被放置在形成在基层102的第二面102”中的掺杂区(未示出)上以充当触点，其中，掺杂区被配置为充当存储单元堆叠层110的共源极。在一些实施例中，缝隙结构可以由绝缘材料制成以充当隔离结构。在图1的示例性实施例中，缝隙结构118可以由绝缘层142制成。缝隙结构118可以延伸进入基层102穿过字线层116和绝缘层114，并且是沿高K层120的内表面布置的。在一些实施例中，可以在形成绝缘层142期间在缝隙结构118中形成间隙166。
仍然参考图1，存储单元堆叠层110可以进一步包括第二电介质层108和第三电介质层109。第二电介质层108可以被布置在基层102中。在一些实施例中，第二电介质层108的第一表面108’可以与基层102的第一面102’齐平，并且第二电介质层108的第二表面108”可以与基层102的第二面102”齐平。可以在第二电介质层108的第一表面108’和基层102的第一面102’上形成第三电介质层109。可以形成第三电介质层109以覆盖交替的字线层116和绝缘层114的堆叠层。在一些实施例中，可以进一步在第三电介质层109中安排蚀刻停止层146。蚀刻停止层146可以沿阶梯区110b中的台阶被形成以覆盖字线层116和绝缘层114，并且进一步沿交替的字线层和绝缘层的堆叠层的顶表面114a延伸。
存储单元堆叠层110可以具有多个字线触点123。字线触点123被形成在第三电介质层109中，并且被放置在阶梯区110b中的相应的字线层116上以连接到字线层116。为了简单和清楚起见，在图1中说明了五个字线触点123。字线触点123可以包括W、Co或者其它合适的导电材料。在一些实施例中，可以在字线触点123与第三电介质层109之间形成过渡层(未示出)。
存储单元堆叠层110可以包括形成在第二电介质层108和第三电介质层109中的多个键合焊盘触点144。键合焊盘触点144可以在垂直方向上在第二电介质层108的第二表面108”与第三电介质层109的顶表面109’之间延伸。键合焊盘触点144可以被配置为充当输入/输出引脚(I/O引脚)。即，键合焊盘触点144可以被用于分别去往和来自存储单元堆叠层110中的存储单元的数据输入和输出。
如在图1中示出的，存储单元结构(或者阵列结构)100A可以包括被放置在第三电介质层109的顶表面109’上并且被布置在第一绝缘体堆叠层156中的多个第一键合结构150和多个第一通孔148。第一通孔148可以在键合焊盘触点144、字线触点123和沟道结构112的顶部沟道触点134上被形成，并且被耦合到其。第一键合结构150可以在第一通孔148上被形成，并且被耦合到其。
仍然参考图1，连接结构100C可以包括放置在基层102的第二面102”上的第一电介质层104和形成在基层102的第二面102”上的多个连接结构106。如在图1中示出的，连接结构106可以延伸穿过第一电介质层104以直接连接到键合焊盘触点144和基层102。例如，连接结构106d可以被耦合到键合焊盘触点144。在一些实施例中，可以在基层102的第二面102”中形成诸如是N型阱这样的掺杂区(未示出)以充当共源区。相应地，连接结构106可以通过掺杂区被耦合到沟道结构112和缝隙结构118。例如，分别通过掺杂区，连接结构106a可以被耦合到沟道结构112，以及连接结构106b可以被耦合到缝隙结构118，其中，沟道结构112和缝隙结构118可以延伸进入被放置在基层102中的掺杂区。在一些实施例中，连接结构106可以由铝、铜、钨或者其它合适的导电材料制成。
晶体管结构(或者外围结构)100B可以包括外围衬底(或者CMOS衬底)160和形成在外围衬底160的第一面160’中的多个晶体管162。晶体管结构100B还可以包括层间绝缘体(ILD)158，其中，可以在ILD 158中形成多个触点结构154。触点结构154可以在垂直方向上从外围衬底160的第一面160’延伸出，并且触点结构154的部分可以被耦合到晶体管162。例如，触点结构154的部分可以被耦合到晶体管162的源区、栅极或者漏区。在晶体管结构100B中，多个第二键合结构152可以被形成在触点结构154上并且被耦合到触点结构154。
可以基于交叉堆叠结构形成器件100，其中，将外围衬底160的第一面160’和基层102的第一面102’面向彼此对齐，并且通过键合过程将第一键合结构150和第二键合结构152连接到彼此。相应地，如在图1中示出的，在将第一键合结构150和第二键合结构152键合到一起时，存储单元结构(或者阵列结构)100A、晶体管结构(或者外围结构)100B和连接结构100C被耦合到彼此。例如，晶体管162可以通过基于触点结构154、第二键合结构152、第一键合结构150、第一通孔148和字线触点123形成的连接沟道被耦合到存储单元堆叠层110。因此，晶体管162可以操作存储单元堆叠层110以便写、读或者擦除存储单元堆叠层110中的存储单元。在另一个示例中，键合焊盘触点144可以通过第二键合结构152、第一键合结构150和第一通孔148被耦合到外围衬底160中的触点结构154。
在相关3D-NAND存储器件(矿石相关器件)中，在单元阵列衬底中形成存储单元堆叠层，并且在外围衬底中形成晶体管结构。因此，在相关器件中，为了形成连接沟道，需要TSV。例如，键合衬底触点是延伸穿过单元阵列衬底以连接到外围衬底中的触点结构的TSV。连接结构也是延伸穿过阵列单元衬底以便连接到沟道结构和/或缝隙结构的TSV。相应地，在相关器件中在连接结构与单元阵列衬底之间和在键合焊盘触点与单元阵列衬底之间可能产生寄生电容。在器件100中，在基层而非单元阵列衬底中形成存储单元堆叠层。另外，可以在被布置在基层中的绝缘层(例如，第二电介质层)中形成键合焊盘触点。进一步地，连接结构可以在基层上被形成，并且延伸穿过绝缘层(例如，第一电介质层)以连接到沟道结构或者缝隙结构。因此，在器件100中淘汰了TSV，并且可以相应地减少或者消除寄生电容。
图2、3A、3B、4、5、6、7和8是制造3D-NAND器件的各种中间步骤的俯视图和横截面图。如在图2中示出的，可以在单元阵列衬底101上形成基层102，以及可以在基层102上形成存储单元堆叠层110。单元阵列衬底101可以是半导体衬底(诸如Si衬底)。单元阵列衬底101还可以包括其它的半导体(诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或者金刚石)。存储单元堆叠层110可以具有与在图1中说明的存储单元堆叠层110类似的配置。例如，存储单元堆叠层110可以包括被安排在基层102的第一面102’上的交替的字线层116和绝缘层114的堆叠层。堆叠层可以包括第一区(或者阵列区)110a和第二区(或者阶梯区)110b。多个沟道结构112和一个或多个缝隙结构118可以在垂直方向(Z方向)上延伸穿过第一区110a中的字线层116和绝缘层114，并且进一步延伸进入基层102。存储单元堆叠层110可以包括形成在第二电介质层108和第三电介质层109中的多个键合焊盘触点144，其中，第二电介质层108被布置在基层102中并且被放置在单元阵列衬底101上，以及第三电介质层109被放置在第二电介质层108和基层102上。
基层102可以包括多晶硅、单晶硅或者其它的半导体(诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或者金刚石)。替换地，基层102可以包括复合半导体和/或合金半导体。作为示例，在一些实施例中，基层102还可以包括磷化硅(SiP)、碳化硅磷(SiPC)、绝缘层上有硅(SOI)结构、SOI上有SiGe结构、SOI上有Ge结构、III-VI材料或者以上材料中的任意材料的组合。在图2的示例性实施例中，基层102可以由多晶硅制成，并且包括一个或多个多晶硅层(诸如第一多晶硅层102a和第二多晶硅层102b)。可以应用任何合适的沉积过程来形成基层102，诸如化学气相沉积过程、物理气相沉积过程、扩散过程、原子层沉积过程或者其它合适的沉积过程。
在图3A和3B中，可以移除单元阵列衬底101，并且可以在单元阵列衬底101被移除后在基层102的第二面102”上形成绝缘体堆叠层167。图3A是横截面图，以及图3B是俯视图。另外，可以在绝缘体堆叠层167上形成接触焊盘(或者键合焊盘)174。绝缘体堆叠层167可以包括一个或多个绝缘层。在图3A的示例性实施例中，绝缘体堆叠层167可以包括顶层168、中层170和底层172。在一些实施例中，顶层168和底层172可以由SiO制成，以及中层170可以由SiN制成。接触焊盘174可以由导电材料(诸如Al、W或者其它合适的导电材料)制成。绝缘体堆叠层167可以充当基层102与接触焊盘174之间的阻隔层。如在图3B中示出的，存储单元堆叠层110可以包括沿边界线A-A’的第一区和第二区。第一区可以包括由键合焊盘触点144形成的多个DQ焊盘，以及第二区(或者巨型块)可以包括被放置在字线层和绝缘层的堆叠层中的沟道结构和缝隙结构。
进一步地，如在图4中示出的，可以在第三电介质层109上形成多个第一通孔148和多个第一键合结构150。可以将第一通孔148和第一键合结构150布置在被安排在第三电介质层109的顶表面109’上的第一绝缘体堆叠层156中。第一通孔148可以被耦合到键合焊盘触点114、字线触点123和顶部沟道触点134。第一连接结构150可以进一步被放置在第一通孔148上，并且被耦合到第一通孔148。
在图5中，可以首先形成晶体管结构(或者外围结构)100B。晶体管结构100B可以包括外围衬底(或者CMOS衬底)160和形成在外围衬底160的第一面160’中的多个晶体管162。晶体管结构100B还可以包括层间绝缘体(ILD)158，其中，可以在ILD 158中形成多个触点结构154。触点结构154可以在垂直方向上从外围衬底160的第一面160’延伸出，并且触点结构154的部分可以被耦合到晶体管162。在晶体管结构100B中，多个第二键合结构152可以被形成在触点结构154上，并且被耦合到触点结构154。
进一步地，可以执行键合过程以键合晶体管结构(或者外围结构)100B和存储单元结构(或者阵列结构)100A。如在图5中示出的，将外围衬底160的第一面160’和基层102的第一面102’面向彼此对齐，以使得第一键合结构150和第二键合结构152可以通过键合过程被连接到彼此。在一些实施例中，第一键合结构150和第二键合结构152可以包括Cu、Ni、SnAg或者其它合适的键合材料。
在图6中，可以从基层102的第二面102”移除绝缘体堆叠层167和接触焊盘174。为了移除绝缘体堆叠层167和接触焊盘174，可以应用移除过程。移除过程可以包括湿式蚀刻过程、干式蚀刻过程、抛光过程或者其它合适的移除过程。随后，可以在基层102的第二面102”上形成第一电介质层104。可以应用任何合适的沉积过程来形成第一电介质层104，诸如化学气相沉积过程、物理气相沉积过程、扩散过程、原子层沉积过程或者其它合适的沉积过程。
在图7中，可以在第一电介质层104中形成多个接触缺口104a-104d。为了形成接触缺口104a-104d，可以操作成像过程，成像过程可以包括光刻过程和蚀刻过程。光刻过程可以形成具有第一电介质层104上的图案的成像掩模(未示出)，以及蚀刻过程随后可以将图案转移到第一电介质层104中。在完成蚀刻过程时，可以通过干式条带过程移除成像掩模。随后可以在移除成像掩模时形成接触缺口104a-104d。接触缺口104a-104d可以暴露键合焊盘触点144和被放置在基层102的第二面102”中的掺杂区(诸如N阱)。
在一些实施例中，可以于在基层102的第二面102”上沉积第一电介质层104之前基于离子注入过程形成掺杂区。在一些实施例中，可以在形成图2中说明的基层102期间形成掺杂区。
在图8中，可以形成导体层以填充接触缺口104a-104d。导体层可以进一步被布置在第一电介质层104的底面104’上。在一些实施例中，可以执行随后的蚀刻过程以形成可以将导体层分隔成第一部分和第二部分的绝缘槽107。第一部分可以被布置在键合焊盘触点144上，以及第二部分可以被布置在基层102上。在完成对导体层的形成时，可以相应地形成多个连接结构106。连接结构106可以延伸穿过第一电介质层104以便连接到键合焊盘触点144和基层102。连接结构106可以通过被放置在基层102的第二面102”中的掺杂区被耦合到沟道结构112和缝隙结构118。例如，连接结构106a可以被耦合到沟道结构112，以及连接结构106b可以被耦合到缝隙结构118。连接结构106可以由铝、铜、钨或者其它合适的导电材料制成。
在完成对连接结构106的形成时，形成3D-NAND器件100。3D-NAND器件100可以具有与图1中说明的3D-NAND器件100类似的特征。例如，3D-NAND器件100可以具有被耦合到彼此的存储单元结构(或者阵列结构)100A、晶体管结构(或者外围结构)100B和连接结构(100C)。存储单元结构100A可以包括形成在基层102的第一面102’上的存储单元堆叠层110。
图9是用于制造根据本公开内容的一些实施例所公开的3D-NAND器件的过程900的流程图。过程900在步骤S902处开始，在该处，在阵列衬底上形成基层。基层可以具有第一面和与阵列衬底接触的相对的第二面。在一些实施例中，可以进一步在基层中在第一面与第二面之间布置第二电介质层。在一些实施例中，可以如参考图2说明的那样执行步骤S902。
在步骤S904处，可以在基层的第一面上形成存储单元结构。存储单元结构可以包括放置在基层的第一面上的交替的字线层和绝缘层的堆叠层，以及在垂直方向上延伸穿过堆叠层的第一区并且进一步从第一面延伸进入基层的沟道结构。在一些实施例中，还可以在第二电介质层的第一表面和基层的第一面上形成第三电介质层，其中，将交替的字线层和绝缘层的堆叠层和沟道结构布置在第三电介质层中。多个键合焊盘触点可以进一步在第二电介质层和第三电介质层中被形成，并且在垂直方向上在第二电介质层的第二表面与第三电介质层的顶表面之间延伸。可以形成在垂直方向上从堆叠层的第二区中的相应的字线层延伸穿过第三电介质层的多个字线触点。可以形成在垂直方向上延伸进入基层并且进一步延伸穿过第三电介质层的栅缝隙结构。在一些实施例中，可以如参考图2说明的那样执行步骤S904。
过程900然后继续进行到步骤S906，在该处，可以移除阵列衬底以使得基层的第二面是无覆盖的。在一些实施例中，可以进一步在移除阵列衬底之后在基层的第二面上形成绝缘体堆叠层，以及可以在绝缘体堆叠层上形成接触焊盘。在一些实施例中，可以如参考图3A和3B说明的那样执行步骤S906。
在步骤S908处，可以在基层的第二面上形成多个连接结构，其中，连接结构可以包括耦合到沟道结构的第一连接结构。在一些实施例中，为了形成连接结构，可以在外围衬底的第一面中形成晶体管，其中，外围衬底具有第一面和相对的第二面。可以形成在垂直方向上从外围衬底的第一面延伸出的多个触点结构，其中，将触点结构中的一个触点结构耦合到晶体管。第二键合结构可以在触点结构上被形成，并且被耦合到触点结构。可以将基层和外围衬底键合在一起，其中，将外围衬底的第一面和基层的第一面面向彼此对齐，以使得第一键合结构和第二键合结构被连接到彼此。进一步地，可以从基层的第二面移除绝缘体堆叠层和键合焊盘，以使得基层的第二面是无覆盖的。可以在基层的第二面中形成掺杂区，其中，可以将掺杂区耦合到沟道结构。可以在基层的第二面上形成第一电介质层，其中，连接结构可以延伸穿过第一电介质层以使得连接结构中的第一连接结构可以与掺杂区直接接触。在一些实施例中，可以如参考图4-8说明的那样执行步骤S908。
应当指出，可以在过程900之前、期间和之后提供额外的步骤，并且，对于过程900的额外的实施例，可以替换、排除或者按照不同的次序执行所描述的步骤中的一些步骤。例如，可以在3D-NAND器件的第一和第二触点结构上形成各种额外的互连结构(例如，具有导线和/或通孔的金属化层)。这样的互连结构将3D-NAND器件与其它的触点结构和/或有源器件电连接以形成功能电路。还可以形成额外的器件特征(诸如钝化层、输入/输出结构等)。
本文中描述的各种实施例提供优于相关3D-NAND存储器件的若干优点。例如，在相关3D-NAND存储器件中，可以在单元阵列衬底中形成存储单元堆叠层，并且在TSV与单元阵列衬底之间可能产生寄生电容。在本公开内容中，可以在基层中形成存储单元堆叠层，并且可以淘汰TSV。因此，可以消除在TSV与单元阵列衬底之间产生的寄生电容。
前述内容概述了若干实施例的特征以使得本领域的技术人员可以更好地理解本公开内容的方面。本领域的技术人员应当认识到，他们可以容易地将本公开内容用作设计或者修改其它的用于实现与本文中介绍的实施例相同的目的和/或达到与本文中介绍的实施例相同的优点的过程和结构的基础。本领域的技术人员还应当认识到，这样的等价构造不脱离本公开内容的精神和范围，并且他们可以在本文中作出各种变更、替换和改变，而不脱离本公开内容的精神和范围。

Claims (17)

1.一种半导体器件，包括：
基层，其具有用于形成存储单元的第一面和与所述第一面相对的第二面；
放置在所述基层的所述第一面上的交替的字线层和绝缘层的堆叠层，所述堆叠层包括第一区和第二区；
沟道结构，其沿垂直方向延伸穿过所述堆叠层的所述第一区，并且进一步从所述第一面延伸进入所述基层；
多个连接结构，其形成在所述基层的所述第二面上，并且包括耦合到所述沟道结构的第一连接结构；
第二电介质层，其布置在所述基层中、所述第一面与所述第二面之间；
第三电介质层，其形成在所述第二电介质层的第一表面和所述基层的所述第一面上，所述堆叠层被布置在所述第三电介质层中；以及
多个键合焊盘触点，其形成在所述第二电介质层和所述第三电介质层中，所述键合焊盘触点在所述垂直方向上在所述第二电介质层的第二表面与所述第三电介质层的顶表面之间延伸。
2.根据权利要求1所述的半导体器件，还包括：
掺杂区，其形成在所述基层的所述第二面中，并且耦合到所述沟道结构；以及
第一电介质层，其形成在所述基层的所述第二面上，所述连接结构延伸穿过所述第一电介质层以使得所述连接结构中的所述第一连接结构与所述掺杂区直接接触。
3.根据权利要求1所述的半导体器件，其中，所述连接结构还包括耦合到所述键合焊盘触点的第二连接结构。
4.根据权利要求3所述的半导体器件，其中，所述堆叠层的所述第二区具有阶梯型配置，并且所述半导体器件还包括：
多个字线触点，其在所述垂直方向上从所述第二区中的相应的字线层延伸穿过所述第三电介质层。
5.根据权利要求4所述的半导体器件，其中，所述连接结构还包括第三连接结构，并且所述半导体器件还包括：
栅缝隙结构，其在所述垂直方向上延伸穿过所述第三电介质层，并且延伸进入所述基层，并且还耦合到所述连接结构中的所述第三连接结构。
6.根据权利要求5所述的半导体器件，还包括：
源层，其放置在所述基层与所述堆叠层之间，并且围绕所述沟道结构的底部沟道触点。
7.根据权利要求6所述的半导体器件，还包括：
衬底，其具有第一面和相对的第二面；
晶体管，其形成在所述衬底的第一面上；以及
多个触点结构，其在所述垂直方向上从所述衬底的第一面延伸出，所述触点结构中的一个触点结构耦合到所述晶体管。
8.根据权利要求7所述的半导体器件，还包括：
第一键合结构，其形成在所述第三电介质层的所述顶表面上并且耦合到所述键合焊盘触点、所述字线触点和所述沟道结构的顶部沟道触点；以及
第二键合结构，其形成在所述触点结构上，并且耦合到所述触点结构，
其中，所述衬底的第一面和所述基层的第一面面向彼此对齐，以使得所述第一键合结构和所述第二键合结构连接到彼此。
9.一种用于制造半导体器件的方法，包括：
在阵列衬底上形成基层，所述基层具有第一面和相对的、与所述阵列衬底接触的第二面；
形成布置在所述基层中、所述第一面与所述第二面之间的第二电介质层；
在所述第二电介质层的第一表面和所述基层的所述第一面上形成第三电介质层；
在所述基层的所述第一面上形成存储单元结构，所述存储单元结构包括：放置在所述基层的所述第一面上的交替的字线层和绝缘层的堆叠层，以及，在垂直方向上延伸穿过所述堆叠层的第一区并且进一步从所述第一面延伸进入所述基层的沟道结构，其中，所述堆叠层和所述沟道结构被布置在所述第三电介质层中；
在所述第二电介质层和所述第三电介质层中形成多个键合焊盘触点，所述键合焊盘触点在所述垂直方向上在所述第二电介质层的第二表面与所述第三电介质层的顶表面之间延伸；
移除所述阵列衬底以使得所述基层的所述第二面是无覆盖的；以及
在所述基层的所述第二面上形成多个连接结构，所述连接结构包括耦合到所述沟道结构的第一连接结构。
10.根据权利要求9所述的方法，其中，所述形成所述存储单元结构还包括：
形成在垂直方向上从所述堆叠层的第二区中的相应的字线层延伸穿过所述第三电介质层的多个字线触点，所述堆叠层的所述第二区具有阶梯型配置；
形成在所述垂直方向上延伸穿过所述第三电介质层并且进一步延伸进入所述基层的栅缝隙结构，所述连接结构包括耦合到所述栅缝隙结构的第三连接结构；以及
形成放置在所述基层与所述堆叠层之间、并且围绕所述沟道结构的底部沟道触点的源层。
11.根据权利要求10所述的方法，其中，所述形成所述存储单元结构还包括：
形成位于所述第三电介质层的所述顶表面上并且耦合到所述键合焊盘触点、所述字线触点和所述沟道结构的顶部沟道触点的第一键合结构。
12.根据权利要求11所述的方法，其中，所述移除所述阵列衬底还包括：
在所述阵列衬底被移除后在所述基层的所述第二面上形成电介质堆叠层；以及
在所述电介质堆叠层上形成键合焊盘。
13.根据权利要求12所述的方法，其中，所述形成所述连接结构还包括：
在外围衬底的第一面中形成晶体管，
形成在所述垂直方向上从所述外围衬底的第一面延伸出的多个触点结构，所述触点结构中的一个触点结构耦合到所述晶体管；
形成位于所述触点结构上并且耦合到所述触点结构的第二键合结构；以及
键合所述基层和所述外围衬底，其中，所述外围衬底的第一面和所述基层的第一面面向彼此对齐，以使得所述第一键合结构和所述第二键合结构连接到彼此。
14.根据权利要求13所述的方法，其中，所述形成所述多个连接结构还包括：
移除放置在所述基层的所述第二面上的所述电介质堆叠层和所述键合焊盘；
在所述基层的所述第二面中形成掺杂区，所述掺杂区耦合到所述沟道结构；以及
在所述基层的所述第二面上形成第一电介质层，所述连接结构延伸穿过所述第一电介质层，以使得所述连接结构中的所述第一连接结构与所述掺杂区直接接触。
15.一种半导体器件，包括：
晶体管，其形成在衬底的第一面中；
存储单元结构，其形成在基层的第一面上；以及
多个连接结构，其形成在所述基层的相对的第二面上，
第二电介质层，其放置在所述基层中、所述第一面与所述第二面之间；
第三电介质层，其形成在所述第二电介质层的第一表面和所述基层的所述第一面上；以及
多个键合焊盘触点，其形成在所述第二电介质层和所述第三电介质层中，所述键合焊盘触点在垂直方向上在所述第二电介质层的第二表面与所述第三电介质层的顶表面之间延伸，
其中，所述存储单元结构包括：
放置在所述基层的所述第一面上的交替的字线层和绝缘层的堆叠层，所述堆叠层包括第一区和第二区，所述堆叠层布置在所述第三电介质层中，
沟道结构，其在所述垂直方向上延伸穿过所述堆叠层的所述第一区并且进一步从所述第一面延伸进入所述基层，以及
从所述堆叠层的所述第二区中的相应的字线层延伸出的多个字线触点，所述堆叠层的所述第二区具有阶梯型配置，
其中：
所述连接结构包括耦合到所述沟道结构的第一连接结构，并且
所述衬底的第一面和所述基层的第一面面向彼此对齐，以使得所述晶体管和所述沟道结构耦合到彼此。
16.根据权利要求15所述的半导体器件，还包括：
掺杂区，其形成在所述基层的所述第二面中，并且耦合到所述沟道结构；以及
第一电介质层，其形成在所述基层的所述第二面上，所述连接结构延伸穿过所述第一电介质层，以使得所述连接结构中的所述第一连接结构与所述掺杂区直接接触。
17.根据权利要求15所述的半导体器件，还包括：
多个触点结构，其在所述垂直方向上从所述衬底的第一面延伸出，其中：
所述触点结构中的第一触点结构耦合到所述晶体管，并且还耦合到所述字线触点中的一个字线触点，并且
所述触点结构中的第二触点结构耦合到所述键合焊盘触点中的一个键合焊盘触点。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210134141A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
US12058868B2 (en) * 2021-03-31 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with arrays of vias and methods of manufacturing thereof
JP2024512941A (ja) * 2021-08-31 2024-03-21 長江存儲科技有限責任公司 三次元メモリデバイスおよびその形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109075170A (zh) * 2018-06-29 2018-12-21 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
CN109326602A (zh) * 2017-07-31 2019-02-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN110506334A (zh) * 2019-07-08 2019-11-26 长江存储科技有限责任公司 具有深隔离结构的三维存储器件
WO2020031265A1 (ja) * 2018-08-07 2020-02-13 キオクシア株式会社 半導体記憶装置
CN111316442A (zh) * 2020-01-28 2020-06-19 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
CN111566815A (zh) * 2020-04-14 2020-08-21 长江存储科技有限责任公司 具有背面源极触点的三维存储器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US11100789B2 (en) 2017-11-14 2021-08-24 Mitsubishi Electric Corporation Control system, installation equipment, remote controller, control method, and program
JP7121141B2 (ja) * 2018-05-03 2022-08-17 長江存儲科技有限責任公司 ３次元メモリデバイスのスルーアレイコンタクト（ｔａｃ）
CN109155320B (zh) * 2018-08-16 2019-09-10 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
US10665580B1 (en) * 2019-01-08 2020-05-26 Sandisk Technologies Llc Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
US10629616B1 (en) * 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US10714497B1 (en) * 2019-03-04 2020-07-14 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
CN111370423B (zh) * 2020-03-16 2023-01-17 长江存储科技有限责任公司 三维存储器及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326602A (zh) * 2017-07-31 2019-02-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN109075170A (zh) * 2018-06-29 2018-12-21 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
WO2020031265A1 (ja) * 2018-08-07 2020-02-13 キオクシア株式会社 半導体記憶装置
CN110506334A (zh) * 2019-07-08 2019-11-26 长江存储科技有限责任公司 具有深隔离结构的三维存储器件
CN111316442A (zh) * 2020-01-28 2020-06-19 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
CN111566815A (zh) * 2020-04-14 2020-08-21 长江存储科技有限责任公司 具有背面源极触点的三维存储器件

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