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KR102061694B1 - 3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자 - Google Patents

3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자 Download PDF

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KR102061694B1
KR102061694B1 KR1020130122189A KR20130122189A KR102061694B1 KR 102061694 B1 KR102061694 B1 KR 102061694B1 KR 1020130122189 A KR1020130122189 A KR 1020130122189A KR 20130122189 A KR20130122189 A KR 20130122189A KR 102061694 B1 KR102061694 B1 KR 102061694B1
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pillar
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interlayer insulating
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짱리지에
강윤선
김영배
백인규
마사유키 테라이
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삼성전자주식회사
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Abstract

반도체 메모리 소자는, 기판 상에 수직 방향으로 연장되는 제1 필라와, 상기 제1 필라의 제1 측면을 따라서 상기 기판 상에 순차적으로 적층되는 제1 층간 절연층 패턴, 제1 도전층 패턴, 제2 층간 절연층 패턴 및 제2 도전층 패턴과, 상기 제1 필라의 제1 측면과 상기 제1 도전층 패턴의 제1 측면 사이에 개재되는 저항 변화층, 및 상기 제1 필라의 제1 측면과 상기 제2 도전층 패턴의 제1 측면 사이에 개재되는 절연층을 포함한다.

Description

3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자{Semiconductor memory device having three-dimensional cross point array}
본 발명의 기술적 사상은 반도체 메모리 소자에 관한 것으로, 수직 적층된 다수의 가변 저항 메모리 셀들을 갖는 3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자에 관한 것이다.
RRAM(resistance random access memory)은 주로 전이 금속 산화물의 저항 변환 특성, 즉 상태에 따라 저항 값이 변화하는 특성을 이용한 메모리 소자이다. 상기 RRAM의 경우 고집적화 요구에 따라 3차원 크로스 포인트 어레이 구조를 중심으로 연구가 활발하게 진행되고 있다. 상기 3차원 크로스 포인트 어레이 구조는, 복수의 상부전극과 복수의 하부전극이 서로 교차하도록 형성되고, 그 교차 지점에 메모리 셀이 배치되는 구조를 의미한다. 상기 3차원 크로스 포인트 어레이 구조의 경우, 랜덤 억세스가 가능하여 데이터 저장 및 판독 시 유리한 측면이 있으나, 억세스 메모리 셀과 인접한 메모리 셀 사이에 전류 패스(current path)가 형성되어 큰 누설 전류(leakage current)가 발생하여 전기적 특성이 저하되고 고집적화가 어려운 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 누설 전류를 감소시킬 수 있고, 전기적 특성을 향상시킬 수 있으며, 고집적화에 유리한 3차원 크로스 포인트 어레이를 갖는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 메모리 소자는, 기판 상에 수직 방향으로 연장되는 제1 필라와, 상기 제1 필라의 제1 측면을 따라서 상기 기판 상에 순차적으로 적층되는 제1 층간 절연층 패턴, 제1 도전층 패턴, 제2 층간 절연층 패턴 및 제2 도전층 패턴과, 상기 제1 필라의 제1 측면과 상기 제1 도전층 패턴의 제1 측면 사이에 개재되는 저항 변화층, 및 상기 제1 필라의 제1 측면과 상기 제2 도전층 패턴의 제1 측면 사이에 개재되는 절연층을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 메모리 소자는, 기판 상에 수직 방향으로 연장되는 필라와, 상기 필라의 측면 상의 절연층, 상기 절연층 상의 반도체층, 상기 필라의 측면을 따라서 상기 기판 상에 순차적으로 적층되는 층간 절연층 패턴 및 제1 도전층 패턴과, 상기 필라와 상기 제1 도전층 패턴 사이에 개재되는 제2 도전층 패턴, 및 상기 제1 도전층 패턴과 상기 제2 도전층 패턴 사이에 개재되는 저항 변화층을 포함한다.
본 발명의 기술적 사상에 의한 반도체 메모리 소자는, 하나의 전극을 하나의 비트라인으로 구성하던 기존과 달리, 하나의 전극을 상호 직렬 연결되는 복수의 트랜지스터들로 구성되는 로컬 비트라인 및 상기 복수의 트랜지스터들의 게이트를 공통으로 연결하는 가상(virtual) 비트라인으로 구성하고, 상기 가상 비트라인을 통해 상기 복수의 트랜지스터들의 턴온/턴오프를 제어하는 것을 특징으로 한다.
이를 통해, 억세스 하려는 가변 저항 메모리 셀과 인접한 가변 저항 메모리 셀 측으로의 누설 전류 경로를 차단할 수 있어, 본 발명의 기술적 사상에 의한 반도체 메모리 소자는 누설 전류가 크게 감소될 수 있다.
누설 전류의 감소에 따라, 본 발명의 기술적 사상에 의한 반도체 메모리 소자는 소비 전력 감소, 센싱 마진 증가, 및 신뢰성 향상이 가능하여 전기적 특성이 향상될 수 있으며, 고집적화에도 유리하게 된다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 소자의 요부(要部) 구성에 대한 등가 회로도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 소자에서 누설 전류 경로가 차단되는 원리를 설명하기 위한 도면이다.
도 3a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 소자의 등가 회로도이고, 도 3b는 도 3a의 일부 구성들의 평면 레이아웃이고, 도 3c는 도 3b의 A - A' 선 단면도이다.
도 4a 내지 도 16b는 도 3a 내지 도 3c에 도시된 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 17a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 메모리 소자의 등가 회로도이고, 도 17b는 도 17a의 일부 구성들의 평면 레이아웃이고, 도 17c는 도 17b의 C - C' 선 단면도이다.
도 18a 내지 도 31c는 도 17a 내지 도 17c에 도시된 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 32는 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 카드를 개략적으로 나타내는 블록도이다.
도 33은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 시스템을 개략적으로 나타내는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 소자의 요부(要部) 구성에 대한 등가 회로도이다. 도 1에서는 설명의 편의를 위해 하나의 로컬 비트라인(LBL)과 가상 비트라인(VBL)을 도시하였다. 그리고, 도 1에서는 4개의 메모리 셀들(MC1 내지 MC4)만을 도시하고 있으나 이에 한정되는 것은 아니며, 반도체 메모리 소자의 용량에 따라 더 많은 수의 메모리 셀들이 구비될 수 있다. 이 경우, 로컬 비트라인(LBL)을 구성하는 트랜지스터들 및 워드라인은 추가되는 메모리 셀들의 수에 따라 더 구비될 수 있다.
도 1을 참조하면, 상기 반도체 메모리 소자는 로컬 비트라인(LBL), 가상 비트라인(VLBL), 워드라인들(WL1 내지 WL4), 메모리 셀들(MC1 내지 MC4)을 포함할 수 있다.
로컬 비트라인(LBL)은 후술되는 메모리 셀들(MC1 내지 MC4)로 전류 또는 전압을 공급하는 하부 전극으로 기능할 수 있다. 로컬 비트라인(LBL)은 기판(미도시)의 주면(main surface)의 연장 방향(x 및 y 방향)에 대한 수직 방항(z 방향)으로 연장되는 수직 구조를 가질 수 있다. 로컬 비트라인(LBL)은 상기 기판 상에서 순차적으로 직렬 연결되는 제1 내지 제4 트랜지스터들(TR1 내지 TR4)로 구성될 수 있다. 로컬 비트라인(LBL)의 제1 트랜지스터(TR1)는 상기 기판에 형성된 역방향 접합 다이오드(RD)와 연결될 수 있다. 로컬 비트라인(LBL)에서, 역방향 접합 다이오드(RD)의 N형 영역과 제1 트랜지스터(TR1)의 소스측이 공통 노드(N1)를 형성하고, 제1 트랜지스터(TR1)의 드레인 측과 제2 트랜지스터(TR2) 소스측이 공통 노드(N2)를 형성하고, 제2 트랜지스터(TR2)의 드레인 측과 제3 트랜지스터(TR3)의 소스측이 공통 노드(N3)를 형성하고, 제3 트랜지스터(TR3)의 드레인 측과 제4 트랜지스터(TR4)의 소스측이 공통 노드(N4)를 형성한다.
가상 비트라인(VBL)은 상기 제1 내지 제4 트랜지스터들(TR1 내지 TR4)의 턴온/턴오프를 제어하여 로컬 비트라인(LBL)을 통한 전류의 흐름을 제어할 수 있다. 가상 비트라인(VBL)은 상기 z 방향으로 연장되고, 로컬 비트라인(LBL)의 제1 내지 제4 트랜지스터들(TR1 내지 TR4) 각각의 게이트를 공통으로 연결할 수 있다. 한편, 도 1에서는 가상 비트라인(VBL)이 로컬 비트라인(LBL)과 yz 평면 상에 위치하는 것으로 도시되고 있으나, 이는 설명의 편의를 위한 것일 뿐 가상 비트라인(VBL)과 로컬 비트라인(LBL)의 위치는 이에 한정되는 것은 아니다.
워드라인들(WL1 내지 WL4)은 후술되는 메모리 셀들(MC1 내지 MC4) 각각의 상부 전극으로 기능할 수 있다. 워드라인들(WL1 내지 WL4)은 로컬 비트라인(LBL) 및 가상 비트라인(VBL)과 이격되며 상호 평행하게 상기 x 방향으로 연장될 수 있다. 워드라인들(WL1 내지 WL4) 각각은 대응되는 공통 노드(N1 내지 N4)와 소정의 간격을 두고 상호 평행하게 상기 x 방향으로 연장될 수 있다.
워드라인들(WL1 내지 WL4)과 로컬 비트라인(LBL)의 교차 지점에는 데이터를 저장하는 메모리 셀들(MC1 내지 MC4)이 위치할 수 있다. 상세하게는, 워드라인(WL1)과 공통 노드(N1) 사이에는 메모리 셀(MC1)이 위치할 수 있고, 워드라인(WL2)과 공통 노드(N2) 사이에는 메모리 셀(MC2)이 위치할 수 있고, 워드라인(WL3)과 공통 노드(N3) 사이에는 메모리 셀(MC3)이 위치할 수 있고, 워드라인(WL4)과 공통 노드(N4) 사이에는 메모리 셀(MC4)이 위치할 수 있다. 메모리 셀들(MC1 내지 MC4)은 각각 전류나 전압 인가에 따라 저항이 낮거나 높은 상태로 변화하는 특성을 이용한 가변 저항 메모리 셀일 수 있다.
이와 같이 상기 반도체 메모리 소자는, 각각 단일 배선 라인인 상부 전극 라인과 하부 전극 라인의 교차지점에 메모리 셀이 배치되는 기존의 3차원 크로스 포인트 어레이에서와 달리, 하부 전극 라인이 트랜지스터들(TR1 내지 TR4)로 구성되는 로컬 비트라인(LBL) 및 트랜지스터들(TR1 내지 TR4)의 게이트에 공통으로 연결되는 가상 비트라인(VBL)으로 구성된다. 이를 통해, 구동 시 인접한 메모리 셀들 측으로의 누설 전류 경로를 차단할 수 있다. 이에 대해서는 이하에서 도 2를 참조하여 더 자세히 설명한다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 소자에서 누설 전류 경로(LCP)가 차단되는 원리를 설명하기 위한 도면이다. 도 2를 설명함에 있어서, 도 1에서와 동일 또는 유사한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 기판(도시 생략) 상에서 로컬 비트라인(LBL1) 및 로컬 비트라인(LBL2)이 x 방향으로 상호 이격되며, z 방향을 따라 연장되어 있다. 로컬 비트라인(LBL1)을 구성하는 트랜지스터들(TR13, TR14)의 게이트와 연결되는 가상 비트라인(VBL1), 및 로컬 비트라인(LBL2)을 구성하는 트랜지스터들(TR23, TR24)의 게이트와 연결되는 가상 비트라인(VBL2)이 상기 x 방향으로 상호 이격되며, 상기 z 방향을 따라 연장되어 있다. 워드라인(WL3) 및 워드라인(WL4)은 상기 기판을 기준으로 상이한 높이에서 상기 x 방향을 따라 평행하게 연장되어 있다. 메모리 셀들(MC13, MC23)은 각각 워드라인(WL3)과 공통 노드들(N13, N23) 사이에 배치되어 있고, 메모리 셀들(MC14, MC24)은 각각 워드라인(WL4)과 공통 노드들(N14, N24) 사이에 배치되어 있다.
메모리 셀(MC14)로부터 데이터를 독출하는 경우를 예로 들면, 워드라인(WL4)에 소정의 독출 전압을 인가하고 가상 비트라인(VBL1)에 구동 전원을 인가하여 로컬 비트라인(LBL1)을 통전시킴으로써, 메모리 셀(MC14)로부터 데이터가 독출하게 된다.
이 때, 로컬 비트라인(LBL1), 워드라인(WL3), 로컬 비트라인(LBL2) 및 메모리 셀(MC24)을 통하는 누설 전류 경로(LCP)가 형성될 수 있다. 그러나, 워드라인(WL4)에 이웃한 워드라인(WL3)에 독출 전압보다 낮은 레벨을 갖는 소정의 전압을 인가하고 워드라인(WL3) 이외의 다른 워드라인들(도시 생략)은 플로팅시키고 가상 비트라인(VBL2)에 로컬 비트라인(LBL2)을 구성하는 트랜지스터들(TR23, TR24)의 문턱 전압보다 낮은 전압을 인가하여 로컬 비트라인(LBL2)의 트랜지스터들(TR23, TR24)을 턴오프 시킴으로써, 누설 전류 경로(LCP)가 차단될 수 있다. 이에 따라, 메모리 셀(MC14)의 독출 시 인접한 메모리 셀(MC24) 측으로 전류가 누설되는 것이 방지될 수 있다.
이와 마찬가지로, 메모리 셀(MC14)을 저저항 상태인 세트 상태로 프로그램하거나 고저항 상태인 리세트 상태로 프로그램하는 경우, 로컬 비트라인(LBL2)의 트랜지스터들(TR23, TR24)을 턴오프 시킴으로써, 누설 전류 경로(LCP)가 차단될 수 있고, 이에 따라 인접한 메모리 셀(MC24) 측으로 전류가 누설되는 것이 방지될 수 있다.
이와 같이, 상기 반도체 메모리 소자는, 로컬 비트라인을 구성하는 트랜지스터들의 제어를 통해 누설 전류 경로를 효과적으로 차단할 수 있어, 누설 전류가 크게 감소될 수 있다. 그리고, 누설 전류의 감소를 통해, 상기 반도체 메모리 소자는 소비 전력 감소, 센싱 마진 증가, 및 신뢰성 향상이 가능하여 전기적 특성이 향상될 수 있으며, 고집적화에도 유리하게 된다.
도 3a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 소자(10)의 등가 회로도이고, 도 3b는 도 3a의 일부 구성들의 평면 레이아웃이고, 도 3c는 도 3b의 A - A' 선 단면도이다. 도 3a에서 도 1 및 도 2에서와 동일 또는 유사한 참조부호는 동일 부재를 나타내므로 일부 참조부호를 생략하였고, 도 3a 내지 도 3c를 설명함에 있어서 설명의 편의를 위해 도 1 및 도 2에서와 중복되는 설명은 생략하였다.
도 3a를 참조하면, 반도체 메모리 소자(10)에서 로컬 비트라인들(LBL11 내지 LBL14)은 기판(도시 생략) 상에서 y 방향으로 상호 이격되도록 배치되며, z 방향을 따라 연장될 수 있다. 로컬 비트라인들(LBL21 내지 LBL44)도 로컬 비트라인들(LBL11 내지 LBL14)과 유사하게 배치될 수 있다.
로컬 비트라인들(LBL11 내지 LBL44)의 최하부 트랜지스터는 대응되는 상기 기판에 형성된 역방향 접합 다이오드와 각각 연결될 수 있다.
로컬 비트라인들(LBL11 내지 LBL14)은 상기 y 방향을 따라 연장되는 글로벌 로컬 비트라인(GLBL1)에 공통으로 연결될 수 있다. 즉, 로컬 비트라인들(LBL11 내지 LBL14)의 최상부 트랜지스터의 드레인이 글로벌 로컬 비트라인(GLBL1)에 공통으로 연결될 수 있다. 로컬 비트라인들(LBL21 내지 LBL24)은 글로벌 로컬 비트라인(GLBL2)에 공통으로 연결될 수 있고, 로컬 비트라인들(LBL31 내지 LBL34)은 글로벌 로컬 비트라인(GLBL3)에 공통으로 연결될 수 있고, 로컬 비트라인들(LBL41 내지 LBL44)은 글로벌 로컬 비트라인(GLBL4)에 공통으로 연결될 수 있다. 이와 같이, 로컬 비트라인들은 글로벌 로컬 비트라인을 통해 그룹화 되어 구동될 수 있다.
각각 로컬 비트라인들(LBL11 내지 LBL14)에 대응하는 가상 비트라인들(VBL11 내지 VBL14)은 상기 y 방향으로 상호 이격되도록 배치되며, 상기 z 방향을 따라 연장될 수 있다. 가상 비트라인들(VBL21 내지 VBL44)도 가상 비트라인들(VBL11 내지 VBL14)과 유사하게 배치될 수 있다.
가상 비트라인들(VBL11, VBL12, VBL21, VBL22)은 상기 y 방향을 따라 연장되는 글로벌 가상 비트라인(GVBL1)에 공통으로 연결될 수 있다. 마찬가지로, 가상 비트라인들(VBL13, VBL14, VBL23, VBL24)은 글로벌 가상 비트라인(GVBL2)에 공통으로 연결될 수 있고, 가상 비트라인들(VBL31, VBL32, VBL41, VBL42)은 글로벌 가상 비트라인(GVBL3)에 공통으로 연결될 수 있고, 가상 비트라인들(VBL33, VBL34, VBL43, VBL44)은 글로벌 가상 비트라인(GVBL4)에 공통으로 연결될 수 있다.
도 3a에서는 네 개의 가상 비트라인들이 각각 대응되는 글로벌 가상 비트라인을 통해 그룹화되는 것으로 도시되고 있으나, 도 3b 및 도 3c에 도시된 바와 같이 실질적으로는 하나의 가상 비트라인이, 이웃하는 네 개의 로컬 비트라인들의 트랜지스터에 공통적으로 연결되고, 글로벌 가상 비트라인과 연결되는 구조를 가진다. 이에 대해서는 후술한다.
워드라인들(WL11 내지 WL14)은 상기 y 방향으로 상호 이격되도록 배치되며, 상기 x 방향을 따라 연장될 수 있다. 워드라인들(WL21 내지 WL44)도 워드라인들(WL11 내지 WL14)과 유사하게 배치될 수 있다. 워드라인들(WL11 내지 WL14), 워드라인들(WL21 내지 WL24), 워드라인들(WL31 내지 WL34) 및 워드라인들(WL44 내지 WL44)은 각각 그룹화되어, 상기 기판을 기준으로 점차 높은 레벨에서 순차적으로 배치될 수 있다.
워드라인들(WL11, WL21, WL31, WL41)과 대응하는 로컬 비트라인들(LBL11, LBL21, LBL31, LBL41) 사이의 교차 지점 각각에는 가변 저항 메모리 셀이 배치될 수 있다. 마찬가지로 워드라인들(WL12 내지 WL44)과 대응하는 로컬 비트라인들(LBL 12 내지 LBL44) 사이의 교차 지점 각각에는 가변 저항 메모리 셀이 배치될 수 있다.
도 3b 및 도 3c를 참조하면, 기판(100)의 주면은 x 방향과 y 방향으로 연장될 수 있다. 기판(100)의 상부에는 불순물 영역(102)이 형성될 수 있다. 불순물 영역(102)은 섬(island) 형상을 갖고, 불순물 영역(102) 위로 형성되는 제1 필라(130)의 배열 형태에 대응하도록, 상기 x 방향을 따라 지그재그(zigzag) 형태로 배치될 수 있다.
불순물 영역(102)은 기판(100)의 다른 영역과 PN 접합(junction)을 형성할 수 있다. 예컨대, 기판(100)이 p형 불순물로 도핑된 영역인 경우, 불순물 영역(102)은 n형 불순물로 도핑되어, 기판(100)과 PN 접합을 형성할 수 있다. 다른 실시예에서, 불순물 영역(102)은 기판(100)의 주면에 인접하고 중앙에 위치하는 n형 불순물 영역(미도시) 및 상기 n형 영역을 둘러싸는 p형 불순물 영역(미도시)으로 구성되어, 그 자체로 PN 접합을 형성할 수도 있다.
한편 도 3b 및 도 3c에 도시되지는 않았으나, 기판(100)의 주면 상에는 실리콘 산화막과 같은 버퍼막이 더 형성될 수도 있다.
기판(100)의 주면 상에서 불순물 영역(102) 위로 상기 x 방향 및 상기 y 방향에 수직한 방향, 즉 z 방향을 따라 연장되는 제1 필라(130)가 형성될 수 있다. 제1 필라(130)는 예컨대, 단결정 실리콘 또는 폴리 실리콘, 게르마늄과 같은 반도체 물질로 이루어질 수 있다. 일부 실시예에서, 상기 반도체 물질은 p형 또는 n형 불순물을 포함할 수도 있다. 제1 필라(130)는 도 3a에 도시된 로컬 비트라인을 구성하는 트랜지스터들의 채널 및 가변 저항 메모리 셀의 하부 전극에 대응할 수 있다.
제1 필라(130)는 상기 z 방향에 대한 수직 단면 형상이 원형인 기둥 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 제1 필라(130)는 상기 z 방향에 대한 수직 단면 형상이 다각형인 기둥 형상을 가질 수도 있다.
제1 필라(130)는, 기판(100)의 주면 상에서 상기 x 방향 및 상기 z 방향을 따라 연장되며 라인 형상을 갖는 절연 영역(160)에 의해 소정 단위로 분리되어 배치될 수 있다. 예컨대, 제1 필라(130)는, 이웃하는 절연 영역(160) 사이마다 상기 x 방향으로 2열로 배치될 수 있다. 이웃하는 절연 영역(160) 사이에서 2열로 배치되는 제1 필라(130)는, 상기 y 방향으로 오프셋(off-set)되어 지그재그 형태로 배치될 수 있다. 소정 단위로 분리되어 배치되는 제1 필라(130)는 절연 영역(160)을 사이에 두고 서로 대칭적으로 배치될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 소정 단위로 분리되어 배열되는 제1 필라(130)는 절연 영역(160)을 사이에 두고 서로 비대칭적으로 배치될 수도 있다.
기판(100)의 주면 상에서 절연 영역(160)을 관통하며 상기 z 방향을 따라 연장되는 제2 필라(174)가 형성될 수 있다. 제2 필라(174)는 도전성 물질, 예컨대 폴리 실리콘 또는 TiN, W, Pt 등의 금속 물질로 이루어질 수 있다. 제2 필라(174)는 도 3a에 도시된 가상 비트라인에 대응될 수 있다.
제2 필라(174)는 측면에서 상기 x 방향(또는 상기 y 방향)으로 돌출되는 부분(protruding portion)을 가질 수 있다. 상기 돌출되는 부분은 후술되는 제2 도전층 패턴(174_1 내지 174_4)일 수 있다. 즉, 제2 필라(174)는 제2 도전층 패턴(174_1 내지 174_4)을 통해 인접한 4개의 제1 필라(130)에 공통으로 연결되는 가상 비트라인으로 구현될 수 있다.
제2 필라(174)는 상기 돌출되는 부분을 제외한 몸체 부분은 상기 z 방향에 대한 수직 단면 형상이 원형인 기둥 형상을 가질 수 있다. 그러나, 이에 한정되는 것은 아니며, 제2 필라(174)는 상기 돌출되는 부분을 제외한 몸체 부분은 상기 z 방향에 대한 수직 단면 형상이 다각형인 기둥 형상을 가질 수도 있다.
제2 필라(174)는, 절연 영역(160) 내에서 상기 x 방향으로 열을 이루며 배치될 수 있다. 제2 필라(174)는 상기 y 방향으로의 오프셋 없이 일정하게 열을 이루며 배치될 수 있으나, 이에 한정되는 것은 아니다.
제1 필라(130) 및 제1 필라(130)에 인접한 절연 영역(160) 내에 형성된 제2 필라(174) 사이에서는, 상기 z 방향으로 층간 절연층 패턴, 도 3a에 도시된 워드라인에 대응하는 제1 도전층 패턴, 층간 절연층 패턴, 도 3a 도시된 트랜지스터의 게이트에 대응하는 제2 도전층 패턴이 번갈아 가며 반복적으로(alternately and repeatedly) 적층될 수 있다. 즉, 인접한 절연 영역(160) 내에 형성된 제2 필라(174)를 향하는 제1 필라(130)의 제1 측면(130a)을 따라서 층간 절연층 패턴, 제1 도전층 패턴, 층간 절연층 패턴, 제2 도전층 패턴이 번갈아 가며 반복적으로 적층될 수 있다.
구체적으로, 층간 절연층 패턴(111) 상에 제1 도전층 패턴(151)이 형성될 수 있다. 제1 도전층 패턴(151) 상에 층간 절연층 패턴(112)이 형성될 수 있다. 층간 절연층 패턴(112) 상에 제2 도전층 패턴(174_1)이 형성될 수 있다. 제2 도전층 패턴(174_1) 상에 층간 절연층 패턴(113)이 형성될 수 있다. 층간 절연층 패턴(113) 상에 제1 도전층 패턴(152)이 형성될 수 있다. 제1 도전층 패턴(152) 상에 층간 절연층 패턴(114)이 형성될 수 있다. 층간 절연층 패턴(114) 상에 제2 도전층 패턴(174_2)이 형성될 수 있다. 제2 도전층 패턴(174_2) 상에 층간 절연층 패턴(115)이 형성될 수 있다. 층간 절연층 패턴(115) 상에 제1 도전층 패턴(153)이 형성될 수 있다. 제1 도전층 패턴(153) 상에 층간 절연층 패턴(116)이 형성될 수 있다. 층간 절연층 패턴(116) 상에 제2 도전층 패턴(174_3)이 형성될 수 있다. 제2 도전층 패턴(174_3) 상에 층간 절연층 패턴(117)이 형성될 수 있다. 층간 절연층 패턴(117) 상에 제1 도전층 패턴(154)이 형성될 수 있다. 제1 도전층 패턴(154) 상에 층간 절연층 패턴(118)이 형성될 수 있다. 층간 절연층 패턴(118) 상에 제2 도전층 패턴(174_4)이 형성될 수 있다. 제2 도전층 패턴(174_4) 상에 층간 절연층 패턴(119)이 형성될 수 있다. 이에 따라, 층간 절연층 패턴(119)이 최상부에 위치하며, 층간 절연층 패턴(119)의 상면이 제1 필라(130)의 상면과 동일 평면(coplanar)을 이룰 수 있다.
제1 필라(130)의 제1 측면(130a)과 제1 도전층 패턴(151 내지 154) 사이에는 저항 변화층(141 내지 144)이 개재될 수 있다. 즉, 저항 변화층(141 내지 144)이 제1 필라(130)의 제1 측면(130a)에 인접한 제1 도전층 패턴(151 내지 154)의 측면 위에 형성될 수 있다. 저항 변화층(141 내지 144)은 각각 대응하는 제1 도전층 패턴(151 내지 154)의 상면 및 하면으로 연장될 수 있다. 즉, 저항 변화층(141 내지 144)은 각각 대응하는 제1 도전층 패턴(151 내지 154)을 둘러쌀 수 있다. 저항 변화층(141 내지 144)은, 제1 도전층 패턴(151 내지 154)의 측면 위에서의 두께가 제1 도전층 패턴(151 내지 154)의 상면 및/또는 하면 위에서의 두께와 다를 수 있다.
저항 변화층(141 내지 144)은 도 3a에 도시된 메모리 셀에 대응할 수 있다. 저항 변화층(141 내지 144)은, 예컨대, TMO(Transition Metal Oxide)를 포함할 수 있다. 상기 TMO는, HafOx, TiOx, TaOx, ZnO, Ti2O, Nb2O5, ZrO2, NiO 중 적어도 하나일 수 있다. 또한 저항 변화층(141 내지 144)은 상변화 물질(Phase Change Material) 또는 MTJ(Magnetic Tunnel Junction)를 포함할 수 있다.
한편, 도 3b 및 도 3c에서는 저항 변화층(141 내지 144)이 단일층인 경우만을 도시하고 있으나 이에 한정되는 것은 아니다. 저항 변화층(141 내지 144)은 복수의 층으로 이루어질 수도 있다.
인접한 제1 필라(130)를 향하는 제2 필라(174)의 측면과, 제1 도전층 패턴(151 내지 154)의 측면 사이에는 절연층(172)이 개재될 수 있다.
일부 실시예에서, 제2 필라(174)의 측면과 제1 도전층 패턴(151 내지 154)의 측면 사이에는 절연 영역(160)의 잔류 물질이 더 개재될 수 있다. 이는 제1 도전층 패턴(151 내지 154)을 형성하는 단계에서, 과도한 식각으로 인해 제2 필라(174)의 측면에 대면하는 제1 도전층 패턴(151 내지 154)의 측부에 함몰부가 형성될 수 있기 때문이다.
절연층(172)은 도 3a에 도시된 트랜지스터의 게이트를 구성하는 게이트 절연층에 대응할 수 있다. 절연층(172)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
제1 필라(130)의 제1 측면(130a)과 제2 도전층 패턴(174_1 내지 174_4) 사이에는 절연층(172)이 개재될 수 있다. 절연층(172)은 제2 도전층 패턴(174_1 내지 174_4)의 측면 위에 형성될 수 있다. 절연층(172)은 각각 대응하는 제2 도전층 패턴(174_1 내지 174_4)의 상면 및 하면으로 연장될 수 있다. 즉, 절연층(172)은 각각 대응하는 제1 도전층 패턴(151 내지 154)을 둘러쌀 수 있다.
절연층(172)은, 제2 도전층 패턴(174_1 내지 174_4)의 측면 위에서의 두께가 제2 도전층 패턴(174_1 내지 174_4)의 상면 및/또는 하면 위에서의 두께와 다를 수 있다.
제1 필라(130)의 제1 측면(130a)의 반대면, 즉 제2 필라(174)로부터 멀어지는 방향의 제1 필라(130)의 제2 측면(130b)을 따라서는, 층간 절연층 패턴, 제1 도전층 패턴, 층간 절연층 패턴, 잔류 희생층 패턴이 번갈아 가며 반복적으로(alternately and repeatedly) 적층될 수 있다. 즉, 제1 필라(130)의 제1 측면(130a) 측에서와 달리, 잔류 희생층 패턴이 층간 절연층 패턴들 사이에 개재될 수 있다. 잔류 희생층 패턴(124_1 내지 124_4)은 상기 z 방향에서 제2 도전층 패턴(174_1 내지 174_4)과 동일 레벨에 위치할 수 있다.
구체적으로, 층간 절연층 패턴(111) 상에 제1 도전층 패턴(151)이 형성될 수 있다. 제1 도전층 패턴(151) 상에 층간 절연층 패턴(112)이 형성될 수 있다. 층간 절연층 패턴(112) 상에 잔류 희생층 패턴(124_1)이 형성될 수 있다. 잔류 희생층 패턴(124_1) 상에 층간 절연층 패턴(113)이 형성될 수 있다. 층간 절연층 패턴(113) 상에 제1 도전층 패턴(152)이 형성될 수 있다. 제1 도전층 패턴(152) 상에 층간 절연층 패턴(114)이 형성될 수 있다. 층간 절연층 패턴(114) 상에 잔류 희생층 패턴(124_2)이 형성될 수 있다. 잔류 희생층 패턴(124_2)상에 층간 절연층 패턴(115)이 형성될 수 있다. 층간 절연층 패턴(115) 상에 제1 도전층 패턴(153)이 형성될 수 있다. 제1 도전층 패턴(153) 상에 층간 절연층 패턴(116)이 형성될 수 있다. 층간 절연층 패턴(116) 상에 잔류 희생층 패턴(124_3)이 형성될 수 있다. 잔류 희생층 패턴(124_3) 상에 층간 절연층 패턴(117)이 형성될 수 있다. 층간 절연층 패턴(117) 상에 제1 도전층 패턴(154)이 형성될 수 있다. 제1 도전층 패턴(154) 상에 층간 절연층 패턴(118)이 형성될 수 있다. 층간 절연층 패턴(118) 상에 잔류 희생층 패턴(124_4)이 형성될 수 있다. 잔류 희생층 패턴(124_4) 상에 층간 절연층 패턴(119)이 형성될 수 있다. 이에 따라, 층간 절연층 패턴(119)이 최상부에 위치하여, 제1 필라(130)의 상면과 동일 평면을 이룰 수 있다.
제1 필라(130)의 제2 측면(130b)과 제1 도전층 패턴(151 내지 154) 사이에도 저항 변화층(141 내지 144)이 개재될 수 있다. 저항 변화층(141 내지 144)은 각각 대응하는 제1 도전층 패턴(151 내지 154)의 측면 중 제1 필라(130)의 제1 측면(130a)에 대면하는 측면 상에 형성될 수 있다. 저항 변화층(141 내지 144)은 각각 대응하는 제1 도전층 패턴(151 내지 154)의 상면 및 하면으로 연장될 수 있다.
제1 필라(130)의 제2 측면(130b)과 잔류 희생층 패턴(124_1 내지 124_4)의 일 측면은 직접 접할 수 있다. 즉, 제1 필라(130)의 제2 측면(130b)과 잔류 희생층 패턴(124_1 내지 124_4) 사이에는 소정의 물질이 개재되지 않는다.
제1 필라(130)의 상면에 콘택 패드(182)가 형성될 수 있고, 제2 필라(174)의 상면에 콘택 패드(192)가 형성될 수 있다.
콘택 패드(182), 콘택 패드(192), 최상부 층간 절연층 패턴(119), 절연 영역(160)을 덮는 제1 배선간 절연층(180)이 형성될 수 있다. 제1 배선간 절연층(180) 상에는 상기 y 방향으로 연장(도시 생략 도 15a 참조)되는 제1 배선층(186)이 형성될 수 있다. 제1 배선층(186)은 제1 배선간 절연층(180)을 관통하는 콘택 플러그(184)를 통해 콘택 패드(182)와 연결될 수 있다. 제1 배선층(186)은 도 3a에 도시된 글로벌 로컬 비트라인에 대응할 수 있다.
제1 배선층(186)을 덮는 제2 배선간 절연층(190)이 형성될 수 있다. 제2 배선간 절연층(190) 상에는 상기 y 방향으로 연장되는 제2 배선층(196)이 형성될 수 있다. 제2 배선층(196)은 제1 배선간 절연층(180) 및 제2 배선간 절연층(180)을 관통하는 콘택 플러그(194)를 통해 콘택 패드(192)와 연결될 수 있다. 제2 배선층(196)은 도 3a 도시된 글로벌 가상 비트라인에 대응할 수 있다.
도 4a 내지 도 16b는 도 3a 내지 도 3c에 도시된 반도체 메모리 소자(10)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 4a 내지 도 16a는 반도체 메모리 소자(10)의 평면 레이아웃을 도시한 도면들이고, 도 4b 내지 도 16b는 도 4a 내지 도 16a의 A - A' 선 단면도들이다. 도 4a 내지 도 16b를 설명함에 있어서, 도 3a 및 도 3c에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4a 및 도 4b를 참조하면, 불순물 영역(102)이 상부에 형성된 기판(100) 상에 층간 절연층(111a 내지 119a), 제1 희생층(122) 및 제2 희생층(124)을 번갈아 가며 반복적으로 적층한다. 층간 절연층(111a 내지 119a), 제1 및 제2 희생층(122, 124)은 예컨대, 화학 기상 증착(chemical vapor deposition) 방법을 이용하여 형성할 수 있다.
기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예컨대, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피텍셜층으로 제공될 수도 있다.
층간 절연층(111a 내지 119a), 제1 및 제2 희생층(122, 124)은 각각 서로 다른 식각 선택비를 갖는 물질로 이루어질 수 있다. 예컨대, 층간 절연층(111a 내지 119a), 제1 및 제2 희생층(122, 124)은 각각 산화막, 질화막, 산질화막 중 서로 다른 식각 선택비를 갖는 물질로 이루어질 수 있다.
일부 실시예에서, 층간 절연층(111a 내지 119a)은 제1 및 제2 희생층(122, 124)과 상이한 두께를 가질 수 있고 제1 및 제2 희생층(122, 124)은 서로 동일한 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 5a 및 도 5b를 참조하면, 이방성 식각을 이용하여 층간 절연층(111a 내지 119a), 제1 희생층(122) 및 제2 희생층(124)을 관통하며 불순물 영역(102)을 노출시키는 복수의 홀(HL)을 형성한다. 복수의 홀(HL)은 2열 단위로 소정의 간격을 두고 이격되되, 각 단위마다 x 방향을 따라 지그재그 형태로 배열된다.
복수의 홀(HL)은 상부의 폭이 하부보다 큰 역사다리 꼴과 같이 다양한 모양으로 형성될 수 있으나, 이하에서는 간략한 설명을 위하여 상부와 하부의 폭이 동일한 경우를 상정하여 설명하기로 한다.
도 6a 및 도 6b를 참조하면, 복수의 홀(HL)을 반도체 물질로 채우고 CMP 공정을 이용하여 상면을 평탄화시켜 제1 필라(130)를 형성한다.
상기 반도체 물질은 예컨대, 단결정 실리콘 또는 폴리 실리콘, 게르마늄 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 상기 반도체 물질은 p형 또는 n형 불순물을 더 포함할 수도 있다.
도 7a 및 도 7b를 참조하면, 층간 절연층(111a 내지 119a), 제1 희생층(122) 및 제2 희생층(124)을 식각하여, x 방향 및 y 방향을 따라 연장되는 라인 형상을 갖고, 기판(100)의 주면, 제1 희생층(122) 및 제2 희생층(124)의 측면, 층간 절연층(111b 내지 119b)을 노출시키는 트렌치(TA)를 형성한다.
이어서, 식각 공정을 통해 제1 희생층(122)을 더 제거하여, 층간 절연층(111b, 112b) 사이, 층간 절연층(113b, 114b) 사이, 층간 절연층(115b, 116b) 사이, 층간 절연층(117b, 118b) 사이에서 제1 필라(130)의 제1 및 제2 측면(130a, 130b)을 노출시키는 슬릿(OS1)을 형성한다.
도 8a 및 도 8b를 참조하면, 트렌치(TA) 및 슬릿(OS1)으로부터 노출되는 기판(100)의 주면, 제2 희생층(124)의 측면, 층간 절연층(111b 내지 119b)의 노출면, 제1 필라(130)의 상면, 층간 절연층(111b 내지 119b) 사이에서 노출되는 제1 필라(130)의 제1 및 제2 측면(130a, 130b)을 덮는 예비 저항 변화층(140p)을 형성한다.
예비 저항 변화층(140p)은, HafOx, TiOx, TaOx, ZnO, Ti2O, Nb2O5, ZrO2, NiO 중 적어도 하나일 수 있다. 또한, 예비 저항 변화층(140p)은 상변화 물질 또는 MTJ를 포함할 수 있다. 예비 저항 변화층(140p)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며 복수의 층으로 형성될 수도 있다. 예비 저항 변화층(140p)은 MIM(Metal-Insulator-Metal), MIS(Metal-Insulator-Semiconductor) 구조로 형성될 수도 있다.
도 9a 및 도 9b를 참조하면, 트렌치(TA) 및 슬릿(OS1)을 도전성 물질(150p)로 채우고 상면을 평탄화한다.
도전성 물질(150p)은, 예컨대 폴리 실리콘 또는 TiN, W, Pt 등의 금속 물질로 이루어질 수 있다.
도 10a 및 도 10b를 참조하면, x 방향 및 y 방향을 따라 연장되는 라인 형상으로 트렌치(TB)를 형성한다. 이를 통해, 2열로 배열되는 제1 필라(130) 별로 노드 분리되는 제1 도전층 패턴(151 내지 154)을 형성한다. 또한, 제1 도전층 패턴(151 내지 154)의 상면 및 저면을 덮고, 제1 도전층 패턴(151 내지 154)의 측면과 제1 필라(130)의 제1 측면(130a) 사이, 및 제1 도전층 패턴(151 내지 154)의 측면과 제1 필라(130)의 제2 측면(130b) 사이에 개재되는 저항 변화층(141 내지 144)을 형성한다. 그리고 층간 절연층(111b 내지 119b)로부터 층간 절연층 패턴(111 내지 119)을 형성한다.
한편, 도 10b에서는 층간 절연층 패턴(111 내지 119)의 측면, 제2 희생층(124)의 측면, 저항 변화층(141 내지 144)의 측면, 및 제1 도전층 패턴(151 내지 154)의 측면이 동일 평면을 이루는 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 트렌치(TB)를 형성하기 위한 식각 공정에서, 제1 도전층 패턴(151 내지 154)과 저항 변화층(141 내지 144)이 과도하게 식각되어, 제1 도전층 패턴(151 내지 154)과 저항 변화층(141 내지 144)에 함몰부가 형성될 수도 있다.
도 11a 및 도 11b를 참조하면, 트렌치(TB)를 절연 물질로 채우고 상면을 평탄화하여 절연 영역(160)을 형성한다.
상기 절연 물질은 예컨대, 산화막, 질화막, 산질화막 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
도 12a 및 도 12b를 참조하면, 식각을 이용하여 절연 영역(160)을 관통하며 기판(100)의 주면을 노출시키는 복수의 홀(HV)을 형성한다. 절연 영역(160) 내에서 복수의 홀(HV)은 1열로 배열되며, 절연 영역(160)의 양측에서 각각 2개의 제1 필라(130), 총 4개의 제1 필라(130)와 인접한다.
복수의 홀(HV)은 상부의 폭이 하부보다 큰 역사다리 꼴과 같이 다양한 모양으로 형성될 수 있으나, 이하에서는 간략한 설명을 위하여 상부와 하부의 폭이 동일한 경우를 상정하여 설명하기로 한다.
이어서, 식각 공정을 통해 복수의 홀(HV)의 내측면에서 노출되는 제2 희생층(124)을 더 제거하여, 층간 절연층 패턴(111, 112) 사이, 층간 절연층 패턴(113, 114) 사이, 층간 절연층 패턴(115, 116) 사이, 층간 절연층 패턴(117, 118) 사이에서 제1 필라(130)의 제1 측면(130a)을 노출시키는 슬릿(OS2)을 형성한다. 이 때, 제1 필라(130)의 제2 측면(130b) 측에서는 제2 희생층이 잔류하여 잔류 희생층 패턴(124_1 내지 124_4)이 형성된다.
도 13a 및 도 13b를 참조하면, 복수의 홀(HV) 및 슬릿(OS2)으로부터 노출되는 기판(100)의 주면, 층간 절연층 패턴(111 내지 119)의 노출면, 제1 필라(130)의 상면, 층간 절연층 패턴(111 내지 119) 사이에서 노출되는 제1 필라(130)의 측면(130a)을 절연 물질로 덮는다.
상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
이어서 상면을 평탄화하여, 기판(100)의 주면, 층간 절연층 패턴(111 내지 119)의 측면, 층간 절연층 패턴(111 내지 119) 사이에서 노출되는 제1 필라(130)의 제1 측면(130a)을 덮는 절연층(172)을 형성한다.
도 14a 및 도 14b를 참조하면, 복수의 홀(HV) 및 슬릿(OS2)을 도전성 물질로 채워, 복수의 홀(HV) 및 슬릿(OS2)으로부터 노출되는 절연층(172)을 덮는다. 이어서 상면을 평탄화한다. 이를 통해, 제2 도전층 패턴(174_1 내지 174_4)을 구비하는 제2 필라(174)가 형성된다. 상기 도전성 물질은, 예컨대 폴리 실리콘 또는 TiN, W, Pt 등의 금속 물질로 이루어질 수 있다.
도 15a 및 도 15b를 참조하면, 제1 필라(130)의 상면에 콘택 패드(182)를 형성하고, 제2 필라(174)의 상면에 콘택 패드(192)를 형성한다. 이어서, 콘택 패드(182), 콘택 패드(192), 최상부 층간 절연층 패턴(119), 절연 영역(160)을 덮는 제1 배선간 절연층(180)을 형성한다. 제1 배선간 절연층(180)은 산화막, 또는 질화막으로 이루어질 수 있다.
패터닝 공정을 통해 제1 배선간 절연층(180)을 관통하며 콘택 패드(182)와 연결되는 콘택 플러그(184)와, 상기 y 방향으로 연장되며 콘택 플러그(184)와 연결되는 제1 배선층(186)을 형성한다.
도 16a 및 도 16b를 참조하면, 제1 배선층(186)을 덮는 제2 배선간 절연층(190)을 형성한다. 제2 배선간 절연층(190)은 산화막 또는 질화막으로 이루어질 수 있다.
이어서 제1 배선간 절연층(180) 및 제2 배선간 절연층(190)을 관통하며 콘택 패드(192)와 연결되는 콘택 플러그(194)를 형성한다. 이어서 패터닝을 통해 상기 y 방향으로 연장되며 상기 콘택 플러그(194)와 연결되는 제2 배선층(196)을 형성한다.
제2 배선간 절연층(190) 상에는 상기 y 방향으로 연장되는 제2 배선층(196)이 형성될 수 있다. 제2 배선층(196)은 제1 배선간 절연층(180) 및 제2 배선간 절연층(180)을 관통하는 콘택 플러그(194)를 통해 콘택 패드(192)와 연결될 수 있다.
도 17a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 메모리 소자(20)의 등가 회로도이고, 도 17b는 도 17a의 일부 구성들의 평면 레이아웃이고, 도 17c는 도 17b의 B - B' 선 단면도이다. 도 17a에서 도 1 내지 도 3a에서와 동일 또는 유사한 참조부호는 동일 부재를 나타내므로 일부 참조부호를 생략하였고, 도 17a 내지 도 17c를 설명함에 있어서 설명의 편의를 위해 도 1 내지 도 3c에서와 중복되는 설명은 생략하였다. 특히 도 17a를 설명함에 있어서는, 도 3a와의 차이점 위주로 설명한다.
도 17a를 참조하면, 반도체 메모리 소자(20)에서 로컬 비트라인들(LBL11 내지 LBL41)은 x 방향을 따라 연장되는 글로벌 로컬 비트라인(GLBL1)에 공통으로 연결될 수 있다. 즉, 로컬 비트라인들(LBL11 내지 LBL41)의 최상부 트랜지스터의 드레인이 글로벌 로컬 비트라인(GLBL1)에 공통으로 연결될 수 있다. 마찬가지로, 로컬 비트라인들(LBL12 내지 LBL42)은 글로벌 로컬 비트라인(GLBL2)에 공통으로 연결 될 수 있고, 로컬 비트라인들(LBL13 내지 LBL43)은 글로벌 로컬 비트라인(GLBL3)에 공통으로 연결 될 수 있고, 로컬 비트라인들(LBL14 내지 LBL44)은 글로벌 로컬 비트라인(GLBL4)에 공통으로 연결 될 수 있다. 이와 같이, 로컬 비트라인들은 글로벌 로컬 비트라인을 통해 그룹화 되어 구동될 수 있다.
가상 비트라인들(VBL11, VBL12, VBL13, VBL14)은 y 방향을 따라 연장되는 글로벌 가상 비트라인(GVBL1)에 공통으로 연결될 수 있다. 마찬가지로, 가상 비트라인들(VBL21, VBL22, VBL23, VBL24)은 글로벌 가상 비트라인(GVBL2)에 공통으로 연결될 수 있고, 가상 비트라인들(VBL31, VBL32, VBL33, VBL34)은 글로벌 가상 비트라인(GVBL3)에 공통으로 연결될 수 있고, 가상 비트라인들(VBL41, VBL42, VBL43, VBL44)은 글로벌 가상 비트라인(GVBL4)에 공통으로 연결될 수 있다.
도 17b 및 도 17c를 참조하면, 기판(200)의 상부에는 불순물 영역(202)이 형성될 수 있다. 불순물 영역(202)은, 섬 형상을 갖고, 불순물 영역(202) 위로 형성되는 제3 필라(244)의 배열 형태에 대응하도록 상기 x 방향을 따라 균일한 간격으로 이격되어 행과 열을 이루는 매트릭스(matrix) 형태로 배치될 수 있다.
불순물 영역(202) 상에서 상기 x 방향 및 상기 y 방향에 수직한 방향, 즉 z 방향을 따라 연장되는 제3 필라(244)가 형성될 수 있다. 제3 필라(244)는 도전성 물질, 예컨대 폴리 실리콘 또는 금속 등으로 이루어질 수 있다. 제3 필라(244)는 도 17a에 도시된 가상 비트라인 및 로컬 비트라인의 게이트에 대응될 수 있다.
제3 필라(244)는, 기판(200)의 주면 상에서 상기 x 방향 및 상기 z 방향을 따라 연장되며 라인 형상을 갖는 절연 영역(270)에 의해 소정 단위로 분리되어 배치될 수 있다. 예컨대, 제3 필라(244)는, 이웃하는 절연 영역(270) 사이마다 상기 x 방향으로 2열로 분리되어 배치될 수 있다. 이웃하는 절연 영역(270) 사이에서 2열로 배치되는 제3 필라(244)는, 상기 x 방향 및 상기 y 방향으로 균일한 간격을 두고 이격되는 매트릭스 형태로 배치될 수 있다. 소정 단위로 분리되어 배열되는 제3 필라(244)는 절연 영역(270)을 사이에 두고 서로 대칭적으로 배치될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 소정 단위로 분리되어 배열되는 제3 필라(244)는 절연 영역(160)을 사이에 두고 서로 비대칭적으로 배치될 수도 있다.
제3 필라(244)는 상기 x 방향(또는 상기 y 방향)으로의 폭이 서로 다른 제1 부분(244a) 및 제2 부분(244b)을 포함할 수 있다. 제1 부분(244a)은 후술되는 바와 같이 기판(100)의 주면 상에서 번갈아 가며 반복적으로 적층되는 제3 층간 절연층 패턴(211 내지 215) 및 제3 도전층 패턴(251 내지 254)을 관통하는 부분일 수 있다. 제2 부분(244b)은 최상부의 제3 층간 절연층(215)으로부터 돌출되는 부분일 수 있다. 제1 부분(244a)의 상기 x 방향(또는 상기 y 방향)으로의 폭은 제2 부분(244b)의 상기 x 방향(또는 상기 y 방향)으로의 폭보다 작을 수 있다.
제3 필라(244)의 제1 부분(244a) 및 제2 부분(244b)은 상기 z 방향에 대한 수직 단면 형상이 원형인 기둥 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 제3 필라(244)의 제1 부분(244a) 및 제2 부분(244b)은 상기 z 방향에 대한 수직 단면 형상이 다각형인 기둥 형상을 가질 수도 있다. 일부 실시예에서, 제3 필라(244)의 제1 부분(244a)과 제2 부분(244b)이 상기 z 방향에 대해 서로 다른 수직 단면 형상을 가질 수 있다.
절연 영역(270) 사이에는 제3 필라(244)의 제1 부분(244a)의 측면을 따라서 상기 z 방향으로 층간 절연층 패턴(211 내지 215), 제3 도전층 패턴(251 내지 254)이 번갈아 가며 반복적으로 적층될 수 있다.
구체적으로, 층간 절연층 패턴(211) 상에 제3 도전층 패턴(251)이 형성될 수 있다. 제3 도전층 패턴(251) 상에 층간 절연층 패턴(212)이 형성될 수 있다. 층간 절연층 패턴(212) 상에 제3 도전층 패턴(252)이 형성될 수 있다. 제3 도전층 패턴(252) 상에 층간 절연층 패턴(213)이 형성될 수 있다. 층간 절연층 패턴(213) 상에 제3 도전층 패턴(253)이 형성될 수 있다. 제3 도전층 패턴(253) 상에 층간 절연층 패턴(214)이 형성될 수 있다. 층간 절연층 패턴(214) 상에 제3 도전층 패턴(254)이 형성될 수 있다. 제3 도전층 패턴(254) 상에 층간 절연층 패턴(215)이 형성될 수 있다.
제3 도전층 패턴(251 내지 254)과 제3 필라(244)의 제1 부분(244a) 사이에는 대응하는 제4 도전층 패턴(224_1 내지 224_4)이 각각 개재될 수 있다. 즉, 상기 z 방향에 대한 수직 단면 형상이 환형(annular)인 제4 도전층 패턴(224_1 내지 224_4)이, 상기 z 방향을 기준으로 대응하는 제3 도전층 패턴(251 내지 254)과 동일한 레벨에서, 제3 필라(244)의 제1 부분(244a)의 외측면을 감싸도록 형성될 수 있다.
상세하게는, 제4 도전층 패턴(224_1)은 층간 절연층 패턴들(211, 212) 사이의 제3 도전층 패턴(251)과 동일한 레벨에서 제3 필라(244)의 제1 부분(244a)의 측면을 감싸도록 형성될 수 있다. 제4 도전층 패턴(224_2)은 층간 절연층 패턴들(212, 213) 사이의 제3 도전층 패턴(252)과 동일한 레벨에서 제3 필라(244)의 제1 부분(244a)의 측면을 감싸도록 형성될 수 있다. 제4 도전층 패턴(224_3)은 층간 절연층 패턴들(213, 214) 사이의 제3 도전층 패턴(253)과 동일한 레벨에서 제3 필라(244)의 제1 부분(244a)의 측면을 감싸도록 형성될 수 있다. 제4 도전층 패턴(224_4)은 층간 절연층 패턴들(214, 215) 사이의 제3 도전층 패턴(254)과 동일한 레벨에서 제3 필라(244)의 제1 부분(244a)의 측면을 감싸도록 형성될 수 있다.
제3 필라(244)의 제1 부분(244a)의 측면 및 하면 상에는 절연층(242)이 형성될 수 있다. 그리고, 상기 절연층 위에 반도체 층(230)이 형성될 수 있다.
이에 따라, 번갈아 가며 반복하여 적층된 제4 도전층 패턴(224_1 내지 224_4) 및 층간 절연층 패턴(211 내지 215)과 제3 필라(244)의 제1 부분(244a) 사이에는 반도체층(230)과 절연층(242)이 개재될 수 있다. 즉, 제4 도전층 패턴(224_1 내지 224_4) 및 층간 절연층 패턴(211 내지 215)이 반도체층(230)과 접할 수 있다. 한편, 절연층(242)은 제3 필라(244)의 제1 부분(244a)의 측면 위로부터 제3 필라(244)의 제2 부분(244b)의 하면의 적어도 일부까지 더 연장될 수 있다. 반도체층(230)은 최상부 층간 절연층 패턴(215)의 상면으로 연장될 수 있다.
상기 구조를 통해, 반도체층(230)이 도 17a에서 로컬 비트라인의 채널에 대응되고, 절연층(242)이 게이트 절연층에 대응되고, 제3 필라(244)가 공통 게이트에 대응되고, 최상부 층간 절연층 패턴(215) 상면에 형성된 반도체층(230)이 소스/드레인에 대응될 수 있다. 즉, 로컬 비트라인과 가상 비트라인이 구현될 수 있다.
대응하는 제3 도전층 패턴(251 내지 254)과 제4 도전층 패턴(224_1 내지 224_4) 사이에는 각각 저항 변화층(261 내지 264)이 개재될 수 있다. 저항 변화층(261 내지 264)은 각각 대응하는 제3 도전층 패턴(251 내지 254)의 상면 및 하면으로 연장될 수 있다.
상기 구조를 통해, 제3 도전층 패턴(251 내지 254)이 워드라인에 대응되고, 제4 도전층 패턴(224_1 내지 224_4)가 반도체층(230)과 접하는 하부 전극에 대응되고, 제3 도전층 패턴(251 내지 254)과 제4 도전층 패턴(224_1 내지 224_4)사이의 저항 변화층(261 내지 264)이 가변 저항 메모리 셀에 대응될 수 있다.
이웃하는 절연 영역(270) 사이에서 최상부 층간 절연층 패턴(215) 상에는 보호층(246)이 형성될 수 있다. 보호층(246)은, 절연물질로 이루어질 수 있으며, 제3 필라(244)의 제2 부분(244b)의 측면을 감싸고 최상부 층간 절연층 패턴(215)의 상면 상의 반도체층(230)을 덮도록 형성될 수 있다.
이웃하는 절연 영역(270) 사이에서 인접한 제3 필라(244) 사이의 소스/드레인 분리를 위해서, 인접한 제3 필라(244) 사이의 보호층(246) 및 반도체층(230)의 일부를 제거하여 트렌치(TE)를 형성할 수 있다. 즉, 트렌치(TE)는 상기 x 방향을 따라 연장되는 라인 형상을 가지며, 최상부 층간 절연층 패턴(215)의 상면을 노출시킬 수 있다.
제3 필라(244)의 제2 부분(244b), 보호층(246) 및 절연 영역(270)을 덮는 제1 배선간 절연층(280)이 형성될 수 있다. 제1 배선간 절연층(280) 상에는 상기 y 방향으로 연장되는 제1 배선층(286)이 형성될 수 있다. 제1 배선층(286)은 제1 배선간 절연층(280)을 관통하는 콘택 플러그(284)를 통해서 제3 필라(244)의 제2 부분(244b)과 연결될 수 있다. 제1 배선층(286)은 도 17a에 도시된 글로벌 가상 비트라인에 대응할 수 있다.
제1 배선층(286)을 덮는 제2 배선간 절연층(290)이 형성될 수 있다. 제2 배선간 절연층(290) 상에는 상기 x 방향으로 연장되는 제2 배선층(296)이 형성될 수 있다. 제2 배선층(296)은 제1 배선간 절연층(280) 및 제2 배선간 절연층(290)을 관통하는 콘택 플러그(미도시, 도 31c의 294 참조)를 통해 노드 분리된 반도체층(230)과 연결될 수 있다. 제2 배선층(296)은 도 17a 도시된 글로벌 로컬 비트라인에 대응할 수 있다.
도 18a 내지 도 31c는 도 17a 내지 도 17c에 도시된 반도체 메모리 소자(20)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 18a 내지 도 31a는 반도체 메모리 소자(20)의 평면 레이아웃을 도시한 도면들이고, 도 18b 내지 도 31b는 도 18a 내지 도 31a의 B - B' 선 단면도들이고, 도 31c는 도 31a의 C - C' 선 단면도이다. 도 18a 내지 도 31c를 설명함에 있어서, 도 17b 및 도 17c에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다. 또한, 도 4a 내지 도 16b에서와 중복되는 설명은 생략한다.
도 18a 및 도 18b를 참조하면, 불순물 영역(202)이 상부에 형성된 기판(200) 상에 층간 절연층(211a 내지 215a), 희생층(222)을 번갈아 가며 반복적으로 적층한다. 층간 절연층(211a 내지 215a) 및 희생층(222)은 예컨대, 화학 기상 증착 방법을 이용하여 형성할 수 있다.
층간 절연층(211a 내지 215a) 및 희생층(222)은 각각 서로 다른 식각 선택비를 갖는 물질로 이루어질 수 있다. 예컨대, 층간 절연층(211a 내지 215a)는 산화막, 희생층(222)은 질화막으로 이루어질 수 있다.
도 18b에서는, 층간 절연층(211a 내지 215a)은 희생층(222)과 동일한 두께를 가지는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 일부 실시예에서, 층간 절연층(211a)은 생략될 수 있다. 또는, 층간 절연층(211a)은 층간 절연층(212a 내지 215a)의 두께보다 얇은 산화막으로 구성될 수 있다.
도 19a 및 도 19b를 참조하면, 식각 공정을 이용하여 층간 절연층(211a 내지 215a) 및 희생층(222)을 관통하며 불순물 영역(202)을 노출시키는 복수의 홀(HC)을 형성한다. 복수의 홀(HC)은 x 방향 및 y 방향에서 상호 균일한 간격을 두고 이격되는 매트릭스 형태로 배열될 수 있다.
복수의 홀(HC)은 상부의 폭이 하부보다 큰 역사다리 꼴과 같이 다양한 모양으로 형성될 수 있으나, 이하에서는 간략한 설명을 위하여 상부와 하부의 폭이 동일한 경우를 상정하여 설명하기로 한다.
또한, 복수의 홀(HC)이 z방향에 대한 수직 단면 형상이 원형인 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 후속 공정에서 형성되는 제3 필라(244)의 형상에 대응하는 수직 단면 형상을 가질 수 있다.
도 20a 및 도 20b를 참조하면, 복수의 홀(HC)의 내측면으로 노출되는 희생층(222)의 일부를 x 방향 및 y 방향으로 식각하여 리세스 영역(R1)을 형성한다.
도 21a 및 도 21b를 참조하면, 복수의 홀(HC) 및 리세스 영역(R1)을 도전성 물질, 예컨대 폴리 실리콘 또는 TiN, W, Pt 등의 금속 물질로 채운다.
이어서, 다시 식각 공정을 이용하여 복수의 홀(HC)을 형성함으로써, 환형의 제4 도전층 패턴(224_1 내지 224_4) 및 층간 절연층(211b 내지 215b)을 형성한다.
도 22a 및 도 22b를 참조하면, 복수의 홀(HC)로부터 노출되는 불순물 영역(220), 층간 절연층(211b 내지 215b)을 소정의 두께로 덮는 반도체층(230)을 형성한다.
반도체층(230)은, 예컨대 단결정 실리콘 또는 폴리 실리콘, 게르마늄 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 반도체층(230)은 p형 또는 n형 불순물을 더 포함할 수도 있다.
도 23a 및 도 23b를 참조하면, 복수의 홀(HC)로부터 노출되는 반도체층(230) 위로 소정의 두께로 예비 절연층(242p)을 형성한다.
상기 예비 절연층(242p)은, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
도 24a 및 도 24b를 참조하면, 최상부 층간 절연층(215b)의 상면 상의 예비 절연층(242p)을 충분한 두께로 덮고 복수의 홀(HC) 내부를 채우는 도전 물질층을 형성한다. 상기 도전 물질층은 예컨대, 폴리 실리콘 또는 TiN, W, Pt 등의 금속 물질로 이루어질 수 있다.
이어서, 상기 도전 물질층을 포토리소그래피 공정 및 식각 공정을 통해 패터닝하여 제3 필라(244)를 형성한다. 상세하게는, 복수의 홀(HC)의 z 방향에 대한 수직 단면의 폭보다 큰 폭을 갖는 마스크 패턴을 상기 도전 물질층 상에 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 도전 물질층 및 예비 절연층(242p)을 제거한다.
이에 따라, 제3 필라(244)가 복수의 홀(HC) 내부를 채우는 제1 부분(244a) 및 반도체층(230)으로부터 돌출되는 제2 부분(244b)을 구비하는 구조로 형성되고, 최상부 층간 절연층 패턴(215) 상면을 덮는 반도체층(230)이 노출되며, 제3 필라(244)의 제1 부분(244a)의 하면 및 측면을 덮고 제2 부분(244b)의 하면의 일부를 덮는 절연층(242)을 형성된다. .
제3 필라(244)의 제2 부분(244b)은 후속 공정에서 형성되는 제1 배선층(296, 도 30a 및 도 30b 참조)과 전기적으로 연결할 때 접촉 불량을 방지하기 위한 콘택 패드로 기능할 수 있다.
한편 도 24b에서는 제3 필라(244)의 제2 부분(244b)의 z 방향에 대한 수직 단면 형상이 원형인 것으로 도시되고 있으나, 이에 한정되는 것은 아니다.
도 25a 및 도 25b를 참조하면, 반도체층(230)을 덮고 제3 필라(244)의 제2 부분(244b)의 측벽을 둘러싸며 제3 필라(244)의 제2 부분(244b)의 상면을 노출시키는 보호층(246)을 형성한다.
도 26a 및 도 26b를 참조하면, 층간 절연층(211b 내지 215b) 및 희생층(222)을 식각하여, x 방향 및 y 방향을 따라 연장되는 라인 형상을 갖고, 기판(100)의 주면, 희생층(222)의 측면, 층간 절연층(211b 내지 215b)을 노출시키는 트렌치(TC)를 형성한다.
이어서, 식각 공정을 통해 희생층(222)을 더 제거하여, 층간 절연층(211b, 212b) 사이, 층간 절연층(212b, 213b) 사이, 층간 절연층(213b, 214b) 사이, 층간 절연층(214b, 215b) 사이에서 제4 도전층 패턴(224_1 내지 224_4)을 노출시키는 슬릿(OS3)을 형성한다.
도 27a 및 도 27b를 참조하면, 트렌치(TC) 및 슬릿(OS3)으로부터 노출되는 기판(100)의 주면, 층간 절연층(211b 내지 215b)의 노출면, 제4 도전층(224_1 내지 224_4)의 측면을 덮는 예비 저항 변화층(260p)을 형성한다.
도 28a 및 도 28b를 참조하면, 트렌치(TC, 도 27b 참조) 및 슬릿(OS3, 도 27b 참조)을 도전성 물질로 채운다. 상기 도전성 물질은, 예컨대 폴리 실리콘 또는 TiN, W, Pt 등의 금속 물질로 이루어질 수 있다.
이어서, x 방향 및 y 방향을 따라 연장되는 라인 형상으로 트렌치(TD)를 형성한다. 이를 통해, 2열로 배열되는 제3 필라(244) 별로 노드 분리되는 제3 도전층 패턴(251 내지 254)을 형성한다. 또한, 제3 도전층 패턴(251 내지 254)의 상면 및 저면을 덮고, 제3 도전층 패턴(251 내지 254)의 측면과 제4 도전층 패턴(224_1 내지 224_4) 사이에 개재되는 저항 변화층(261 내지 264)이 형성된다. 또한, 층간 절연층(211b 내지 215b)으로부터 층간 절연층 패턴(211 내지 215)이 형성된다.
도 29a 및 도 29b를 참조하면, 트렌치(TD, 도 28b 참조)를 절연 물질로 채우고 평탄화하여 절연 영역(270)을 형성한다. 상기 절연 물질은 예컨대, 산화막, 질화막, 산질화막 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
이어서, 인접한 제3 필라(244) 사이에서 보호층(246) 및 반도체층(230)의 일부를 제거하여 x 방향으로 연장되는 라인 형상의 트렌치(TE)를 형성한다. 이를 통해 y 방향으로 인접한 제3 필라(244) 사이의 소스/드레인이 분리된다.
도 30a 및 도 30b를 참조하면, 제3 필라(244)의 제2 부분(244b)의 상면, 보호층(246) 및 절연 영역(270)을 덮고, 트렌치(TE)를 채우는 덮는 제1 배선간 절연층(280)을 형성한다. 제1 배선간 절연층(280)은 산화막, 또는 질화막으로 이루어질 수 있다.
패터닝 공정을 통해 제1 배선간 절연층(280)을 관통하며 제3 필라(244)의 제2 부분(244b)와 연결되는 콘택 플러그(284)와, y 방향으로 연장되며 콘택 플러그(284)와 연결되는 제1 배선층(286)을 형성한다.
도 31a 내지 도 31c를 참조하면, 제1 배선층(286)을 덮는 제2 배선간 절연층(290)을 형성한다. 제2 배선간 절연층(290)은 산화막 또는 질화막으로 이루어질 수 있다.
이어서 x 방향으로 인접한 제3 필라(244)의 제2 부분(244b) 사이에서 보호층(246), 제1 배선간 절연층(280) 및 제2 배선간 절연층(290)을 관통하며 반도체층(230)과 연결되는 콘택 플러그(294)를 형성한다. 이어서 제2 배선간 절연층(290) 상에서 상기 y 방향으로 연장되며 콘택 플러그(294)와 연결되는 제2 배선층(296)을 형성한다.
도 32는 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드(1000)를 개략적으로 나타내는 블록도이다.
도 32를 참조하면, 메모리 카드(1000)는 메모리(1100) 및 메모리 컨트롤러(1200)를 포함한다.
메모리(1100)는 데이터를 저장할 수 있다. 일부 실시예에서, 메모리(1100)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 메모리(1100)는 본 발명의 기술적 사상에 의한 반도체 패키지 기술이 적용된 메모리 일 수 있다. 예를 들면, 메모리(1100)는 도 3a 내지 도 3c, 도 17a 내지 도 17c에 예시한 반도체 메모리 소자(10, 20)를 포함할 수 있다.
메모리 컨트롤러(1100)는 호스트(1300)의 읽기/쓰기 요청에 응답하여 메모리(1100)에 저장된 데이터를 읽거나, 메모리(1100)의 데이터를 저장할 수 있다.
도 33은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 시스템(2000)을 개략적으로 나타내는 블록도이다.
도 33을 참조하면, 시스템(2000)은 컨트롤러(2100), 입출력 장치(2200), 메모리(2300), 및 인터페이스(2400)를 포함한다. 상기 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다.
컨트롤러(2100)는 시스템(2000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입출력 장치(2200)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입출력 장치(2200)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
메모리(2300)는 컨트롤러(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 컨트롤러(2100)에서 처리된 데이터를 저장할 수 있다. 메모리(2300)는 본 발명의 기술적 사상에 의한 반도체 패키지 기술이 적용된 메모리일 수 있다. 예를 들면, 상기 메모리(2300)는 도 3a 내지 도 3c, 도 17a 내지 도 17c에 예시한 반도체 메모리 소자(10, 20)를 포함할 수 있다.
인터페이스(2400)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 컨트롤러(2100), 입출력 장치(2200), 메모리(2300), 및 인터페이스(2400)는 버스(2500)를 통해 서로 통신할 수 있다. 시스템(2000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10, 20: 반도체 메모리 소자
1000: 메모리 카드 2000: 시스템

Claims (10)

  1. 기판 상에 수직 방향으로 연장되는 제1 필라;
    상기 제1 필라의 제1 측면을 따라서 상기 기판 상에 순차적으로 적층되는 제1 층간 절연층 패턴, 제1 도전층 패턴, 제2 층간 절연층 패턴 및 제2 도전층 패턴;
    상기 제1 필라의 제1 측면과 상기 제1 도전층 패턴의 제1 측면 사이에 개재되는 저항 변화층;
    상기 제1 필라의 제1 측면과 상기 제2 도전층 패턴의 제1 측면 사이에 개재되는 절연층; 및
    상기 제1 필라와 이격되며, 상기 기판 상에 수직 방향으로 연장되고, 측면에서 상기 제1 필라를 향하여 돌출되는 부분(protruding portion)을 갖는 제2 필라;를 포함하고,
    상기 제2 도전층 패턴은, 상기 제2 필라의 상기 돌출되는 부분인 것을 특징으로 하는 반도체 메모리 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 저항 변화층은, 상기 제1 도전층 패턴의 상면 및 하면으로 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1 항에 있어서,
    상기 절연층은, 상기 제2 도전층 패턴의 상면 및 하면으로 연장되는 것을 을 특징으로 하는 반도체 메모리 소자.
  5. 제1 항에 있어서,
    상기 제1 필라의 제2 측면과 접하고, 상기 제1 필라의 제2 측면을 따라서 순차적으로 적층되는 상기 제1 층간 절연층 패턴과 상기 제2 층간 절연층 패턴 사이에 개재되는 잔류 희생층 패턴;을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 기판 상에 수직 방향으로 연장되는 필라;
    상기 필라의 측면 상의 절연층;
    상기 절연층 상의 반도체층;
    상기 필라의 측면을 따라서 상기 기판 상에 순차적으로 적층되는 층간 절연층 패턴 및 제1 도전층 패턴;
    상기 필라와 상기 제1 도전층 패턴 사이에 개재되는 제2 도전층 패턴; 및
    상기 제1 도전층 패턴과 상기 제2 도전층 패턴 사이에 개재되는 저항 변화층;
    을 포함하는 반도체 메모리 소자.
  7. 제6 항에 있어서,
    상기 제2 도전층 패턴은, 상기 필라의 외측면을 둘러싸는 환형 형상인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6 항에 있어서,
    상기 절연층은, 상기 필라의 하면 및 최상부에 위치하는 상기 층간 절연층 패턴의 상면으로 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제6 항에 있어서,
    상기 반도체층은, 최상부에 위치하는 상기 층간 절연층 패턴의 상면으로 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제1 워드라인;
    직렬 연결되는 제1 및 제2 트랜지스터로 구성되는 제1 로컬 비트라인;
    상기 제1 및 제2 트랜지스터의 게이트들에 연결되는 제1 가상 비트라인; 및
    상기 제1 및 제2 트랜지스터 사이의 공통 노드와 상기 제1 워드라인 사이에 연결되는 제1 가변 저항 메모리 셀;
    을 포함하는 반도체 메모리 소자.
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