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KR20220067884A - 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지 - Google Patents

비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지 Download PDF

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Publication number
KR20220067884A
KR20220067884A KR1020200154629A KR20200154629A KR20220067884A KR 20220067884 A KR20220067884 A KR 20220067884A KR 1020200154629 A KR1020200154629 A KR 1020200154629A KR 20200154629 A KR20200154629 A KR 20200154629A KR 20220067884 A KR20220067884 A KR 20220067884A
Authority
KR
South Korea
Prior art keywords
cell
peripheral circuit
region
redistribution layer
area
Prior art date
Application number
KR1020200154629A
Other languages
English (en)
Inventor
이민재
변진도
손영훈
최영돈
곽판석
이명훈
최정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200154629A priority Critical patent/KR20220067884A/ko
Priority to US17/443,448 priority patent/US20220157845A1/en
Priority to EP21201840.2A priority patent/EP4002465A1/en
Priority to CN202111346238.6A priority patent/CN114551397A/zh
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Abstract

전력소모가 감소되고 칩 사이즈가 감소되는 비휘발성 메모리 칩이 제공된다. 비휘발성 메모리 칩은 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하고, 내부에 제1 셀 구조체 및 제1 셀 구조체와 이격된 제2 셀 구조체를 포함하는 셀 영역, 셀 영역의 제1 면 상에 배치되고, 내부에 제1 셀 구조체와 연결된 제1 주변 회로, 제1 주변 회로로부터 이격되고 제2 셀 구조체와 연결된 제2 주변 회로 및 제1 및 제2 주변 회로 사이에 배치되는 연결 회로를 포함하는 주변 회로 영역, 셀 영역의 제2 면으로부터 주변 회로 영역의 연결 회로까지 연장되어 연결되고, 제1 및 제2 셀 구조체 사이에 제1 및 제2 셀 구조체로부터 이격되어 배치되는 관통 비아(through via), 셀 영역의 제2 면 상에 관통 비아를 덮고, 관통 비아와 연결되고, 제2 면을 따라 연장되는 재배선 층(redistribution layer), 및 재배선 층에 연결된 칩 패드를 포함한다.

Description

비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지{NONVOLATILE MEMORY CHIP AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 비휘발성 메모리 칩 및 비휘발성 메모리 칩을 포함하는 반도체 패키지에 대한 것이다.
반도체 메모리 장치들은 휘발성 메모리 장치들 및 비휘발성 메모리 장치들을 포함한다. 휘발성 메모리 장치의 리드(Read) 및 라이트(write) 속도는 빠른 반면, 휘발성 메모리 장치는 전원-오프일때, 저장된 내용을 잃을 수 있다. 반대로, 비휘발성 메모리 장치들은 전원-오프인 경우에도, 저장된 내용을 유지하므로, 비휘발성 메모리 장치들은 전원 공급 여부에 관계 없이 유지되어야 하는 컨텐츠를 저장하는 데 이용된다.
예컨대, 휘발성 메모리 장치는 정적 램(SRAM: static RAM), 동적 램(DRAM: dynamic RAM), 동기식 디램(SDRAM: synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치들은 전원-오프인 경우에도, 저장된 내용을 유지한다. 예컨대, 비휘발성 메모리 장치는 롬(ROM: read only memory), 프로그래머블 롬(PROM: programmable ROM), 전기적 프로그래머블 롬(EPROM: electrically programmable ROM), 전기적 소거 및 프로그램 가능 롬(EEPROM: electrically erasable and programmable ROM), 플래시 메모리(flash memory), 상변화 램(PRAM: phase change RAM), 마그네틱 램(MRAM: magnetic RAM), 저항성 램(RRAM: resistive RAM), 강유전체 램(FRAM: ferroelectric RAM) 등을 포함한다. 플래시 메모리는 NOR 타입 플래시 메모리 및 NAND 타입 플래시 메모리로 분류될 수 있다.
특히, 플래시 메모리 장치는 일반적인 EEPROM과 비교할 때, 고-집적화된 보조 대용량 저장 장치와 같은 것으로 구현될 수 있는 장점이 있다.
플래시 메모리 장치는 복수의 플래시 메모리를 포함할 수 있다. 복수의 플래시 메모리는 패키지 기판에 탑재될 수 있고, 각각의 플래시 메모리의 칩 패드는 연결체를 통하여 패키지 기판에 연결될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 전력소모가 감소되고 칩 사이즈가 감소되는 비휘발성 메모리 칩을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 전력소모가 감소되고 칩 사이즈가 감소되는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 칩은 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하고, 내부에 제1 셀 구조체 및 제1 셀 구조체와 이격된 제2 셀 구조체를 포함하는 셀 영역, 셀 영역의 제1 면 상에 배치되고, 내부에 제1 셀 구조체와 연결된 제1 주변 회로, 제1 주변 회로로부터 이격되고 제2 셀 구조체와 연결된 제2 주변 회로 및 제1 및 제2 주변 회로 사이에 배치되는 연결 회로를 포함하는 주변 회로 영역, 셀 영역의 제2 면으로부터 주변 회로 영역의 연결 회로까지 연장되어 연결되고, 제1 및 제2 셀 구조체 사이에 제1 및 제2 셀 구조체로부터 이격되어 배치되는 관통 비아(through via), 셀 영역의 제2 면 상에 관통 비아를 덮고, 관통 비아와 연결되고, 제2 면을 따라 연장되는 재배선 층(redistribution layer), 및 재배선 층에 연결된 칩 패드를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 칩은 제1 방향으로 길게 연장된 제1 영역 및 제1 영역에 대해 제1 방향과 다른 제2 방향으로 배치된 제2 영역을 포함하는 비휘발성 메모리 칩으로써, 제2 영역의 비휘발성 메모리 칩 내에 배치되는 셀 구조체, 제2 영역의 비휘발성 메모리 칩 내에 배치되고, 셀 구조체에 연결된 주변 회로, 제1 영역의 비휘발성 메모리 칩 내에 배치되고, 주변 회로에 연결된 연결 회로, 제1 영역의 비휘발성 메모리 칩 내에 배치되고, 비휘발성 메모리 칩의 상면으로부터 주변 회로까지 연장되고, 주변 회로와 연결된 관통 비아, 제1 영역에서 관통 비아와 연결되고, 비휘발성 메모리 칩의 상면을 따라 연장되는 재배선 층, 및 제2 영역에서 재배선 층과 연결된 칩 패드를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 칩은 제1 면 및 제1 면과 반대되는 제2 면을 포함하고, 내부에 스테어 구조를 갖는 셀 구조체를 포함하는 셀 영역, 셀 영역의 제1 면 상에 배치되고, 주변 회로를 포함하는 주변 회로 영역, 셀 영역의 제2 면으로부터 셀 구조체를 관통하여 연장되고, 주변 회로와 연결된 관통 비아, 셀 영역의 제2 면 상에 관통 비아를 덮고, 관통 비아와 연결되고, 제2 면을 따라 연장되는 재배선 층, 및 재배선 층에 연결되고, 관통 비아를 오버랩하지 않는 칩 패드를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는 패키지 기판, 패키지 기판 상의 제1 비휘발성 메모리 칩, 및 제1 비휘발성 메모리 칩 상의 제2 비휘발성 메모리 칩을 포함하고, 제1 비휘발성 메모리 칩은, 제1 면 및 제1 면과 반대되는 제2 면을 포함하고, 내부에 스테어 구조를 갖는 제1 셀 구조체를 포함하는 제1 셀 영역, 제1 면 상에 배치되고, 제1 주변 회로를 포함하는 제1 주변 회로 영역, 제2 면으로부터 제1 셀 구조체를 관통하여 연장되고, 제1 주변 회로에 연결된 제1 관통 비아, 제1 관통 비아와 연결되고, 제2 면을 따라 연장되어 제1 셀 구조체를 덮는 제1 재배선 층, 및 제1 재배선 층에 연결된 제1 칩 패드를 포함하고, 제2 비휘발성 메모리 칩은, 제3 면 및 제3 면과 반대되는 제4 면을 포함하고, 내부에 스테어 구조를 갖는 제2 셀 구조체를 포함하는 제2 셀 영역, 제3 면 상에 배치되고, 제2 주변 회로를 포함하는 제2 주변 회로 영역, 제4 면으로부터 제2 셀 구조체를 관통하여 연장되고, 제2 주변 회로에 연결된 제2 관통 비아, 제2 관통 비아와 연결되고, 제4 면을 따라 연장되어 제2 셀 구조체를 덮는 제2 재배선 층, 및 제2 재배선 층에 연결된 제2 칩 패드를 포함하고, 제1 칩 패드 및 제2 칩 패드는 패키지 기판의 패키지 패드와 연결될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 3 및 도 4는 도 1의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 5는 몇몇 실시예에 따른 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 6은 몇몇 실시예에 따른 반도체 패키지의 사시도이다.
도 7은 도 6의 반도체 칩의 상면도이다.
도 8은 도 7의 A-A를 따라 절단한 예시적인 단면도이다.
도 9 및 도 10은 도 8의 R1 영역을 확대한 도면들이다.
도 11 및 도 12는 도 8의 CSLR 영역을 확대한 도면들이다.
도 13 내지 도 16은 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 17은 몇몇 실시예에 따른 반도체 패키지의 상면도이다.
도 18은 도 17의 B-B를 따라 절단한 예시적인 단면도이다.
도 19는 몇몇 실시예에 따른 반도체 패키지의 상면도이다.
도 20은 도 19의 C-C를 따라 절단한 예시적인 단면도이다.
도 21은 몇몇 실시예에 따른 비휘발성 메모리 시스템의 예시적인 사시도이다.
도 22는 도 21의 비휘발성 메모리 패키지를 I-I'을 따라 절단한 예시적인 단면도이다.
도 23은 도 21의 비휘발성 메모리 패키지를 II-II'을 따라 절단한 예시적인 단면도이다.
도 24는 도 21의 비휘발성 메모리 패키지를 I-I'을 따라 절단한 예시적인 단면도이다.
도 25는 도 21의 비휘발성 메모리 패키지를 II-II'을 따라 절단한 예시적인 단면도이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
이하 도 1 내지 도 12를 참조하여 호스트(100), 메모리 컨트롤러(200) 및 비휘발성 메모리(300)를 포함하는 전자 장치(1)를 설명한다.
도 1은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 블록도이다. 도 3 및 도 4는 도 1의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 1을 참조하면, 전자 장치(1)는 호스트(100) 및 메모리 저장 장치(10)를 포함할 수 있다. 호스트(100)와 메모리 저장 장치(10)는 전기적으로 연결될 수 있다. 호스트(100)는 메모리 저장 장치(10)에 논리 블록 어드레스(LBA)(logical block address) 및 요청 신호(REQ)(request signal)를 제공할 수 있으며, 호스트(100)와 메모리 저장 장치(10)는 데이터(DATA)를 주고받을 수 있다. 예를 들어, 호스트(100)는 메모리 컨트롤러(200)와 연결될 수 있다.
호스트(100)는 예를 들어, PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC 등을 포함할 수 있다.
메모리 저장 장치(10)는 메모리 컨트롤러(200) 및 비휘발성 메모리(300)를 포함할 수 있다. 메모리 저장 장치(10)는 하나의 반도체 장치로 집적될 수 있다. 예를 들어, 메모리 저장 장치(10)는 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive) 등을 포함할 수 있다. 또한 예를 들어, 메모리 저장 장치(10)는 탈부착이 가능한 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick) 등을 포함할 수 있다.
비휘발성 메모리(300)는 NAND 플래시 메모리(NAND flash memory)를 포함할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 비휘발성 메모리(300)는 NOR 플래시 메모리(NOR flash memory)를 포함하거나, PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 및 RRAM(Resistive RAM)과 같은 저항성 메모리를 포함할 수 있다.
메모리 컨트롤러(200)는 비휘발성 메모리(300)에 연결되어, 비휘발성 메모리(300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(100)로부터 수신한 논리 블록 어드레스(LBA), 요청 신호(REQ) 등에 응답하여 비휘발성 메모리(300)에 어드레스(ADDR), 커맨드(CMD), 제어 신호(CTRL) 등을 제공할 수 있다. 즉, 메모리 컨트롤러(200)는 비휘발성 메모리(300)에 신호들을 제공하여, 비휘발성 메모리(300)에 데이터를 라이트하거나, 비휘발성 메모리(300)로부터 데이터를 독출하도록 제어할 수 있다. 또한, 메모리 컨트롤러(200)와 비휘발성 메모리(300)는 데이터(DATA)를 주고받을 수 있다.
도 2를 참조하면, 메모리 컨트롤러(200)는 프로세서(210), 메모리(211), 호스트 인터페이스(212), 메모리 인터페이스(213) 및 동작 메모리(220)를 포함할 수 있다.
프로세서(210)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 프로세서(210)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 프로세서(210)는 동작 메모리(220)에 로딩된 펌웨어를 구동하여 메모리 컨트롤러(200)를 제어할 수 있다.
메모리(211)는 메모리 저장 장치(10)의 초기 부팅에 필요한 코드 데이터를 저장할 수 있다.
메모리 컨트롤러(200)와 호스트(100)는 호스트 인터페이스(212)를 통해 연결될 수 있다. 즉, 데이터(DATA)는 호스트 인터페이스(212)를 통해 송수신될 수 있다. 호스트 인터페이스(212)는 ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), USB(universal serial bus), 등을 포함할 수 있다.
메모리 컨트롤러(200)와 비휘발성 메모리(300)는 메모리 인터페이스(213)를 통해 연결될 수 있다. 즉, 데이터(DATA), 제어 신호(CTRL), 어드레스(ADDR), 커맨드(CMD) 등은 메모리 인터페이스(213)를 통해 송수신될 수 있다. 동작 메모리(220)는 캐시 메모리, DRAM, SRAM, 또는 플래시 메모리 등으로 구현될 수 있다.
동작 메모리(220)는 플래시 변환 레이어(flash transition layer)(FTL)를 포함할 수 있다. 플래시 변환 레이어는 비휘발성 메모리(300)의 라이트, 리드 및 이레이즈 동작 등을 관리하는 시스템 소프트웨어를 포함할 수 있다. 예를 들어, 플래시 변환 레이어는 펌웨어를 포함할 수 있다. 플래시 변환 레이어는 동작 메모리(220)에 로딩될 수 있다. 플래시 변환 레이어의 펌웨어는 프로세서(210)에 의해 실행될 수 있다.
동작 메모리(220)는 가비지 콜렉션 트리거 모듈(222), 가비지 콜렉션 매니저 모듈(224), 메모리 정보 수집 모듈(226) 및 어드레스 매핑 테이블(228)을 포함할 수 있다.
동작 메모리(220)는 어드레스 매핑 테이블(228)을 이용하여 논리 블록 어드레스(LBA)를 어드레스(ADDR)로 변환하여 비휘발성 메모리(300)에 제공할 수 있다. 동작 메모리(220)는 비휘발성 메모리(300)의 메모리 셀에 대한 관리를 수행할 수 있다. 예를 들어, 동작 메모리(220)는 비휘발성 메모리(300)의 메모리 셀 어레이(310)의 블록들에 대한 가비지 콜렉션 및 배드 블록 관리 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 가비지 콜렉션 트리거 모듈(222), 가비지 콜렉션 매니저 모듈(224) 등을 이용하여 비휘발성 메모리(300)의 가비지 콜렉션을 제어할 수 있다. 예를 들어, 가비지 콜렉션 트리거 모듈(222)은 가비지 콜렉션 요청에 응답하여 가비지 콜렉션 매니저 모듈(224)에 가비지 콜렉션 트리거 신호를 제공할 수 있다. 예를 들어, 가비지 콜렉션 매니저 모듈(224)은 메타 데이터 등을 이용하여 비휘발성 메모리(300)의 가비지 콜렉션을 제어할 수 있다.
도 3을 참조하면, 비휘발성 메모리(300)는 커넥터(CN), 제1 영역(A1) 및 제2 영역(A2)를 포함할 수 있다.
커넥터(CN)는 메모리 컨트롤러(200)로부터 어드레스(ADDR), 제어 신호(CTRL), 커맨드(CMD) 및 데이터(DATA) 등을 수신할 수 있다. 예를 들어, 커넥터(CN)는 메모리 컨트롤러(200)의 메모리 인터페이스(213)를 통해 연결될 수 있다.
커넥터(CN)는 제1 영역(A1)과 제2 영역(A2)에 연결될 수 있다. 커넥터(CN)는 제1 영역(A1)에 제1 어드레스(ADDR1), 제1 제어 신호(CTRL1) 및 제1 커맨드(CMD1)를 제공할 수 있고, 제1 영역(A1)과 제1 데이터(DATA1)를 주고받을 수 있다. 상세히, 커넥터(CN)는 제1 영역(A1)의 제1 주변 회로 영역(PA1)과 연결되어 신호를 송수신할 수 있다. 커넥터(CN)는 제2 영역(A2)에 제2 어드레스(ADDR2), 제2 제어 신호(CTRL2) 및 제2 커맨드(CMD2)를 제공할 수 있고, 제2 영역(A2)과 제2 데이터(DATA2)를 주고받을 수 있다. 상세히, 커넥터(CN)는 제2 영역(A2)의 제2 주변 회로 영역(PA2)과 연결되어 신호를 송수신할 수 있다.
커넥터(CN)는 내부에 연결 회로를 포함할 수 있다. 즉 커넥터(CN)의 연결 회로는 제1 영역(A1)과 메모리 컨트롤러(200)의 인터페이스로 동작할 수 있고, 제2 영역(A2)과 메모리 컨트롤러(200)의 인터페이스로 동작할 수 있다. 비휘발성 메모리(300)의 구성요소들은 제1 영역(A1)과 제2 영역(A2)으로 구분될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고, 비휘발성 메모리(300)의 구성요소들은 단일된 영역으로 구성될 수 있다.
제1 영역(A1)은 제1 셀 영역(CA1)과 제1 주변 회로 영역(PA1)을 포함할 수 있고, 제2 영역(A2)은 제2 셀 영역(CA2)과 제2 주변 회로 영역(PA2)을 포함할 수 있다. 제1 셀 영역(CA1)과 제1 주변 회로 영역(PA1)은 서로 신호를 주고받을 수 있고, 제2 셀 영역(CA2)과 제2 주변 회로 영역(PA2) 또한 서로 신호를 주고받을 수 있다. 보다 상세한 제1 영역(A1) 및 제2 영역(A2)의 구성은 다음의 내용에 따라서 설명한다. 여기서, 제2 영역(A2)의 구성은 제1 영역(A1)의 구성과 동일한 것으로 설명될 수 있다.
도 4를 참조하면, 제1 영역(A1)은 제1 셀 영역(CA1) 및 제1 주변 회로 영역(PA1)을 포함할 수 있다. 제1 셀 영역(CA1)은 메모리 셀 어레이(310)를 포함할 수 있고, 제1 주변 회로 영역(PA1)은 어드레스 디코더(320), 전압 발생기(330), 리드 라이트 회로(340), 제어 로직(350)(control logic), 페이지 버퍼(360) 등을 포함할 수 있다. 여기서 제1 셀 영역(CA1)과 제1 주변 회로 영역(PA1)은 정의일 뿐, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
메모리 셀 어레이(310)는 워드 라인(WL)들을 통해 어드레스 디코더(320)에 연결될 수 있다. 메모리 셀 어레이(310)는 비트 라인(BL)들을 통해 리드 라이트 회로(340)에 연결될 수 있다. 메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 행(row) 방향으로 배열되는 메모리 셀들은 워드 라인(WL)에 연결될 수 있다. 예를 들어, 열(column) 방향으로 배열되는 메모리 셀들은 비트 라인(BL)에 연결될 수 있다.
어드레스 디코더(320)는 워드 라인(WL)을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 어드레스 디코더(320)는 제어 로직(350)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(320)는 커넥터(CN)로부터 어드레스(ADDR1)를 제공받을 수 있다. 어드레스 디코더(320)는 전압 발생기(330)로부터 프로그램 및 리드 등의 동작에 필요한 전압을 제공받을 수 있다.
어드레스 디코더(320)는 수신한 어드레스(ADDR1) 중 행 어드레스를 디코딩할 수 있다. 어드레스 디코더(320)는 디코딩된 행 어드레스를 이용하여 워드 라인(WL)을 선택할 수 있다. 디코딩된 열 어드레스(DCA)는 리드 라이트 회로(340)에 제공될 수 있다. 예를 들어, 어드레스 디코더(320)는 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(330)는 제어 로직(350)의 제어에 따라 액세스 동작에 필요한 전압을 생성할 수 있다. 예를 들어, 전압 발생기(330)는 프로그램 동작을 수행하기 위해 필요한 프로그램 전압과 프로그램 검증 전압을 생성할 수 있다. 예를 들어, 전압 발생기(330)는 리드 동작을 수행하기 위하여 필요한 리드 전압들을 생성하고, 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압과 이레이즈 검증 전압 등을 생성할 수 있다. 또한, 전압 발생기(330)는 각 동작을 수행하기 위해 필요한 전압을 어드레스 디코더(320)에 제공할 수 있다.
리드 라이트 회로(340)는 비트 라인(BL)을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 리드 라이트 회로(340)는 페이지 버퍼(360)와 데이터(DATA1)를 주고받을 수 있다. 리드 라이트 회로(340)는 제어 로직(350)의 제어에 응답하여 동작할 수 있다. 리드 라이트 회로(340)는 어드레스 디코더(320)로부터 디코딩된 열 어드레스(DCA)를 제공받을 수 있다. 리드 라이트 회로(340)는 디코딩된 열 어드레스(DCA)를 이용하여 비트 라인(BL)을 선택할 수 있다.
예를 들어, 리드 라이트 회로(340)는 수신한 데이터(DATA1)를 메모리 셀 어레이(310)에 프로그램할 수 있다. 리드 라이트 회로(340)는 메모리 셀 어레이(310)로부터 데이터를 리드하고, 리드한 데이터를 외부(예를 들어, 메모리 컨트롤러(200))에 제공할 수 있다. 예를 들어, 리드 라이트 회로(340)는 감지 증폭기, 라이트 드라이버, 열 선택 회로 등과 같은 구성을 포함할 수 있다.
페이지 버퍼(360)는 리드 라이트 회로(340)와 데이터(DATA1)를 주고받을 수 있고, 또한 커넥터(CN)와 데이터(DATA1)를 주고받을 수 있다.
제어 로직(350)은 어드레스 디코더(320), 전압 발생기(330) 및 리드 라이트 회로(340)와 연결될 수 있다. 제어 로직(350)은 비휘발성 메모리(300)의 동작을 제어할 수 있다. 제어 로직(350)은 커넥터(CN)로부터 제공된 제어 신호(CRTL1) 및 커맨드(CMD1)(예를 들어, 라이트 커맨드 및 리드 커맨드 등)에 응답하여 동작할 수 있다.
도 5는 몇몇 실시예에 따른 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 5를 참조하면, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)이 기판(도시되지 않음) 상에 제1 방향(x) 및 제2 방향(y)으로 배치될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 제3 방향(z)으로 연장된 형태를 가질 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 기판(도시되지 않음) 상에, 또는 기판(도시되지 않음) 내에 형성되는 공통 소스 라인(CSL: Common Source Line)에 공통으로 연결될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있으나, 공통 소스 라인(CSL)은 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 하단에 위치하는 것으로 한정되지 않는다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 3 x 3 배열로 배치되는 것으로 본 도면에 도시되었으나, 비휘발성 메모리 셀 어레이(310)에 배치된 복수의 셀 스트링들의 배치 형태와 수가 이에 제한되는 것은 아니다.
몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 그라운드 선택 라인(GSL: Ground Select Line)(GSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 그라운드 선택 라인(GSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 그라운드 선택 라인 (GSL3)과 연결될 수 있다.
또한, 몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 스트링 선택 라인(SSL: String Select Line)(SSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 스트링 선택 라인(SSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 스트링 선택 라인(SSL3)과 연결될 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 스트링 선택 라인 각각과 연결되는 스트링 선택 트랜지스터(SST: String Select Transistor)를 포함할 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 라인 각각과 연결되는 그라운드 선택 트랜지스터(GST: Ground Select Transistor)를 포함할 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 그라운드 선택 트랜지스터의 일단은 공통 소스 라인(CSL)과 연결될 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 복수의 메모리 셀들이 제3 방향(z)으로 차례로 적층될 수 있다. 본 도면엔 도시되지 않았으나, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 더미 셀들이 포함될 수 있다. 또한, 각 스트링에 포함된 스트링 선택 트랜지스터의 개수가 본 도면에 제한되는 것은 아니다.
예를 들어, 셀 스트링(NS11)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST11)와, 그라운드 선택 트랜지스터(GST11) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M11_1 내지 M11_8)과, 최상단 메모리 셀(M11_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST11)를 포함할 수 있다. 또한, 셀 스트링(NS21)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST21)와, 그라운드 선택 트랜지스터(GST21) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M21_1 내지 M21_8)과, 최상단 메모리 셀(M21_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST21)를 포함할 수 있다. 또한, 셀 스트링(NS31)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST31)와, 그라운드 선택 트랜지스터(GST31) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M31_1 내지 M31_8)과, 최상단 메모리 셀(M31_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST31)를 포함할 수 있다. 이하, 다른 스트링의 구성도 이와 유사할 수 있다.
기판(도시되지 않음) 또는 그라운드 선택 트랜지스터로부터 동일한 제3 방향(z)으로의 높이에 위치한 메모리 셀들은 각각의 워드 라인을 통해 전기적으로 공통으로 연결될 수 있다. 예를 들어, 메모리 셀들(M11_1, M21_1, 및 M31_1)이 형성된 높이의 메모리 셀들은 제1 워드 라인(WL1)과 연결될 수 있다. 또한, 메모리 셀들(M11_2, M21_2, 및 M31_2)이 형성된 높이의 메모리 셀들은 제2 워드 라인(WL2)과 연결될 수 있다. 이하, 제3 워드 라인(WL3) 내지 제8 워드 라인(WL8)과 연결되는 메모리 셀들의 배치 및 구조도 이와 유사하므로 설명을 생략한다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 스트링 선택 트랜지스터의 일단은 비트 라인(BL1, BL2, 및 BL3)과 연결될 수 있다. 예를 들어, 스트링 선택 트랜지스터(ST11, SST21, 및 SST31)는 제2 방향(y)으로 연장되는 비트 라인(BL1)과 연결될 수 있다. 비트 라인(BL2, 및 BL3)과 연결되는 다른 스트링 선택 트랜지스터에 대한 설명도 이와 유사하므로 설명을 생략한다.
하나의 스트링(또는 그라운드) 선택 라인 및 하나의 워드 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성할 수 있다. 쓰기 동작 및 읽기 동작은 각 페이지의 단위로 수행될 수 있다. 각 페이지의 각 메모리 셀들은 둘 이상의 비트들을 저장할 수도 있다. 각 페이지의 메모리 셀들에 기입되는 비트들은 논리 페이지들을 형성할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는 기판(도시되지 않음) 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착될 수 있음을 의미한다. 또는, 메모리 셀들의 동작에 연관된 회로가 제3 방향(z)의 최상단의 컨택 부분과 연결될 수도 있다.
도 6은 몇몇 실시예에 따른 반도체 패키지의 사시도이다.
반도체 패키지(PKG)는 패키지 기판(PS)과 패키지 기판(PS) 상에 배치되는 반도체 칩(SC)을 포함할 수 있다. 여기서 반도체 패키지(PKG)는 복수의 반도체 칩(SC)들을 포함할 수 있다. 패키지 기판(PS)은 제1 방향(X) 및 제2 방향(Y)을 따라서 연장될 수 있다. 패키지 기판(PS)은 패키지 상부 패드(PUP)를 포함할 수 있다. 패키지 상부 패드(PUP)는 패키지 기판(PS)의 상부에서, 제2 방향(Y)을 따라 배열될 수 있다. 각각의 패키지 상부 패드(PUP)는 서로 이격되어 배치될 수 있다.
반도체 칩(SC)은 패키지 기판(PS) 상에 배치될 수 있다. 반도체 칩(SC)과 패키지 기판(PS)은 본딩 층(BDL)을 사이에 두고 배치될 수 있다. 반도체 칩(SC)과 패키지 기판(PS)은 본딩 층(BDL)에 의해 본딩될 수 있다. 또한, 복수의 반도체 칩(SC)들은 복수의 본딩 층(BDL)들에 의하여 고정될 수 있다. 복수의 반도체 칩(SC)들은 서로 엇갈려서 배치될 수 있다.
각 반도체 칩(SC)은 상부에 칩 패드(CP)를 포함할 수 있다. 칩 패드(CP)는 반도체 칩(SC)의 일부 영역 상에서, 제2 방향(Y)을 따라 배열될 수 있다. 각각의 칩 패드(CP)는 서로 이격되어 배치될 수 있다. 각각의 칩 패드(CP)는 각각의 패키지 상부 패드(PUP)에 대응되도록 배치될 수 있다. 칩 패드(CP)는 패키지 상부 패드(PUP)와 연결 구조물(CS)을 통해 연결될 수 있다. 또한, 하나의 반도체 칩(SC)의 칩 패드(CP)는 다른 반도체 칩(SC)의 칩 패드(CP)와 연결 구조물(CS)를 통해 연결될 수 있다. 이를 통해 복수의 반도체 칩(SC)은 패키지 기판(PS)과 신호를 주고받을 수 있다.
도 7은 도 6의 반도체 칩의 상면도이다. 도 8은 도 7의 A-A를 따라 절단한 예시적인 단면도이다. 도 9 및 도 10은 도 8의 R1 영역을 확대한 도면들이다. 도 11 및 도 12는 도 8의 CSLR 영역을 확대한 도면들이다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 패키지(PKG)의 반도체 칩(SC)은 COP(chip on peri) 구조일 수 있다. COP 구조는 셀 영역(CELL)을 포함하는 상부 칩과 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작하고, 상부 칩과 하부 칩을 연결하여 제조될 수 있다.
반도체 패키지(PKG)는 패키지 기판(PS), 셀 영역(CELL), 주변 회로 영역(PERI), 관통 비아(THV), 재배선 층(RDL), 칩 패드(CP), 연결 구조물(CS) 등을 포함할 수 있다.
도 7을 참조하면, 반도체 패키지(PKG)는 제1 영역(A1), 제2 영역(A2), 제3 영역(A3)으로 정의될 수 있다. 상면에서 바라보았을 때, 제3 영역(A3)은 제2 방향(Y)을 따라 길게 연장될 수 있다. 제1 영역(A1)은 제3 영역(A3)으로부터 제1 방향(X)을 따라서 연장될 수 있고, 제2 영역(A2)은 제3 영역(A3)으로부터 제1 방향(X)을 따라서 연장될 수 있다. 즉, 제3 영역(A3)은 제1 영역(A1)과 제2 영역(A2)의 사이에 정의될 수 있다. 또한, 제3 영역(A3)은 반도체 패키지(PKG)를 제1 영역(A1)과 제2 영역(A2)으로 분리할 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
몇몇 실시예에서, 반도체 칩(SC)의 제1 영역(A1)의 제1 방향(X)으로의 폭은 제1 폭(W1)일 수 있고, 반도체 칩(SC)의 제2 영역(A2)의 제1 방향(X)으로의 폭은 제3 폭(W3)일 수 있고, 반도체 칩(SC)의 제3 영역(A3)의 제1 방향(X)으로의 폭은 제2 폭(W2)일 수 있다. 여기서 제2 폭(W2)은 제1 폭(W1) 및 제3 폭(W3)보다 작을 수 있다. 또한, 제1 폭(W1)과 제3 폭(W3)은 실질적으로 동일할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
도 7 및 도 8을 참조하면, 주변 회로 영역(PERI)은 제1 주변 회로 영역(PA1), 제2 주변 회로 영역(PA2) 및 커넥터(CN) 등을 포함할 수 있다. 여기서 제1 주변 회로 영역(PA1)은 제1 영역(A1)에 배치될 수 있다. 또한, 제2 주변 회로 영역(PA2)은 제2 영역(A2)에 배치될 수 있고, 커넥터(CN)는 제3 영역(A3)에 배치될 수 있다. 즉 커넥터(CN)는 제3 영역(A3)에 제2 방향(Y)을 따라서 배치될 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220b, 1220c), 복수의 회로 소자들(1220b, 1220c)과 연결되는 제1 메탈층(1230b, 1230c), 제1 메탈층(1230b, 1230c) 상에 형성되는 제2 메탈층(1240b, 1240c)을 포함할 수 있다. 몇몇 실시예에서, 제1 메탈층(1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230b, 1230c)과 제2 메탈층(1240b, 1240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 적어도 하나 이상의 메탈층이 제2 메탈층(1240b, 1240c) 상에 더 형성될 수도 있다. 제2 메탈층(1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220b, 1220c), 제1 메탈층(1230b, 1230c) 및 제2 메탈층(1240b, 1240c)을 덮을 수 있다. 예를 들어, 층간 절연층(1215)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
몇몇 실시예에서, 제1 주변 회로 영역(PA1)은 복수의 회로 소자들(1220b, 1220c), 제1 메탈층(1230b, 1230c) 및 제2 메탈층(1240b, 1240c)을 포함할 수 있다. 또한, 제2 주변 회로 영역(PA2)은 제1 주변 회로 영역(PA1)과 다른 복수의 회로 소자들(1220b, 1220c), 제1 메탈층(1230b, 1230c) 및 제2 메탈층(1240b, 1240c)을 포함할 수 있다. 예를 들어, 제1 주변 회로 영역(PA1)의 소자들과 제2 주변 회로 영역(PA2)의 소자들은 대칭적으로 배치될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
몇몇 실시예에서, 회로 소자(1220b)는 로우 디코더(1394)로 동작할 수 있고, 회로 소자(1220c)는 페이지 버퍼(1393)로 동작할 수 있다. 예를 들어, 회로 소자(1220b)는 도 4의 어드레스 디코더(320)일 수 있고, 회로 소자(1220c)는 도 4의 페이지 버퍼(360)일 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210)에 형성되는 복수의 회로 소자(1220a)를 포함할 수 있다. 회로 소자(1220a)는 제3 영역(A3)에 형성될 수 있다. 또한, 커넥터(CN)는 회로 소자(1220a)를 포함할 수 있다. 회로 소자(1220a)는 제1 주변 회로 영역(PA1) 및 제2 주변 회로 영역(PA2)의 로우 디코더(1394) 및 페이지 버퍼(1393)등에 연결되어, 신호를 주고받을 수 있다. 즉, 회로 소자(1220a)는 제1 영역(A1) 및 제2 영역(A2)의 회로 소자들(1220b, 1220c)과 신호를 주고받을 수 있다. 예를 들어, 회로 소자(1220a)는 복수의 회로 소자들(1220b, 1220c) 사이에 배치될 수 있다.
셀 영역(CELL)은 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)을 포함할 수 있다. 여기서 제1 셀 영역(CA1)은 제1 영역(A1)에 배치될 수 있고, 제2 셀 영역(CA2)은 제2 영역(A2)에 배치될 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상부에 배치될 수 있다. 즉, 제1 셀 영역(CA1)은 제1 주변 회로 영역(PA1) 상에 배치될 수 있고, 제2 셀 영역(CA2)은 제2 주변 회로 영역(PA2) 상에 배치될 수 있다.
셀 영역(CELL)은 제2 기판(1310)과 제2 기판(1310) 상에 제3 방향(Z)으로 적층되는 복수의 메탈층(ML)들을 포함할 수 있다. 복수의 메탈층(ML) 중 제2 기판(1310)의 상면에 배치되는 메탈층(ML)은 공통 소스 라인일 수 있고, 적층된 메탈층(ML)들은 워드라인일 수 있다. 워드라인의 상부 및 하부에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다.
셀 영역(CELL)은 제2 기판(1310)의 상면에 수직하는 방향으로 연장되는 채널 구조체(CH)를 포함할 수 있다. 채널 구조체(CH)는 제3 방향(Z)으로 연장되어 복수의 메탈층(ML)들을 관통할 수 있다.
도 11 및 도 12를 참조하면 채널 구조체(CH)는 수직 방향(Z)으로 연장될 수 있다. 채널 구조체(CH)는 데이터 저장층(1397), 채널층(1390), 및 매립 절연층(1391) 등을 포함할 수 있으며, 채널층(1390)은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 몇몇 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제2 방향(Y)을 따라 연장될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치(1)의 제2 기판(1310)과 메탈층(ML), 그리고 채널 구조체들(CH)은 다양한 형태로 형성될 수 있다. 이하 몇몇 실시예들에 따른 비휘발성 메모리 장치(1)의 제2 기판(1310)과 메탈층(ML) 및 채널 구조체들(CH)의 다양한 구조를 CSLR 영역을 확대하여 예시적으로 살펴본다.
도 8, 도 11 및 도 12를 참조하면, 각각의 워드 라인(ML2, ML3) 및 공통 소스 라인(ML1) 사이에는 절연층(1330I)들이 개재될 수 있다. 워드 라인(ML2, ML3) 및 공통 소스 라인(ML1)은 절연층(1330I)에 의하여 절연될 수 있다.
채널층(1390)은 제3 방향(Z)으로 연장될 수 있다. 채널층(1390)은 적층된 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 채널층(1390)은 원통 형상, 사각통 형상, 속이 찬 필러 형상, 단일 컵 형상 등 다양한 형상을 가질 수도 있다. 채널층(1390)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
데이터 저장층(1397)은 채널층(1390)과 워드 라인들(ML1, ML2) 사이에 개재될 수 있다. 예를 들어, 데이터 저장층(1397)은 채널층(1390)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 데이터 저장층(1397)은 다중막으로 형성될 수 있다. 예를 들어, 데이터 저장층(1397)은 채널층(1390) 상에 차례로 적층되는 터널 절연막(1397a), 전하 저장막(1397b) 및 블로킹 절연막(1397c)을 포함할 수 있다. 터널 절연막(1397a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(1397b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(1397c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다. 몇몇 실시예에서, 데이터 저장층(1397)은 각각의 워드 라인들(ML2, ML3)의 표면을 따라 연장되는 게이트 절연막(1397d)을 더 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 매립 절연층(1391)을 더 포함할 수 있다. 매립 절연층(1391)은 컵 형상인 반도체 패턴(1390)의 내부를 채우도록 형성될 수 있다. 매립 절연층(1391)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
공통 소스 라인(ML1)은 채널 구조체(CH)의 채널층(1390)과 접속되도록 형성될 수 있다.
도 11에 도시된 것처럼, 몇몇 실시예에서, 채널 구조체(CH)는 공통 소스 라인(ML1)을 관통하여 제2 기판(1310) 내에 매립될 수 있다. 공통 소스 라인(ML1)은 데이터 저장층(1397)의 일부를 관통하여 채널층(1390)의 측면과 접속될 수 있다.
도 12에 도시된 것처럼, 몇몇 실시예에서, 공통 소스 라인(ML1)의 적어도 일부는 제2 기판(1310) 내에 매립될 수 있다. 공통 소스 라인(ML1)은 예를 들어, 제2 기판(1310)으로부터 선택적 에피 성장(SEG; Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 채널 구조체(CH)는 정보 저장막의 일부를 관통하여 공통 소스 라인(ML1)의 상면과 접속될 수 있다.
다시 도 8을 참조하면, 제1 메탈층(1350c) 및 제2 메탈층(1360c)은 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자(1220c)와 전기적으로 연결될 수 있다.
메탈층(ML)들은 제2 기판(1310)의 상면에 평행한 제1 방향(X)을 따라서 연장될 수 있다. 메탈층(ML)들은 복수의 컨택 플러그(GC)들과 연결될 수 있다. 복수의 컨택 플러그(GC) 상에는 제1 메탈층(1350b) 및 제2 메탈층(1360b)이 배치될 수 있다. 컨택 플러그(GC)는 주변 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자(1220b)와 전기적으로 연결될 수 있다. 몇몇 실시예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압은 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
공통 소스 라인인 하부의 메탈층(ML)은 컨택 플러그(GC)를 통하여 제1 메탈층(1350a) 및 제2 메탈층(1360a)에 연결될 수 있다. 층간 절연층(1315)은 전체적으로 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)을 덮을 수 있다. 예를 들어, 각각의 메탈층(ML)들은 층간 절연층(1315)에 의해 전기적으로 절연될 수 있다.
몇몇 실시예에서, 제1 셀 영역(CA1)은 복수의 메탈층(ML)들, 채널 구조체(CH), 컨택 플러그(GC), 제1 메탈층(1350a, 1350b, 1350c) 및 제2 메탈층(1360a, 1360b, 1360c)을 포함할 수 있다. 또한, 제2 셀 영역(CA2)은 제1 셀 영역(CA1)의 구성과 다른 복수의 메탈층(ML)들, 채널 구조체(CH), 컨택 플러그(GC), 제1 메탈층(1350a, 1350b, 1350c) 및 제2 메탈층(1360a, 1360b, 1360c)을 포함할 수 있다. 예를 들어, 제1 셀 영역(CA1)의 구성과 제2 셀 영역(CA2)의 구성은 대칭적으로 배치될 수 있으나 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
예를 들어, 제1 셀 영역(CA1)의 적층된 메탈층(ML)들은 스테어 구조(stair structure)를 가질 수 있다. 도 8에 도시된 것과 같이, 하부의 메탈층(ML)의 제1 방향(X)으로의 길이는 상부의 메탈층(ML)의 제1 방향(X)으로의 길이보다 클 수 있다. 여기서 복수의 메탈층(ML)의 제1 방향(X)과 반대되는 방향으로의 구조는 스테어 구조를 가질 수 있으나, 복수의 메탈층(ML)의 제1 방향(X)으로의 구조는 스테어 구조를 가지지 않을 수 있다. 제2 셀 영역(CA2)의 적층된 메탈층(ML) 또한 제1 셀 영역(CA1)의 적층된 메탈층(ML)과 같은 스테어 구조를 가질 수 있다. 다시 말해, 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)은 전체적으로 스테어 구조를 가질 수 있다.
몇몇 실시예에서, 반도체 칩(SC)은 관통 비아(THV)를 포함할 수 있다. 관통 비아(THV)는 셀 영역(CELL)의 상면으로부터 주변 회로 영역(PERI)의 회로 소자(1220c)까지 연장될 수 있다. 즉, 관통 비아(THV)는 층간 절연층(1315)의 상면으로부터 연장될 수 있다. 관통 비아(THV)는 제3 방향(Z)을 따라 연장될 수 있다. 예를 들어, 관통 비아(THV)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질을 포함할 수 있다.
관통 비아(THV)는 제3 영역(A3) 내에 형성될 수 있다. 즉, 관통 비아(THV)는 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 배치될 수 있다. 관통 비아(THV)는 셀 영역(CELL)을 관통하여 형성될 수 있다. 관통 비아(THV)는 회로 소자(1220c)와 전기적으로 연결될 수 있다.
주변 회로 영역(PERI)의 두께는 제1 두께(T1)일 수 있고, 셀 영역(CELL)의 두께는 제2 두께(T2)일 수 있다. 또한, 도 9를 참조하면, 관통 비아(THV)의 길이는 제1 길이(L1)일 수 있다. 여기서 제1 길이(L1)는 제1 두께(T1)보다 클 수 있다. 또한, 제1 길이(L1)는 제2 두께(T2)보다 클 수 있다. 제1 길이(L1)는 제1 두께(T1) 및 제2 두께(T2)의 합보다 작을 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
다시 도 7 및 도 8을 참조하면, 관통 비아(THV)는 제2 방향(Y)을 따라 배열될 수 있다. 즉, 각각의 관통 비아(THV)는 제2 방향(Y)을 따라서 서로 이격되어 배치될 수 있다. 이 경우에도, 관통 비아(THV)는 제3 영역(A3) 내에 배치될 수 있다.
절연층(1320)이 셀 영역(CELL)의 상면에 형성될 수 있다. 또한, 관통 비아(THV)의 노출된 상면 상에 프리 패드(PP)가 형성될 수 있다. 프리 패드(PP)는 절연층(1320)에 형성된 홀을 채움으로써 형성될 수 있다. 이 경우, 프리 패드(PP)는 관통 비아(THV)와 접촉할 수 있고, 전기적으로 연결될 수 있다. 또한, 프리 패드(PP)는 절연층(1320)에 의해 둘러싸일 수 있다.
재배선 층(RDL)은 절연층(1320) 상에 형성될 수 있다. 재배선 층(RDL)은 프리 패드(PP) 상의 절연층(1320)의 트렌치를 채울 수 있다. 또한, 재배선 층(RDL)은 제1 방향(X)으로 연장될 수 있다. 도 7을 참조하면, 재배선 층(RDL)은 제2 영역(A2) 및 제3 영역(A3)을 오버랩 하도록 형성될 수 있다. 또한, 재배선 층(RDL)은 제1 영역(A1)을 오버랩하지 않을 수도 있다. 예를 들어, 재배선 층(RDL)은 제2 영역(A2)의 제2 셀 영역(CA2) 및 제2 주변 회로 영역(PA2)을 덮을 수 있다. 또한, 재배선 층(RDL)은 제3 영역(A3)의 관통 비아(THV)를 덮을 수 있다. 하지만, 재배선 층(RDL)은 제1 영역(A1)의 제1 셀 영역(CA1) 및 제1 주변 회로 영역(PA1)을 덮지 않을 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
재배선 층(RDL)은 예를 들어, 금속 물질을 포함할 수 있고, 관통 비아(THV) 및 프리 패드(PP)에 전기적으로 연결될 수 있다. 복수의 재배선 층(RDL)들은 서로 이격되어 배치될 수 있다. 또한 각각의 재배선 층(RDL)은 각각의 관통 비아(THV)에 대응되도록 배치될 수 있다.
칩 패드(CP)는 재배선 층(RDL) 상에 배치될 수 있다. 칩 패드(CP)는 제1 영역(A1)에 배치되고, 제2 영역(A2) 및 제3 영역(A3)에는 배치되지 않을 수 있다. 예를 들어, 칩 패드(CP)는 재배선 층(RDL)의 제1 방향(X)으로의 말단에 배치될 수 있다. 칩 패드(CP)는 재배선 층(RDL)과 전기적으로 연결될 수 있다.
칩 패드(CP)는 관통 비아(THV)를 오버랩하지 않을 수 있다. 예를 들어, 상면에서 보았을 때, 칩 패드(CP)는 제2 영역(A2)에 배치되고, 관통 비아(THV)는 제3 영역(A3)에 배치될 수 있다. 즉, 서로 다른 영역에 배치된 칩 패드(CP)와 관통 비아(THV)는 재배선 층(RDL)에 의해 재배선될 수 있다.
반도체 칩(SC)은 패키지 기판(PS) 상에 탑재되고 본딩될 수 있다. 패키지 기판(PS)의 패키지 상부 패드(PUP)는 연결 구조물(CS)을 통해 칩 패드(CP)와 연결될 수 있다. 즉, 반도체 칩(SC)과 패키지 기판(PS)은 칩 패드(CP), 연결 구조물(CS) 및 패키지 상부 패드(PUP)를 통해 전기적으로 연결되고, 신호를 송수신할 수 있다. 즉, 주변 회로 영역(PERI)의 회로 소자들(1220a, 1220b, 1220c)은 관통 비아(THV), 프리 패드(PP), 재배선 층(RDL), 칩 패드(CP), 연결 구조물(CS) 및 패키지 상부 패드(PUP)를 통하여 패키지 기판(PS)과 전기적으로 연결될 수 있다. 여기서, 연결 구조물(CS)은 금속 와이어를 포함할 수 있다.
제3 영역(A3)에 배치된 관통 비아(THV)를 통해 신호가 송수신됨으로써, 제1 영역(A1)에 배치된 회로 소자들(1220b, 1220c)로부터 신호가 전달되면서 소모되는 전력과 제2 영역(A2)에 배치된 회로 소자들(1220b, 1220c)로부터 신호가 전달되면서 소모되는 전력은 감소될 수 있다. 즉, 관통 비아(THV)가 외곽 영역에 위치할 경우에, 회로 소자들(1220b, 1220c)로부터 신호가 전달되면서 소모되는 전력은 관통 비아(THV)로부터 회로 소자들(1220b, 1220c)까지의 거리가 멀수록 증가할 수 있다. 하지만, 본 실시예에서, 관통 비아(THV)는 제3 영역(A3)에 배치되고, 신호 전달 중에 소모되는 전력은 감소될 수 있다.
또한, 칩 패드(CP)가 셀 영역(CELL) 및 주변 회로 영역(PERI) 상에 위치함으로써, 관통 비아(THV) 및 칩 패드(CP)가 차지하는 사이즈만큼의 반도체 칩(SC)의 사이즈가 감소될 수 있다.
도 10을 참조하면, 프리 패드(PP)는 반도체 칩(SC) 내에 배치되지 않을 수 있다. 이에 따라서, 관통 비아(THV)와 재배선 층(RDL)은 직접 접촉할 수 있고, 전기적으로 연결될 수 있다. 즉, 관통 비아(THV)를 오버랩하는 연결 패드는 존재하지 않을 수 있다.
도 13 내지 도 16은 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 13을 참조하면, 셀 영역(CELL) 및 주변 회로 영역(PERI)을 갖는 반도체 칩(SC)이 형성될 수 있다. 즉, 제1 영역(A1)에 제1 주변 회로 영역(PA1) 및 제1 셀 영역(CA1)을 포함하고, 제2 영역(A2)에 제2 주변 회로 영역(PA2) 및 제2 셀 영역(CA2)을 포함하고, 제3 영역(A3)에 커넥터(CN)를 포함하는 반도체 칩(SC)이 형성될 수 있다. 또한, 셀 영역(CELL)과 주변 회로 영역(PERI)은 서로 본딩될 수 있다.
도 14를 참조하면, 층간 절연층(1215), 제2 기판(1310) 및 층간 절연층(1315)을 관통하는 관통 비아(THV)가 형성될 수 있다. 관통 비아(THV)는 층간 절연층(1315)의 상면으로부터 회로 소자(1220a)까지 연장될 수 있다. 관통 비아(THV)는 층간 절연층(1215), 제2 기판(1310) 및 층간 절연층(1315)를 관통하는 홀 내에 형성될 수 있다. 관통 비아(THV)는 제3 영역(A3)에 형성될 수 있고, 제1 셀 영역(CA1) 및 제2 셀 영역(CA2)으로부터 이격될 수 있다. 예를 들어, 관통 비아(THV)는 복수의 메탈층(ML)들로부터 이격될 수 있다.
도 15를 참조하면, 절연층(1320)은 층간 절연층(1315) 상에 형성될 수 있다. 또한 층간 절연층(1315) 내에 트렌치(tr)가 형성될 수 있다. 형성된 트렌치(tr) 내에 프리 패드(PP)가 형성될 수 있다. 이를 통해, 프리 패드(PP)는 관통 비아(THV)와 연결될 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않고, 프리 패드(PP)는 생략될 수도 있다.
도 16을 참조하면, 재배선 층(RDL)은 절연층(1320) 상에 형성될 수 있다. 재배선 층(RDL)은 트렌치(tr)를 채울 수 있고, 제1 방향(X)을 따라서 길게 연장될 수 있다. 재배선 층(RDL)은 절연층(1320)의 제1 방향(X)으로의 말단까지 연장될 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다. 칩 패드(CP)는 재배선 층(RDL) 상에 형성될 수 있다. 칩 패드(CP)는 관통 비아(THV)를 오버랩하지 않을 수 있다.
반도체 칩(SC)은 패키지 기판(PS) 상에 탑재될 수 있다. 예를 들어, 반도체 칩(SC)은 패키지 기판(PS)에 본딩될 수 있다. 즉, 제1 기판(1210)은 패키지 기판(PS)에 접촉될 수 있다. 반도체 칩(SC)의 칩 패드(CP)와 패키지 기판(PS)의 패키지 상부 패드(PUP)는 연결 구조물(CS)을 통해 연결될 수 있다.
이하, 도 17 및 도 18을 참조하여 다른 실시예에 따른 반도체 패키지(PKG)를 설명한다.
도 17은 몇몇 실시예에 따른 반도체 패키지의 상면도이다. 도 18은 도 17의 B-B를 따라 절단한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17 및 도 18을 참조하면, 패키지(PKG)의 반도체 칩(SC)은 제1 관통 비아(THV1), 제2 관통 비아(THV2), 제1 프리 패드(PP1), 제2 프리 패드(PP2), 제1 재배선 층(RDL1) 및 제2 재배선 층(RDL2)을 포함할 수 있다.
제1 관통 비아(THV1)는 층간 절연층(1315)의 상면으로부터 회로 소자(1220a1)까지 연장될 수 있다. 제1 프리 패드(PP1)는 제1 관통 비아(THV1) 상에 형성되어, 제1 관통 비아(THV1)와 연결될 수 있고, 제1 프리 패드(PP1)는 제2 재배선 층(RDL2)과 연결될 수 있다. 제2 재배선 층(RDL2)는 제1 재배선 층(RDL1)과 일정 간격만큼 이격되어 제1 방향(X)으로 연장될 수 있다.
제2 관통 비아(THV2)는 층간 절연층(1315)의 상면으로부터 회로 소자(1220a2)까지 연장될 수 있다. 제2 프리 패드(PP2)는 제2 관통 비아(THV2) 상에 형성되어, 제2 관통 비아(THV2)와 연결될 수 있고, 제2 프리 패드(PP2)는 제1 재배선 층(RDL1)과 연결될 수 있다. 제1 재배선 층(RDL1)는 제2 재배선 층(RDL2)과 일정 간격만큼 이격되어 제1 방향(X)으로 연장될 수 있다.
본 실시예에서, 제1 재배선 층(RDL1)과 제2 재배선 층(RDL2)은 재배선되어 칩 패드(CP)와 연결될 수 있다. 이에 따라서, 반도체 칩(SC)의 일정 면적에서 더 많은 재배선 층(RDL1, RDL2)을 배치함으로써, 보다 많은 칩 패드(CP)를 반도체 칩(SC)에 배치시킬 수 있다.
이하, 도 19 및 도 20을 참조하여 다른 실시예에 따른 반도체 패키지(PKG')를 설명한다.
도 19는 몇몇 실시예에 따른 반도체 패키지의 상면도이다. 도 20은 도 19의 C-C를 따라 절단한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19 및 도 20을 참조하면, 반도체 패키지(PKG')의 반도체 칩(SC)은 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230b, 1230c), 제1 메탈층(1230b, 1230c) 상에 형성되는 제2 메탈층(1240b, 1240c)을 포함할 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230b, 1230c), 및 제2 메탈층(1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치될 수 있다. 예를 들어, 층간 절연층(1215)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 메탈층(ML)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 제3 방향(Z)을 따라 복수의 메탈층(ML)들이 적층될 수 있다. 메탈층(ML)들의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 메탈층(ML)들이 배치될 수 있다.
채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 메탈층(ML), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다.
채널 구조체(CH) 상에는 제1 메탈층(1350c) 및 제2 메탈층(1360c)이 형성될 수 있다. 메탈층(ML)은 컨택 플러그(GC)를 통해 제1 메탈층(1350b) 및 제2 메탈층(1360b)와 연결될 수 있다. 또한 공통 소스 라인인 메탈층(ML)은 컨택 플러그(GC)를 통해 제1 메탈층(1350a) 및 제2 메탈층(1360a)과 연결될 수 있다.
제2 메탈층(1360c)은 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈층(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
컨택 플러그(GC)는 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
컨택 플러그(GC)는 주변 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압은 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
컨택 플러그(GC)의 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 제2 메탈층(1360a)의 상부에는 상부 본딩 메탈(1371a, 1372a)가 형성될 수 있다. 상부 본딩 메탈(1371a, 1372a)은 주변 회로 영역(PERI)의 하부 메탈 패턴(1273a)과 연결될 수 있다.
본 실시예에서, 관통 비아(THV)는 제2 기판(1310)의 상면으로부터 회로 소자(1220a)까지 연장될 수 있다. 예를 들어, 관통 비아(THV)는 제2 기판(1310), 층간 절연층(1315) 및 층간 절연층(1215)을 관통하여 형성될 수 있다. 또한, 관통 비아(THV)는 재배선 층(RDL)을 통해 패키지 기판(PS)과 전기적으로 연결될 수 있다. 이에 따라서, 반도체 패키지(PKG')의 전력 소모는 감소될 수 있고, 반도체 칩(SC)의 사이즈는 보다 감소될 수 있다.
이하, 도 21 내지 도 25를 참조하여 다른 실시예에 따른 전자 시스템(2000)을 설명한다.
도 21은 몇몇 실시예에 따른 비휘발성 메모리 시스템의 예시적인 사시도이다. 설명의 편의를 위해, 도 1 내지 도 20을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 21을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 여기서 입출력 패드(2210)는 도 1 내지 도 20을 참조하여 설명한 칩 패드(CP)일 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 메모리 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 20을 참조하여 상술한 반도체 칩(SC)을 포함할 수 있다.
몇몇 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 22는 도 21의 비휘발성 메모리 패키지를 I-I'을 따라 절단한 예시적인 단면도이다. 도 23은 도 21의 비휘발성 메모리 패키지를 II-II'을 따라 절단한 예시적인 단면도이다.
도 22 및 도 23을 참조하면, 반도체 패키지(2003)는 COP 구조를 가질 수 있다. 즉, 반도체 패키지(2003)의 반도체 칩(2200)은 도 1 내지 도 18을 참조하여 설명한 COP 구조를 갖는 반도체 패키지(PKG)일 수 있다.
반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(CS)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다. 반도체 칩(2200) 각각은 주변 회로 영역과 연결되는 관통 비아(THV), 관통 비아와 연결되고, 반도체 칩(2200) 상면을 따라 연장되는 재배선 층(RDL) 및 재배선 층(RDL)과 연결되는 칩 패드(CP)를 포함할 수 있다. 칩 패드(CP)는 연결 구조물(CS)을 통해 다른 칩 패드(CP) 및 상부 패드(2130)와 연결될 수 있다.
도 24는 도 21의 비휘발성 메모리 패키지를 I-I'을 따라 절단한 예시적인 단면도이다. 도 25는 도 21의 비휘발성 메모리 패키지를 II-II'을 따라 절단한 예시적인 단면도이다.
도 24 및 도 25를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
반도체 패키지(2003A)는 C2C 구조를 가질 수 있다. 즉, 반도체 패키지(2003A)의 반도체 칩(2200a)은 도 19 및 도 20을 참조하여 설명한 C2C 구조를 갖는 반도체 패키지(PKG')일 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 메모리 채널 구조물들(4220)과 분리 구조물(4230), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 워드라인들과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩(2200a) 각각은 주변 회로 영역과 연결되는 관통 비아(THV), 관통 비아와 연결되고, 반도체 칩(2200a) 상면을 따라 연장되는 재배선 층(RDL) 및 재배선 층(RDL)과 연결되는 칩 패드(CP)를 포함할 수 있다. 칩 패드(CP)는 연결 구조물(CS)을 통해 다른 칩 패드(CP) 및 상부 패드(2130)와 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 장치 10: 메모리 저장 장치
100: 호스트 200: 메모리 컨트롤러
300: 비휘발성 메모리 A1: 제1 영역
A2: 제2 영역 A3: 제3 영역
CELL: 셀 영역 PERI: 주변 회로 영역
CP: 칩 패드 PS: 패키지 기판
SC: 반도체 칩 PUP: 패키지 상부 패드
PP: 프리 패드 THV: 관통 비아

Claims (20)

  1. 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하고, 내부에 제1 셀 구조체 및 상기 제1 셀 구조체와 이격된 제2 셀 구조체를 포함하는 셀 영역;
    상기 셀 영역의 제1 면 상에 배치되고, 내부에 상기 제1 셀 구조체와 연결된 제1 주변 회로, 상기 제1 주변 회로로부터 이격되고 상기 제2 셀 구조체와 연결된 제2 주변 회로 및 상기 제1 및 제2 주변 회로 사이에 배치되는 연결 회로를 포함하는 주변 회로 영역;
    상기 셀 영역의 제2 면으로부터 상기 주변 회로 영역의 연결 회로까지 연장되어 연결되고, 상기 제1 및 제2 셀 구조체 사이에 상기 제1 및 제2 셀 구조체로부터 이격되어 배치되는 관통 비아(through via);
    상기 셀 영역의 제2 면 상에 상기 관통 비아를 덮고, 상기 관통 비아와 연결되고, 상기 제2 면을 따라 연장되는 재배선 층(redistribution layer); 및
    상기 재배선 층에 연결된 칩 패드를 포함하는 비휘발성 메모리 칩.
  2. 제 1항에 있어서,
    상기 제1 셀 구조체는 제1 방향으로 연장되는 복수의 워드 라인 및 상기 복수의 워드 라인을 관통하고 상기 제1 방향과 다른 제2 방향으로 연장되는 채널 구조체를 포함하는 비휘발성 메모리 칩.
  3. 제 2항에 있어서,
    상기 복수의 워드 라인은 제1 부분 및 상기 제1 부분과 반대되는 제2 부분을 포함하고,
    상기 제1 부분의 워드 라인은 스테어(stair) 구조를 갖고, 상기 제2 부분의 워드 라인은 스테어 구조를 갖지 않는 비휘발성 메모리 칩.
  4. 제 3항에 있어서,
    상기 관통 비아는 상기 제2 부분의 워드 라인과 이격된 비휘발성 메모리 칩.
  5. 제 2항에 있어서,
    상기 채널 구조체의 길이는 상기 관통 비아의 길이보다 작은 비휘발성 메모리 칩.
  6. 제 1항에 있어서,
    상기 관통 비아는 제1 방향으로 연장되고,
    상기 재배선 층은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비휘발성 메모리 칩.
  7. 제 6항에 있어서,
    상기 칩 패드는 상기 재배선 층의 상기 제2 방향으로의 말단에 배치되는 비휘발성 메모리 칩.
  8. 제 1항에 있어서,
    상기 재배선 층은 상기 제1 주변 회로 및 제1 셀 구조체를 오버랩하고, 상기 제2 주변 회로 및 제2 셀 구조체를 오버랩하지 않는 비휘발성 메모리 칩.
  9. 제 1항에 있어서,
    상기 재배선 층은 상기 관통 비아와 연결되는 제1 단 및 상기 제1 단과 반대되는 제2 단을 포함하고,
    상기 칩 패드는 상기 제2 단에 배치되는 비휘발성 메모리 칩.
  10. 제 1항에 있어서,
    상기 칩 패드는 상기 관통 비아를 오버랩하지 않는 비휘발성 메모리 칩.
  11. 제 1항에 있어서,
    상기 관통 비아의 길이는 상기 셀 영역의 두께보다 큰 비휘발성 메모리 칩.
  12. 제 1항에 있어서,
    상기 관통 비아와 상기 재배선 층 사이에 배치되고, 상기 관통 비아와 상기 재배선 층을 전기적으로 연결하는 프리 패드를 더 포함하는 비휘발성 메모리 칩.
  13. 제1 방향으로 길게 연장된 제1 영역 및 상기 제1 영역에 대해 상기 제1 방향과 다른 제2 방향으로 배치된 제2 영역을 포함하는 비휘발성 메모리 칩으로써,
    상기 제2 영역의 상기 비휘발성 메모리 칩 내에 배치되는 셀 구조체;
    상기 제2 영역의 상기 비휘발성 메모리 칩 내에 배치되고, 상기 셀 구조체에 연결된 주변 회로;
    상기 제1 영역의 상기 비휘발성 메모리 칩 내에 배치되고, 상기 주변 회로에 연결된 연결 회로;
    상기 제1 영역의 상기 비휘발성 메모리 칩 내에 배치되고, 상기 비휘발성 메모리 칩의 상면으로부터 상기 주변 회로까지 연장되고, 상기 주변 회로와 연결된 관통 비아;
    상기 제1 영역에서 상기 관통 비아와 연결되고, 상기 비휘발성 메모리 칩의 상면을 따라 연장되는 재배선 층; 및
    상기 제2 영역에서 상기 재배선 층과 연결된 칩 패드를 포함하는 비휘발성 메모리 칩.
  14. 제 13항에 있어서,
    상기 재배선 층은 상기 제1 영역 및 상기 제2 영역의 상기 비휘발성 메모리 칩의 상면을 따라 상기 제2 방향으로 연장되는 비휘발성 메모리 칩.
  15. 제 13항에 있어서,
    상기 셀 구조체는 스테어 구조를 갖고,
    상기 관통 비아는 상기 셀 구조체를 관통하는 비휘발성 메모리 칩.
  16. 제 13항에 있어서,
    상기 주변 회로는 상기 셀 구조체와 연결된 로우 디코더 및 페이지 버퍼를 포함하고,
    상기 로우 디코더 및 페이지 버퍼는 상기 관통 비아를 통하여 데이터를 송수신하는 비휘발성 메모리 칩.
  17. 제 13항에 있어서,
    상기 칩 패드는 상기 관통 비아를 오버랩하지 않는 비휘발성 메모리 칩.
  18. 제 13항에 있어서,
    상기 셀 구조체와 상기 주변 회로 사이에 형성되는 본딩 패드를 더 포함하고,
    상기 본딩 패드는 상기 셀 구조체와 상기 주변 회로를 전기적으로 연결하는 비휘발성 메모리 칩.
  19. 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하고, 내부에 스테어 구조를 갖는 셀 구조체를 포함하는 셀 영역;
    상기 셀 영역의 제1 면 상에 배치되고, 주변 회로를 포함하는 주변 회로 영역;
    상기 셀 영역의 제2 면으로부터 상기 셀 구조체를 관통하여 연장되고, 상기 주변 회로와 연결된 관통 비아;
    상기 셀 영역의 제2 면 상에 상기 관통 비아를 덮고, 상기 관통 비아와 연결되고, 상기 제2 면을 따라 연장되는 재배선 층; 및
    상기 재배선 층에 연결되고, 상기 관통 비아를 오버랩하지 않는 칩 패드를 포함하는 비휘발성 메모리 칩.
  20. 제 19항에 있어서,
    상기 관통 비아는 상기 주변 회로와 직접 연결된 비휘발성 메모리 칩.
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