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JP2008305927A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高アスペクト比のＰＮコラム層を安定的に製造でき、低オン抵抗化と高耐圧化を実現することのできる半導体装置およびその製造方法を提供する。
【解決手段】シリコンからなるエピタキシャル層であって、略直方体形状で同じ高さのＮ導電型コラム７ｎとＰ導電型コラム７ｐが当接して交互に配置されたＰＮコラム層３０が形成されてなる半導体装置１１０であって、Ｎ導電型コラム７ｎとＰ導電型コラム７ｐの当接面に直交する切断面において、Ｎ導電型コラム７ｎが、シリコン基板１側が広くＰ導電型層エピタキシャル層３側が狭いテーパ形状を有してなり、Ｎ導電型コラム７ｎの不純物濃度が、シリコン基板１側で薄くＰ導電型層エピタキシャル層３側で濃い分布に設定され、Ｐ導電型コラム７ｐの不純物濃度が、シリコン基板１側で濃くＰ導電型層エピタキシャル層３側で薄い分布に設定されてなる半導体装置１１０とする。
【選択図】図１

Description

本発明は、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置およびその製造方法に関する。
近年、電力用途に用いられる半導体装置の分野では、高耐圧化と低オン抵抗化の両立が可能な半導体装置であって、スーパージャンクション（ＳＪ）として機能するＰＮコラム層をドリフト層として持つ縦型の半導体装置（以下、ＳＪ−ＭＯＳと略記）が知られるようになった。該ＳＪ−ＭＯＳが、例えば、特開２００２−７６３３９号公報（特許文献１）に開示されている。
図８は、上記ＳＪ−ＭＯＳの代表例を示す図で、ＳＪ−ＭＯＳ１００を模式的に示した断面図である。
図８に示すＳＪ−ＭＯＳ１００は、ＮチャネルのＳＪ−ＭＯＳで、Ｎ導電型（ｎ＋）のシリコン基板１をドレイン領域としている。シリコン基板１上には、シリコンからなるエピタキシャル層であって、直方体形状で同じ高さのＮ導電型（ｎ）コラム２ｎとＰ導電型（ｐ）コラム２ｐが当接して交互に配置されてなるＰＮコラム層１０が形成されている。ＰＮコラム層１０上には、シリコンからなるエピタキシャル層であって、チャネル形成層であるＰ導電型（ｐ）エピタキシャル層３が形成され、Ｐ導電型エピタキシャル層３の表層部に、ソース領域であるＮ導電型（ｎ＋）領域４が形成されている。尚、Ｎ導電型領域４に隣接して共通接続されているＰ導電型（ｐ＋）領域３ａは、Ｐ導電型エピタキシャル層３の電位を固定するために形成されたオーミック接続領域である。また、側壁絶縁膜５と埋込多結晶シリコン６からなる直方体形状のトレンチ絶縁ゲート電極２０が、Ｐ導電型エピタキシャル層３を貫通するようにして、Ｎ導電型領域４に隣接して形成されている。
また、図８に示すＳＪ−ＭＯＳ１００では、ＰＮコラム層１０とトレンチ絶縁ゲート電極２０（およびソース領域４）が、基板面内において平行な配置関係にある。これに対して、ＰＮコラム層とトレンチ絶縁ゲート電極（およびソース領域）が、基板面内において直交する配置関係にあってもよく、斜めに交わる配置関係とすることも可能である。図８に示すＳＪ−ＭＯＳ１００の各構成要素の導電型を全て逆転すれば、ＰチャネルのＳＪ−ＭＯＳが得られる。
図８のＳＪ−ＭＯＳ１００は、スーパージャンクション（ＳＪ）として機能する、Ｎ導電型コラム２ｎとＰ導電型コラム２ｐが当接して交互に繰り返し配置された、ＰＮコラム層１０が特徴である。このＰＮコラム層１０の形成方法の一つとして、Ｎ導電型エピタキシャル層にトレンチを形成し、該トレンチ内にＰ導電型の埋込エピタキシャル層を形成する方法が、例えば、特許第３４８５０８１号明細書（特許文献２）と特開２００４−２７３７４２号公報（特許文献３）に開示されている。特許文献２，３によれば、シリコンソースガス（例えば、ＳｉＨ２Ｃｌ２）とエッチングガスであるハロゲン化物ガス（例えば、ＨＣｌ）を同時に流した状態でＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）により成膜することで、トレンチ底部からエピタキシャル層を異方的に成長させることができ、ボイドや結晶欠陥の少ない埋込エピタキシャル層を形成することができる。
特開２００２−７６３３９号公報 特許第３４８５０８１号明細書 特開２００４−２７３７４２号公報
図８に示すＳＪ−ＭＯＳ１００においては、ＰＮコラム層１０を高アスペクト化することで、ＳＪ−ＭＯＳ１００の低オン抵抗化と高耐圧化をさらに進めることができる。上記特許文献２，３によるＰＮコラム層１０の形成方法は、例えば、Ｎ導電型エピタキシャル層に選択的にＰ導電型不純物をイオン注入してＰＮコラム層を形成する方法に較べて、高アスペクト比のＰＮコラム層を形成し易い方法である。しかしながら、該形成方法によっても、トレンチの高アスペクト化に伴い、ボイドが発生し易くなるという課題がある。このため、特許文献３では、トレンチに順テーパ加工を施した後、上記方法により、該トレンチ内に埋込エピタキシャル層を形成する提案がなされている。
本発明は、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置およびその製造方法であって、高アスペクト比のＰＮコラム層を安定的に製造でき、高耐圧化を実現することのできる半導体装置およびその製造方法を提供することを目的としている。
請求項１に記載の半導体装置は、第１導電型のシリコン基板上に、シリコンからなるエピタキシャル層であって、略直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層が形成され、前記ＰＮコラム層上に、シリコンからなる第２導電型エピタキシャル層が形成されてなる半導体装置であって、基板面内において、前記第１導電型コラムと第２導電型コラムが、それぞれ、長方形状を有してなり、前記第１導電型コラムと第２導電型コラムの当接面に直交する切断面において、前記第１導電型コラムが、前記シリコン基板側が広く前記第２導電型層エピタキシャル層側が狭いテーパ形状を有してなり、前記第１導電型コラムの不純物濃度が、前記シリコン基板側で薄く前記第２導電型層エピタキシャル層側で濃い分布に設定され、前記第２導電型コラムの不純物濃度が、前記シリコン基板側で濃く前記第２導電型層エピタキシャル層側で薄い分布に設定されてなることを特徴としている。
上記半導体装置においては、スーパージャンクション（ＳＪ）として機能させることのできるＰＮコラム層が形成されており、高耐圧化と低オン抵抗化の両立が可能な半導体装置（ＳＪ−ＭＯＳ）とすることができる。上記半導体装置におけるＰＮコラム層は、略直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層で、第１導電型コラムが、シリコン基板側が広く第２導電型層エピタキシャル層側が狭いテーパ形状を有している。従って、上記第１導電型コラムに当接する第２導電型コラムは、シリコン基板側が狭く第２導電型層エピタキシャル層側が広いテーパ形状となっている。このようなテーパ形状を有してなるＰＮコラム層は、後述するトレンチ形成と該トレンチ内に埋込エピタキシャル層を形成する方法によって安定的に製造することができ、ボイドや結晶欠陥の少ない高アスペクト比を持ったＰＮコラム層とすることができる。この高アスペクト化により、上記半導体装置の低オン抵抗化と高耐圧化を進めることができる。
一方、上記半導体装置の耐圧を最大化するためには、前記切断面におけるＰＮコラム層の任意の深さにおいて、第１導電型コラムの不純物量と第２導電型コラムの不純物量が、一致していることが好ましい。上記半導体装置において、第１導電型コラムと第２導電型コラムは同じ高さの略直方体形状であるものの、第１導電型コラムはシリコン基板側が広く第２導電型層エピタキシャル層側が狭いテーパ形状となっており、第２導電型コラムはシリコン基板側が狭く第２導電型層エピタキシャル層側が広いテーパ形状となっている。従って、第１導電型コラムと第２導電型コラムのコラム幅は、前記切断面におけるＰＮコラム層の各深さにおいて一致していない。このため、第１導電型コラムと第２導電型コラムの不純物濃度を深さ方向でそれぞれ一定とすると、第１導電型コラムの不純物量と第２導電型コラムの不純物量が、前記切断面におけるＰＮコラム層の各深さにおいて一致しなくなる。これを解消するため、上記半導体装置においては、第１導電型コラムと第２導電型コラムのテーパ形状に伴うコラム幅とは逆に、第１導電型コラムの不純物濃度がシリコン基板側で薄く第２導電型層エピタキシャル層側で濃い分布に設定され、第２導電型コラムの不純物濃度がシリコン基板側で濃く第２導電型層エピタキシャル層側で薄い分布に設定されている。これによって、（コラム幅×不純物濃度）で計算できる第１導電型コラムの不純物量と第２導電型コラムの不純物量を、第１導電型コラムと第２導電型コラムの不純物濃度を深さ方向でそれぞれ一定とする場合に較べて、前記切断面における任意の深さでより等しい値に近づけることができる。これによって、上記半導体装置の耐圧低下を抑制し、耐圧をより理想的な値に近づけることができる。
以上のようにして、上記半導体装置は、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置であって、高アスペクト比のＰＮコラム層を有してなり、高耐圧化を実現することのできる半導体装置とすることができる。
上記半導体装置においては、請求項２に記載のように、前記切断面において、前記第１導電型コラムが、台形形状を有してなり、前記第２導電型コラムが、前記台形形状の上下を反転した反転台形形状を有してなることが好ましい。これによって、上記半導体装置の設計が容易になると共に、設計自由度も増大する。
上記半導体装置においては、請求項３に記載のように、前記切断面における任意の深さで、隣り合う前記第１導電型コラムと第２導電型コラムの不純物量が、等しく設定されてなることが好ましい。これによって、上記半導体装置の耐圧を、理想的な最大値とすることができる。
また、請求項４に記載のように、前記切断面における任意の深さで、隣り合う前記第１導電型コラムと第２導電型コラムの不純物量の和が、一定値であるように構成することが好ましい。これによって、空乏層形成時の電位分布を、ＰＮコラム層の深さ方向で均一に分散させることができる。
上記半導体装置においては、例えば請求項５に記載のように、前記切断面における前記第１導電型コラムおよび前記第２導電型コラムのアスペクト比が、１以上、１００以下であるように構成することができる。尚、第１導電型コラムおよび第２導電型コラムのアスペクト比が大きいほど、低オン抵抗かつ高耐圧の半導体装置とすることができる。
上記半導体装置においては、請求項６に記載のように、前記第１導電型コラムのテーパ角が、８９．５°以上で、９０．０°より小さい値となるように構成することが好ましい。
前記第１導電型コラムのテーパ角が８９．５°以上で９０．０°より小さい場合には、トレンチ加工が容易であり、例えばアスペクト比が５０程度の大きな第２導電型コラムであっても、シリコン基板側で濃く第２導電型層エピタキシャル層側で薄い不純物濃度の分布を、十分に緩やかなものとすることができる。これによって、第１導電型コラムの不純物量と第２導電型コラムの不純物量を、前記切断面における任意の深さで精度よく等しい値に近づけることができる。
請求項７〜１７に記載の発明は、上記半導体装置の製造方法に関する発明である。
請求項７に記載の発明は、第１導電型のシリコン基板上に、シリコンからなるエピタキシャル層であって、略直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層が形成され、前記ＰＮコラム層上に、シリコンからなる第２導電型エピタキシャル層が形成されてなり、基板面内において、前記第１導電型コラムと第２導電型コラムが、それぞれ、長方形状を有してなり、前記第１導電型コラムと第２導電型コラムの当接面に直交する切断面において、前記第１導電型コラムが、前記シリコン基板側が広く前記第２導電型層エピタキシャル層側が狭いテーパ形状を有してなり、前記第１導電型コラムの不純物濃度が、前記シリコン基板側で薄く前記第２導電型層エピタキシャル層側で濃い分布に設定され、前記第２導電型コラムの不純物濃度が、前記シリコン基板側で濃く前記第２導電型層エピタキシャル層側で薄い分布に設定されてなる半導体装置の製造方法であって、前記シリコン基板上に、シリコンからなる第１導電型エピタキシャル層を、不純物濃度が前記シリコン基板側で薄く前記第２導電型層エピタキシャル層側で濃い分布を有してなるように形成し、前記第１導電型エピタキシャル層に、略直方体形状のトレンチを、基板面内において、長方形状を有してなり、等間隔に並んで配置され、前記切断面において、シリコン基板側が狭く前記第２導電型層エピタキシャル層側が広いテーパ形状を有してなるように形成し、前記トレンチ内に、シリコンからなる第２導電型の埋込エピタキシャル層を、不純物濃度が前記シリコン基板側で濃く前記第２導電型層エピタキシャル層側で薄い分布を有してなるように形成して、前記トレンチを埋め戻し、前記第１導電型エピタキシャル層を、前記第１導電型コラムとし、前記埋込エピタキシャル層を、前記第２導電型コラムとすることを特徴としている。
これにより、上記請求項１に記載の半導体装置を製造することができる。
上記製造方法は、ＰＮコラム層を形成するにあたって、シリコン基板上に形成した第１導電型エピタキシャル層にトレンチを形成し、該トレンチを埋め戻して埋込エピタキシャル層を形成し、それぞれ、第１導電型コラムと第２導電型コラムとする形成方法である。この方法によれば、例えば上記第１導電型エピタキシャル層に対して選択的にイオン注入した後、注入イオンを熱拡散させて、それぞれ、第１導電型コラムと第２導電型コラムとする形成方法に較べて、寸法精度の高いＰＮコラム層の形成が可能である。特に、後述するように、ボイドのない埋め込みエピタキシャル成長が可能で、結晶欠陥の少ない高アスペクト比を持ったＰＮコラム層を安定的に製造することができる。
尚、上記製造方法によって得られる半導体装置の効果については、上述したとおりであり、その説明は省略する。
上記製造方法においては、請求項８に記載のように、前記埋込エピタキシャル層を形成するに際して、前記埋込エピタキシャル層の成長速度を、前記シリコン基板側で大きく前記第２導電型層エピタキシャル層側で小さくなるように設定することが好ましい。
これによれば、埋込エピタキシャル層がトレンチの底面から上方に向って成長していくこととなるため、不純物濃度がシリコン基板側で濃く第２導電型層エピタキシャル層側で薄い分布を有してなるように形成するにあたって、不純物濃度の分布を、容易に精度良く制御することができる。
また、上記製造方法においては、請求項９に記載のように、前記埋込エピタキシャル層を、減圧ＣＶＤにより形成することが好ましい。これによれば、物理蒸着法等の他のエピタキシャル層形成方法でトレンチを埋め戻す場合に較べて、埋込エピタキシャル層の成長速度を大幅に高めることができる。
上記減圧ＣＶＤに際しては、特に請求項１０に記載のように、シリコンソースガスとハロゲン化物ガスを同時に流して、前記トレンチを埋め戻すことが好ましい。これによれば、トレンチ開口部よりもトレンチ底部の成長速度を容易に高くすることができるため、トレンチの底面から埋込エピタキシャル層を優先的に成長させて、結晶欠陥の少ない埋込エピタキシャル層を容易に形成することができる。
上記製造方法においては、例えば請求項１１に記載のように、前記切断面における前記トレンチのアスペクト比を、１以上、１００以下とすることができる。
これにより、上記請求項５に記載の半導体装置を製造することができる。尚、当該半導体装置の効果については、上述したとおりであり、その説明は省略する。
また、請求項１２に記載のように、前記トレンチの幅は、０．１μｍ以上、３μｍ以下とすることが好ましい。
トレンチの幅が０．１μｍ以上である場合には、寸法精度の高いトレンチを容易に形成することができる。また、ＰＮコラム層の高さを耐圧確保のため一定とした場合、トレンチの幅を３μｍ以下とすることで高アスペクト比のトレンチとなるため、例えば減圧ＣＶＤによる成膜に際して埋込エピタキシャル層を高い成長速度で形成することができ、第１導電型コラムと第２導電型コラムの配置密度の高いＰＮコラム層を高いスループットで形成することができる。
また、上記製造方法においては、請求項１３に記載のように、前記トレンチのテーパ角を、８９．５°以上で、９０．０°より小さくすること好ましい。
これにより、上記請求項６に記載の半導体装置を製造することができる。尚、当該半導体装置の効果については、上述したとおりであり、その説明は省略する。
上記製造方法においては、前記テーパ形状を有してなる略直方体形状のトレンチを一工程で形成する構成に限らず、例えば請求項１４に記載のように、前記トレンチを形成する際に、前記第１導電型エピタキシャル層に、直方体形状のトレンチを、基板面内において、長方形状を有してなり、等間隔に並んで配置されるようにして形成し、その後に、シリコン基板側が狭く前記第２導電型層エピタキシャル層側が広いテーパ形状を有してなるように形成する構成としてもよい。これによれば、形成するトレンチのテーパ角が９０°に近い場合において、一工程形成する場合に較べて、より精度良くトレンチのテーパ角を形成することができる。
また、上記製造方法においては、例えば請求項１５に記載のように、前記埋込エピタキシャル層を形成する前に、真空装置中で、前記トレンチの表面をＨＣｌなどのエッチングガスを用いてエッチングし、引き続き、前記真空装置中で、前記埋込エピタキシャル層を形成することができる。これによれば、埋込エピタキシャル層を形成する前に清浄なトレンチ表面が得られるため、欠陥が少なく電気特性の良いＰＮコラム層とすることができる。
この場合、請求項１６に記載のように、前記トレンチの形成工程と前記埋込エピタキシャル層の形成工程の間で、犠牲酸化処理、ケミカルドライエッチング（ＣＤＥ）処理および減圧水素雰囲気による熱処理を実施してもよい。これによれば、埋込エピタキシャル層の形成前にトレンチの表面を清浄化できるため、より欠陥の少ない埋込エピタキシャル層を形成することができる。
一方、上記製造方法においては、請求項１７に記載のように、前記トレンチを、ウエットエッチングにより形成してもよい。これによれば、前記トレンチをドライエッチングで形成する場合に較べて、トレンチのダメージが少なくなると共に、より安価に形成することができる。
本発明は、スーパージャンクション（ＳＪ）として機能するＰＮコラム層が形成されてなる半導体装置およびその製造方法に関するものである。以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図１は、本発明の半導体装置の一例で、ＳＪ−ＭＯＳ１１０を模式的に示した断面図である。尚、図１に示すＳＪ−ＭＯＳ１１０において、図８に示したＳＪ−ＭＯＳ１００と同様の部分については、同じ符号を付した。
図１に示すＳＪ−ＭＯＳ１１０は、図８に示したＳＪ−ＭＯＳ１００と同様のＮチャネルのＳＪ−ＭＯＳで、Ｎ導電型（ｎ＋）のシリコン基板１をドレイン領域としている。シリコン基板１上には、シリコンからなるエピタキシャル層であって、略直方体形状で同じ高さのＮ導電型（ｎ）コラム７ｎとＰ導電型（ｐ）コラム７ｐが当接して交互に配置されてなるＰＮコラム層３０が形成されている。ＰＮコラム層３０上には、シリコンからなるエピタキシャル層であって、チャネル形成層であるＰ導電型（ｐ）エピタキシャル層３が形成され、Ｐ導電型エピタキシャル層３の表層部に、ソース領域であるＮ導電型（ｎ＋）領域４が形成されている。尚、Ｎ導電型領域４に隣接して共通接続されているＰ導電型（ｐ＋）領域３ａは、Ｐ導電型エピタキシャル層３の電位を固定するために形成されたオーミック接続領域である。また、側壁絶縁膜５と埋込多結晶シリコン６からなる直方体形状のトレンチ絶縁ゲート電極２０が、Ｐ導電型エピタキシャル層３を貫通するようにして、Ｎ導電型領域４に隣接して形成されている。尚、図１に示すＳＪ−ＭＯＳ１１０の各構成要素の導電型を全て逆転すれば、ＰチャネルのＳＪ−ＭＯＳが得られる。
図１のＳＪ−ＭＯＳ１１０は、スーパージャンクション（ＳＪ）として機能する、Ｎ導電型コラム７ｎとＰ導電型コラム７ｐが当接して交互に繰り返し配置された、ＰＮコラム層３０が特徴である。ＳＪ−ＭＯＳ１１０のＰＮコラム層３０は、その平面図を省略しているが、基板面内において、Ｎ導電型コラム７ｎとＰ導電型コラム７ｐが、それぞれ、長方形状を有している。一方、ＳＪ−ＭＯＳ１１０は、図８に示したＳＪ−ＭＯＳ１００と異なり、Ｎ導電型コラム７ｎとＰ導電型コラム７ｐの当接面に直交する図１の切断面において、Ｎ導電型コラム７ｎが、図のようにシリコン基板１側が広くＰ導電型エピタキシャル層３側が狭いテーパ形状を有している。また、Ｎ導電型コラム７ｎの不純物濃度は、シリコン基板１側で薄くＰ導電型エピタキシャル層３側で濃い分布に設定され、Ｐ導電型コラム７ｐの不純物濃度は、シリコン基板１側で濃くＰ導電型エピタキシャル層３側で薄い分布に設定されている。
図１に示す半導体装置１１０においては、スーパージャンクション（ＳＪ）として機能させることのできるＰＮコラム層３０が形成されており、高耐圧化と低オン抵抗化の両立が可能な半導体装置（ＳＪ−ＭＯＳ）とすることができる。半導体装置１１０におけるＰＮコラム層３０は、略直方体形状で同じ高さのＮ導電型コラム７ｎとＰ導電型コラム７ｐが当接して交互に配置されてなるＰＮコラム層で、Ｎ導電型コラム７ｎが、シリコン基板１側が広くＰ導電型エピタキシャル層３側が狭いテーパ形状を有している。従って、Ｎ導電型コラム７ｎに当接するＰ導電型コラム７ｐは、シリコン基板１側が狭くＰ導電型エピタキシャル層３側が広いテーパ形状となっている。このようなテーパ形状を有してなるＰＮコラム層３０は、後述するトレンチ形成と該トレンチ内に埋込エピタキシャル層を形成する方法によって安定的に製造することができ、ボイドや結晶欠陥の少ない高アスペクト比を持ったＰＮコラム層とすることができる。この高アスペクト化により、半導体装置１１０の低オン抵抗化と高耐圧化を進めることができる。
一方、半導体装置１１０の耐圧を最大化するためには、図１の切断面におけるＰＮコラム層３０の任意の深さにおいて、Ｎ導電型コラム７ｎの不純物量とＰ導電型コラム７ｐの不純物量が、一致していることが好ましい。
図２は、上記ＰＮコラム層と不純物量の関係を説明する図で、図２（ａ）は、比較のために示した不純物濃度が一定のＰＮコラム層１１を有する半導体装置１０１の要部を模式的に示した断面図であり、図２（ｂ）は、図１の半導体装置１１０の要部を模式的に示した断面図である。
図２（ａ）に示す半導体装置１０１のＰＮコラム層１１と図２（ｂ）に示す半導体装置１１０のＰＮコラム層３０は、どちらも同じ断面形状となっている。すなわち、図２（ａ），（ｂ）に示す半導体装置１０１，１１０においては、Ｎ導電型コラム８ｎ，７ｎが、それぞれ、シリコン基板１側でコラム幅Ｗｎｂ（一点鎖線で示した対称軸から当接面までの幅）、Ｐ導電型エピタキシャル層３側でコラム幅Ｗｎａとなっている。また、Ｐ導電型コラム８ｐ，７ｐは、それぞれ、シリコン基板１側でコラム幅Ｗｐｂ、Ｐ導電型エピタキシャル層３側でコラム幅Ｗｐａとなっている。
一方、図２（ａ）に示す半導体装置１０１においては、Ｎ導電型コラム８ｎとＰ導電型コラム８ｐの不純物濃度が、それぞれ深さ方向で一定の濃度Ｆｎｉ，Ｆｐｉに設定されている。これに対して、図２（ｂ）に示す半導体装置１１０においては、Ｎ導電型コラム８ｎの不純物濃度が、シリコン基板１側の濃度ＦｎｂからＰ導電型エピタキシャル層３側の濃度Ｆｎａに連続的に濃くなるように設定され、Ｐ導電型コラム８ｐの不純物濃度が、シリコン基板１側の濃度ＦｐｂからＰ導電型エピタキシャル層３側の濃度Ｆｐａに連続的に薄くなるように設定されている。
図２（ａ），（ｂ）に示す半導体装置１０１，１１０においては、ＰＮコラム層１１，３０がテーパ形状となっているため、Ｎ導電型コラム８ｎ，７ｎとＰ導電型コラム８ｐ，７ｐのコラム幅は、それぞれ、図８に示した半導体装置１００と異なり、ＰＮコラム層１１，３０の各深さにおいて一致していない。図２（ａ）に示す半導体装置１０１のように、Ｎ導電型コラム８ｎとＰ導電型コラム８ｐの不純物濃度を深さ方向でそれぞれ一定の濃度Ｆｎｉ，Ｆｐｉとすると、図の右側に示したように、（コラム幅×不純物濃度）で計算できるＮ導電型コラム８ｎとＰ導電型コラム８ｐの不純物量が、ＰＮコラム層１１の各深さにおいて一致しなくなる。
これに対して、図２（ｂ）に示す半導体装置１１０においては、Ｎ導電型コラム７ｎとＰ導電型コラム７ｐのテーパ形状に伴うコラム幅とは逆に、Ｎ導電型コラム７ｎの不純物濃度がシリコン基板１側で薄くＰ導電型層エピタキシャル層３側で濃い分布に設定され、Ｐ導電型コラム７ｐの不純物濃度がシリコン基板１側で濃くＰ導電型層エピタキシャル層３側で薄い分布に設定されている。これによって、図の右側に示したように、（コラム幅×不純物濃度）で計算できるＮ導電型コラム７ｎの不純物量とＰ導電型コラム７ｐの不純物量を、図２（ａ）の半導体装置１０１に較べて、任意の深さでより等しい値に近づけることができる。これによって、図２（ｂ）に示す半導体装置１１０の耐圧をより理想的な値に近づけ、図２（ａ）に示す半導体装置１０１の耐圧より高めることができる。
図３は、理想的なＰＮコラム層３０ｓを有する半導体装置１１０ｓの要部を模式的に示した断面図である。
図３の半導体装置１１０ｓにおいては、Ｎ導電型コラム７ｎｓが等辺の台形形状となっており、Ｎ導電型コラム７ｎｓに当接するＰ導電型コラム７ｐｓが、Ｎ導電型コラム７ｎｓの台形形状の上下を反転した反転台形形状となっている。従って、Ｎ導電型コラム７ｎｓのＰ導電型エピタキシャル層３側とＰ導電型コラム７ｐｓのシリコン基板１側は同じコラム幅Ｗ１となり、Ｎ導電型コラム７ｎｓのシリコン基板１側とＰ導電型コラム７ｐｓのＰ導電型エピタキシャル層３側は同じコラム幅Ｗ２である。このように、同じ大きさの台形形状と反転台形形状の繰り返しからなるＰＮコラム層３０ｓを持った半導体装置１１０ｓにおいては、設計が容易になると共に、設計自由度も増大する。
図３の半導体装置１１０ｓにおいては、図の右側に示したように、任意の深さで、隣り合うＮ導電型コラム７ｎｓとＰ導電型コラム７ｐｓの不純物量が、等しく設定されている。このように、隣り合うＮ導電型コラム７ｎｓとＰ導電型コラム７ｐｓの不純物量を任意の深さで等しく設定するためには、ＰＮコラム層３０ｓが深さｄ、ピッチｔ、テーパ角θである時、Ｎ導電型コラム７ｎｓの不純物濃度をシリコン基板１側の濃度ＦｎｂからＰ導電型エピタキシャル層３側の濃度Ｆｎａまで線型に増大させ、Ｐ導電型コラム７ｐｓの不純物濃度をシリコン基板１側の濃度ＦｐｂからＰ導電型エピタキシャル層３側の濃度Ｆｐａまで線型に減少させた状態で、図の下側に示した数式（１）〜（３）の関係が成り立つように設定する。これによって、半導体装置１１０ｓの耐圧を、理想的な最大値とすることができる。
尚、上記半導体装置１１０ｓにおいては、隣り合うＮ導電型コラム７ｎｓとＰ導電型コラム７ｐｓの不純物量を任意の深さで等しく設定されているだけでなく、隣り合うＮ導電型コラム７ｎｓとＰ導電型コラム７ｐｓの不純物量の和が、任意の深さで一定値となるように構成されている。これによって、後述するように、空乏層形成時の電位分布を、ＰＮコラム層３０ｓの深さ方向で均一に分散させることができる。また、半導体装置１１０ｓにおいては、例えば、Ｎ導電型コラム７ｎｓおよびＰ導電型コラム７ｐｓのアスペクト比Ａが、１以上、１００以下であるように構成することができる。尚、Ｎ導電型コラム７ｎｓおよびＰ導電型コラム７ｐｓのアスペクト比Ａが大きいほど、低オン抵抗かつ高耐圧の半導体装置とすることができる。
図４は、図３の数式（１）〜（３）より計算されたＰＮコラム層３０ｓのアスペクト比Ａと濃度比Ｆｎａ／Ｆｎｂ，Ｆｐｂ／Ｆｎｂの関係を、ＰＮコラム層３０ｓのテーパ角θをパラメータとして示した図である。
図４からわかるように、図３の半導体装置１１０ｓにおいては、Ｎ導電型コラム７ｎｓのテーパ角が、８９．５°以上で、９０．０°より小さい値となるように構成することが好ましい。この場合には、トレンチ加工が容易であり、図４に示すように、例えばアスペクト比が５０程度の大きなＰ導電型コラム７ｐｓであっても、シリコン基板１側で濃くＰ導電型層エピタキシャル層３側で薄い不純物濃度の分布を、濃度比３以下の十分に緩やかなものとすることができる。これによって、Ｎ導電型コラム７ｎｓとＰ導電型コラム７ｐｓの不純物量を、図３の切断面における任意の深さで精度よく等しい値に近づけることができる。
図５は、耐圧のシミュレーション結果の一例で、図５（ａ）は、比較のために示した不純物濃度が一定のＰＮコラム層を有する半導体装置１０１ｓの空乏層形成時における電位分布を示す図であり、図５（ｂ）は、図３の半導体装置１１０ｓの空乏層形成時における電位分布を示す図である。
図５（ａ）の半導体装置１０１ｓと図５（ｂ）の半導体装置１１０ｓは、図中に示した幅と深さの同じ形状のＰＮコラム層からなり、ＰＮコラム層のテーパ角は８９．５°となっている。一方、図５（ａ）の半導体装置１０１ｓでは、Ｎ導電型コラムとＰ導電型コラムの不純物濃度を、深さ方向で一定の１．５×１０１６［ｃｍ−３］としている。これに対し、図５（ｂ）の半導体装置１１０ｓでは、Ｎ導電型コラムの不純物濃度を、深さ方向で２×１０１６［ｃｍ−３］から１×１０１６［ｃｍ−３］まで線型に薄くしており、Ｐ導電型コラムの不純物濃度を、深さ方向で１×１０１６［ｃｍ−３］から２×１０１６［ｃｍ−３］まで線型に濃くしている。
図５（ａ）に示すように、不純物濃度を一定とした半導体装置１０１ｓにおいては、等電位線がＰＮコラム層の下部に集中し、１５１［Ｖ］の耐圧しか得られなかった。これに対して、図５（ｂ）に示すように、不純物濃度を上記のように線型に変化させた半導体装置１１０ｓにおいては、等電位線がＰＮコラム層の深さ方向の全体に渡って均一に分散させることができ、約２倍の２７９［Ｖ］の耐圧が得られた。
以上のようにして、上記した半導体装置１１０，１１０ｓは、スーパージャンクションとして機能するＰＮコラム層３０，３０ｓが形成されてなる半導体装置であって、高アスペクト比のＰＮコラム層３０，３０ｓを有してなり、高耐圧化を実現することのできる半導体装置となっている。
次に、図１に示す半導体装置（ＳＪ−ＭＯＳ）１１０の製造方法について説明する。
図６（ａ）〜（ｆ）は、ＳＪ−ＭＯＳ１１０の製造方法を示す工程別の断面図である。
最初に、図６（ａ）に示すように、Ｎ導電型（ｎ＋）シリコン基板１上に、シリコンからなるＮ導電型（ｎ）エピタキシャル層７ｎａを、不純物濃度がシリコン基板１側で薄く上方になるほど濃い分布を有してなるように形成する。例えば、ドーパントガス（例えばホスフィン，ＰＨ３）の流量を次第に増やしながら成膜することで、上記濃度分布を持つＮ導電型エピタキシャル層７ｎａを形成することができる。
次に、図６（ｂ）に示すように、Ｎ導電型エピタキシャル層７ｎａに、略直方体形状のトレンチＴを形成する。トレンチＴは、基板面内において、長方形状を有してなり、等間隔に並んで配置され、断面において、図６（ｂ）に示すように、シリコン基板１側が狭く上方が広いテーパ形状（順テーパ）を有してなるように形成する。
図６（ｂ）に示すトレンチＴのアスペクト比は、前述したように、例えば、１以上、１００以下とする。トレンチＴの幅は、例えば、０．１μｍ以上、３μｍ以下とすることが好ましい。トレンチの幅が０．１μｍ以上である場合には、寸法精度の高いトレンチＴを容易に形成することができる。また、最終的に得られるＰＮコラム層３０の高さを耐圧確保のため一定とした場合、トレンチＴの幅を３μｍ以下とすることで高アスペクト比のトレンチＴとなるため、例えば後述する減圧ＣＶＤによる成膜に際して、埋込エピタキシャル層７ｐａを高い成長速度で形成することができる。また、トレンチＴのテーパ角は、前述したように、８９．５°以上で、９０．０°より小さくすること好ましい。
図６（ｂ）に示すテーパ形状を有してなる略直方体形状のトレンチＴの形成は、一工程で形成してもよいが、図７（ａ），（ｂ）に示す２段階のエッチング工程で形成するようにしてもよい。
すなわち、最初に、図７（ａ）に示すように、Ｎ導電型エピタキシャル層７ｎａを垂直にエッチングし、Ｎ導電型エピタキシャル層７ｎａに、直方体形状のトレンチＴａを、基板面内において、長方形状を有してなり、等間隔に並んで配置されるようにして形成する。次に、図７（ｂ）に示すように、例えば塩化水素（ＨＣｌ）ガスによるエッチングで、シリコン基板１側（底面側）が狭く上方の開口部側が広いテーパ形状を有してなるように成形して、トレンチＴを形成する。ＨＣｌガスによるエッチング条件は、例えば、温度を９００〜１２００℃とし、真空度を４０〜７６０Ｔｏｒｒとする。この条件下においては、Ｎ導電型エピタキシャル層７ｎａのエッチングが供給律速反応となるため、ＨＣｌガスの供給量が少ないトレンチＴａの底部に対して、ＨＣｌガスの供給量が多いトレンチＴａの開口部でエッチング速度が大きくなり、図７（ｂ）に示す順テーパのトレンチＴが得られる。
上記２段階の方法によれば、形成するトレンチＴのテーパ角が９０°に近い場合において、一工程形成する場合に較べて、より精度良くトレンチＴのテーパ角を形成することができる。
尚、図６（ｂ）に示すトレンチＴの形成にあたっては、ドライエッチングに限らず、ウエットエッチングにより、トレンチＴを形成するようにしてもよい。これによれば、トレンチＴをドライエッチングで形成する場合に較べて、トレンチＴのダメージが少なくなると共に、より安価に形成することができる。
再び図６に戻り、次に、図６（ｃ）と図６（ｄ）に示すように、トレンチＴ内に、シリコンからなるＰ導電型（ｐ）の埋込エピタキシャル層７ｐａを、不純物濃度がトレンチＴのシリコン基板１側（底面側）で濃く上方の開口部側で薄い分布を有してなるように形成する。これによって、図６（ｄ）に示すようにトレンチＴを埋め戻し、上記Ｎ導電型エピタキシャル層７ｎａを図１のＮ導電型コラム７ｎとし、上記埋込エピタキシャル層７ｐａを図１のＰ導電型コラム７ｐとする。
不純物濃度がシリコン基板１側で濃く上方の開口部側で薄くなるように形成するにあたって、トレンチＴの底部と開口部で同時にエピタキシャル成長がおきる場合には、トレンチＴの深さ方向で不純物濃度を精度良く変えることは困難である。このため、上記埋込エピタキシャル層７ｐａを形成するに際して、当該埋込エピタキシャル層７ｐａの成長速度を、トレンチＴのシリコン基板１側で大きく上方の開口部側で小さくなるように設定することが好ましい。これによって、埋込エピタキシャル層７ｐａがトレンチＴの底面から上方に向って成長していくこととなる。これによって、不純物濃度の分布を容易に精度良く制御することができる。
上記埋込エピタキシャル層７ｐａは、減圧ＣＶＤにより形成することが好ましい。これによれば、物理蒸着法等の他のエピタキシャル層形成方法でトレンチＴを埋め戻す場合に較べて、埋込エピタキシャル層の成長速度を大幅に高めることができる。また、減圧ＣＶＤに際しては、特に、シリコンソースガス（例えば、ジクロロシランＳｉＨ２Ｃｌ２）とハロゲン化物ガス（例えば、塩化水素ＨＣｌ）を同時に流して、トレンチＴを埋め戻すことが好ましい。成長条件は、例えば、成長温度：９００〜１１５０℃、真空度：４０Ｔｏｒｒ、ＳｉＨ２Ｃｌ２流量：０．１〜０．５ｓｌｍ、Ｈ２流量：３０ｓｌｍ、ＨＣｌ流量：０．１〜０．５ｓｌｍとする。これによって、前述したトレンチＴの開口部よりもトレンチＴの底部の成長速度を容易に高くすることができるため、トレンチＴの底面から埋込エピタキシャル層７ｐａを優先的に成長させて、結晶欠陥の少ない埋込エピタキシャル層７ｐａを容易に形成することができる。尚、前述したように、トレンチＴの幅を３μｍ以下とすることで高アスペクト比のトレンチＴとなるため、埋込エピタキシャル層７ｐａを高い成長速度で形成することができる。これによって、Ｎ導電型コラム７ｎとＰ導電型コラム７ｐの配置密度の高いＰＮコラム層３０を、高いスループットで形成することができる。また、ジボランＢ２Ｈ６などのドーパントガスの流量を次第に減少させながら成膜して、埋込エピタキシャル層７ｐａを形成する。これによって、不純物濃度がトレンチＴのシリコン基板１側（底面側）で濃く上方の開口部側で薄い分布を、容易に精度良く形成することができる。
図６（ｂ）に示すトレンチＴの形成と図６（ｃ）と図６（ｄ）に示す埋込エピタキシャル層７ｐａの形成にあたっては、例えば、図６（ｂ）に示すトレンチＴを真空装置中でエッチングし、引き続き同じ真空装置中で、図６（ｃ）と図６（ｄ）に示す埋込エピタキシャル層７ｐａを形成することができる。これによれば、真空状態を破ることなく埋込エピタキシャル層７ｐａを形成することができるため、欠陥が少なく電気特性の良いＰＮコラム層３０とすることができる。この場合、図６（ｂ）に示すトレンチ形成工程と図６（ｃ）に示す埋込エピタキシャル層形成工程の間で、犠牲酸化処理、ケミカルドライエッチング（ＣＤＥ）処理および減圧水素雰囲気による熱処理を実施してもよい。これによれば、埋込エピタキシャル層７ｐａの形成前にトレンチＴの表面を清浄化できるため、より欠陥の少ない埋込エピタキシャル層７ｐａを形成することができる。
次に、図６（ｅ）に示すように、埋込エピタキシャル層７ｐａを平坦化研磨した後、Ｎ導電型コラム７ｎとＰ導電型コラム７ｐからなるＰＮコラム層３０上に、シリコンからなるエピタキシャル層であって、チャネル形成層となるＰ導電型（ｐ）エピタキシャル層３を形成する。
次に、図６（ｆ）に示すように、Ｐ導電型エピタキシャル層３の表層部に、ソース領域であるＮ導電型（ｎ＋）領域４とＰ導電型エピタキシャル層３の電位を固定するためのＰ導電型（ｐ＋）領域３ａを形成する。最後に、Ｐ導電型エピタキシャル層３を貫通するようにして、Ｎ導電型領域４に隣接して、直方体形状のトレンチを形成し、側壁絶縁膜５を形成した後、多結晶シリコン６で埋め戻して、トレンチ絶縁ゲート電極２０を形成する。
以上で、図１に示す半導体装置（ＳＪ−ＭＯＳ）１１０を製造することができる。
上記図６（ａ）〜（ｆ）に示した製造方法は、ＰＮコラム層３０を形成するにあたって、シリコン基板１上に形成したＮ導電型エピタキシャル層７ｎａにトレンチＴを形成し、該トレンチＴを埋め戻して埋込エピタキシャル層７ｐａを形成し、それぞれ、Ｎ導電型コラム７ｎとＰ導電型コラム７ｐとする形成方法である。この方法によれば、例えば上記Ｎ導電型エピタキシャル層７ｎａに対して選択的にイオン注入した後、注入イオンを熱拡散させて、それぞれ、Ｎ導電型コラムとＰ導電型コラムとする形成方法に較べて、寸法精度の高いＰＮコラム層３０の形成が可能である。特に、前述したようなボイドのない埋め込みエピタキシャル成長が可能で、結晶欠陥の少ない高アスペクト比を持ったＰＮコラム層３０を安定的に製造することができる。
尚、上記製造方法によって得られる半導体装置１１０の効果については、上述したとおりである。
以上のようにして、上記した半導体装置（ＳＪ−ＭＯＳ）およびその製造方法は、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置およびその製造方法であって、高アスペクト比のＰＮコラム層を安定的に製造でき、高耐圧化を実現することのできる半導体装置およびその製造方法となっている。
本発明の半導体装置の一例で、ＳＪ−ＭＯＳ１１０を模式的に示した断面図である。 ＰＮコラム層と不純物量の関係を説明する図で、（ａ）は、比較のために示した不純物濃度が一定のＰＮコラム層１１を有する半導体装置１０１の要部を模式的に示した断面図であり、（ｂ）は、図１の半導体装置１１０の要部を模式的に示した断面図である。 理想的なＰＮコラム層３０ｓを有する半導体装置１１０ｓの要部を模式的に示した断面図である。 図３の数式（１）〜（３）より計算されたＰＮコラム層３０ｓのアスペクト比Ａと濃度比Ｆｎａ／Ｆｎｂ，Ｆｐｂ／Ｆｎｂの関係を、ＰＮコラム層３０ｓのテーパ角θをパラメータとして示した図である。 耐圧のシミュレーション結果の一例で、（ａ）は、比較のために示した不純物濃度が一定のＰＮコラム層を有する半導体装置１０１ｓの空乏層形成時における電位分布を示す図であり、（ｂ）は、図４の半導体装置１１０ｓの空乏層形成時における電位分布を示す図である。 （ａ）〜（ｆ）は、図１の半導体装置（ＳＪ−ＭＯＳ）１１０の製造方法を示す工程別の断面図である。 （ａ），（ｂ）は、略直方体形状のトレンチＴの形成を、２段階のエッチング工程で形成する場合の説明図である。 ＳＪ−ＭＯＳの代表例を示す図で、ＳＪ−ＭＯＳ１００を模式的に示した断面図である。
符号の説明
１００，１０１，１０１ｓ，１１０，１１０ｓ 半導体装置（ＳＪ−ＭＯＳ）
１ シリコン基板（ドレイン領域）
１０，１１，３０，３０ｓ ＰＮコラム層
７ｎ，７ｎｓ，８ｎ Ｎ導電型（ｎ）コラム
７ｎａ Ｎ導電型エピタキシャル層
Ｔ，Ｔａ トレンチ
７ｐ，７ｐｓ，８ｐ Ｐ導電型（ｐ）コラム
７ｐａ Ｐ導電型（ｐ）の埋込エピタキシャル層
３ Ｐ導電型（ｐ）エピタキシャル層
４ Ｎ導電型（ｎ＋）領域（ソース領域）
２０ トレンチ絶縁ゲート電極
５ 側壁絶縁膜
６ 埋込多結晶シリコン

Claims (17)

  1. 第１導電型のシリコン基板上に、
    シリコンからなるエピタキシャル層であって、略直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層が形成され、
    前記ＰＮコラム層上に、シリコンからなる第２導電型エピタキシャル層が形成されてなる半導体装置であって、
    基板面内において、前記第１導電型コラムと第２導電型コラムが、それぞれ、長方形状を有してなり、
    前記第１導電型コラムと第２導電型コラムの当接面に直交する切断面において、
    前記第１導電型コラムが、前記シリコン基板側が広く前記第２導電型層エピタキシャル層側が狭いテーパ形状を有してなり、
    前記第１導電型コラムの不純物濃度が、前記シリコン基板側で薄く前記第２導電型層エピタキシャル層側で濃い分布に設定され、
    前記第２導電型コラムの不純物濃度が、前記シリコン基板側で濃く前記第２導電型層エピタキシャル層側で薄い分布に設定されてなることを特徴とする半導体装置。
  2. 前記切断面において、
    前記第１導電型コラムが、台形形状を有してなり、
    前記第２導電型コラムが、前記台形形状の上下反転した反転台形形状を有してなることを特徴とする請求項１に記載の半導体装置。
  3. 前記切断面における任意の深さで、
    隣り合う前記第１導電型コラムと第２導電型コラムの不純物量が、等しく設定されてなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記切断面における任意の深さで、
    隣り合う前記第１導電型コラムと第２導電型コラムの不純物量の和が、一定値であることを特徴とする請求項３に記載の半導体装置。
  5. 前記切断面における前記第１導電型コラムおよび前記第２導電型コラムのアスペクト比が、１以上、１００以下であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１導電型コラムのテーパ角が、８９．５°以上で、９０．０°より小さいことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 第１導電型のシリコン基板上に、
    シリコンからなるエピタキシャル層であって、略直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層が形成され、
    前記ＰＮコラム層上に、シリコンからなる第２導電型エピタキシャル層が形成されてなり、
    基板面内において、前記第１導電型コラムと第２導電型コラムが、それぞれ、長方形状を有してなり、
    前記第１導電型コラムと第２導電型コラムの当接面に直交する切断面において、
    前記第１導電型コラムが、前記シリコン基板側が広く前記第２導電型層エピタキシャル層側が狭いテーパ形状を有してなり、
    前記第１導電型コラムの不純物濃度が、前記シリコン基板側で薄く前記第２導電型層エピタキシャル層側で濃い分布に設定され、
    前記第２導電型コラムの不純物濃度が、前記シリコン基板側で濃く前記第２導電型層エピタキシャル層側で薄い分布に設定されてなる半導体装置の製造方法であって、
    前記シリコン基板上に、シリコンからなる第１導電型エピタキシャル層を、不純物濃度が前記シリコン基板側で薄く前記第２導電型層エピタキシャル層側で濃い分布を有してなるように形成し、
    前記第１導電型エピタキシャル層に、略直方体形状のトレンチを、基板面内において、長方形状を有してなり、等間隔に並んで配置され、前記切断面において、シリコン基板側が狭く前記第２導電型層エピタキシャル層側が広いテーパ形状を有してなるように形成し、
    前記トレンチ内に、シリコンからなる第２導電型の埋込エピタキシャル層を、不純物濃度が前記シリコン基板側で濃く前記第２導電型層エピタキシャル層側で薄い分布を有してなるように形成して、前記トレンチを埋め戻し、
    前記第１導電型エピタキシャル層を、前記第１導電型コラムとし、前記埋込エピタキシャル層を、前記第２導電型コラムとすることを特徴とする半導体装置の製造方法。
  8. 前記埋込エピタキシャル層を形成するに際して、
    前記埋込エピタキシャル層の成長速度を、前記シリコン基板側で大きく前記第２導電型層エピタキシャル層側で小さくなるように設定することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記埋込エピタキシャル層を、減圧ＣＶＤにより形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記減圧ＣＶＤに際して、シリコンソースガスとハロゲン化物ガスを同時に流して、前記トレンチを埋め戻すことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記切断面における前記トレンチのアスペクト比を、１以上、１００以下とすることを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記トレンチの幅を、０．１μｍ以上、３μｍ以下とすることを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記トレンチのテーパ角を、８９．５°以上で、９０．０°より小さくすることを特徴とする請求項７乃至１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記トレンチを形成する際に、
    前記第１導電型エピタキシャル層に、直方体形状のトレンチを、基板面内において、長方形状を有してなり、等間隔に並んで配置されるようにして形成し、
    その後に、シリコン基板側が狭く前記第２導電型層エピタキシャル層側が広いテーパ形状を有してなるように形成することを特徴とする請求項７乃至１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記埋込エピタキシャル層を形成する前に、真空装置中で、前記トレンチの表面をエッチングガスを用いてエッチングし、
    引き続き、前記真空装置中で、前記埋込エピタキシャル層を形成することを特徴とする請求項７乃至１４のいずれか一項に記載の半導体装置の製造方法。
  16. 前記トレンチの形成工程と前記埋込エピタキシャル層の形成工程の間で、犠牲酸化処理、ケミカルドライエッチング（ＣＤＥ）処理および減圧水素雰囲気による熱処理を実施することを特徴とする請求項７乃至１５のいずれか一項に記載の半導体装置の製造方法。
  17. 前記トレンチを、ウエットエッチングにより形成することを特徴とする請求項７乃至１４のいずれか一項に記載の半導体装置の製造方法。
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