JP3918565B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 45
- 239000010410 layer Substances 0.000 claims description 106
- 238000000034 method Methods 0.000 claims description 105
- 239000000758 substrate Substances 0.000 claims description 89
- 238000005530 etching Methods 0.000 claims description 65
- 230000015572 biosynthetic process Effects 0.000 claims description 54
- 238000009792 diffusion process Methods 0.000 claims description 52
- 239000007789 gas Substances 0.000 claims description 49
- 238000010438 heat treatment Methods 0.000 claims description 46
- 239000012808 vapor phase Substances 0.000 claims description 37
- 229910052739 hydrogen Inorganic materials 0.000 claims description 35
- 239000001257 hydrogen Substances 0.000 claims description 35
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 29
- 238000005121 nitriding Methods 0.000 claims description 28
- 230000001590 oxidative effect Effects 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 23
- 150000004820 halides Chemical class 0.000 claims description 22
- 230000009471 action Effects 0.000 claims description 12
- 239000002344 surface layer Substances 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 5
- 239000012071 phase Substances 0.000 claims description 3
- 235000003392 Curcuma domestica Nutrition 0.000 claims 1
- 244000008991 Curcuma longa Species 0.000 claims 1
- 235000003373 curcuma longa Nutrition 0.000 claims 1
- 239000012528 membrane Substances 0.000 claims 1
- 235000013976 turmeric Nutrition 0.000 claims 1
- 239000010408 film Substances 0.000 description 149
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 69
- 229910052710 silicon Inorganic materials 0.000 description 59
- 239000010703 silicon Substances 0.000 description 59
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 27
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 26
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 19
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 19
- 108091006146 Channels Proteins 0.000 description 15
- 230000000694 effects Effects 0.000 description 15
- 238000000137 annealing Methods 0.000 description 12
- 238000012545 processing Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 150000002431 hydrogen Chemical class 0.000 description 8
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 6
- 238000012790 confirmation Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000008707 rearrangement Effects 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 239000000047 product Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000000347 anisotropic wet etching Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010924 continuous production Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052756 noble gas Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
特開2001−196573号公報においては以下の製造技術が開示されている。シリコン基板にトレンチを形成し、エピタキシャル成長法によりトレンチ内を含めたシリコン基板上にエピタキシャル膜を形成する。そして、HClガスを導入してエピタキシャル膜に対しトレンチ開口部分をエッチングする。その後に、再度、エピタキシャル膜を成膜するようにしている。
【0003】
一方、特開2001−274398号公報に開示された3次元パワーMOSにおいては、トレンチ内に、N-型ドリフト層とその内方にP型チャネル層とその内方にN+型ソース層を埋設している。当該構成を前述の特開2001−196573号公報による技術により実現しようとする場合、トレンチ内に3層(N-/P/N+)をトレンチ埋込エピ成長により形成する際に、トレンチ底部において、P型チャネル層が薄膜化しやすいことが分かった。つまり、製造工程として、図22(a)のように基板にトレンチを形成するとともにN-層をエピタキシャル成長にて形成し、塩化水素ガスにより当該エピ膜の一部を除去することにより図22(b)に示すようにトレンチ開口部を広げ、さらに、図22(c)に示すようにN-/P/N+の各層をエピタキシャル成長させた後、1150℃、10分の熱処理を行う。その結果、図22(d)に示すようになる。このとき、図23に示すSCM分析像において、トレンチ底部においてチャネルP層がN型化する。
【0004】
この結果、3次元パワーMOSを形成した場合のソースとドリフト層が電気的に導通することになり、トランジスタ・オフ時のリーク電流の増大とドレイン耐圧の低下(ソース耐圧とほぼ同等)が生じる。
【0005】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、トレンチ内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができるようにすることにある。
【0006】
【課題を解決するための手段】
本発明者らは、次の考察を行った。
図23においてP層におけるトレンチ底部のN型化はトレンチ深さが深くなるほど、つまり、トレンチが高アスペクト化するほど顕在化する。また、断面顕微ラマン分析により、N型化するトレンチ底部には他の領域と比較して圧縮応力が発生していることが明らかとなった。従って、トレンチ形状が高アスペクトであるほど成膜した埋込エピ膜中の特に底部の領域に圧縮応力が発生しP層の薄膜化(N型化)を生じさせていると推定できる。
【0007】
つまり、トレンチ深さによる影響が大きくなると(高アスペクト化により)、N型化が顕在化する。また、トレンチ底部での圧縮応力の発生がトレンチ底部のN型化の原因と推定される。
【0008】
そこで、次のことを行うことが有効であることを見出した。
1.シリコン原子を自己整合的に再配列させる処理の導入によりトレンチ底部に集中する応力を緩和する。
2.トレンチ内における底部での角部を丸めてトレンチ形状を変更して応力を緩和する。
3.トレンチ形状を低アスペクト化する。
4.膜応力が加わりにくい気相拡散法を利用する。
【0009】
具体的には、下記の通りである。
請求項1に記載の半導体装置の製造方法は、エピタキシャル膜の一部のエッチング処理を同膜の形成温度・圧力よりも高い条件で行うことにより、トレンチ底部に集中する応力を緩和するようにしたことを特徴としている。よって、原子の移動により、トレンチ内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。
【0011】
ここで、エピタキシャル膜の一部のエッチング処理を同膜の形成温度・圧力よりも高い条件で行う際には、請求項2に記載のように、圧力を10〜760torr、温度を850〜1300℃としたり、請求項3に記載のように、圧力を300〜600torr、温度を1100〜1200℃とするとよい。さらに、請求項4に記載のように、エピタキシャル膜の一部のエッチング処理を同膜の形成温度・圧力よりも高い条件で行う際には、そのエピタキシャル膜の一部のエッチング処理を、非酸化性・非窒化性ガス雰囲気下で行うとよい。ここで、非酸化性・非窒化性ガスとして、請求項5のごとく、水素ガスまたは希ガスを用いるとよい。
【0013】
請求項6に記載の半導体装置の製造方法は、気相拡散法により第1導電型のエピタキシャル膜の表層部に第2導電型の不純物拡散層を形成する工程を備えたことを特徴としている。よって、気相拡散法により第2導電型の不純物拡散層を形成することにより、エピ膜は応力が加わるが、これに対し気相拡散法による膜(拡散層)は応力が加わらず、トレンチ内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。
【0014】
また、請求項7に記載のように、気相拡散法により第1導電型のエピタキシャル膜の表層部に第2導電型の不純物拡散層を形成し、さらに、エピタキシャル成長法によりトレンチ内を含めた半導体基板上に第2導電型のエピタキシャル膜を形成するようにしても、同様の効果を奏する。
【0015】
ここで、請求項8に記載のように、気相拡散法による第2導電型の不純物拡散層の形成は、1000℃以上、特に、請求項9に記載のように、1100℃以上の雰囲気下で行うようにするとよい。また、請求項10に記載のように、気相拡散法による第2導電型の不純物拡散層の形成は、不純物もしくは不純物元素を含む化合物を雰囲気中に導入することで行うようにするとよい。
【0016】
請求項11に記載の半導体装置の製造方法は、トレンチの形成後、または、第1導電型のエピタキシャル膜の一部のエッチング処理後において、非酸化性・非窒化性ガス雰囲気下での熱処理を行うことにより、トレンチ内での角部を丸くするようにしたことを特徴としている。よって、トレンチ形状を変更して応力を緩和することにより、トレンチ内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。
【0017】
ここで、請求項12に記載のように、前記熱処理は、非酸化性・非窒化性ガス雰囲気下において温度が850〜1300℃、特に、請求項13に記載のように、1100〜1200℃で行うようにするとよい。
また、請求項14に記載のように、前記第2導電型のエピタキシャル膜(24)の形成後においてトレンチ内のエピタキシャル膜に対し熱処理を施す工程をさらに備える場合には、第2導電型のエピタキシャル膜(24)の形成後においてトレンチ(22)内のエピタキシャル膜に対し熱処理を施す工程を、複数回行われる第2導電型のエピタキシャル膜(24)の成膜の後に、毎回、熱処理を行うようにするとよい。これにより、埋め込み不良をより小さくすることが可能となる。
【0020】
【発明の実施の形態】
(第1の実施の形態)
以下、この発明を具体化した第1の実施の形態を図面に従って説明する。
【0021】
図1,2は、本実施の形態における半導体装置の製造方法を説明するための断面図である。本実施形態は特開2001−274398号公報に開示された3次元パワーMOSを製造するための方法であって、図2(c)に示すように、ドレイン領域となるN+型シリコン基板1に形成されたトレンチ2の内壁部においてドリフト層となるN-型シリコン層3a,3bが形成されるとともに、その内方にチャネル層となるP型シリコン層4が形成され、さらにその内方にソース層となるN+型シリコン層5が形成される。
【0022】
まず、図1(a)に示すように、N+型単結晶シリコン基板1を用意し、エッチングにより所定の領域にトレンチ2を形成する。なお、トレンチ形成のためのマスクとして、酸化膜もしくは窒化膜あるいは酸化膜と窒化膜を積層したものを用いるとよい。また、エッチングは、ドライエッチングもしくは異方性のウェットエッチングを用いる。次に、シリコン基板1の表面をフッ酸(HF)により洗浄して自然酸化膜を除去する。なお、このとき、反応生成物と共にエッチングマスクが除去される。
【0023】
その後、図1(b)に示すように、シリコン基板1を加熱炉に入れてアニールを行う。これにより、トレンチ2の底面および開口面での角部が丸くなる。
引き続き、図1(c)に示すように、エピタキシャル成長法によりトレンチ2内を含めたシリコン基板1上にN-エピタキシャル膜3aを形成する。
【0024】
さらに、図2(a)に示すように、塩化水素(HCl)を含んだ雰囲気において塩化水素の気相エッチング作用を用いN-エピタキシャル膜3aの一部をエッチング処理する。このエッチング処理は非酸化性・非窒化性ガス(具体的には水素または希ガス)の減圧雰囲気にエッチングガスを導入することで行われる。これにより、トレンチ2の開口部分におけるN-エピタキシャル膜3aがより多くエッチング除去されてトレンチ2内が順テーパ形状になる。
【0025】
この工程において本実施形態では、装置はLP−CVD装置を用い、エピ成膜処理と連続処理(同一の真空装置(チャンバ)内で連続して処理)するものとし、非酸化性・非窒化性ガス雰囲気下でのHClエッチングを行うときの条件として、
(1)処理温度については、エピ成膜温度以上、具体的には、850℃〜1300℃、好ましくは1100℃〜1200℃、
(2)真空度については、エピ成膜時以上、具体的には、10〜常圧760torr、好ましくは300〜600torr、
(3)非酸化性・非窒化性ガスについては、H2または希ガスの流量を10〜50リットル/分、
(4)エッチングガスとしてのHClの流量については、1リットル/分
としている。
【0026】
この条件を満たすようにすることにより、トレンチ底部に集中する応力を緩和することができる。なお、エッチングガスとして塩化水素(HCl)の代わりに他のハロゲン化物や水素(H2)を用いて、HClの他のハロゲン化物や水素の気相エッチング作用を用いてエピ膜3aの一部をエッチング処理するようにしてもよい。
【0027】
引き続き、図2(b)に示すように、エピタキシャル成長法によりトレンチ2内を含めたシリコン基板1上にN-型のエピタキシャル膜3bを形成する。さらに、エピタキシャル成長法によりトレンチ2内を含めたシリコン基板1上にP型のエピタキシャル膜4を形成する。
【0028】
その後、図2(c)に示すように、エピタキシャル成長法によりトレンチ2内を含めたシリコン基板1上にN+型のエピタキシャル膜5を形成する。さらに、熱処理を行ってトレンチ2内に「す」があった場合、「す」を縮小化する。その後、シリコン基板1上のエピタキシャル膜3a,3b,4,5の表面を平坦化する。この平坦化処理においては、研磨処理またはエッチバック、異方性ウェットエッチングのいずれかもしくは複数の組み合わせにより行う。
【0029】
以下に、各種の実験を行ったので、それを説明する。
図15(a),(b)には断面SEM分析結果を示す。つまり、非酸化性・非窒化性ガス雰囲気下においてエピ膜の一部をHClエッチングするときにおいて、HClエッチング処理を行う真空度を80torrとした場合の結果を図15(a)に示すとともに、600torrで行った場合の結果を図15(b)に示す。この図15(a),(b)から(HClエッチング後の断面SEM像において)、600torr処理品は底部がシリコン原子の移動により丸まっていることが分かる。
【0030】
これは、HClエッチングの際に、600torrの方が非酸化性・非窒化性ガスである水素の分圧が大きいため、シリコン原子の再配列が促進され自己整合的に応力が緩和されたものと思われる。
【0031】
また、図23と図16には断面SCM分析結果を示す。つまり、非酸化性・非窒化性ガス雰囲気下でのHClエッチングにおいて、真空度を80torrとした場合のトレンチ内をN-/P/N+構造とした際の結果を図23に示すとともに、600torrで行った場合の結果を図16に示す。この図23,16から、600torr処理品の方が底部のN型化が抑制されていることが分かる。これは、トレンチ底部の応力が減少してN型化が抑制されたと考えられる。
【0032】
図17には電気的特性の測定結果を示す。図17の特性線L1は、図16においてチャネル領域とソース領域との間(図16のPc〜Ps間)に徐々に大きな電圧を印加していったときの逆方向電流−電圧特性をプロットしたものである。図17の特性線L2は、図16においてチャネル領域とドレイン領域との間(図16のPc〜Pd間)に徐々に大きな電圧を印加していったときの逆方向電流−電圧特性をプロットしたものである。図17の特性線L3は、図23においてチャネル領域とソース領域との間(図23のPc〜Ps間)に徐々に大きな電圧を印加していったときの逆方向電流−電圧特性をプロットしたものである。図17の特性線L4(=L3)は、図23においてチャネル領域とドレイン領域との間(図23のPc〜Pd間)に徐々に大きな電圧を印加していったときの逆方向電流−電圧特性をプロットしたものである。
【0033】
この図17から、図23の場合(図17のL3,L4)、チャネル領域とソース領域との間の耐圧V1と、チャネル領域とドレイン領域との間の耐圧V2とが一致している。これに対し、図16の場合(図17のL1,L2)、チャネル領域とソース領域との間の耐圧V1と、チャネル領域とドレイン領域との間の耐圧V2とが異なっている。つまり、P−Nダイオード特性において、80torrの処理品ではV1=V2であるのに対し600torrの処理品ではV1≠V2であり、ソース・ドレイン間(ソース・ドリフト間)が分離されていることが分かる。これは、トレンチ底部のN型化が抑制されていることを意味する。
【0034】
これらの事を考慮しつつ高温・高水素分圧下においてエピ膜の一部をHClエッチングすることによりシリコン原子の再配列現象にてトレンチ底部に集中する応力が緩和されることについて言及する。
【0035】
非酸化性・非窒化性ガス雰囲気(減圧化)での熱処理により、応力が集中するシリコン層においてシリコン原子を再配列させる処理を追加することで、トレンチ底部に集中する応力が緩和される。処理条件は、成膜温度より高温とし成膜時より非酸化性・非窒化性ガス分圧を大きくする。これにより、既存の埋込エピ工程に比較して、処理装置の追加が不要であるとともに、P層成膜前に実施することにより高温・高水素分圧によるチャネルP拡散層の広がりも発生しない。また、熱処理による応力の低減に加えて結晶欠陥の抑制も可能となる。
【0036】
以上のごとく本実施形態においては、エピタキシャル膜3aの一部のエッチング処理を同膜3aの形成温度・圧力よりも高い条件(雰囲気下)で行うことにより、トレンチ底部に集中する応力を緩和するようにした。よって、原子の移動により、トレンチ2内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0037】
図3,4は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
まず、図3(a)に示すように、N+型単結晶シリコン基板11を用意し、エッチングにより所定の領域にトレンチ12を形成する。そして、シリコン基板11の表面をフッ酸(HF)により洗浄して自然酸化膜を除去する。
【0038】
その後、図3(b)に示すように、シリコン基板11を加熱炉に入れてアニールを行う。これにより、トレンチ12の底面および開口面での角部が丸くなる。
引き続き、図3(c)に示すように、エピタキシャル成長法によりトレンチ12内を含めたシリコン基板11上にN-エピタキシャル膜13aを形成する。
【0039】
さらに、図3(d)に示すように、塩化水素(HCl)等のハロゲン化物または水素(H2)を含んだ雰囲気において塩化水素等のハロゲン化物または水素の気相エッチング作用を用いN-エピタキシャル膜13aの一部をエッチング処理する。これにより、トレンチ12の開口部分におけるN-エピタキシャル膜13aがより多くエッチング除去されてトレンチ12内が順テーパ形状になる。
【0040】
引き続き、図4(a)に示すように、エピタキシャル成長法によりトレンチ12内を含めたシリコン基板11上にN-型のエピタキシャル膜13bを形成する。
【0041】
そして、図4(b)に示すように、エピタキシャル成長法によりトレンチ12内を含めたシリコン基板11上にP型のエピタキシャル膜14を形成する。
その後、図4(c)に示すように、エピタキシャル成長法によりトレンチ12内を含めたシリコン基板11上にN+型のエピタキシャル膜15を形成する。さらに、熱処理を行ってトレンチ12内に「す」があった場合、「す」を縮小化する。その後、シリコン基板11上のエピタキシャル膜13a,13b,14,15の表面を平坦化する。
【0042】
本実施形態においては、図4(b)でのP型エピタキシャル膜14の形成前において、非酸化性・非窒化性ガス雰囲気下でのアニールを実施している。その時の条件として、
(1)処理温度については、エピ成膜温度以上、具体的には、850℃〜1300℃、好ましくは1100℃〜1200℃、
(2)真空度については、エピ成膜時以上、具体的には、10〜常圧760torr、好ましくは300〜600torr、
(3)非酸化性・非窒化性ガスについては、H2または希ガスを用いる
としている。
【0043】
この条件を満たすようにすることにより、トレンチ底部に集中する応力を緩和することができる。
以上のごとく本実施形態においては、N-エピタキシャル膜13aの一部のエッチング処理後のN-エピタキシャル膜13bの形成後において、トレンチ12内のN-エピタキシャル膜13a,13bに対し熱処理を施すことにより、トレンチ底部に集中する応力を緩和するようにした。よって、熱処理による原子の移動により、トレンチ12内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。
(第3の実施の形態)
次に、第3の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0044】
図5,6は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
まず、図5(a)に示すように、N+型単結晶シリコン基板21を用意し、エッチングにより所定の領域にトレンチ22を形成する。そして、シリコン基板21の表面をフッ酸(HF)により洗浄して自然酸化膜を除去する。
【0045】
その後、図5(b)に示すように、シリコン基板21を加熱炉に入れてアニールを行う。これにより、トレンチ22の底面および開口面での角部が丸くなる。
引き続き、図5(c)に示すように、エピタキシャル成長法によりトレンチ22内を含めたシリコン基板21上にN-エピタキシャル膜23aを形成する。
【0046】
さらに、図6(a)に示すように、塩化水素(HCl)等のハロゲン化物または水素(H2)を含んだ雰囲気において塩化水素等のハロゲン化物または水素の気相エッチング作用を用いN-エピタキシャル膜23aの一部をエッチング処理する。これにより、トレンチ22の開口部分におけるN-エピタキシャル膜23aがより多くエッチング除去されてトレンチ22内が順テーパ形状になる。
【0047】
引き続き、図6(b)に示すように、エピタキシャル成長法によりトレンチ22内を含めたシリコン基板21上にN-型のエピタキシャル膜23bを形成する。そして、エピタキシャル成長法によりトレンチ22内を含めたシリコン基板21上にP型のエピタキシャル膜24を形成する。
【0048】
この工程において、本実施形態では、P型エピタキシャル膜の成膜と、非酸化性・非窒化性ガス雰囲気下でのアニールを、複数回繰り返すようにしている。このエピ成膜とアニールの条件として、
(1)温度については、エピ成膜温度を800℃〜950℃、アニール温度を850℃〜1300℃、好ましくは1100℃〜1200℃、
(2)真空度については、エピ成膜の際には1〜100torr、アニールの際には1〜常圧760torr、好ましくは300〜600torr、
(3)ガスについては、成膜の際には原料ガスとしてSiH4またはSiH2Cl2、SiHCl3、SiCl4、キャリアガスとしてH2やN2、アニールの際には非酸化性・非窒化性ガスとしてのH2または希ガスを用いる
としている。
【0049】
この条件を満たすようにすることにより(成膜工程中におけるアニールを導入することにより)、トレンチ底部に集中する応力を緩和することができる。
その後、図6(c)に示すように、エピタキシャル成長法によりトレンチ22内を含めたシリコン基板21上にN+型のエピタキシャル膜25を形成する。さらに、熱処理を行ってトレンチ22内に「す」があった場合、「す」を縮小化する。その後、シリコン基板21上のエピタキシャル膜23a,23b,24,25の表面を平坦化する。
【0050】
以上のごとく本実施形態においては、P型エピタキシャル膜24の形成後においてトレンチ22内のエピタキシャル膜23a,23b,24に対し熱処理を施すことにより、トレンチ底部に集中する応力を緩和するようにした。よって、熱処理による原子の再配列により、トレンチ22内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。また、P型エピタキシャル膜24の形成後においてトレンチ22内のエピタキシャル膜に対し熱処理を施す工程は、複数回行われるP型エピタキシャル膜24の成膜の後に、毎回、熱処理を行うものとした。これにより、埋込不良をより小さくすることが可能となる。
(第4の実施の形態)
次に、第4の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0051】
図7,8は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
まず、図7(a)に示すように、N+型単結晶シリコン基板31を用意し、エッチングにより所定の領域にトレンチ32を形成する。そして、シリコン基板31の表面をフッ酸(HF)により洗浄して自然酸化膜を除去する。
【0052】
その後、図7(b)に示すように、シリコン基板31を加熱炉に入れてアニールを行う。これにより、トレンチ32の底面および開口面での角部が丸くなる。
引き続き、図7(c)に示すように、エピタキシャル成長法によりトレンチ32内を含めたシリコン基板31上にN-エピタキシャル膜33aを形成する。
【0053】
さらに、図8(a)に示すように、塩化水素(HCl)等のハロゲン化物または水素(H2)を含んだ雰囲気において塩化水素等のハロゲン化物または水素の気相エッチング作用を用いN-エピタキシャル膜33aの一部をエッチング処理する。これにより、トレンチ32の開口部分におけるN-エピタキシャル膜33aがより多くエッチング除去されてトレンチ32内が順テーパ形状になる。
【0054】
引き続き、図8(b)に示すように、エピタキシャル成長法によりトレンチ32内を含めたシリコン基板31上にN-型のエピタキシャル膜33bを形成する。そして、気相拡散により、エピタキシャル膜33a,33bの表層部にP型不純物拡散層34を形成する。P型不純物拡散層34の形成は、非酸化性・非窒化性ガス雰囲気下においてドーパントガスとしてB2H6を導入し、熱処理することにより行う。
【0055】
この工程での条件は、
(1)処理温度については、エピ成膜温度以上、具体的には、850℃〜1300℃、好ましくは1100℃〜1200℃、
(2)真空度については、エピ成膜時以上、具体的には、10〜常圧760torr、好ましくは300〜600torr、
(3)非酸化性・非窒化性ガスについては、H2または希ガス、
(4)ドーパントガスとしてのB2H6はH2により希釈する
としている。
【0056】
その後、図8(c)に示すように、エピタキシャル成長法によりトレンチ32内を含めたシリコン基板31上にN+型のエピタキシャル膜35を形成する。さらに、熱処理を行ってトレンチ32内に「す」があった場合、「す」を縮小化する。その後、シリコン基板31上のエピタキシャル膜33a,33b,34,35の表面を平坦化する。
【0057】
次に、第4の実施の形態での効果について説明する。
N-エピ成長後にB2H6雰囲気で熱処理を行うことによってP型不純物拡散層34を形成するが、その際、キャリアガスとしてH2(あるいは希ガス)を用いてB2H6ガスを混入して減圧雰囲気で熱処理を行う。熱処理温度はボロン(B)を気相から拡散させるだけならば800℃程度以上であれば可能であるが、トレンチ底部のN型化をより抑制すべく、1000℃以上好ましくは1100℃以上で熱処理を行い、シリコン原子の再配列による自己整合的な応力緩和を促進させる。
【0058】
図18にはトレンチ内への埋込エピ(N-/P/N+)成膜後において1150℃、10分の熱処理を行った後の断面SCM像を示す。この図18から、トレンチ側面から底面にかけて均一なP層が形成できていることが分かる。
【0059】
これは、高温、高水素分圧にてB2H6アニールを行う効果として(B2H6気相拡散により)、シリコン原子の再配列が促進され、応力が緩和され、それにより、トレンチ底部のN型化が抑制されたものと推定される。
【0060】
これらの事を考慮しつつ気相拡散によるチャネルP層の形成について言及する。
チャネルP層の形成において、エピ成膜ではなく、B2H6を用いて非酸化性・非窒化性ガス雰囲気(減圧化)で熱処理を行うことにより、N-層中にP層を気相拡散で形成する。この気相拡散工程は、非酸化性・非窒化性ガス雰囲気(減圧化)での熱処理を兼ねることにもなっており、応力が集中するシリコン層においてシリコン原子を再配列させることが可能となり、トレンチ底部に集中する応力をより緩和させることになる。処理条件は、成膜温度より高温とし成膜時より非酸化性・非窒化性ガス分圧を大きくする。これにより、既存の埋込エピ工程に比較して、処理装置の追加が不要であるとともに、シリコン原子の移動処理による応力の低減に加えて結晶欠陥の抑制も可能となる。
【0061】
以上のごとく本実施形態においては、気相拡散法によりN-エピタキシャル膜33a,33bの表層部にP型不純物拡散層34を形成した。よって、気相拡散法によりP型不純物拡散層34を形成することにより、エピ膜は応力が加わるが、これに対し気相拡散法による膜(拡散層)は応力が加わらず、トレンチ32内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。さらに、気相拡散法によるP型不純物拡散層34の形成は、1000℃以上、特に、1100℃以上の雰囲気下で行うと熱処理による応力緩和効果が生じやすくなる。
【0062】
本実施形態の応用例として次のようにしてもよい。気相拡散法によりN-エピタキシャル膜33a,33bの表層部にP型の不純物拡散層34を形成し、さらに、エピタキシャル成長法によりトレンチ32内を含めたシリコン基板31上にP型のエピタキシャル膜を形成するようにしてもよい。つまり、気相拡散層とエピ層によりP型層を形成してもよい。このようにしても、同様の効果を奏する。この場合において、P型の気相拡散工程とP型のエピ成膜工程は同一の真空装置(チャンバ)内で行うとよい。
【0063】
また、P型の拡散層の気相拡散形成法として、B2H6ガスを示したが、B等のP型ドーパントとなる不純物もしくはP型ドーパントとなる不純物を含む化合物であれば気相拡散源として用いることは可能である。また、同様にして、N型の拡散層を形成する場合にはN型ドーパント元素もしくはPH3、AsH3等のN型ドーパントを含む化合物を雰囲気中に導入し、形成することが可能である。つまり、気相拡散法による不純物拡散層の形成は、不純物もしくは不純物元素を含む化合物を雰囲気中に導入することで行うことができる。
(第5の実施の形態)
次に、第5の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0064】
図9,10は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
まず、図9(a)に示すように、N+型単結晶シリコン基板41を用意し、エッチングにより所定の領域にトレンチ42を形成する。そして、シリコン基板41の表面をフッ酸(HF)により洗浄して自然酸化膜を除去する。
【0065】
その後、図9(b)に示すように、シリコン基板41を加熱炉に入れてアニールを行う。これにより、トレンチ42の底面および開口面での角部が丸くなる。
引き続き、図9(c)に示すように、エピタキシャル成長法によりトレンチ42内を含めたシリコン基板41上にN-エピタキシャル膜43aを形成する。
【0066】
さらに、図10(a)に示すように、塩化水素(HCl)等のハロゲン化物または水素(H2)を含んだ雰囲気において塩化水素等のハロゲン化物または水素の気相エッチング作用を用いN-エピタキシャル膜43aの一部をエッチング処理する。これにより、トレンチ42の開口部分におけるN-エピタキシャル膜43aがより多くエッチング除去されてトレンチ42内が順テーパ形状になる。
【0067】
引き続き、図10(b)に示すように、エピタキシャル成長法によりトレンチ42内を含めたシリコン基板41上にN-型のエピタキシャル膜43bを形成する。さらに、エピタキシャル成長法によりトレンチ42内を含めたシリコン基板41上にP型のエピタキシャル膜44を形成する。
【0068】
その後、図10(c)に示すように、エピタキシャル成長法によりトレンチ42内を含めたシリコン基板41上にN+型のエピタキシャル膜45を形成する。さらに、熱処理を行ってトレンチ42内に「す」があった場合、「す」を縮小化する。その後、シリコン基板41上のエピタキシャル膜43a,43b,44,45の表面を平坦化する。
【0069】
本実施形態においては、図9(b)のトレンチ内面の丸め処理において、非酸化性・非窒化性ガス雰囲気下でのアニールを行う。具体的には、その後に行われるエピ成膜工程と同一のチャンバ内で行うものとし、そのアニール条件として、
(1)処理温度については、エピ成膜温度以上、具体的には、850℃〜1300℃、好ましくは1100℃〜1200℃、
(2)真空度については、エピ成膜時以上、具体的には、10〜常圧760torr、好ましくは300〜600torr、
(3)非酸化性・非窒化性ガスおよびその流量については、H2または希ガスを10〜50リットル/分流す、
としている。
【0070】
この条件を満たすようにすることによりトレンチ形状変更、つまり、トレンチ底部の角部を丸めることによる、トレンチ底部に集中する応力を緩和することができる。
【0071】
このようにして成膜工程前において、トレンチエッチング後にHF洗浄により自然酸化膜を除去した上で、LP−CVDチャンバ内に基板を入れて、エピ成長前においてLP−CVD装置内で非酸化性・非窒化性ガス雰囲気(具体的には水素を導入)で熱処理を行い、トレンチ底部のコーナ(角部)の丸め加工を行う。このことによる効果として、トレンチ底部に発生する応力は成長面方位の異なるエピ膜がせめぎあうコーナ部を中心に発生していると考えられるため、コーナの丸め加工が応力低減には有効となる。熱処理条件はシリコン原子の移動現象を引き起こすためにエピ成膜温度以上(例えば、850℃以上)が必要で、好ましくは1100℃以上が有効である。また、水素分圧を高めることにより表面に付着しシリコン原子の移動現象を阻害する酸化膜除去効果が高まり、また、真空度もエピ成膜時の真空度以上(例えば、80torr以上)が必要で、好ましくは200torr〜常圧の間に設定することが有効である。その結果、図19に示すように、未処理の場合と比較してコーナ部の曲率半径も大きくなりコーナ部の丸め処理が可能となる。
【0072】
なお、P層の成膜直前にも同様に底部を丸め加工する処理を追加すると、トレンチのコーナの丸めにより応力の低減に加えて結晶欠陥の抑制およびデバイスの電界集中抑制効果も期待できる。
【0073】
また、トレンチ42の形成後においてアニールの代わりに等方性エッチング処理により丸め加工を実施してもよい。あるいは、トレンチ内壁を含む基板(ウエハ)の表面を熱処理した後、熱酸化膜を除去することにより丸め加工を行ってもよい。
【0074】
以上のごとく本実施形態においては、トレンチ42の形成後において、熱処理、または、等方性エッチング、または、犠牲酸化および酸化膜除去を行うことにより、トレンチ42内での角部を丸くするようにした。よって、トレンチ42の形状を変更して応力を緩和することにより、トレンチ42内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。
(第6の実施の形態)
次に、第6の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0075】
図11,12は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
まず、図11(a)に示すように、N+型単結晶シリコン基板51を用意し、エッチングにより所定の領域にトレンチ52を形成する。そして、シリコン基板51の表面をフッ酸(HF)により洗浄して自然酸化膜を除去する。
【0076】
その後、図11(b)に示すように、シリコン基板51を加熱炉に入れてアニールを行う。これにより、トレンチ52の底面および開口面での角部が丸くなる。
【0077】
引き続き、図11(c)に示すように、エピタキシャル成長法によりトレンチ52内を含めたシリコン基板51上にN-エピタキシャル膜53aを形成する。
さらに、図11(d)に示すように、塩化水素(HCl)等のハロゲン化物または水素(H2)を含んだ雰囲気において塩化水素等のハロゲン化物または水素の気相エッチング作用を用いN-エピタキシャル膜53aの一部をエッチング処理する。これにより、トレンチ52の開口部分におけるN-エピタキシャル膜53aがより多くエッチング除去されてトレンチ52内が順テーパ形状になる。
【0078】
引き続き、図12(a)に示すように、エピタキシャル成長法によりトレンチ52内を含めたシリコン基板51上にN-型のエピタキシャル膜53bを形成する。そして、図12(b)に示すように、エピタキシャル成長法によりトレンチ52内を含めたシリコン基板51上にP型のエピタキシャル膜54を形成する。
【0079】
その後、図12(c)に示すように、エピタキシャル成長法によりトレンチ52内を含めたシリコン基板51上にN+型のエピタキシャル膜55を形成する。さらに、熱処理を行ってトレンチ52内に「す」があった場合、「す」を縮小化する。その後、シリコン基板51上のエピタキシャル膜53a,53b,54,55の表面を平坦化する。
【0080】
本実施形態では、第1に、トレンチ形状変更、即ち、コーナの丸めによる応力緩和を行っている。第2に、エピ膜の一部エッチング後に形状制御を行っている。
【0081】
第1の処理に関して、図11(a)でのエッチングによりトレンチ52を形成した後において、フッ硝酸またはCDE等の等方性エッチング処理によりトレンチ52底部の角部を丸くしている。なお、他の手法として、トレンチ52内に犠牲酸化膜を形成した後に、当該酸化膜を除去することによりトレンチ底部の角部を丸くしてもよい。
【0082】
第2の処理として、図11(d)でのHClエッチング後において、形状変更をすべく、フッ硝酸またはCDE等により等方エッチングを行っている。なお、他の手法として、トレンチ52内に犠牲酸化膜を形成した後に、当該酸化膜を除去することにより形状変更をしてもよい。あるいは、アニール(熱処理)を行ってもよい。
【0083】
以上のごとく本実施形態においては、トレンチ52の形成後(第5の実施形態と同様)、および、N-型エピタキシャル膜43aの一部のエッチング処理後において、熱処理、または、等方性エッチング、または、犠牲酸化および酸化膜除去を行うことにより、トレンチ52内での角部を丸くするようにした。よって、トレンチ52の形状を変更して応力を緩和することにより、トレンチ52内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。
(第7の実施の形態)
次に、第7の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0084】
図13,14は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
まず、図13(a)に示すように、N+型単結晶シリコン基板61を用意し、エッチングにより所定の領域にトレンチ62を形成する。このとき、トレンチ62の形状として低アスペクト化する。具体的には、トレンチ62のアスペクト比(トレンチの深さをA、トレンチの幅をBとしたときの、A/B値)を0.2〜1.6の範囲とする。トレンチ62のアスペクト比の範囲を限定することにより、トレンチ底部のN型化を抑制して図14(c)でのP層64の膜厚を確保することが可能になる。
【0085】
その後、シリコン基板61の表面をフッ酸(HF)により洗浄して自然酸化膜を除去する。
さらに、図13(b)に示すように、シリコン基板61を加熱炉に入れてアニールを行う。これにより、トレンチ62の底面および開口面での角部が丸くなる。
【0086】
引き続き、図13(c)に示すように、エピタキシャル成長法によりトレンチ62内を含めたシリコン基板61上にN-エピタキシャル膜63aを形成する。
さらに、図13(d)に示すように、塩化水素(HCl)等のハロゲン化物または水素(H2)を含んだ雰囲気において塩化水素等のハロゲン化物または水素の気相エッチング作用を用いN-エピタキシャル膜63aの一部をエッチング処理する。これにより、トレンチ62の開口部分におけるN-エピタキシャル膜63aがより多くエッチング除去されてトレンチ62内が順テーパ形状になる。
【0087】
引き続き、図14(a)に示すように、エピタキシャル成長法によりトレンチ62内を含めたシリコン基板61上にN-型のエピタキシャル膜63bを形成する。そして、図14(b)に示すように、エピタキシャル成長法によりトレンチ62内を含めたシリコン基板61上にP型のエピタキシャル膜64を形成する。
【0088】
その後、図14(c)に示すように、エピタキシャル成長法によりトレンチ62内を含めたシリコン基板61上にN+型のエピタキシャル膜65を形成する。さらに、熱処理を行ってトレンチ62内に「す」があった場合、「す」を縮小化する。その後、シリコン基板61上のエピタキシャル膜63a,63b,64,65の表面を平坦化する。
【0089】
次に、トレンチ形状の低アスペクト化について言及する。
トレンチ底部においてチャネルP層64がN型化する現象が低アスペクトほど緩和されるため、トレンチ形状を低アスペクトにすることにより、トレンチ底部のN型化を回避した拡散層(N-/P/N+)を形成することができる。より具体的に説明する。
【0090】
図20はトレンチのアスペクト比を変えた場合の断面SCM像であり、トレンチ幅が19μmであり、図20(a)はトレンチ深さが4.2μmの場合であり、図20(b)はトレンチ深さが10.5μmの場合であり、図20(c)はトレンチ深さが19.5μmの場合である。図20(a),(b),(c)における、トレンチ側面でのP層の厚さt1とトレンチ底部でのP層の厚さt2をプロットしたものを図21に示す。図21の横軸にトレンチ深さをとり、縦軸にP層の厚さをとっている。
【0091】
この図21から、急激にN型化が進む、即ち、トレンチ底面でのP層膜厚t2が急に小さくなるのはアスペクト比が「1」以上であることが分かる。実用上、ソース・ドレイン間の電気的な分離を保つためには、チャネルP膜の膜厚は、少なくとも0.2μm以上は必要である。よって、図21からトレンチは深さが30μm以下、つまり、アスペクト比が1.6(=30/19)以下とするのがよい。
【0092】
ただし、低アスペクト化により基板深さ方向への高集積化が制約されるため、3次元パワーMOSの特性も制限される。つまり、表面からの拡散のみで3次元パワーMOSを形成する場合には、拡散が等方的であるため原理的にアスペクト比は0.5以下となり、実質的には加工限界や熱処理時間等からアスペクト比にして0.2が限界と考えられる。従って、トレンチのアスペクト比を0.2〜1.6の範囲内としても、埋込エピ成長の優位性は保持される。
【0093】
また本実施形態でも、従来の埋込エピ工程に対し変更や追加の処理が不要になる。
以上のごとく本実施形態においては、シリコン基板61にアスペクト比が1.6以下のトレンチ62を形成した。よって、トレンチ62内に配置される第1導電型層/第2導電型層/第1導電型層の積層構造体における第2導電型層のトレンチ底部での薄膜化を回避することができる。
【図面の簡単な説明】
【図1】第1の実施の形態における半導体装置の製造方法を説明するための断面図。
【図2】第1の実施の形態における半導体装置の製造方法を説明するための断面図。
【図3】第2の実施の形態における半導体装置の製造方法を説明するための断面図。
【図4】第2の実施の形態における半導体装置の製造方法を説明するための断面図。
【図5】第3の実施の形態における半導体装置の製造方法を説明するための断面図。
【図6】第3の実施の形態における半導体装置の製造方法を説明するための断面図。
【図7】第4の実施の形態における半導体装置の製造方法を説明するための断面図。
【図8】第4の実施の形態における半導体装置の製造方法を説明するための断面図。
【図9】第5の実施の形態における半導体装置の製造方法を説明するための断面図。
【図10】第5の実施の形態における半導体装置の製造方法を説明するための断面図。
【図11】第6の実施の形態における半導体装置の製造方法を説明するための断面図。
【図12】第6の実施の形態における半導体装置の製造方法を説明するための断面図。
【図13】第7の実施の形態における半導体装置の製造方法を説明するための断面図。
【図14】第7の実施の形態における半導体装置の製造方法を説明するための断面図。
【図15】効果確認のための断面SEM分析結果を示す図。
【図16】効果確認のためのSCM分析結果を示す図。
【図17】効果確認のための電気的特性の測定結果を示す図。
【図18】効果確認のためのSCM分析結果を示す図。
【図19】効果確認のための曲率半径の測定結果を示す図。
【図20】効果確認のためのSCM分析結果を示す図。
【図21】効果確認のためのP層の膜厚測定結果を示す図。
【図22】従来技術を説明するための図。
【図23】従来技術を説明するための図。
【符号の説明】
1,11,21,31,41,51,61…シリコン基板、2,12,22,32,42,52,62…トレンチ、3a,3b,13a,13b,23a,23b,33a,33b,43a,43b,53a,53b,63a,63b…エピタキシャル膜、4,14,24,34,44,54,64…エピタキシャル膜、5,15,25,35,45,55,65…エピタキシャル膜、6,16,26,36,46,56,66…エピタキシャル膜。
Claims (14)
- 半導体基板(1,11,21)にトレンチ(2,12,22)を形成する工程と、
エピタキシャル成長法により前記トレンチ(2,12,22)内を含めた半導体基板(1,11,21)上に第1導電型のエピタキシャル膜(3a,13a,23a)を形成する工程と、
ハロゲン化物または水素を含んだ雰囲気においてハロゲン化物または水素の気相エッチング作用を用い前記エピタキシャル膜(3a,13a,23a)の一部をエッチング処理する工程と、
エピタキシャル成長法により前記トレンチ(2,12,22)内を含めた半導体基板(1,11,21)上に第1導電型のエピタキシャル膜(3b,13b,23b)を形成する工程と、
エピタキシャル成長法により前記トレンチ(2,12,22)内を含めた半導体基板(1,11,21)上に第2導電型のエピタキシャル膜(4,14,24)を形成する工程と、
エピタキシャル成長法により前記トレンチ(2,12,22)内を含めた半導体基板(1,11,21)上に第1導電型のエピタキシャル膜(5,15,25)を形成する工程と、
前記半導体基板(1,11,21)上のエピタキシャル膜(3a,3b,4,5,13a,13b,14,15,23a,23b,24,25)の表面を平坦化する工程と、
を備えた半導体装置の製造方法であって、
前記エピタキシャル膜(3a)の一部のエッチング処理を同膜(3a)の形成温度・圧力よりも高い条件で行うことにより、トレンチ底部に集中する応力を緩和するようにしたことを特徴とする半導体装置の製造方法。 - 前記エピタキシャル膜(3a)の一部のエッチング処理を同膜(3a)の形成温度・圧力よりも高い条件で行う際には、圧力を10〜760torr、温度を850〜1300℃とすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記エピタキシャル膜(3a)の一部のエッチング処理を同膜(3a)の形成温度・圧力よりも高い条件で行う際には、圧力を300〜600torr、温度を1100〜1200℃とすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記エピタキシャル膜(3a)の一部のエッチング処理を同膜(3a)の形成温度・圧力よりも高い条件で行う際には、前記エピタキシャル膜(3a)の一部のエッチング処理を、非酸化性・非窒化性ガス雰囲気下で行うことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 非酸化性・非窒化性ガスとは、水素ガスまたは希ガスであることを特徴とする請求項4に記載の半導体装置の製造方法。
- 半導体基板(31)にトレンチ(32)を形成する工程と、 エピタキシャル成長法により前記トレンチ(32)内を含めた半導体基板(31)上に第1導電型のエピタキシャル膜(33a)を形成する工程と、
ハロゲン化物または水素を含んだ雰囲気においてハロゲン化物または水素の気相エッチング作用を用い前記エピタキシャル膜(33a)の一部をエッチング処理する工程と、
エピタキシャル成長法により前記トレンチ(32)内を含めた半導体基板(31)上に第1導電型のエピタキシャル膜(33b)を形成する工程と、
気相拡散法により前記第1導電型のエピタキシャル膜(33a,33b)の表層部に第2導電型の不純物拡散層(34)を形成する工程と、
エピタキシャル成長法により前記トレンチ(32)内を含めた半導体基板(31)上に第1導電型のエピタキシャル膜(35)を形成する工程と、
前記半導体基板(31)上のエピタキシャル膜(33a,33b,34,35)の表面を平坦化する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板(31)にトレンチ(32)を形成する工程と、
エピタキシャル成長法により前記トレンチ(32)内を含めた半導体基板(31)上に第1導電型のエピタキシャル膜(33a)を形成する工程と、
ハロゲン化物または水素を含んだ雰囲気においてハロゲン化物または水素の気相エッチング作用を用い前記エピタキシャル膜(33a)の一部をエッチング処理する工程と、
エピタキシャル成長法により前記トレンチ(32)内を含めた半導体基板(31)上に第1導電型のエピタキシャル膜(33b)を形成する工程と、
気相拡散法により前記第1導電型のエピタキシャル膜(33a,33b)の表層部に第2導電型の不純物拡散層(34)を形成し、さらに、エピタキシャル成長法により前記トレンチ(32)内を含めた半導体基板(31)上に第2導電型のエピタキシャル膜を形成する工程と、
エピタキシャル成長法により前記トレンチ(32)内を含めた半導体基板(31)上に第1導電型のエピタキシャル膜(35)を形成する工程と、
前記半導体基板(31)上のエピタキシャル膜(33a,33b,34,35)の表面を平坦化する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記気相拡散法による第2導電型の不純物拡散層(34)の形成は、1000℃以上の雰囲気下で行うことを特徴とする請求項6または7に記載の半導体装置の製造方法。
- 前記気相拡散法による第2導電型の不純物拡散層(34)の形成は、1100℃以上の雰囲気下で行うことを特徴とする請求項6または7に記載の半導体装置の製造方法。
- 前記気相拡散法による第2導電型の不純物拡散層(34)の形成は、不純物もしくは不純物元素を含む化合物を雰囲気中に導入することで行うことを特徴とする請求項6または7に記載の半導体装置の製造方法。
- 半導体基板(41,51)にトレンチ(42,52)を形成する工程と、
エピタキシャル成長法により前記トレンチ(42,52)内を含めた半導体基板(41,51)上に第1導電型のエピタキシャル膜(43a,53a)を形成する工程と、
ハロゲン化物または水素を含んだ雰囲気においてハロゲン化物または水素の気相エッチング作用を用い前記エピタキシャル膜(43a,53a)の一部をエッチング処理する工程と、
エピタキシャル成長法により前記トレンチ(42,52)内を含めた半導体基板(41,51)上に第1導電型のエピタキシャル膜(43b,53b)を形成する工程と、
エピタキシャル成長法により前記トレンチ(42,52)内を含めた半導体基板(41,51)上に第2導電型のエピタキシャル膜(44,54)を形成する工程と、
エピタキシャル成長法により前記トレンチ(42,52)内を含めた半導体基板(41,51)上に第1導電型のエピタキシャル膜(45,55)を形成する工程と、
前記半導体基板(41,51)上のエピタキシャル膜(43a,43b,44,45,53a,53b,54,55)の表面を平坦化する工程と、
を備えた半導体装置の製造方法であって、
前記トレンチ(42,52)の形成後、または、前記第1導電型のエピタキシャル膜(53a)の一部のエッチング処理後において、非酸化性・非窒化性ガス雰囲気下での熱処理を行うことにより、トレンチ(42,52)内での角部を丸くするようにしたことを特徴とする半導体装置の製造方法。 - 前記熱処理は、非酸化性・非窒化性ガス雰囲気下において温度が850〜1300℃で行うものであることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記熱処理は、非酸化性・非窒化性ガス雰囲気下において温度が1 100〜1200℃で行うものであることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記第2導電型のエピタキシャル膜(24)の形成後においてトレンチ内のエピタキシャル膜に対し熱処理を施す工程をさらに備え、
前記第2導電型のエピタキシャル膜(24)の形成後においてトレンチ(22)内のエピタキシャル膜に対し熱処理を施す工程は、複数回行われる第2導電型のエピタキシャル膜(24)の成膜の後に、毎回、熱処理を行うものであることを特徴とする請求項1〜13のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002012171A JP3918565B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体装置の製造方法 |
US10/347,190 US7026248B2 (en) | 2002-01-21 | 2003-01-21 | Method for manufacturing semiconductor device with semiconductor region inserted into trench |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002012171A JP3918565B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003218036A JP2003218036A (ja) | 2003-07-31 |
JP3918565B2 true JP3918565B2 (ja) | 2007-05-23 |
Family
ID=19191729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002012171A Expired - Fee Related JP3918565B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7026248B2 (ja) |
JP (1) | JP3918565B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050106794A1 (en) * | 2002-03-26 | 2005-05-19 | Fuji Electric Holdings Co., Ltd. | Method of manufacturing a semiconductor device |
JP4123961B2 (ja) * | 2002-03-26 | 2008-07-23 | 富士電機デバイステクノロジー株式会社 | 半導体装置の製造方法 |
JP4773716B2 (ja) | 2004-03-31 | 2011-09-14 | 株式会社デンソー | 半導体基板の製造方法 |
JP3961503B2 (ja) * | 2004-04-05 | 2007-08-22 | 株式会社Sumco | 半導体ウェーハの製造方法 |
SE527205C2 (sv) * | 2004-04-14 | 2006-01-17 | Denso Corp | Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid |
JP5055687B2 (ja) * | 2004-07-05 | 2012-10-24 | 富士電機株式会社 | 半導体ウエハの製造方法 |
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JP4961686B2 (ja) * | 2005-06-03 | 2012-06-27 | 株式会社デンソー | 半導体装置 |
JP4534041B2 (ja) * | 2005-08-02 | 2010-09-01 | 株式会社デンソー | 半導体装置の製造方法 |
JP4865290B2 (ja) * | 2005-10-06 | 2012-02-01 | 株式会社Sumco | 半導体基板の製造方法 |
US8017487B2 (en) | 2006-04-05 | 2011-09-13 | Globalfoundries Singapore Pte. Ltd. | Method to control source/drain stressor profiles for stress engineering |
JP4182986B2 (ja) * | 2006-04-19 | 2008-11-19 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
CN102361011B (zh) * | 2008-06-11 | 2016-06-22 | 美格纳半导体有限会社 | 形成半导体器件的栅极的方法 |
US8080862B2 (en) * | 2008-09-09 | 2011-12-20 | Qualcomm Incorporate | Systems and methods for enabling ESD protection on 3-D stacked devices |
US8390058B2 (en) * | 2009-06-12 | 2013-03-05 | Aplha and Omega Semiconductor Incorporated | Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions |
US8530938B2 (en) * | 2009-12-10 | 2013-09-10 | International Rectifier Corporation | Monolithic integrated composite group III-V and group IV semiconductor device and method for fabricating same |
KR20120062367A (ko) * | 2010-12-06 | 2012-06-14 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
CN103715075B (zh) * | 2012-09-29 | 2017-09-12 | 旺宏电子股份有限公司 | 半导体栅极结构以及其形成方法 |
JP5925704B2 (ja) * | 2013-01-17 | 2016-05-25 | 東京エレクトロン株式会社 | シリコン膜の形成方法およびその形成装置 |
JP2015179729A (ja) * | 2014-03-19 | 2015-10-08 | 東京エレクトロン株式会社 | シリコン酸化膜の形成方法およびその形成装置 |
JP6606476B2 (ja) | 2016-08-02 | 2019-11-13 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置およびプログラム |
US10115639B2 (en) * | 2016-11-29 | 2018-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of forming the same |
JP6778139B2 (ja) | 2017-03-22 | 2020-10-28 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置およびプログラム |
WO2019003662A1 (ja) | 2017-06-27 | 2019-01-03 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置およびプログラム |
CN110832621B (zh) | 2017-08-14 | 2024-04-09 | 株式会社国际电气 | 半导体器件的制造方法、衬底处理装置及记录介质 |
CN111699549A (zh) * | 2018-01-24 | 2020-09-22 | 应用材料公司 | 使用高压退火的接缝弥合 |
JP6843087B2 (ja) | 2018-03-12 | 2021-03-17 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置およびプログラム |
JP2022133762A (ja) * | 2021-03-02 | 2022-09-14 | 東京エレクトロン株式会社 | 成膜方法、処理装置及び処理システム |
CN115223942A (zh) * | 2021-04-15 | 2022-10-21 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5494775A (en) | 1978-01-09 | 1979-07-26 | Toshiba Corp | Illuminator in tunnel |
GB2089119A (en) | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
US5814562A (en) * | 1995-08-14 | 1998-09-29 | Lucent Technologies Inc. | Process for semiconductor device fabrication |
JP3414590B2 (ja) | 1996-06-20 | 2003-06-09 | 株式会社東芝 | 半導体装置の製造方法 |
JP4228458B2 (ja) * | 1999-03-16 | 2009-02-25 | ソニー株式会社 | 半導体装置の製造方法 |
JP3804375B2 (ja) | 1999-12-09 | 2006-08-02 | 株式会社日立製作所 | 半導体装置とそれを用いたパワースイッチング駆動システム |
JP4200626B2 (ja) | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
US6642577B2 (en) * | 2000-03-16 | 2003-11-04 | Denso Corporation | Semiconductor device including power MOSFET and peripheral device and method for manufacturing the same |
US6667196B2 (en) * | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
-
2002
- 2002-01-21 JP JP2002012171A patent/JP3918565B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-21 US US10/347,190 patent/US7026248B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030139012A1 (en) | 2003-07-24 |
US7026248B2 (en) | 2006-04-11 |
JP2003218036A (ja) | 2003-07-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040427 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050301 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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