[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TW201826529A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TW201826529A
TW201826529A TW106130074A TW106130074A TW201826529A TW 201826529 A TW201826529 A TW 201826529A TW 106130074 A TW106130074 A TW 106130074A TW 106130074 A TW106130074 A TW 106130074A TW 201826529 A TW201826529 A TW 201826529A
Authority
TW
Taiwan
Prior art keywords
semiconductor
type
region
conductivity type
film
Prior art date
Application number
TW106130074A
Other languages
English (en)
Inventor
安孫子雄哉
江口聰司
齋藤滋晃
谷口大輔
山口夏生
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201826529A publication Critical patent/TW201826529A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/63—Connectors not provided for in any of the groups H01L24/10 - H01L24/50 and subgroups; Manufacturing methods related thereto
    • H01L24/64—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明提供一種半導體裝置及半導體裝置之製造方法，改善半導體裝置的特性。該半導體裝置具備將n型柱區域NC1與p型柱區域PC1規則地配置之超級接面構造，該n型柱區域NC1與p型柱區域PC1具有如下構成：n型柱區域NC1，具備由位於溝DT1間的n型之磊晶層NE構成的垂直部、及配置在溝DT1之側面的錐狀之埋入n型磊晶膜ENE；p型柱區域PC1，由配置在溝DT1中的埋入p型磊晶膜EPE構成。如此地，藉由在配置p型柱區域PC1的溝DT1之側壁，設置錐狀之埋入n型磊晶膜ENE，而可使p型柱區域PC1為倒梯形形狀，可改善對於p型柱區域PC1的p型雜質濃度不均之邊限。此外，藉由n型雜質（例如As）之橫向擴散，可使導通電阻降低。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，例如，可適當利用在具備超級接面（super junction）構造之半導體裝置及其製造方法。
在係功率半導體裝置之縱式功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金氧半場效電晶體）中，為了維持耐受電壓並抑制導通電阻，而研究超級接面構造的採用。
例如，在專利文獻1揭露一種半導體裝置，其具備使N導電型柱與P導電型柱抵接而交互配置的PN柱層。進一步，於專利文獻1揭露一種技術，形成矽基板側（底面側）狹窄而上方開口部側寬闊之錐形的溝槽，在溝槽內，將由矽構成之P導電型的埋入磊晶層，以具有在溝槽之矽基板側（底面側）濃，在上方開口部側淡的雜質濃度分布之方式形成。 ［習知技術文獻］ ［專利文獻］
專利文獻1：日本特開2008－305927號公報
［本發明所欲解決的問題］ 本案發明人，從事採用超級接面構造之縱式功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金氧半場效電晶體）的研究開發，對於其性能之改善用心研究。在此過程中，得知為了改善採用超級接面構造之縱式功率MOSFET的性能，對於其構造、製造方法，尚有進一步改善的空間。
其他問題與新特徵，應可自本說明書之記載內容及附圖明瞭。 ［解決問題之技術手段］
簡單地說明本申請案裡揭露之實施形態中的代表性實施形態之概要，其內容如同下述。
本申請案中揭露之一實施形態所示的半導體裝置，將第1導電型之複數第1柱，與和該第1導電型為相反導電型的第2導電型之複數第2柱交互配置，具備形成在半導體層中之複數第1溝。此外，該第2柱，具備形成在該半導體層中之第1部及第2部，該第1部由位於複數該第1溝間的該第2導電型之該半導體層構成，該第2部由配置於該第1溝的側面之錐狀的該第2導電型之埋入半導體膜構成；該第1柱，由配置在該第1溝中的該第1導電型之埋入半導體膜構成。
本申請案中揭露之一實施形態所示的半導體裝置之製造方法，製造具備形成在半導體層中的第1導電型之複數第1柱、及與該第1導電型為相反導電型的第2導電型之複數第2柱的半導體裝置，其包含如下步驟。（a）準備半導體基板，於該半導體基板的主面上形成有該第2導電型之該半導體層；（b）於該半導體層中，形成複數第1溝，並由形成位於該第1溝間的該第2導電型之該半導體層構成的第1部。此外，包含如下步驟：（c）於該第1溝之側面，形成由錐狀的該第2導電型之埋入半導體膜構成的第2部，藉以形成具備該第1部與該第2部之該第2柱；以及（d）在該（c）步驟後，於該第1溝中，形成該第1導電型之埋入半導體膜，藉以形成該第1柱。 ［本發明之效果］
若依本申請案中揭露的以下所述之代表性實施形態所示的半導體裝置，則可改善半導體裝置的特性。
若依本申請案中揭露的以下所述之代表性實施形態所示的半導體裝置之製造方法，則可製造特性良好的半導體裝置。
以下實施形態中，雖為了方便在必要時分割為複數個部分或實施形態予以說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、應用例、詳細說明、補充說明等關係。此外，以下實施形態中，在提及要素的數目等（包括個數、數值、量、範圍等）之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定為該特定數目，可為特定數目以上亦可為以下。
進一步，以下實施形態中，其構成要素（亦包括要素步驟等），除了特別指出之情況及原理上明顯被視為必須之情況等以外，並非為必要。同樣地，以下實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，對於上述數目等（包括個數、數值、量、範圍等）亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態之全部附圖中，對於具有同一功能之構件給予同一或相關符號，並省略其重複的說明。此外，在存在有複數類似構件（部位）之情況，有對於通稱的符號追加記號而表示個別或特定部位之情況。此外，下述實施形態中，除了特別必要時以外，原則上不重複同一或同樣部分之說明。
此外，在實施形態所使用的附圖中，有即便為剖面圖仍為了容易觀看附圖而省略影線之情況。此外，有即便為俯視圖仍為了容易觀看附圖而附加影線之情況。
此外，在剖面圖及俯視圖中，各部位的大小並未與實際裝置對應，有為了使附圖容易理解，而將特定部位相對放大顯示之情況。此外，在剖面圖與俯視圖對應之情況中，亦有為了使附圖容易理解，而將特定部位相對放大顯示之情況。
（實施形態1） ［構造說明］ 圖1為，示意本實施形態的半導體裝置之構成的俯視圖。圖2為，顯示本實施形態的半導體裝置之構造的剖面圖。圖2所示之剖面，例如與圖1的A－A部對應。本實施形態的半導體裝置（半導體元件），為縱式功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金氧半場效電晶體）。MOSFET，亦有稱作MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半場效電晶體）之情形。圖3為，顯示本實施形態的半導體裝置之p型柱區域的構造之俯視圖。
如圖1所示，本實施形態的半導體裝置（半導體晶片）之從頂面俯視時的形狀為矩形。而本實施形態的半導體裝置，具備單元區CR、中間區（亦稱作終止部、終端部）TR、及周邊區PER。單元區CR，配置在略矩形的半導體裝置之中央部；中間區TR，配置為包圍單元區CR之外側；周邊區PER，配置為包圍中間區TR。
如圖2及圖3所示，在單元區CR、中間區TR、及周邊區PER中，分別形成將線狀之p型柱區域（PC1～PC3）與線狀之n型柱區域（NC1～NC3）交互而規則地配置的構造體。將此等構造，稱作超級接面（Super junction）構造。圖4為，顯示本實施形態的超級接面構造之剖面圖。如圖4所示，在交互而規則地配置有p型柱區域PC1與n型柱區域NC1的構造體之單元區CR上，形成功率MOSFET（參考圖2）。
藉由採用此等超級接面構造（參考圖2、圖4），而使空乏層從p型柱區域PC1與n型柱區域NC1之邊界區域，即從在縱方向延伸之pn接合，往橫向延伸，故可確保耐受電壓。特別是，若為了降低功率MOSFET之導通電阻，而使成為電流通路之n型柱區域NC1的雜質濃度增高，則耐受電壓容易降低，藉由採用上述超級接面構造，可確保高耐受電壓，並降低導通電阻。
此外，不僅在單元區CR，在中間區TR及周邊區PER中，亦規則地配置p型柱區域（PC2、PC3）與n型柱區域（NC2、NC3），藉而使空乏層以包圍單元區CR的方式擴展，故可進一步改善耐受電壓。
此處，本實施形態中，如圖2及圖4所示，n型柱區域（NC1～NC3）為上底較下底更小的正梯形形狀，p型柱區域（PC1～PC3）為上底較下底更大的倒梯形形狀。
參考圖5、圖6，對超級接面構造進一步詳細地說明。圖5為，本實施形態的p型柱區域附近之放大圖。此外，圖6為，顯示本實施形態的超級接面構造之形成步驟的剖面圖。
如圖5所示，n型柱區域（NC1～NC3），具備由磊晶層NE構成的垂直部、及由配置於其側面的錐狀之埋入n型磊晶膜ENE構成的錐部。因而，如同前述，n型柱區域（NC1～NC3），成為上底較下底更小的正梯形形狀；p型柱區域（PC1～PC3），成為上底較下底更大的倒梯形形狀。
此等超級接面構造，可如同下述地形成。例如，如圖6（A）所示，以期望形狀之硬罩HM作為遮罩，蝕刻在主面（表面、頂面）上形成有由n型半導體層構成之磊晶層NE的半導體基板1S，藉以形成溝（亦稱作溝槽）DT。例如，溝DT的開口寬度為4μm程度，深度D為50μm程度。此外，圖4所示之溝（DT1、DT2、DT3）間的寬度，為4μm程度。另，溝（DT1、DT2、DT3）的開口寬度為2～5μm，溝（DT1、DT2、DT3）的深度，可在40～60μm之範圍調整。此外，溝（DT1、DT2、DT3）間的寬度，可在2～5μm之範圍調整。
溝DT之側面與半導體基板1S之表面所構成的角θ1，為89°以上90°以下。換而言之，溝DT之側面與磊晶層NE之底面所構成的角θ1，為89°以上90°以下。如此地，形成寬高比高（10以上）、溝之側面與半導體基板1S之表面所構成的角θ1幾近垂直的溝DT。作為形成此等溝DT所用之蝕刻方法，宜利用波希法（Bosch process）。此波希法，為重複蝕刻（例如，SF6 所進行的蝕刻）與保護膜沉積（例如，C4 F8 所進行的成膜）之方法。另，寬高比，係以蝕刻深度D／開口寬度W定義。
接著，如圖6（B）所示，於溝DT之側面（側壁），形成錐狀之埋入n型磊晶膜ENE。例如，一邊導入n型雜質，一邊使由矽構成的磊晶層成長。此時，藉由將矽的蝕刻氣體（例如HCl），與係原料氣體的矽化合物（例如SiH4 ）一起導入同時成膜，而可形成錐狀之埋入n型磊晶膜ENE。亦即，若僅導入原料氣體，則在溝DT之上部（肩部）成膜為頂蓋狀，有阻塞溝的上部之疑慮，但藉由導入蝕刻氣體而蝕刻溝的上部之成膜成分，藉而成為原料氣體進入至溝的底部之成膜。如此地，在側面上部，埋入n型磊晶膜ENE的膜厚小（t1），在側面下部，埋入n型磊晶膜ENE的膜厚大（t2＞t1）。側面上部為，位於較溝的深度D之至少一半更為上方的位置之埋入n型磊晶膜ENE的膜厚。
接著，如圖6（C）所示，藉由磊晶成長法，於溝DT的內部，形成埋入p型磊晶膜EPE。亦即，將導入之雜質由n型雜質更換為p型雜質，一邊導入p型雜質一邊使磊晶層成長。此時，埋入p型磊晶膜EPE成長而覆蓋溝DT之底面、埋入n型磊晶膜ENE之側面。進一步，若成長持續，則如圖6（D）所示，溝DT的內部被埋入p型磊晶膜EPE埋入，進一步，埋入p型磊晶膜EPE成長至超過位於溝DT間之硬罩HM高度的厚度。
其後，去除溝DT上部的埋入p型磊晶膜EPE及硬罩HM。例如，將硬罩HM作為阻擋件，利用CMP（Chemical Mechanical Polishing：化學性機械研磨）法去除溝DT上部的埋入p型磊晶膜EPE，進一步，藉由蝕刻將留下的硬罩HM去除。藉此，形成由p型柱區域PC、n型柱區域NC構成之超級接面構造（參考圖4）。
本實施形態的n型柱區域（NC1～NC3），係以導入磷（P）或砷（As）等n型雜質的由矽等構成之半導體區（磊晶層）所構成。構成n型柱區域（NC1～NC3）之垂直部（磊晶層NE）的n型雜質濃度，例如為3.0×1015 ／cm3 。此外，構成n型柱區域（NC1～NC3）的由埋入n型磊晶膜ENE構成之錐部的n型雜質濃度，例如為5.0×1015 ／cm3 。
此外，本實施形態的p型柱區域（PC1～PC3），係以導入硼（B）等p型雜質的由矽等構成之半導體區（埋入p型磊晶膜EPE）所構成。構成p型柱區域（PC1～PC3）之半導體區（埋入p型磊晶膜EPE）的p型雜質濃度，例如為3.0×1015 ／cm3 。
如此地，本實施形態中，在配置p型柱區域PC1～PC3的溝DT1～DT3之側壁，設置n型柱區域NC1～NC3之由埋入n型磊晶膜ENE構成的錐部，故可使p型柱區域PC1～PC3為倒梯形形狀，可改善對於p型柱區域PC1～PC3的p型雜質濃度不均之邊限。此外，藉由n型雜質（例如As）之橫向擴散，可追求導通電阻的降低。
圖7為，顯示溝的深度與耐受電壓之關係的圖表。橫軸表示p型柱區域的濃度（P Pillar Conc.［cm－ 3 ］），縱軸表示耐受電壓（BVdss［V］）。此外，圖表中之數值，表示溝的深度［μm］。如圖7所示，得知p型柱區域的濃度為相同程度之情況，若溝的深度越深，則耐受電壓改善。
圖8為，顯示波希法的剖面圖。作為圖8（A）所示之形成開口寬度（上部開口寬度）W、蝕刻深度D的溝DT之方法，可利用波希法。此波希法，為重複蝕刻（例如，SF6 所進行的蝕刻）與保護膜沉積（例如，C4 F8 所進行的成膜）之方法。若依此等波希法，則如圖8（B）所示，可形成寬高比大的溝DT。然而，如圖8（B）的左圖所示，在溝DT之側面形成微小的凹凸。關於此點，藉由施行氫退火處理（在氫氣環境下施行熱處理之處理），而可在溝之側面使微小的凹凸平滑化。若依此等波希法及氫退火處理，即便係寬高比為10以上的溝，仍可使其成為側面與半導體基板1S之表面所構成的角θ1為89°以上90°以下的溝。
然而，溝DT之側面，即p型柱區域之側面，宜為錐形。圖9為，顯示溝的形狀與對於p型柱區域的p型雜質濃度不均之邊限的圖。對於如圖9（A）所示地側面幾近垂直的溝（側面與半導體基板1S之表面所構成的角θ1為89°以上90°以下的溝），與如圖9（B）所示之側面為錐形的溝（側面與半導體基板1S之表面所構成的角θ1為88.5°程度的溝），研究上述邊限，其結果顯示在圖9（C）。圖9（C）的圖表之橫軸為p型柱區域的p型雜質濃度，縱軸為耐受電壓。在係側面幾近垂直的溝之資料的圖表（A）中，耐受電壓之最高值大，但若p型雜質濃度有少許偏移則耐受電壓急遽地降低。亦即，對於p型雜質濃度不均之邊限小。相對於此，在係側面為錐形的溝DT之資料的圖表（B）中，即便p型雜質濃度有些許改變，耐受電壓的降低仍平緩。如此地，藉由使溝DT之側面，即p型柱區域之側面呈錐形，而可改善對於p型柱區域PC1的p型雜質濃度不均之邊限。另，關於耐受電壓，藉由採用前述之波希法，而可藉由增大溝的深度而改善耐受電壓。
圖10為，本案發明人所研究之寬高比高的溝之SEM照片。圖10（B）為，圖10（A）之部分放大圖。如圖10所示，藉由波希法及氫退火處理，即便係寬高比為10以上的溝，仍可形成溝之側面與半導體基板1S之表面所構成的角θ1為89°以上90°以下的溝。
圖11為，本案發明人所研究的p型柱區域附近之SEM照片。如圖11所示，可確認在使埋入n型磊晶膜ENE及埋入p型磊晶膜EPE於溝DT的內部依序成長之情況，p型柱區域之側面成為錐形。
如此地，依本實施形態，則在配置p型柱區域PC的溝DT之側壁，設置有由埋入n型磊晶膜ENE構成的錐部，故可使p型柱區域PC為倒梯形形狀，可改善對於p型柱區域PC的p型雜質濃度不均之邊限。
藉此，如同前述，可改善對於p型柱區域PC1～PC3的p型雜質濃度不均之邊限，例如，在導入雜質並使由矽構成的磊晶層成長時，不必高精度地控制雜質濃度，控制性變佳。此外，可降低因雜質濃度的不均，使耐受電壓未達到期望標準而變得不良之情形。進一步，在以批次方式使磊晶層成長之情況，有處理批次全體變得不良的疑慮，藉由改善對於雜質濃度不均之邊限，而可改善製品良率。
以下，參考圖2，並詳細地說明各區域之半導體裝置的構成。
（1）單元區CR的構造 如圖2所示，於單元區CR，形成功率MOSFET。此功率MOSFET，形成在半導體基板1S上的磊晶層EPS之主表面。磊晶層EPS，由複數個p型柱區域（亦稱作p型柱、柱）PC1與複數個n型柱區域（亦稱作n型柱、柱）NC1構成。p型柱區域PC1與n型柱區域NC1在X方向交互地配置。如圖3所示，p型柱區域PC1之從頂面俯視時的形狀，為線狀（在Y方向具有長邊的矩形形狀）。
例如，此處，設計為使p型柱區域PC1之上部的寬度（X方向的尺寸）及進深（Y方向的尺寸），與n型柱區域NC1之上部的寬度（X方向的尺寸）及進深（Y方向的尺寸）各自相同。
n型柱區域NC1，如同前述，呈略柱形，具備由磊晶層NE構成的垂直部、及由配置於其側面的錐狀之埋入n型磊晶膜ENE構成的錐部，n型柱區域NC1係以導入有磷（P）或砷（As）等n型雜質之半導體區（磊晶層）構成。由n型柱區域NC1與半導體基板1S，構成功率MOSFET之汲極區。n型柱區域NC1，被2個p型柱區域PC1包夾。複數個n型柱區域NC1，各自分隔p型柱區域PC1的上部寬度（X方向的尺寸）之距離而配置。
p型柱區域PC1，例如呈略柱形，係以導入有硼（B）等p型雜質之半導體區構成。p型柱區域PC1，被2個n型柱區域NC1包夾。複數個p型柱區域PC1，各自分隔n型柱區域NC1的上部寬度（X方向的尺寸）之距離而配置。
在此等規則地配置有p型柱區域PC1與n型柱區域NC1的構造體（磊晶層EPS）之主表面，形成功率MOSFET。
功率MOSFET，具有閘極電極GE，隔著閘極絕緣膜GOX而配置於n型柱區域NC1上。作為閘極絕緣膜GOX，例如可使用氧化矽膜。此外，作為閘極絕緣膜GOX，除了使用氧化矽膜以外，例如亦可使用介電常數較氧化矽膜更高的高介電常數膜等。此外，作為閘極電極GE，例如可使用多晶矽膜。
於閘極電極GE之兩側的p型柱區域PC1之上部配置通道區CH。以包含在此通道區CH內部的方式配置源極區SR。通道區CH，例如係以導入有硼（B）等p型雜質之半導體區構成；源極區SR，例如係以導入有磷（P）或砷（As）等n型雜質之半導體區構成。如同前述，由n型柱區域NC1與半導體基板1S，構成功率MOSFET之汲極區。
在對功率MOSFET之閘極電極GE施加電位的情況，載子（電子）通過形成在通道區CH的反轉層，從源極區SR往汲極區（n型柱區域NC1、半導體基板1S（LR））流動。換而言之，電流通過形成在通道區CH的反轉層，從汲極區（n型柱區域NC1、半導體基板1S（LR））往源極區SR流動。
使在Y方向延伸之閘極電極GE、其下方之n型柱區域NC1、及其兩側之源極區SR為單位格，將其等重複配置。將複數個單位格並聯，形成1個功率MOSFET。
此外，於源極區SR之中央部分，形成從磊晶層EPS之頂面到達通道區CH的主體接觸區BC。此主體接觸區BC，例如係以導入有硼（B）等p型雜質之半導體區構成。此主體接觸區BC的雜質濃度，較通道區CH的雜質濃度更高。
閘極電極GE之頂面及兩側之側面，為層間絕緣膜IL所覆蓋。作為層間絕緣膜IL，例如可使用氧化矽膜。將主體接觸區BC及其兩側之源極區SR上的層間絕緣膜IL去除，形成接觸洞。於此接觸洞及層間絕緣膜IL上，配置源極電極SE。作為源極電極SE，例如可使用由鈦鎢膜構成之阻障導體膜與其上部的由鋁膜構成之主導體膜的疊層膜。
藉此，源極電極SE，與源極區SR電性連接，且亦藉由主體接觸區BC而與通道區CH電性連接。此主體接觸區BC，具有確保與源極電極SE之歐姆接觸的功能，藉由此主體接觸區BC的存在，而將源極區SR與通道區CH以同電位電性連接。
因此，可抑制使源極區SR為射極區，使通道區CH為基極區，並使n型柱區域NC1為集極區之寄生npn雙極性電晶體的導通動作。亦即，將源極區SR與通道區CH以同電位電性連接，係指寄生npn雙極性電晶體的射極區與基極區之間不產生電位差，因此，可抑制寄生npn雙極性電晶體的導通動作。
於源極電極SE上，以部分覆蓋源極電極SE的方式，配置表面保護膜PAS。作為表面保護膜PAS，例如可使用氧化矽膜。源極電極SE之部分區域，從表面保護膜PAS露出。此外，於半導體基板1S之背面（與形成有磊晶層EPS之為相反側的面），配置由金屬膜構成之汲極電極DE。
（2）中間區TR的構造 如圖2所示，於中間區TR，形成閘極拉出部GPU、閘極拉出電極GPE、源極拉出區SPR、及源極拉出電極SPE。
閘極拉出部GPU及閘極拉出電極GPE，配置於半導體基板1S上之磊晶層EPS上方。源極拉出區SPR，配置於磊晶層EPS之上部。
在此中間區TR中，亦規則地配置p型柱區域PC2與n型柱區域NC2。換而言之，則如圖3所示，交互地配置有線狀之p型柱區域PC1、PC2與線狀之n型柱區域NC1、NC2的矩形區域中之中央部的單元區CR之外周區域，成為中間區TR。因此，沿著中間區TR之在Y方向延伸的邊（圖3的中間區TR之左右的邊），交互地配置線狀之p型柱區域PC2與線狀之n型柱區域NC2。此外，沿著中間區TR之在X方向延伸的邊（圖3之上下的邊），交互地配置從單元區CR延伸的線狀之p型柱區域PC1與線狀之n型柱區域NC1各自的端部。
如此地，中間區TR之規則地配置有p型柱區域PC2與n型柱區域NC2的構造體（磊晶層EPS），和單元區CR之規則地配置有p型柱區域PC1與n型柱區域NC1的構造體（磊晶層EPS）為同樣的構成。
閘極拉出部GPU，隔著閘極絕緣膜GOX而配置於磊晶層EPS。於此閘極拉出部GPU之下方，亦配置通道區CH。而後，以覆蓋此閘極拉出部GPU之頂面及兩側之側面的方式配置層間絕緣膜IL，於此層間絕緣膜IL之一部分，形成使閘極拉出部GPU之頂面的一部分露出之開口部。此外，作為閘極拉出部GPU，與閘極電極GE同樣地，例如可使用多晶矽膜。
而後，在包含開口部內的層間絕緣膜IL上，配置閘極拉出電極GPE。作為閘極拉出電極GPE，與源極電極SE同樣地，例如可使用由鈦鎢膜構成之阻障導體膜與其上部的由鋁膜構成之主導體膜的疊層膜。
此處，閘極拉出部GPU，與複數閘極電極GE電性連接，對閘極拉出電極GPE施加的閘極電壓，通過閘極拉出部GPU，而分別對複數閘極電極GE施加。
於磊晶層EPS之上部，形成從單元區CR延伸的通道區CH。以包含在此通道區CH內部的方式配置源極拉出區SPR。源極拉出區SPR，與源極區SR同樣地，例如由導入有磷（P）或砷（As）等n型雜質之半導體區構成。
以覆蓋上述通道區CH上的方式，於磊晶層EPS之頂面上方配置層間絕緣膜IL，在此層間絕緣膜IL，以露出源極拉出區SPR的方式形成開口部。
而後，在包含開口部內的層間絕緣膜IL上，配置源極拉出電極SPE。作為源極拉出電極SPE，與源極電極SE同樣地，例如可使用由鈦鎢膜構成之阻障導體膜與其上部的由鋁膜構成之主導體膜的疊層膜。
於中間區TR中，亦以部分覆蓋閘極拉出電極GPE及源極拉出電極SPE的方式，配置由氧化矽膜構成之表面保護膜PAS，閘極拉出電極GPE之部分區域及源極拉出電極SPE之部分區域，從表面保護膜PAS露出。
（3）周邊區PER的構造 如圖2所示，於周邊區PER，形成場板電極（亦稱作電極、虛擬電極）FFP。
場板電極FFP，配置於半導體基板1S上之磊晶層EPS上方。
在此周邊區PER中，亦規則地配置p型柱區域PC3與n型柱區域NC3。如圖3所示，將線狀之p型柱區域PC1、PC2與線狀之n型柱區域NC1、NC2交互地配置的矩形區域（單元區CR及中間區TR）之外周區域，成為周邊區PER。此外，沿著周邊區PER之在Y方向延伸的邊（圖3之左右的邊），交互地配置在Y方向延伸的線狀之p型柱區域PC3與線狀之n型柱區域NC3。此外，沿著中間區TR之在X方向延伸的邊（圖3的中間區TR之上下的邊），交互地配置在X方向延伸的線狀之p型柱區域PC3與線狀之n型柱區域NC3。
此外，此周邊區PER之p型柱區域PC3與n型柱區域NC3，設計為和單元區CR及中間區TR之p型柱區域PC1、PC2與n型柱區域NC1、NC2的寬度相同。
在此等周邊區PER之由p型柱區域PC3與n型柱區域NC3構成的層（磊晶層EPS）上方，形成場板電極FFP（圖2）。作為場板電極FFP，與閘極電極GE同樣地，例如可使用多晶矽膜。場板電極FFP上，為層間絕緣膜IL所覆蓋。於層間絕緣膜IL上，配置由氧化矽膜構成之表面保護膜PAS。如此地，藉由設置場板電極FFP，而可減輕電場集中，改善耐受電壓。
場板電極FFP，例如配置於p型柱區域PC3與n型柱區域NC3的邊界之上方，與p型柱區域PC3及n型柱區域NC3同樣地，配置為線狀。
另，形成在單元區CR、中間區TR、及周邊區PER之構件並不限為上述構件，亦可配置其他構件。例如，亦可在周邊區PER設置保護環等。
［製法說明］ 接著，參考圖12～圖25，並說明本實施形態的半導體裝置之製造方法，且使本實施形態的半導體裝置之構成更為明確。圖12～圖25為，顯示本實施形態的半導體裝置之製造步驟的剖面圖或俯視圖。本實施形態的半導體裝置，係利用被稱作「溝槽充填法」之方法而製造。
首先，如圖12所示，準備在主面（表面、頂面）上形成有由n型半導體層構成之磊晶層NE的半導體基板1S。例如半導體基板1S，係藉由將磷（P）或砷（As）等n型雜質導入至單晶矽而形成。此外，磊晶層NE的n型雜質濃度，例如為3.3×1015 ／cm3 程度，磊晶層NE的厚度，例如為40μm～60μm程度。
接著，如圖13及圖14所示，於磊晶層NE上形成硬罩HM。例如，於磊晶層NE上，形成氧化矽膜以作為硬罩HM，進一步於其上方形成光阻膜（未圖示），將其曝光、顯影。藉此，在磊晶層NE上的n型柱區域（NC1～NC3）之形成區域留下光阻膜。接著，將光阻膜作為遮罩而蝕刻硬罩（氧化矽膜）HM，藉由灰化等去除光阻膜。如此地，將下述方式稱作圖案化：將藉由曝光、顯影而加工為期望形狀的光阻膜等作為遮罩，施行蝕刻，藉而將下層的膜加工為期望形狀。
接著，將硬罩（氧化矽膜）HM作為遮罩，蝕刻磊晶層NE。藉此，去除p型柱區域（PC1～PC3）的形成區域之磊晶層NE，形成溝（亦稱作溝槽，DT1～DT3）。作為蝕刻方法，可利用前述波希法。此波希法，為重複蝕刻（例如，SF6 所進行的蝕刻）與保護膜沉積（例如，C4 F8 所進行的成膜）之方法。若依此波希法，則可形成寬高比高的溝。接著，在例如950℃～1100℃程度，例如10Torr～760Torr程度的壓力下，於氫氣環境（還原性氣體環境）中，施行退火處理（氫退火）例如30秒～200秒程度。藉此，使溝之側面的凹凸平滑化。藉此，可形成寬高比為10以上，且溝之側面與半導體基板1S之表面所構成的角θ1為89°以上90°以下的溝（DT1～DT3）。
使形成在單元區CR之磊晶層NE的溝為DT1，使形成在中間區TR之磊晶層NE的溝為DT2，使形成在周邊區PER之磊晶層NE的溝為DT3。溝DT1及溝DT2呈在Y方向延伸的線狀，溝DT3呈在Y方向或X方向延伸的線狀（圖14）。
例如，溝DT1、溝DT2、及溝DT3的寬度（X方向或Y方向的尺寸）及深度（Z方向的尺寸），分別為2～5μm、40～60μm程度。此外，在此等溝DT1、溝DT2及溝DT3之間留下的磊晶層NE，成為線狀之n型柱區域NC1、NC2、NC3的一部分。例如，n型柱區域（NC1、NC2、NC3）的上部寬度（X方向的尺寸），為2～5μm程度。此外，n型柱區域（NC1、NC2、NC3）的深度（Z方向的尺寸），為40～60μm程度。
接著，如圖15所示，於溝（DT1～DT3）之側面，形成錐狀之埋入n型磊晶膜ENE。例如，導入n型雜質並使由矽構成的磊晶層成長。此時，藉由將矽的蝕刻氣體（例如HCl），與係原料氣體的矽化合物（例如SiH4 ）一同導入並成膜，而可形成錐狀之埋入n型磊晶膜ENE。藉此，於溝側面中，亦在側面上部，使埋入n型磊晶膜ENE的膜厚小（t1），在側面下部，使埋入n型磊晶膜ENE的膜厚大（t2＞t1）。此處所述的膜厚（t1、t2），係指圖15所示之X方向的寬度（長度）。而埋入n型磊晶膜ENE之側面與半導體基板1S之表面所構成的角θ2，例如宜為80°以上未滿89°。
藉由上述步驟，形成n型柱區域（NC1～NC3），其具備：略四角柱狀的垂直部，由在溝DT1、溝DT2、及溝DT3之間留下的磊晶層NE構成；及錐部，由配置於垂直部之側面的錐狀之埋入n型磊晶膜ENE構成。換而言之，則n型柱區域（NC1～NC3），係以由磊晶層NE構成的略四角柱狀之垂直部、及由配置於其側面的錐狀之埋入n型磊晶膜ENE構成的錐部所形成。埋入n型磊晶膜ENE的n型雜質濃度，例如為3.3×1015 ／cm3 程度。埋入n型磊晶膜ENE的濃度，可藉由調整導入的n型雜質之流量，而予以調整。
接著，如圖16所示，藉由磊晶成長法，於溝DT1、DT2、DT3的內部及磊晶層NE上方，形成埋入p型磊晶膜EPE。亦即，將導入的雜質由n型雜質更換為p型雜質，一邊導入p型雜質一邊使磊晶層成長。此時，埋入p型磊晶膜EPE成長而覆蓋溝DT1、DT2、DT3之底面、以及埋入n型磊晶膜ENE之側面，而埋入溝DT1、DT2、DT3的內部。此外，在位於溝DT間的硬罩HM之上方、及埋入溝DT1、DT2、DT3後之上部，亦使埋入p型磊晶膜EPE成長。埋入p型磊晶膜EPE的p型雜質濃度，例如為6.0×1015 ／cm3 程度。
接著，如圖17所示，藉由將溝DT1、DT2、DT3之上部的埋入p型磊晶膜EPE及硬罩HM，利用CMP法或蝕刻法等去除，而將埋入n型磊晶膜ENE及埋入p型磊晶膜EPE，埋入至溝DT1、DT2、DT3的內部。藉此，形成由埋入p型磊晶膜EPE構成的p型柱區域PC1、PC2、PC3。此外，換而言之，形成由複數個p型柱區域PC1、PC2、PC3，及複數個n型柱區域NC1、NC2、NC3構成的磊晶層EPS。
藉由上述步驟，在單元區CR及中間區TR中，形成將在Y方向延伸的線狀之p型柱區域PC1、PC2，及在Y方向延伸的線狀之n型柱區域NC1、NC2，於X方向交互而規則地配置的構造體。此外，在周邊區PER中，形成將在Y方向延伸的線狀之p型柱區域PC3、及在Y方向延伸的線狀之n型柱區域NC3，於X方向交互而規則地配置的構造體，並形成將在X方向延伸的線狀之p型柱區域PC3、及在X方向延伸的線狀之n型柱區域NC3，於Y方向交互而規則地配置的構造體（圖18）。
接著，於磊晶層EPS之主表面，形成功率MOSFET、閘極拉出部GPU、閘極拉出電極GPE、源極拉出區SPR、源極拉出電極SPE、及場板電極FFP等。
例如，如圖19所示，形成通道區CH。例如，利用光微影技術及蝕刻技術，形成於通道區CH之形成區域具有開口部的遮罩膜。接著，將此遮罩膜作為遮罩，藉由注入雜質離子，而形成通道區CH。例如，作為雜質離子，注入硼（B）等p型雜質離子。藉此，可形成成為通道區CH之p型半導體區。
接著，將上述遮罩膜去除，於磊晶層EPS上形成閘極絕緣膜GOX，進一步，於此閘極絕緣膜GOX上形成導體膜PF1。例如，藉由將磊晶層EPS之表面熱氧化，而形成氧化矽膜以作為閘極絕緣膜GOX。接著，於氧化矽膜上，利用CVD法等，沉積多晶矽膜。作為閘極絕緣膜GOX，亦可改變上述氧化矽膜，使用氧化鉿膜等介電常數較氧化矽膜更高的高介電常數膜。此外，亦可藉由CVD法等形成閘極絕緣膜GOX。
接著，如圖20所示，於n型柱區域NC1上方，形成閘極電極GE。此外，於中間區TR，形成閘極拉出部GPU。此外，於p型柱區域PC3與n型柱區域NC3的pn接合上方，形成場板電極FFP。例如，於導體膜PF1上形成光阻膜，其覆蓋閘極電極GE之形成區域、閘極拉出部GPU之形成區域、及場板電極FFP之形成區域，將此光阻膜作為遮罩，蝕刻導體膜PF1。藉此，形成閘極電極GE及場板電極FFP。例如，如圖21所示，閘極電極GE，與p型柱區域PC1同樣地形成為線狀，閘極拉出部GPU，形成為與複數閘極電極GE電性連接。此外，場板電極FFP，與p型柱區域PC3同樣地形成為線狀。
接著，形成源極區SR及源極拉出區SPR。例如，以光阻膜（未圖示）覆蓋周邊區PER及中間區TR的源極拉出區SPR之形成區域以外的區域，將此光阻膜及單元區CR之閘極電極GE作為遮罩，注入n型雜質離子。例如，作為雜質離子，注入磷（P）或砷（As）等n型雜質離子。藉此，可在單元區CR之閘極電極GE間形成成為源極區SR之n型半導體區。此外，可在中間區TR形成成為源極拉出區SPR之n型半導體區。形成在單元區CR的複數源極區SR，與形成在中間區TR的源極拉出區SPR電性連接。
接著，如圖22所示，形成層間絕緣膜IL，其覆蓋閘極電極GE、閘極拉出部GPU、及場板電極FFP。例如，於閘極電極GE等之上方，藉由CVD法，沉積氧化矽膜。接著，於層間絕緣膜IL上，形成在主體接觸區BC之形成區域、閘極拉出部GPU上、及源極拉出區SPR上具有開口部的光阻膜（未圖示）。接著，將此光阻膜作為遮罩，蝕刻位在單元區CR之相鄰的閘極電極GE間之源極區SR上的層間絕緣膜IL，藉而形成開口部。此時，施行過蝕刻以使開口部之底部較磊晶層EPS之表面變得更低。藉此，從開口部的底部之側面露出源極區SR。此外，藉由蝕刻中間區TR之閘極拉出部GPU上及源極拉出區SPR之層間絕緣膜IL，而形成開口部。
接著，形成覆蓋中間區TR及周邊區PER的光阻膜，將此光阻膜及層間絕緣膜IL作為遮罩，注入雜質離子，藉以形成主體接觸區BC。例如，作為雜質離子，注入硼（B）等p型雜質離子。藉此，可形成成為主體接觸區BC之p型半導體區。主體接觸區BC，位於源極區SR之中央部，其底部到達通道區CH。此外，主體接觸區BC的雜質濃度，較通道區CH的雜質濃度更高。
接著，如圖23及圖24所示，形成源極電極SE、閘極拉出電極GPE、及源極拉出電極SPE。例如，在包含主體接觸區BC、閘極拉出部GPU、及源極拉出區SPR上的層間絕緣膜IL上，形成金屬膜。例如，藉由濺鍍法等形成鈦鎢膜與其上部之鋁膜的疊層膜。接著，藉由將金屬膜圖案化，而形成源極電極SE、閘極拉出電極GPE、及源極拉出電極SPE。單元區CR之源極電極SE，與源極區SR及主體接觸區BC電性連接。中間區TR之閘極拉出電極GPE，與閘極拉出部GPU電性連接。此外，中間區TR之源極拉出電極SPE，與源極拉出區SPR電性連接。
接著，如圖25所示，以覆蓋源極電極SE、閘極拉出電極GPE、及源極拉出電極SPE的方式，形成表面保護膜PAS。例如，於源極電極SE、閘極拉出電極GPE、及源極拉出電極SPE等之上方，藉由CVD法，沉積氧化矽膜。而後，藉由將表面保護膜PAS圖案化，而使源極電極SE之部分區域、閘極拉出電極GPE之部分區域、源極拉出電極SPE之部分區域露出。此等露出部，成為外部連接區域（例如，閘極墊、源極墊）。
接著，使係與半導體基板1S之主面為相反側（溝之底部側）的背面為頂面，研磨半導體基板1S之背面。例如，研磨半導體基板1S之背面，使半導體基板1S與磊晶層EPS之厚度的和成為50～60μm程度，將半導體基板1S薄膜化。藉由此一研磨，半導體基板1S之背面與溝（DT1、DT2、DT3）之底面的距離成為3～5μm程度。
接著，藉由對半導體基板1S之背面的全表面注入n型雜質離子，而形成n型半導體區（低電阻區域）LR。如此地，藉由形成n型半導體區LR，而可降低後述汲極電極DE與n型柱區域（NC1、NC2、NC3）的連接電阻。此n型半導體區（低電阻區域）LR，從半導體基板1S之背面，延伸至溝（DT1、DT2、DT3）之底部，其n型雜質濃度，例如為1.0×1016 ／cm3 程度。
接著，於半導體基板1S之背面，形成汲極電極DE。例如，使半導體基板1S之背面側為頂面，藉由濺鍍法或蒸鍍法形成金屬膜。藉此，可形成由金屬膜構成的汲極電極DE。
藉由上述步驟，可形成本實施形態的半導體裝置。
（實施形態2） 實施形態1中，導入n型雜質並形成錐狀之埋入n型磊晶膜ENE，亦即，於腔室（處理室）內，將導入的n型雜質引入至磊晶膜內，形成埋入n型磊晶膜ENE，但亦可利用自摻雜現象形成錐狀之埋入n型磊晶膜ENE。
圖26為，本實施形態的p型柱區域附近之放大圖。此外，圖27為，顯示本實施形態的超級接面構造之形成步驟的剖面圖。此外，圖28為，顯示本實施形態的超級接面構造之剖面圖。另，超級接面構造上之功率MOSFET的構成、p型柱區域及n型柱區域的佈置等，與實施形態1之情況相同。
本實施形態中，如圖26及圖28所示，n型柱區域NC（NC1～NC3），具備由磊晶層NE構成的垂直部、及由配置於其側面的錐狀之埋入n型磊晶膜ENE構成的錐部。而n型柱區域（NC1～NC3）係上底較下底更小的正梯形形狀，p型柱區域（PC1～PC3）係上底較下底更大的倒梯形形狀。
此處，本實施形態中，於p型柱區域PC之底部，設置高濃度的n型半導體區NPR。此高濃度的n型半導體區NPR，為埋入n型磊晶膜ENE中的n型雜質之供給源。如此地，藉由設置高濃度的n型半導體區NPR，而可產生自摻雜現象，亦即，將從高濃度的n型半導體區NPR擴散之n型雜質，導入至錐狀之埋入n型磊晶膜ENE。特別是As，因固相擴散係數高，故容易進行自摻雜，適合作為自摻雜用的n型雜質使用。
例如，如圖27（A）所示，以期望形狀之硬罩HM作為遮罩，蝕刻在主面（表面、頂面）上形成有由n型半導體層構成之磊晶層NE的半導體基板1S，藉以形成溝DT。例如，溝DT的開口寬度為4μm程度，深度（D）為50μm程度。此溝DT之側面與半導體基板1S之表面所構成的角（θ1），為89°以上90°以下。如此地，形成寬高比高（10以上），且溝DT之側面與半導體基板1S之表面所構成的角θ1幾近垂直之溝DT。作為形成此等溝DT所用之蝕刻方法，宜利用在實施形態1中說明之波希法。
接著，如圖27（B）所示，於溝DT之底面，注入As等n型雜質離子，形成高濃度的n型半導體區NPR。接著，於溝DT之側面，形成錐狀之埋入n型磊晶膜ENE。例如，使由矽構成的磊晶層成長。此時，藉由將矽的蝕刻氣體，與係原料氣體的矽化合物一同導入並成膜，而可形成錐狀之埋入n型磊晶膜ENE。此處，本實施形態中，在溝DT之底面設置高濃度的n型半導體區NPR，故即便以未導入n型雜質的方式使矽成長，n型雜質仍往溝DT之側面的膜自摻雜。藉此，可形成錐狀之埋入n型磊晶膜ENE。
此外，在導入p型雜質並使矽成長之情況中，n型雜質仍往溝DT之側面的膜自摻雜，故p型雜質與n型雜質抵消。而在n型雜質之自摻雜濃度高的情況，溝DT之側面的膜成為n型。進一步，若往溝DT之底面的成膜發展，則來自高濃度的n型半導體區NPR之n型雜質受到抑制，n型雜質的自摻雜自動停止。如此地，可形成錐狀之埋入n型磊晶膜ENE，並於溝DT的內部，形成埋入p型磊晶膜EPE（圖27（C））。亦即，不更改導入的雜質，僅藉由一邊導入p型雜質一邊使磊晶層成長，仍可連續形成自摻雜所產生的錐狀之埋入n型磊晶膜ENE、及溝DT的內部之埋入p型磊晶膜EPE。高濃度之n型半導體區NPR的n型雜質濃度，至少較磊晶層NE的n型雜質濃度更高，例如為8.0×1015 ／cm3 程度。此外，自摻雜所產生的錐狀之埋入n型磊晶膜ENE的n型雜質濃度，例如為5.0×1015 ／cm3 程度。另，此埋入n型磊晶膜ENE的n型雜質濃度為平均濃度，例如亦可具有溝DT之側壁附近濃，隨著遠離側壁而變淡的濃度梯度。此外，埋入p型磊晶膜EPE的p型雜質濃度，例如為3.0×1015 ／cm3 程度。
另，自然，亦可在未導入雜質之狀態下，形成埋入n型磊晶膜ENE後，將p型雜質導入，並形成埋入p型磊晶膜EPE。
其後，將溝DT上部的埋入p型磊晶膜EPE及硬罩HM，利用CMP法、蝕刻法等去除。藉此，形成由p型柱區域PC、n型柱區域NC構成之超級接面構造（參考圖28）。
如此地，本實施形態中，利用自摻雜，可在溝DT（DT1～DT3）之側壁，簡單地設置由埋入n型磊晶膜ENE構成的錐部。此外，如同在實施形態1中詳細地說明，藉由設置此等由埋入n型磊晶膜ENE構成的錐部，而可使p型柱區域PC1～PC3為倒梯形形狀，可改善對於p型柱區域PC1的p型雜質濃度不均之邊限。此外，藉由n型雜質（例如As）之橫向擴散，可追求導通電阻的降低。
（應用例） 在圖26～圖28所示之構成中，使錐狀之埋入n型磊晶膜ENE的供給源，為形成在溝DT之底面的高濃度之n型半導體區NPR，但高濃度之n型半導體區NPR的形成位置並無限制，例如，亦可設置在劃線區或測試圖案區（TEG區）。有將設置在此等區域的高濃度之n型半導體區NPR稱作虛擬點的情形。
在具有複數個晶片區之晶圓狀的半導體基板中，將略矩形的晶片區之間稱作劃線區，藉由沿著此劃線區切斷半導體基板，而可將晶片單片化。
亦可於此等劃線區或測試圖案區（TEG區），設置高濃度的n型半導體區NPR。圖29為，顯示本實施形態的應用例之超級接面構造的剖面圖。如圖29所示，於區域1R（例如，劃線區或測試圖案區），設置高濃度的n型半導體區NPR。例如，於半導體基板1S之表面，注入As等n型雜質離子，形成高濃度的n型半導體區NPR。其後，利用來自高濃度的n型半導體區NPR之n型雜質的擴散（自摻雜），形成錐狀之埋入n型磊晶膜ENE。此時，亦於高濃度的n型半導體區NPR上使埋入n型磊晶膜ENE成膜，n型雜質的自摻雜自動停止。
此高濃度的n型半導體區NPR之形成時期並無限制，在錐狀之埋入n型磊晶膜ENE的形成步驟前，成為露出狀態即可。此外，高濃度的n型半導體區NPR，亦可形成在半導體基板1S中，此外，形成在磊晶層NE中亦可。
如此地，在本應用例中，亦可利用自摻雜，在溝DT（DT1～DT3）之側壁，簡單地設置由埋入n型磊晶膜ENE構成的錐部。此外，如同在實施形態1中詳細地說明，藉由設置此等由埋入n型磊晶膜ENE構成的錐部，而可使p型柱區域PC1～PC3為倒梯形形狀，可改善對於p型柱區域PC1～PC3的p型雜質濃度不均之邊限。此外，藉由n型雜質（例如As）之橫向擴散，可追求導通電阻的降低。
如此地，從遠離溝DT1～DT3的區域，仍將擴散的n型雜質導入磊晶成長之氣體環境中。因而，例如，在圖28中，雖在溝DT1～DT3之全部底部，設置高濃度的n型半導體區NPR，但亦可僅在溝DT1～DT3中之一部分的區域（例如溝DT2及DT3），設置高濃度的n型半導體區NPR。在此一情況中，亦可藉由來自溝DT2及DT3的底部之高濃度的n型半導體區NPR之自摻雜，而在溝DT1～DT3之全部的溝之側壁，形成埋入n型磊晶膜ENE。
（實施形態3） 在實施形態2中，雖設置高濃度的n型半導體區NPR，利用自摻雜現象形成錐狀之埋入n型磊晶膜ENE，但亦可利用來自溝的下部之高濃度n型基板NPS的自摻雜現象，形成錐狀之埋入n型磊晶膜ENE。
圖30為，本實施形態的p型柱區域附近之放大圖。此外，圖31為，顯示本實施形態的超級接面構造之形成步驟的剖面圖。此外，圖32為，顯示本實施形態的超級接面構造之剖面圖。另，超級接面構造上之功率MOSFET的構成、p型柱區域及n型柱區域的佈置等，與實施形態1之情況相同。
本實施形態中，如圖30及圖32所示，n型柱區域（NC1～NC3），具備由磊晶層NE構成的垂直部、及由配置於其側面的錐狀之埋入n型磊晶膜ENE構成的錐部。而n型柱區域（NC1～NC3）係上底較下底更小的正梯形形狀，p型柱區域（PC1～PC3）係上底較下底更大的倒梯形形狀。
此處，本實施形態中，配置有p型柱區域PC的溝DT之底面，位於較磊晶層NE之下層的高濃度n型基板（高濃度As基板）NPS之表面更低的位置。換而言之，溝DT，貫穿磊晶層NE而到達高濃度n型基板NPS。如此地，在使高濃度n型基板NPS從溝DT之底部露出的狀態下，形成溝DT之側面的膜，亦使n型雜質自摻雜。
例如，如圖31（A）所示，準備在主面上形成有由n型半導體層構成之磊晶層NE的高濃度n型基板NPS，藉由將期望形狀之硬罩HM作為遮罩予以蝕刻，而形成溝DT。此時，溝DT之底面，位於較高濃度n型基板NPS之表面更低的位置。換而言之，從溝DT之底部（底面及側面之下部）露出高濃度n型基板NPS。高濃度n型基板NPS的n型雜質濃度，至少較磊晶層NE的n型雜質濃度更高，例如為8.0×1015 ／cm3 程度。
例如，溝DT的開口寬度為4μm程度，深度（D）為52μm程度。此外，溝DT之底面的位置，為從高濃度n型基板NPS之表面算起1～2μm程度的位置。進一步，此溝DT之側面與半導體基板（NSP）之表面所構成的角（θ1）為89°以上90°以下。如此地，形成寬高比高（10以上），且溝之側面與半導體基板（NPS）之表面所構成的角（θ1）幾近垂直之溝DT。作為形成此等溝DT所用之蝕刻方法，宜利用在實施形態1中說明之波希法。
接著，如圖31（B）所示，於溝DT之側面，形成錐狀之埋入n型磊晶膜ENE。例如，使由矽構成的磊晶層成長。此時，藉由將矽的蝕刻氣體，與係原料氣體的矽化合物一同導入並成膜，而可形成錐狀之埋入n型磊晶膜ENE。此處，本實施形態中，從溝DT之底部露出高濃度n型基板NPS，故即便以未導入n型雜質的方式使矽成長，n型雜質仍往溝DT之側面的膜自摻雜。藉此，可形成錐狀之埋入n型磊晶膜ENE。此外，在導入p型雜質並使矽成長之情況中，n型雜質仍往溝DT之側面的膜自摻雜，故p型雜質與n型雜質抵消。而在n型雜質之自摻雜濃度高的情況，溝DT之側面的膜成為n型。進一步，若往溝DT之底面的成膜發展，則來自高濃度的n型基板NPS之n型雜質受到抑制，n型雜質的自摻雜自動停止。如此地，可形成錐狀之埋入n型磊晶膜ENE，並於溝DT的內部，形成埋入p型磊晶膜EPE（圖31（C））。亦即，不更改導入的雜質，僅藉由一邊導入p型雜質一邊使磊晶層成長，仍可連續形成自摻雜所產生的錐狀之埋入n型磊晶膜ENE、及溝DT的內部之埋入p型磊晶膜EPE。高濃度n型基板NPS的n型雜質濃度，如同前述，例如為8.0×1015 ／cm3 程度。此外，自摻雜所產生的錐狀之埋入n型磊晶膜ENE的n型雜質濃度，例如為5.0×1015 ／cm3 程度。此外，埋入p型磊晶膜EPE的p型雜質濃度，例如為3.0×1015 ／cm3 程度。
其後，將溝DT上部的埋入p型磊晶膜EPE及硬罩HM，利用CMP法、蝕刻法等去除。藉此，形成由p型柱區域PC、n型柱區域NC構成之超級接面構造（參考圖32）。
如此地，本實施形態中，亦可利用自摻雜，於溝DT（DT1～DT3）之側壁，簡單地設置由埋入n型磊晶膜ENE構成的錐部。此外，如同在實施形態1中詳細地說明，藉由設置此等由埋入n型磊晶膜ENE構成的錐部，而可使p型柱區域PC1～PC3為倒梯形形狀，可改善對於p型柱區域PC1～PC3的p型雜質濃度不均之邊限。此外，藉由n型雜質（例如As）之橫向擴散，可追求導通電阻的降低。
（應用例1） 圖30～圖32所示之埋入p型磊晶膜EPE之底部，宜在高濃度n型基板NPS之表面以上。換而言之，埋入p型磊晶膜EPE之下部，宜位於高濃度n型基板NPS之表面以上的位置。若溝DT的深度變深，深入挖掘高濃度n型基板NPS，則埋入p型磊晶膜EPE之底部，即p型柱區域PC之底部，配置在較高濃度n型基板NPS之表面更低的位置。此等情況，磊晶層EPS，形成為高濃度n型基板NPS與磊晶層NE的疊層部，變得更容易受到結晶性較磊晶層NE更低（例如缺陷多）的高濃度n型基板NPS之缺陷的影響。因此，p型柱區域PC之底部，宜位於高濃度n型基板NPS之表面以上的位置。
（應用例2） 在圖30～圖32所示之構成中，雖利用來自溝之下部的高濃度n型基板NPS之自摻雜現象，亦即，將溝之下部的高濃度n型基板NPS作為埋入n型磊晶膜ENE中的n型雜質之供給源，但在批次方式的磊晶成長中，亦可將成為n型雜質之供給源的高濃度n型基板NPS配置於腔室（處理室）內。
圖33為，顯示本實施形態的應用例2之超級接面構造的剖面圖。如圖33所示，將高濃度n型基板NPS、及形成有溝DT之半導體基板1S，配置於腔室（處理室）內，利用來自高濃度n型基板NPS之n型雜質的擴散（自摻雜），在溝DT1～DT3之側壁，形成錐狀之埋入n型磊晶膜ENE。例如，使由矽構成的磊晶層成長。此時，藉由將矽的蝕刻氣體，與係原料氣體的矽化合物一同導入並成膜，而可形成錐狀之埋入n型磊晶膜ENE。此處，在本應用例中，於腔室（處理室）內，配置與處理基板不同的高濃度n型基板NPS，故即便以未導入n型雜質的方式使矽成長，n型雜質仍往溝DT之側面的膜自摻雜。藉此，可形成錐狀之埋入n型磊晶膜ENE。
此外，在導入p型雜質並使矽成長之情況中，n型雜質仍往溝DT之側面的膜自摻雜，故p型雜質與n型雜質抵消。而在n型雜質之自摻雜濃度高的情況，溝DT之側面的膜成為n型。進一步，若往溝DT之底面的成膜發展，則來自高濃度n型基板NPS之n型雜質受到抑制，n型雜質的自摻雜自動停止。如此地，可形成錐狀之埋入n型磊晶膜ENE，並於溝DT的內部形成埋入p型磊晶膜EPE。亦即，不更改導入的雜質，僅藉由一邊導入p型雜質一邊使磊晶層成長，仍可連續形成自摻雜所產生的錐狀之埋入n型磊晶膜ENE、及溝DT的內部之埋入p型磊晶膜EPE。高濃度n型基板NPS的n型雜質濃度，至少較磊晶層NE的n型雜質濃度更高，例如為8.0×1015 ／cm3 程度。此外，自摻雜所產生的錐狀之埋入n型磊晶膜ENE的n型雜質濃度，例如為5.0×1015 ／cm3 程度。此外，埋入p型磊晶膜EPE的p型雜質濃度，例如為3.0×1015 ／cm3 程度。
另，在圖33中，雖半導體基板1S從溝DT之底面露出，但例如亦可如同圖29，成為以埋入n型磊晶膜ENE覆蓋溝DT之底面的狀態。前述的圖11所示之SEM照片，為以本應用例所示之步驟形成p型柱區域及n型柱區域的情況之SEM照片。
此外，若依本案發明人之檢討，使用銻基板作為n型基板，在圖13所示的狀態下，即從溝DT1、DT2、DT3之底部露出n型基板的狀態下，於溝DT1、DT2、DT3的內部，形成有埋入p型磊晶膜（EPE）之情況，確認到自摻雜現象。因此，作為自摻雜用的n型雜質之供給源（NPR、NPS），更宜含有As。此外，作為As的雜質濃度，宜為5.0×1015 ／cm3 以上，更宜為8.0×1015 ／cm3 以上。
以上，雖依據實施形態具體地說明本案發明人所提出之發明，但本發明並未限定於上述實施形態，在未脫離其要旨之範圍自然可進行各種變更。
例如，在上述實施形態（例如，圖2）中，作為形成在超級接面構造上的半導體元件，顯示MOSFET，但半導體元件並無限制，可廣泛應用採用超級接面構造之半導體元件。例如，亦可在超級接面構造上，形成具有p型半導體區與n型半導體區之二極體以作為半導體元件。
此外，上述實施形態（例如，圖5、圖6）中，埋入n型磊晶膜ENE之錐部的起點（前端），如圖34（A）所示，位於溝DT之上部，但錐部的起點（前端）P，亦可位於溝DT之側面的途中。然而，錐部的起點（前端），宜位於較溝的深度之至少一半更為上方的位置。
亦即，p型柱區域（PC），不必非得為倒梯形形狀，上部的寬度較下部的寬度更大即可。此外，在n型柱區域（NC）中，亦不必非得為梯形形狀，上部的寬度較下部的寬度更小即可。n型柱區域（NC）之下部的寬度，係指位於p型柱區域（PC）之下部間的n型半導體區之長度。
此外，上述實施形態（例如，圖5、圖6）中，雖從溝DT之底面露出半導體基板1S，但亦可如圖34（B）所示，以埋入n型磊晶膜ENE覆蓋溝DT之底面。此外，上述實施形態1（例如，圖5）中，雖從溝DT之底面露出半導體基板1S，但亦可如圖34（C）所示，以埋入n型磊晶膜ENE覆蓋溝DT之底面。圖34為，顯示本實施形態的半導體裝置之構成的其他例之剖面圖。此等錐狀之埋入n型磊晶膜ENE的形狀，例如，可藉由調整係原料氣體的矽化合物、與矽的蝕刻氣體之導入比例（例如，使蝕刻氣體的比例減低等），或對處理基板施加的偏壓電位等而予以調整。
此外，上述實施形態（例如，圖3）中，雖使中間區TR及周邊區PER之p型柱區域PC2、PC3為線狀（在X方向或Y方向具有長邊的矩形形狀），但p型柱區域及n型柱區域的佈置（例如，圖3）並無限制。例如，亦可如圖35所示，使p型柱區域PC2、PC3為螺旋狀。此外，亦可如圖36所示，使p型柱區域PC1，例如為4μm見方的四角柱狀，隔著既定間隔（例如4μm）配置為陣列狀。圖35及圖36為，顯示本實施形態的半導體裝置之構成的其他例之俯視圖。
1R‧‧‧區域
1S‧‧‧半導體基板
BC‧‧‧主體接觸區
CH‧‧‧通道區
CR‧‧‧單元區
D‧‧‧深度
DE‧‧‧汲極電極
DT、DT1、DT2、DT3‧‧‧溝
ENE‧‧‧埋入n型磊晶膜
EPE‧‧‧埋入p型磊晶膜
EPS‧‧‧磊晶層
FFP‧‧‧場板電極
GE‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
GPE‧‧‧閘極拉出電極
GPU‧‧‧閘極拉出部
HM‧‧‧硬罩
IL‧‧‧層間絕緣膜
LR‧‧‧n型半導體區
NC、NC1、NC2、NC3‧‧‧n型柱區域
NE‧‧‧磊晶層
NPR‧‧‧高濃度的n型半導體區
NPS‧‧‧高濃度n型基板
P‧‧‧錐部的起點
PAS‧‧‧表面保護膜
PC、PC1、PC2、PC3‧‧‧p型柱區域
PER‧‧‧周邊區
PF1‧‧‧導體膜
SE‧‧‧源極電極
SPE‧‧‧源極拉出電極
SPR‧‧‧源極拉出區
SR‧‧‧源極區
t1‧‧‧膜厚
t2‧‧‧膜厚
TEG‧‧‧測試圖案區
TR‧‧‧中間區
W‧‧‧開口寬度
［圖1］係示意實施形態1的半導體裝置之構成的俯視圖。 ［圖2］係顯示實施形態1的半導體裝置之構成的剖面圖。 ［圖3］係顯示實施形態1的半導體裝置之p型柱區域的構造之俯視圖。 ［圖4］係顯示實施形態1的超級接面構造之剖面圖。 ［圖5］係實施形態1的p型柱區域附近之放大圖。 ［圖6］（A）～（D）係顯示實施形態1的超級接面構造之形成步驟的剖面圖。 ［圖7］係顯示溝的深度與耐受電壓之關係的圖表。 ［圖8］（A）～（B）係顯示波希法的剖面圖。 ［圖9］（A）～（C）係顯示溝的形狀與對於p型柱區域的p型雜質濃度不均之邊限的圖。 ［圖10］（A）～（B）係寬高比高的溝之SEM照片。 ［圖11］（A）～（B）係p型柱區域附近之SEM照片。 ［圖12］係顯示實施形態1的半導體裝置之製造步驟的剖面圖。 ［圖13］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖12之製造步驟的剖面圖。 ［圖14］係顯示實施形態1的半導體裝置之製造步驟的俯視圖。 ［圖15］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖13之製造步驟的剖面圖。 ［圖16］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖15之製造步驟的剖面圖。 ［圖17］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖16之製造步驟的剖面圖。 ［圖18］係顯示實施形態1的半導體裝置之製造步驟的俯視圖。 ［圖19］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖17之製造步驟的剖面圖。 ［圖20］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖19之製造步驟的剖面圖。 ［圖21］係顯示實施形態1的半導體裝置之製造步驟的俯視圖。 ［圖22］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖20之製造步驟的剖面圖。 ［圖23］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖22之製造步驟的剖面圖。 ［圖24］係顯示實施形態1的半導體裝置之製造步驟的俯視圖。 ［圖25］係顯示實施形態1的半導體裝置之製造步驟的剖面圖，為顯示接續圖23之製造步驟的剖面圖。 ［圖26］係實施形態2的p型柱區域附近之放大圖。 ［圖27］（A）～（D）係顯示實施形態2的超級接面構造之形成步驟的剖面圖。 ［圖28］係顯示實施形態2的超級接面構造之剖面圖。 ［圖29］係顯示實施形態2的應用例之超級接面構造的剖面圖。 ［圖30］係實施形態3的p型柱區域附近之放大圖。 ［圖31］（A）～（D）係顯示實施形態3的超級接面構造之形成步驟的剖面圖。 ［圖32］係顯示實施形態3的超級接面構造之剖面圖。 ［圖33］係顯示實施形態3的應用例2之超級接面構造的剖面圖。 ［圖34］（A）～（C）係顯示實施形態3的半導體裝置之構成的其他例之剖面圖。 ［圖35］係顯示實施形態3的半導體裝置之構成的其他例之俯視圖。 ［圖36］係顯示實施形態3的半導體裝置之構成的其他例之俯視圖。

Claims (20)

  1. 一種半導體裝置，包含： 半導體層； 第1導電型之複數第1柱與第2導電型之複數第2柱，形成在該半導體層中，該第1導電型與該第2導電型為相反導電型； 複數第1溝，形成在該半導體層中；以及 半導體元件，形成在該半導體層之上方； 該第1柱與該第2柱交互地配置； 該第2柱，具備第1部及第2部，該第1部由位於該第1溝間的該第2導電型之該半導體層構成，該第2部由配置在該第1溝的側面之錐狀的該第2導電型之埋入半導體膜構成； 該第1柱，由配置在該第1溝中的該第1導電型之埋入半導體膜構成。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1柱之上部的寬度，較下部的寬度更大； 該第2柱之上部的寬度，較下部的寬度更小。
  3. 如申請專利範圍第2項之半導體裝置，其中， 該第1溝之側面與該半導體層之底面所構成的角，為89°以上90°以下。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該第1溝之寬高比為10以上。
  5. 如申請專利範圍第2項之半導體裝置，其中， 於該第1溝之底部，具備包含該第2導電型雜質的半導體區； 該半導體區的該第2導電型雜質的濃度，較該半導體層的該第2導電型雜質的濃度更高。
  6. 如申請專利範圍第2項之半導體裝置，其中， 該半導體層，設置在具備複數晶片區之晶圓狀的基板上； 在配置於該基板的晶片區間之劃線區，具備包含該第2導電型雜質的半導體區； 該半導體區的該第2導電型雜質的濃度，較該半導體層的該第2導電型雜質的濃度更高。
  7. 如申請專利範圍第2項之半導體裝置，其中， 該半導體層，設置在具備複數晶片區之晶圓狀的基板上； 在該基板的複數晶片區中之測試圖案區，具備包含該第2導電型雜質的半導體區； 該半導體區的該第2導電型雜質的濃度，較該半導體層的該第2導電型雜質的濃度更高。
  8. 如申請專利範圍第2項之半導體裝置，其中， 該半導體元件，具備複數單位格； 該單位格，包含： 閘極電極，隔著閘極絕緣膜而配置於該第2柱上；以及 源極區，配置在位於該閘極電極之一方側的該第1柱之上部。
  9. 一種半導體裝置，包含： 半導體層，形成在半導體基板上； 第1導電型之複數第1柱與第2導電型之複數第2柱，形成在該半導體層中，該第1導電型與該第2導電型為相反導電型； 複數第1溝，貫穿該半導體層而到達該半導體基板；以及 半導體元件，形成在該半導體層之上方； 該半導體基板及該半導體層為該第2導電型，該半導體基板的該第2導電型雜質的濃度，較該半導體層的該第2導電型雜質的濃度更高； 該第1柱與該第2柱交互地配置； 該第2柱，具備第1部及第2部，該第1部由位於該第1溝間的該第2導電型之該半導體層構成，該第2部由配置在該第1溝的側面之錐狀的該第2導電型之埋入半導體膜構成； 該第1柱，由配置在該第1溝中的該第1導電型之埋入半導體膜構成。
  10. 如申請專利範圍第9項之半導體裝置，其中， 該第1柱之上部的寬度，較下部的寬度更大； 該第2柱之上部的寬度，較下部的寬度更小。
  11. 如申請專利範圍第10項之半導體裝置，其中， 該第1柱之下部，位於該半導體基板之表面以上的位置。
  12. 如申請專利範圍第10項之半導體裝置，其中， 該第1溝之側面與該半導體層之底面所構成的角，為89°以上90°以下。
  13. 如申請專利範圍第12項之半導體裝置，其中， 該第1溝之寬高比為10以上。
  14. 一種半導體裝置之製造方法，製造具備形成在半導體層中的第1導電型之複數第1柱、及與該第1導電型為相反導電型的第2導電型之複數第2柱的半導體裝置，其包含以下步驟： （a）準備半導體基板，於該半導體基板的主面上形成有該第2導電型之半導體層； （b）於該半導體層中，形成複數第1溝，並形成由位於該第1溝間的該第2導電型之該半導體層構成的第1部； （c）於該第1溝之側面，形成由錐狀的該第2導電型之埋入半導體膜構成的第2部，藉以形成具備該第1部與該第2部之該第2柱；以及 （d）在該（c）步驟後，於該第1溝中，形成該第1導電型之埋入半導體膜，藉以形成該第1柱。
  15. 如申請專利範圍第14項之半導體裝置之製造方法，其中， 在該（b）步驟中形成的該第1溝， 該第1溝之側面與該半導體層之底面所構成的角，為89°以上90°以下； 該第1溝之寬高比為10以上。
  16. 如申請專利範圍第15項之半導體裝置之製造方法，其中， 該（b）步驟，包含以下步驟：藉由重複該半導體層的蝕刻與保護膜的沉積而形成該第1溝後，在氫氣環境下施行熱處理。
  17. 如申請專利範圍第14項之半導體裝置之製造方法，其中， 該（c）步驟，係一邊導入該第2導電型雜質、該埋入半導體膜的原料氣體、該埋入半導體膜的蝕刻氣體，一邊磊晶成長，藉以形成該第2導電型之埋入半導體膜的步驟。
  18. 如申請專利範圍第17項之半導體裝置之製造方法，其中， 該（c）步驟中的該第2導電型雜質的供給源，係設置於該第1溝之底部的具有該第2導電型雜質的半導體區。
  19. 如申請專利範圍第17項之半導體裝置之製造方法，其中， 該（c）步驟中的該第2導電型雜質的供給源，係具有該第2導電型雜質的半導體區，其設置於配置在該半導體基板的晶片區間之劃線區、或該半導體基板的複數晶片區中之測試圖案區。
  20. 如申請專利範圍第15項之半導體裝置之製造方法，其中， 該（b）步驟，係形成貫穿該半導體層而到達該半導體基板之複數該第1溝的步驟； 該（c）步驟中的該第2導電型雜質的供給源，係該第2導電型雜質的濃度較該半導體層更高之該半導體基板。
TW106130074A 2016-09-09 2017-09-04 半導體裝置及半導體裝置之製造方法 TW201826529A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016177033A JP6713885B2 (ja) 2016-09-09 2016-09-09 半導体装置および半導体装置の製造方法
JP2016-177033 2016-09-09

Publications (1)

Publication Number Publication Date
TW201826529A true TW201826529A (zh) 2018-07-16

Family

ID=59381106

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106130074A TW201826529A (zh) 2016-09-09 2017-09-04 半導體裝置及半導體裝置之製造方法

Country Status (5)

Country Link
US (1) US10355122B2 (zh)
EP (1) EP3293769A1 (zh)
JP (1) JP6713885B2 (zh)
CN (1) CN107808861B (zh)
TW (1) TW201826529A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416300B (zh) * 2018-04-28 2022-03-22 深圳尚阳通科技有限公司 超结n型mosfet及其制造方法
CN110416299B (zh) * 2018-04-28 2022-03-22 深圳尚阳通科技有限公司 超结器件及其制造方法
CN108878534B (zh) * 2018-06-29 2020-11-24 上海华虹宏力半导体制造有限公司 超结结构及其制造方法
WO2024052952A1 (ja) * 2022-09-05 2024-03-14 三菱電機株式会社 半導体装置、半導体装置の制御方法、および半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004024344B4 (de) 2004-05-17 2010-04-15 Infineon Technologies Ag Verfahren zur Herstellung eines Leistungs-Halbleiterbauteils sowie Leistungs-Halbleiterbauteil
JP4939760B2 (ja) * 2005-03-01 2012-05-30 株式会社東芝 半導体装置
JP4865290B2 (ja) * 2005-10-06 2012-02-01 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
JP2008182054A (ja) 2007-01-25 2008-08-07 Toshiba Corp 半導体装置
JP5217257B2 (ja) 2007-06-06 2013-06-19 株式会社デンソー 半導体装置およびその製造方法
JP2009141307A (ja) * 2007-11-15 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP5476689B2 (ja) * 2008-08-01 2014-04-23 富士電機株式会社 半導体装置の製造方法
CN102208447B (zh) * 2011-05-20 2013-04-24 无锡新洁能股份有限公司 一种具有超结结构的半导体器件及其制造方法
JP2013093560A (ja) * 2011-10-06 2013-05-16 Denso Corp 縦型半導体素子を備えた半導体装置
JP5566987B2 (ja) * 2011-10-28 2014-08-06 株式会社デンソー 半導体基板の製造方法
JP2015023166A (ja) * 2013-07-19 2015-02-02 株式会社東芝 半導体装置
US9257503B2 (en) 2013-10-23 2016-02-09 Infineon Technologies Austria Ag Superjunction semiconductor device and method for producing thereof
JP6534813B2 (ja) * 2015-01-08 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20180076313A1 (en) 2018-03-15
JP2018041934A (ja) 2018-03-15
JP6713885B2 (ja) 2020-06-24
EP3293769A1 (en) 2018-03-14
CN107808861B (zh) 2023-06-27
CN107808861A (zh) 2018-03-16
US10355122B2 (en) 2019-07-16

Similar Documents

Publication Publication Date Title
US7915155B2 (en) Double trench for isolation of semiconductor devices
KR101435739B1 (ko) 핀 구조 상의 가드 링
JP5135759B2 (ja) 超接合半導体装置の製造方法
JP6341074B2 (ja) 半導体装置の製造方法
JP5217257B2 (ja) 半導体装置およびその製造方法
KR100418972B1 (ko) 반도체장치
JP5298565B2 (ja) 半導体装置およびその製造方法
JP2004342660A (ja) 半導体装置及びその製造方法
US20130307060A1 (en) Trench semiconductor devices with edge termination structures, and methods of manufacture thereof
JP5659558B2 (ja) 超接合半導体装置の製造方法
US10950487B2 (en) Method for forming an alignment mark
JP2006066421A (ja) 半導体装置およびその製造方法
JP2016127245A (ja) 半導体装置および半導体装置の製造方法
TWI633674B (zh) 半導體裝置以及半導體裝置的製造方法
JP2008535213A (ja) 埋込みドープ領域を有する半導体デバイスの製造方法
TW201826529A (zh) 半導體裝置及半導體裝置之製造方法
TWI534910B (zh) 半導體裝置的製造方法
JP5715461B2 (ja) 半導体装置の製造方法
US20210217844A1 (en) Semiconductor device and method of manufacturing the same
JP2012174949A (ja) 半導体装置及びその製造方法
JP2011155290A (ja) 半導体素子の製造方法
TWI485783B (zh) 具有封裝的壓力源區域的半導體裝置及製作方法
US10868146B2 (en) Method for producing a semiconductor device having a superjunction structure, first and second trenches and a trench structure in the second trench
JP2004311673A (ja) 半導体装置の製造方法
JP2010219109A (ja) トレンチゲート型半導体装置とその製造方法